特開 2025-8086 ブリッジ回路の駆動装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025008086

(43)【公開日】2025-01-20

(54)【発明の名称】ブリッジ回路の駆動装置

(51)【国際特許分類】

   H02M 1/08 20060101AFI20250109BHJP

【ＦＩ】

H02M1/08 A

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023109953

(22)【出願日】2023-07-04

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000567

【氏名又は名称】弁理士法人サトー

(72)【発明者】

【氏名】杉浦 秀和

(72)【発明者】

【氏名】福田 裕司

【テーマコード（参考）】

5H740

【Ｆターム（参考）】

5H740AA05

5H740BA12

5H740BB10

5H740BC01

5H740BC02

5H740HH05

5H740JA01

5H740JB01

5H740KK01

5H740MM01

5H740MM08

5H740NN17

(57)【要約】

【課題】電流のゼロクロス点付近においてもデッドタイムを短縮できるブリッジ回路の駆動装置を提供する。
【解決手段】駆動側／整流側判定部３８は、パワー素子１及び２からなるブリッジ回路の出力端子と負荷との間に流れる電流の方向に基いて、駆動対象とするパワー素子のスイッチングが駆動側、整流側の何れで行われているかを判定する。オン側ＤＴ検出部２２は、スイッチングが整流側で行われている際に、パワー素子の電圧Ｖｄｓのレベルが変化するタイミングと、電圧Ｖｇｓのレベル変化するタイミングとの間の遅延時間を検出して記憶する。タイミング調整部７は、駆動信号のレベルを変化させるタイミングを、検出した遅延時間だけ早めるように調整する。
【選択図】図１

【特許請求の範囲】

【請求項1】

ブリッジ回路の上下アームを構成する直列接続された２つのパワー素子（１，２）の内、１つのパワー素子の導通制御端子を駆動するもので、
前記ブリッジ回路の出力端子と負荷との間に流れる電流の方向に基いて、前記パワー素子のスイッチングが駆動側、整流側の何れで行われているかを判定する駆動側／整流側判定部（３６）と、
前記スイッチングが前記整流側で行われている際に、前記パワー素子の導通端子間電圧のレベルが変化するタイミングと、前記導通制御端子に印加される駆動信号のレベル変化するタイミングとの間の遅延時間を検出して記憶する遅延時間検出部（２２）と、
前記駆動信号のレベルを変化させるタイミングを、前記遅延時間だけ早めるように調整するタイミング調整部（７）と、を備えるブリッジ回路の駆動装置。

【請求項2】

前記パワー素子がオンした際に、対向するアームのパワー素子との間に貫通電流が流れる短絡の発生を判定する短絡判定部（２９）を備え、
前記オンタイミング調整部は、前記短絡判定部により前記短絡の発生が判定されない範囲で、且つ前記パワー素子がオンした際に自素子に通電される電流が閾値よりも小さくなるように、前記遅延時間を短縮する請求項１記載のブリッジ回路の駆動装置。

【請求項3】

前記短絡判定部は、前記導通端子間電圧のレベルが変化するタイミングよりも、前記タイミングに応じて前記駆動信号のレベルが変化するタイミングが早くなることで、極性が負となる遅延時間の長さが閾値以上であれば前記短絡の発生を判定し、
前記短絡の発生を判定すると、前記パワー素子の駆動を停止させる請求項２記載のブリッジ回路の駆動装置。

【請求項4】

前記タイミング調整部は、前記パワー素子をターンオンさせる場合と、前記パワー素子をターンオフさせる場合との何れか一方について、前記調整を実行する請求項１記載のブリッジ回路の駆動装置。

【請求項5】

前記タイミング調整部は、前記遅延時間をΔｔとすると、前記Δｔに応じた電圧ΔＶを発生させるΔｔ－ΔＶ変換部（３１）と、
前記導通端子間電圧のレベルが変化したことを検出するレベル変化検出部（２４）と、
前記レベルの変化をトリガとして、前記電圧ΔＶの値を一定値だけ低減する補正部（２５）と、を備える請求項１記載のブリッジ回路の駆動装置。

【請求項6】

前記駆動信号のレベルが立ち上がるタイミングから一定時間だけ起動信号を出力する起動信号出力部（４２）を備え、
前記遅延時間検出部は、前記起動信号が出力されている期間内に、前記遅延時間を検出する請求項１から５の何れか一項に記載のブリッジ回路の駆動装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ブリッジ回路を構成するパワー素子を駆動する装置に関する。

【背景技術】

【0002】

例えばＭＯＳＦＥＴのようなパワー素子を上下アームとするブリッジ回路を構成し、それらを交互に駆動するインバータやコンバータでは、上下アームの同時オンを防止するため、それらを同時にオフにする時間としてデッドタイムが設けられる。このデッドタイム期間には、ＭＯＳＦＥＴに内蔵されるか又は並列に接続されるダイオードが導通するため、ＭＯＳＦＥＴをオンしている時よりも損失が増加する。したがって、デッドタイムはできるだけ短縮することが望ましい。

【0003】

例えば特許文献１には、上下アーム相互のゲートオフを検出し、ゲートオフ検知信号と駆動信号との論理積により、対向アームのオフをトリガとして自アームのオンタイミングを生成することで、上下アームの駆動信号にデッドタイムを付与することを必要とせず、短絡しない程度までデッドタイムを短縮する構成が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００７－９７３４８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ここで、特許文献１の構成を、例えば電気自動車；ＥＶにおけるインバータ制御等のように、高電圧・大電流系に適用することを想定すると、以下のような問題が発生する。このような高電圧・大電流系における上下アーム間は、絶縁されている。絶縁されたアーム間の信号伝達には、一般にはフォトカプラや磁気カプラのようなデジタルアイソレータが用いられるので、遅延時間が発生する。そのため、対向アームからのオフ検知信号が来るまでは自アームの駆動ができず、この伝達遅延時間分がデッドタイムとして残る。また、接続するパワー素子のゲート容量とドライバの駆動電圧、駆動電流能力により、パワー素子のゲートの駆動を開始してから、閾値電圧Ｖｔｈを超えるまでの駆動遅延時間分もデッドタイムとして残ってしまう。

【0006】

インバータの制御において、１つの上下アームのスイッチングには、負荷に電流を通電する駆動側のスイッチングと、対向する駆動側のアームがオフした際に流れる電流を、同期整流する整流側のスイッチングとがある。従来技術において、デッドタイムを検知して制御できるのは整流側の時だけであり、駆動側の場合は、固定されたデッドタイムを用いている。そのため、上下アームのスイッチングが、駆動側と整流側との間で切り替わるゼロ電流の近傍ではデッドタイムを短縮することができず、パワー素子に並列に接続されているダイオードによる導通損失を低減できない電流領域があった。

【0007】

本発明は上記事情に鑑みてなされたものであり、その目的は、電流のゼロクロス点付近においてもデッドタイムを短縮できるブリッジ回路の駆動装置を提供することにある。

【課題を解決するための手段】

【0008】

請求項１記載のブリッジ回路の駆動装置によれば、駆動側／整流側判定部（３６）は、ブリッジ回路の出力端子と負荷との間に流れる電流の方向に基いて、駆動対象とするパワー素子（１，２）のスイッチングが駆動側、整流側の何れで行われているかを判定する。尚、パワー素子とは、例えば上記のインバータのような電力変換回路を構成する、比較的大きな電力をスイッチングするのに対応した半導体素子である。遅延時間検出部（２２）は、スイッチングが整流側で行われている際に、パワー素子の導通端子間電圧のレベルが変化するタイミングと、導通制御端子に印加される駆動信号のレベル変化するタイミングとの間の遅延時間を検出して記憶する。タイミング調整部（７）は、駆動信号のレベルを変化させるタイミングを、検出した遅延時間だけ早めるように調整する。

【0009】

すなわち、パワー素子のスイッチングが整流側で行われている際に検出して記憶された遅延時間を、スイッチングが駆動側で行われている際にも適用する。これにより、パワー素子のスイッチングが駆動側と整流側との間で切り替る際においても、タイミング調整部は、駆動信号のレベルを変化させるタイミングを調整できる。したがって、電流のゼロクロス点付近においてもデッドタイムを短縮できるようになる。

【図面の簡単な説明】

【0010】

【図1】第１実施形態であり、ブリッジ回路の駆動装置の構成を示す図

【図2】Δｔ－ΔＶ変換部の動作を示すタイミングチャート

【図3】タイミング調整部の動作を示すタイミングチャート

【図4】駆動装置の回路動作を示すフローチャート

【図5】図４に示す制御に応じて電圧Ｖｇｓの立上りタイミングが調整される状態を示す波形図

【図6】下アームのスイッチングが整流側である場合のタイミングチャート

【図7】上アームのスイッチングが整流側である場合のタイミングチャート

【図8】図６及び図７を含んでより長い期間について示すタイミングチャート

【図9】負荷電流の変化に応じで、上下アームの駆動側／整流側の変化を単純化して示すタイミングチャート

【図10】第２実施形態であり、ブリッジ回路の駆動装置の構成を示す図

【図11】起動停止回路の動作を示すタイミングチャート

【発明を実施するための形態】

【0011】

（第１実施形態）
図１に示すように、本実施形態の駆動装置は、例えば３相インバータを構成する１相の上下アーム、つまりブリッジ回路を駆動対象とする。各アームは、例えばＮチャネルＭＯＳＦＥＴ等のパワー素子１及び２が、直流電源線３Ｐ、３Ｎ間に接続された構成である。パワー素子１、２の導通制御端子であるゲートには、駆動装置４の駆動部４Ｐ、４Ｎにより、それぞれゲート電圧Ｖｇｓが与えられる。駆動部４Ｐ、４Ｎには、インバータ制御部５からの駆動信号が、絶縁部６Ｐ、６Ｎを介して入力される。絶縁部６Ｐ、６Ｎは、例えばフォトカプラや磁気カプラ等である。

【0012】

それぞれがパワー素子１、２に対応する駆動部４Ｐ、４Ｎの構成は対称であるから、以下ではパワー素子１について説明する。駆動信号は、オンタイミング調整部７に入力される。オンタイミング調整部７は、図示しない電源、回路グランド間に接続される電流源８、ＰチャネルＭＯＳＦＥＴ９、ＮチャネルＭＯＳ１０及び電流源１１の直列回路を備えている。ＦＥＴ９及び１０のゲートは共通に接続されており、駆動信号は、ＮＯＴゲート１２を介して上記のゲートに入力される。ＦＥＴ９及び１０のドレインは共通に接続されており、そのドレインは、コンパレータ１３の非反転入力端子、及びコンパレータ１４の反転入力端子に接続されている。また、上記のドレインは、コンデンサ１５を介してグランドに接続されている。

【0013】

コンパレータ１３の反転入力端子には、サンプルホールド回路１６の出力信号が与えられる。コンパレータ１４の非反転入力端子には、基準電圧が与えられている。コンパレータ１３，１４の出力信号は、ＡＮＤゲート１７，１８の入力端子の一方に入力され、入力端子の他方には駆動信号が入力されている。ＡＮＤゲート１８の入力端子の他方は、負論理である。ＡＮＤゲート１７，１８の他方は、ＲＳフリップフロップ１９のセット端子Ｓ，リセット端子Ｒにそれぞれ接続されている。ＲＳフリップフロップ１９の出力端子Ｑは、ドライバ２０の入力端子に接続されている。ドライバ２０は、パワー素子１のゲートにゲート電圧Ｖｇｓを出力する。

【0014】

パワー素子１には、コンデンサ２１ａ及び２１ｂの直列回路が並列に接続されている。遅延時間検出部に相当するオン側ＤＴ検出部２２は、コンパレータ２３及び２４を備えている。コンパレータ２３の非反転入力端子はパワー素子１のゲートに接続され、コンパレータ２４の非反転入力端子はコンデンサ２１ａ及び２１ｂの共通接続点に接続されている。コンパレータ２３、２４の反転入力端子には、それぞれ参照電圧Ｖｇ－Ｒｅｆ，Ｖｄ－Ｒｅｆが与えられている。コンパレータ２３の出力端子は、フェーズコンパレータ２５の負側入力端子に接続されている。コンパレータ２４の出力端子は、ＮＯＴゲート２６を介してフェーズコンパレータ２５の正側入力端子に接続されている。尚、以下ではデッドタイムを「ＤＴ」と記載することがある。

【0015】

フェーズコンパレータ２５の負側出力端子は、オフセット調整部２７が備えるＡＮＤゲート２８の入力端子の一方に接続されていると共に、短絡判定部に相当する極性判定部２９の入力端子に接続されている。コンパレータ２３の出力端子は、ワンショットパルス出力部３０を介して、ＡＮＤゲート２８の入力端子の他方に接続されている。

【0016】

Δｔ－ΔＶ変換部３１は、オンタイミング調整部７の入力部と同様に構成される電流源３２、ＦＥＴ３３及び３４、並びに電流源３５の直列回路と、コンデンサ３６とを備えている。ＦＥＴ３３のゲートは、ＡＮＤゲート２８の出力端子に接続され、ＦＥＴ３４のゲートは、フェーズコンパレータ２５の正側出力端子に接続されている。ＦＥＴ３３及び３４のドレインは、サンプルホールド回路１６の入力端子に接続されている。サンプルホールド回路１６には、極性判定部２９よりリセット信号が与えられる。

【0017】

極性判定部２９は、フェーズコンパレータ２５の負側出力端子の信号によって、コンパレータ２３及び２４により検出されるデッドタイムの極性を判定する。コンパレータ２４及びフェーズコンパレータ２５は、レベル変化検出部に相当する。ここで、「デッドタイムの極性」を以下のように定義する。検出されるデッドタイムが、導通端子間電圧であるドレイン－ソース間電圧Ｖｄｓの立下りから、ゲート－ソース間電圧Ｖｇｓの立ち上がりまでの時間として得られた場合、極性は「正」である。逆に、検出されるデッドタイムが、ゲート－ソース間電圧Ｖｇｓの立ち上がりから、ドレイン－ソース間電圧Ｖｄｓの立下りまでの時間として得られた場合、極性は「負」である。

【0018】

また、極性判定部２９は、デッドタイムの極性が負であり、且つそのデッドタイムの長さが閾値値以上であれば上下アームの短絡発生を判定する。その際には、ドライバ２０に強制オフ信号を出力して、パワー素子１又は２の駆動を停止させる。

【0019】

図２に示すように、Δｔ－ΔＶ変換部３１は、パワー素子１又は２について、デッドタイムの極性が「正」であれば、ドレイン－ソース間電圧Ｖｄｓの立下りからゲート－ソース間電圧Ｖｇｓの立ち上がりまでの時間Δｔを、実際のデッドタイム；実ＤＴとして検出する。フェーズコンパレータ２５の正側出力端子Ａからは、その実ＤＴに応じた時間幅のハイレベルパルスが出力される。また、Δｔ－ΔＶ変換部３１は、デッドタイムの極性が「負」であれば、ゲート－ソース間電圧Ｖｇｓの立上がりドレイン－ソース間電圧Ｖｄｓの立ち下がりまでの時間Δｔを、実際のデッドタイム；実ＤＴとして検出する。負側出力端子Ｂからは、その実ＤＴに応じた時間幅のローレベルパルスが出力される。ワンショットパルス出力部３０は、デフォルトでハイレベルの信号を出力している。そして、ゲート－ソース間電圧Ｖｇｓの立ち上がりから一定時間後に、ローレベルのワンショットパルスを出力する。

【0020】

コンデンサ３６は、出力端子Ａがハイレベルを示している間は電流源３５により放電される。出力端子Ａがローレベルに転じてから、ワンショットパルス出力部３０がハイレベルの信号を出力している間は、コンデンサ３６の端子電圧は変化しない。ワンショットパルス出力部３０がローレベルのワンショットパルスを出力する間だけ、コンデンサ３６は
充電される。フェーズコンパレータ２５は、補正部にも相当する。

【0021】

Δｔ－ΔＶ変換部３１が出力する電圧は、実ＤＴの長さに応じた値を示す。図２に示すように、実ＤＴが目標とするデッドタイム；目標ＤＴ、すなわち許容する最短のデッドタイムよりも長い場合には、Δｔ－ΔＶ変換部３１の作用により実ＤＴが目標ＤＴに近付くように、Δｔ－ΔＶ変換部３１の出力電圧は調整される。フェーズコンパレータ２５の出力Ａのパルス幅Δｔに応じて、Δｔ－ΔＶ変換部３１の出力電圧が低下した分がΔＶに相当する。（実ＤＴ＝目標ＤＴ）の場合、出力Ａのパルス幅と、ワンショットパルス出力部３０が出力するワンショットパルスのパルス幅とが等しくなる。

【0022】

パワー素子１及び２の共通接続点と図示しない負荷との間を接続する配線には、電流センサ３７が配置されている。電流センサ３７の出力信号は、駆動側／整流側判定部３８に入力されている。駆動側／整流側判定部３８の出力信号は、絶縁部３９Ｐ、３９Ｎを介して、駆動部４Ｐ、４Ｎのサンプルホールド回路１６、及びフェーズコンパレータ２５に与えられている。

【0023】

駆動側／整流側判定部３８は、電流センサ３７により検出される電流の方向から、パワー素子１、２のスイッチングが、駆動側、整流側の何れで行われているかを以下のように判定する。
・電流方向：共通接続点→負荷、パワー素子１：駆動側／パワー素子２：整流側
・電流方向：負荷→共通接続点、パワー素子１：整流側／パワー素子２：駆動側
そして、整流側であれば対応する駆動部にタイミング制御ＯＮ信号を出力し、整流側であれば対応する駆動部にタイミング制御ＯＦＦ信号を出力する。

【0024】

図３に示すように、タイミング調整部７の入力部では、入力される駆動信号に応じた台形波が生成される。その台形波の立ち上がり区間、立下りの区間のレベルは、サンプルホールド回路１６によりサンプルホールドされた、Δｔ－ΔＶ変換部３１の出力電圧を閾値として比較される。検出したデッドタイムの極性が正であれば、サンプルホールド回路１６の出力電圧が低下して閾値が低下する。したがって、ドライバ２０に入力される信号はより早く立ち上がる。一方、検出したデッドタイムの極性が負であれば、サンプルホールド回路１６の出力電圧が上昇して閾値が上昇する。これにより、ドライバ２０に入力される信号はより遅く立ち上がるように変化する。

【0025】

次に、本実施形態の作用について説明する。図４に示すように、駆動部４Ｐ及び４Ｎは、初期設定として、駆動信号の立ち上がりからゲート－ソース間電圧Ｖｇｓの立ち上がりまでのデッドタイムの初期値；初期ＤＴを設定しておく（Ｓ１）。それから、デッドタイム短縮制御を開始する（Ｓ２）。そして、駆動対象とするパワー素子が整流側か否かを判断する（Ｓ３）。整流側であれば（Ｙｅｓ）、フェーズコンパレータ２５がデッドタイムを検出する（Ｓ４）。また、その際に、負荷電流の値も検知する。

【0026】

検出したデッドタイムの極性が正であれば（Ｓ５；Ｙｅｓ）、今回検知した電流値及びデッドタイムが、前回の処理で記憶させた各値よりも小さいか否かを判断する（Ｓ６）。ここで「Ｎｏ」と判断すると、ステップＳ４に戻る。一方、「Ｙｅｓ」と判断すると、その際の電圧Ｖｇｓの立ち上がりタイミングを記憶する（Ｓ７）。そして、オンタイミング調整部７は、検知したデッドタイムが目標デッドタイムに近付くように電圧Ｖｇｓが立ち上がるタイミングを変更する（Ｓ８）。それから、記憶させたタイミングによってパワー素子のゲートをターンオンさせるように、ドライバ２０に駆動信号を出力する（Ｓ９）。その後、ステップＳ３に移行する。

【0027】

検出したデッドタイムの極性が負であり、ステップＳ５で「Ｎｏ」と判断すると、そのデッドタイムの長さが短絡判定閾値以下か否かを判断する（Ｓ１０）。短絡判定閾値以下であり「Ｙｅｓ」と判断すると、ステップＳ８に移行する。短絡判定閾値を超えており「ＮＯ」と判断すると、ドライバ２０によるパワー素子のオン駆動を停止させる。そして、オン駆動タイミングを初期化すると（Ｓ１０）ステップＳ３に移行する。ステップＳ３において、自アームが駆動側であり「Ｎｏ」と判断すると、整流側で検出したデッドタイムに基づいて、パワー素子２のオン駆動が実行される（Ｓ１２）。図５は、上記の制御の結果として、駆動側、整流側の電圧Ｖｇｓの立上りタイミングが調整される状態を示している。

【0028】

図６は、下アームのパワー素子２のスイッチングが整流側となり、上アームのパワー素子１のスイッチングが駆動側の場合を示す。この時、パワー素子２については、デッドタイムを検出してその短縮制御を実行し、パワー素子２をターンオンさせる。図７は、下アームのパワー素子２のスイッチングが駆動側となり、上アームのパワー素子１のスイッチングが整流側に切り替わった場合を示す。この時、パワー素子２については、整流側で実行したデッドタイム短縮制御の結果として記憶されたデッドタイムによりターンオンさせる。

【0029】

図８は、負荷電流の変化に伴い下アームのスイッチングが駆動側／整流側に切り替わるのに応じて、各アームについてデッドタイムの検出及び短縮制御がどのように実行させるのかを示している。また、図９は、正弦波状に変化する負荷電流に応じて、デッドタイム短縮制御の実行状態が切り替わる態様を、より単純化して示している。

【0030】

以上のように本実施形態によれば、駆動装置４において、駆動側／整流側判定部３８は、パワー素子１及び２からなるブリッジ回路の出力端子と負荷との間に流れる電流の方向に基いて、駆動対象とするパワー素子のスイッチングが駆動側、整流側の何れで行われているかを判定する。オン側ＤＴ検出部２２は、スイッチングが整流側で行われている際に、パワー素子の電圧Ｖｄｓのレベルが変化するタイミングと、電圧Ｖｇｓのレベル変化するタイミングとの間の遅延時間を検出して記憶する。タイミング調整部７は、駆動信号のレベルを変化させるタイミングを、検出した遅延時間だけ早めるように調整する。

【0031】

すなわち、パワー素子１，２のスイッチングが整流側で行われている際に検出して記憶された遅延時間を、スイッチングが駆動側で行われている際にも適用する。これにより、パワー素子のスイッチングが駆動側と整流側との間で切り替る際においても、タイミング調整部７は、駆動信号のレベルを変化させるタイミングを調整できる。したがって、電流のゼロクロス点付近においてもデッドタイムを短縮でき、パワー素子１，２に並列に接続されているダイオード、又はボディダイオードによる導通損失を低減できるようになる。

【0032】

また、極性判定部２９は、自アームのパワー素子がオンした際に、対抗するアームのパワー素子との間に貫通電流が流れる短絡の発生を判定する。オンタイミング調整部７は、短絡判定部２９により短絡発生が判定されない範囲で、且つ自アームのパワー素子がオンした際に通電される電流が閾値よりも小さくなるようにデッドタイムを短縮する。これにより、短絡の発生を回避できる最短のデッドタイムとなるように調整できる。

【0033】

また、短絡判定部２９は、電圧Ｖｄｓのレベルが変化するタイミングよりも、そのタイミングに応じて電圧Ｖｇｓのレベルが変化するタイミングが早くなることで、極性が負となるデッドタイムの長さが閾値以上であれば前記短絡の発生を判定し、短絡発生を判定すると、パワー素子１又は２の駆動を停止させる。

【0034】

また、タイミング調整部７のΔｔ－ΔＶ変換部３１は、デッドタイムΔｔに応じた電圧ΔＶを発生させる。フェーズコンパレータ２５は、コンパレータ２４により検出される電圧Ｖｄｓのレベル変化をトリガとして、入力される電圧を電圧ΔＶだけ低減させる。その作用に、ワンショットパルス出力部３０が出力するワンショットパルスの作用を加えることで、実ＤＴと目標ＤＴとが等しくなるように調整できる。

【0035】

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図１０に示すように、第２実施形態の駆動装置４１は、駆動装置４に起動停止回路４２を加えた構成である。起動停止回路４２には駆動信号が入力され、起動停止回路４２は、起動停止信号をコンパレータ２３及び２４並びにフェーズコンパレータ２５に出力する。

【0036】

図１１に示すように、起動停止回路４２は、起動信号の立上りから一定時間だけ起動停止信号をハイレベルにした後、ローレベルに変化させる。コンパレータ２３及び２４並びにフェーズコンパレータ２５は、起動停止信号がハイレベルを示す期間に動作し、ローレベルを示す期間は動作を停止させる。したがって、デッドタイムの検出は、起動停止信号がハイレベルを示す期間に行われる。

【0037】

すなわち、デッドタイムの検出は、電圧Ｖｄｓの立下りに係る期間と、電圧Ｖｇｓの立ち上がりに係る期間で行えば良い。そして、それ以外の期間については、起動停止信号によりデッドタイムの検出を停止させることで、ノイズの影響を受けることを回避できる。

【0038】

（その他の実施形態）
パワー素子は、ＮチャネルＭＯＳＦＥＴに限らない。
パワー素子のオフタイミングについて、同様の制御を行っても良い。また、オンタイミング及びオフタイミングの双方について制御を行っても良い。
ブリッジ回路は、３相インバータを構成するものに限らず、単独のハーフブリッジ回路や、Ｈブリッジ回路を構成するものでも良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【符号の説明】

【0039】

図面中、１及び２はパワー素子、４は駆動装置、７はオンタイミング調整部、２２はオン側ＤＴ検出部、２３及び２４はコンパレータ、２５はフェーズコンパレータ、２７はオフセット調整部、２９は極性検出部、３１はΔｔ－ΔＶ変換部、３８は駆動側／整流側判定部を示す。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】