特開 2025-8128 放電検出回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025008128

(43)【公開日】2025-01-20

(54)【発明の名称】放電検出回路

(51)【国際特許分類】

   G01R 31/12 20200101AFI20250109BHJP

【ＦＩ】

G01R31/12 A

G01R31/12 B

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023110032

(22)【出願日】2023-07-04

(71)【出願人】

【識別番号】000005108

【氏名又は名称】株式会社日立製作所

(74)【代理人】

【識別番号】110000198

【氏名又は名称】弁理士法人湘洋特許事務所

(72)【発明者】

【氏名】工藤 龍平

(72)【発明者】

【氏名】門井 涼

【テーマコード（参考）】

2G015

【Ｆターム（参考）】

2G015AA27

2G015BA04

2G015CA01

2G015CA20

(57)【要約】

【課題】電子部品で発生する部分放電を低コストで検出する。
【解決手段】放電検出回路は、第１及び第２の昇圧回路を有し、前記第１の昇圧回路は、入力端子と接続された第１の容量素子と、アノードが前記第１の容量素子と接続され、カソードに第１の基準電圧が印加された第１の整流素子と、前記第１の整流素子のカソードと接続された第２の容量素子と、アノードが前記第２の容量素子と接続され、カソードが前記第１の容量素子と接続された第２の整流素子とを備え、前記第２の昇圧回路は、前記入力端子と接続された第３の容量素子と、アノードに第２の基準電圧が印加され、カソードが前記第３の容量素子と接続された第３の整流素子と、前記第３の整流素子のアノードと接続された第４の容量素子と、アノードが前記第３の容量素子と接続され、カソードが前記第４の容量素子と接続された第４の整流素子とを備える。
【選択図】図３

【特許請求の範囲】

【請求項1】

電子機器を構成する電子部品の電圧が入力される入力端子と、前記電圧を昇圧した第１の昇圧電圧を出力する第１の昇圧回路と、前記電圧を昇圧した第２の昇圧電圧を出力する第２の昇圧回路とを有し、
前記第１の昇圧回路は、
一端が前記入力端子と電気的に接続された第１の容量素子と、
アノードが前記第１の容量素子の他端と電気的に接続され、かつカソードに第１の基準電圧が印加された第１の整流素子と、
一端が前記第１の整流素子のカソードと電気的に接続された第２の容量素子と、
アノードが前記第２の容量素子の他端と電気的に接続され、かつカソードが前記第１の容量素子の前記他端と電気的に接続されて、前記アノードの電圧が前記第１の昇圧電圧となる第２の整流素子とを備え、
前記第２の昇圧回路は、
一端が前記入力端子と電気的に接続された第３の容量素子と、
アノードに第２の基準電圧が印加され、かつカソードが前記第３の容量素子の他端と電気的に接続された第３の整流素子と、
一端が前記第３の整流素子のアノードと電気的に接続された第４の容量素子と、
アノードが前記第３の容量素子の前記他端と電気的に接続され、かつカソードが前記第４の容量素子の他端と電気的に接続されて、前記カソードの電圧が前記第２の昇圧電圧となる第４の整流素子とを備えた、
放電検出回路。

【請求項2】

請求項１に記載の放電検出回路であって、
前記第１の昇圧回路と前記第２の昇圧回路の各々に接続され、前記第１の昇圧電圧と前記第２の昇圧電圧の中間の中間電圧を出力電圧として出力する中間電圧生成回路を更に有する、
放電検出回路。

【請求項3】

請求項２に記載の放電検出回路であって、
前記中間電圧生成回路は、
一端に前記第１の昇圧電圧が入力される第１の抵抗素子と、
一端に前記第２の昇圧電圧が入力され、他端が前記第１の抵抗素子の他端と電気的に接続された第２の抵抗素子とを有し、
前記中間電圧は、前記第１の抵抗素子と前記第２の抵抗素子との接続点における電圧である、
放電検出回路。

【請求項4】

請求項２に記載の放電検出回路であって、
前記出力電圧に基づいて、前記電子部品の残存寿命を推定する判定回路を更に有する、
放電検出回路。

【請求項5】

請求項１に記載の放電検出回路であって、
前記第１の昇圧電圧をデジタル化した第１のデジタル値を出力する第１のアナログ・デジタル変換器と、
前記第２の昇圧電圧をデジタル化した第２のデジタル値を出力する第２のアナログ・デジタル変換器と、
前記第１のデジタル値と前記第２のデジタル値に基づき、前記第１の昇圧電圧と前記第２の昇圧電圧の中間の中間電圧を算出し、前記中間電圧を示す出力信号を出力する演算回路とを更に有する、
放電検出回路。

【請求項6】

請求項１に記載の放電検出回路であって、
前記第１の昇圧電圧と前記第２の昇圧電圧に基づいて、前記電子部品の残存寿命を推定する判定回路を更に有する、
放電検出回路。

【請求項7】

請求項６に記載の放電検出回路であって、
前記判定回路は、前記第１の昇圧電圧の大きさが第１の閾値電圧を超えた場合、又は前記第２の昇圧電圧の大きさが第２の閾値電圧を超えた場合に、前記電子部品の寿命が到来したと判定する、
放電検出回路。

【請求項8】

請求項７に記載の放電検出回路であって、
前記第１の昇圧電圧の大きさと第１の閾値電圧との比較結果を示す第１の比較信号を出力する第１の比較器と、
前記第２の昇圧電圧の大きさと第２の閾値電圧との比較結果を示す第２の比較信号を出力する第２の比較器とを更に有し、
前記判定回路は、前記第１の比較信号と前記第２の比較信号に基づいて、前記電子部品の寿命が到来したかを判定する、
放電検出回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、放電検出回路に関する。

【背景技術】

【0002】

循環型社会が推進される中で、電子機器に用いられる電子部品を再利用する需要が高まりつつある。ただし、これまでは製造者が電子部品の耐用年数を設定し、その耐用年数の範囲内で電子部品を使用することが行われており、電子部品の再利用については考慮されていなかった。

【0003】

長期にわたって電子部品を使用し続けると、電子部品中の絶縁体が絶縁破壊されて寿命を迎える。絶縁体の残存寿命を予測できれば電子部品の残りの耐用年数を推定でき、その耐用年数の範囲内で当該電子部品を他の電子機器等において再利用することができる。

【0004】

絶縁体が絶縁破壊に至る前には部分放電と呼ばれる微小な放電が生じる。その部分放電で放出された電荷量を算出できれば、その電荷量に基づいて絶縁体の残存寿命を推定することができる。例えば、特許文献１では、電子部品の信号に対して離散フーリエ変換を行い、そのフーリエ係数に基づいて部分放電を検出している。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】国際公開第ＷＯ２０１６／０９４３４４号

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかし、特許文献１の技術では、電子部品の信号を取得するためのモニタ回路が必要となり、更にそのモニタ回路において離散フーリエ変換を行うために回路が高コストとなるため現実的ではない。

【0007】

本発明は、このような状況に鑑みてなされたものであり、電子部品で発生する部分放電を低コストで検出することを目的とする。

【課題を解決するための手段】

【0008】

上記課題を解決するため、本発明の一態様に係る放電検出回路は、電子機器を構成する電子部品の電圧が入力される入力端子と、前記電圧を昇圧した第１の昇圧電圧を出力する第１の昇圧回路と、前記電圧を昇圧した第２の昇圧電圧を出力する第２の昇圧回路とを有し、前記第１の昇圧回路は、一端が前記入力端子と電気的に接続された第１の容量素子と、アノードが前記第１の容量素子の他端と電気的に接続され、かつカソードに第１の基準電圧が印加された第１の整流素子と、一端が前記第１の整流素子のカソードと電気的に接続された第２の容量素子と、アノードが前記第２の容量素子の他端と電気的に接続され、かつカソードが前記第１の容量素子の前記他端と電気的に接続されて、前記アノードの電圧が前記第１の昇圧電圧となる第２の整流素子とを備え、前記第２の昇圧回路は、一端が前記入力端子と電気的に接続された第３の容量素子と、アノードに第２の基準電圧が印加され、かつカソードが前記第３の容量素子の他端と電気的に接続された第３の整流素子と、一端が前記第３の整流素子のアノードと電気的に接続された第４の容量素子と、アノードが前記第３の容量素子の前記他端と電気的に接続され、かつカソードが前記第４の容量素子の他端と電気的に接続されて、前記カソードの電圧が前記第２の昇圧電圧となる第４の整流素子とを備える。

【発明の効果】

【0009】

本発明によれば、電子部品で発生する部分放電を低コストで検出できる。

【0010】

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0011】

【図1】図１は、第１実施形態において部分放電の検出対象となる電子機器の一例を示す模式図である。

【図2】図２は、第１実施形態に係る放電検出回路の構成例を示す模式図である。

【図3】図３は、第１実施形態に係る直流除去フィルタと昇圧回路の回路図の一例である。

【図4A】図４Ａは、部分放電に起因した正のパルス電圧が重畳した入力電圧の波形の一例を示すタイミングチャートである。

【図4B】図４Ｂは、図４Ａに示す入力電圧が入力されたときの第１の昇圧電圧の波形の一例を示すタイミングチャートである。

【図5A】図５Ａは、部分放電に起因した負のパルス電圧が重畳した入力電圧の波形の一例を示すタイミングチャートである。

【図5B】図５Ｂは、図５Ａに示す入力電圧が入力されたときの第２の昇圧電圧の波形の一例を示すタイミングチャートである。

【図6】図６は、第２実施形態に係る昇圧回路と判定回路の回路図の一例である。

【図7】図７は、第３実施形態に係る昇圧回路と判定回路の回路図の一例である。

【図8】図８は、第４実施形態に係る昇圧回路と判定回路の回路図の一例である。

【図9】図９は、第５実施形態に係る放電検出回路の構成例を示す模式図である

【発明を実施するための形態】

【0012】

以下、本発明に係る一実施形態を図面に基づいて説明する。なお、実施形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は適宜省略する。また、以下の実施形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含む。

【0013】

＜第１実施形態＞
図１は、本実施形態において部分放電の検出対象となる電子機器の一例を示す模式図である。

【0014】

この例では、電子機器２は、直流高電圧源３、ケーブル４、及び負荷５を備える。負荷５は、例えばモータ等であり、直流高電圧源３からケーブル４を介して供給される直流電圧で駆動する。

【0015】

ケーブル４は、電子部品の一例であって、例えば絶縁樹脂（不図示）で被覆された銅線である。絶縁樹脂が絶縁破壊によって寿命を迎える前には、絶縁樹脂からパルス状の部分放電が繰り返し発生する。その部分放電を検出することで、ケーブル４が寿命を迎えたかどうかを判定することができる。

【0016】

この例では、部分放電を検出するための放電検出回路１をケーブル４の銅線に接続し、放電検出回路１で部分放電を検出する。なお、部分放電の検出対象はケーブル４に限定されず、例えば回路基板の層間絶縁層から生じる部分放電を検出してもよい。

【0017】

図２は、本実施形態に係る放電検出回路１の構成例を示す模式図である。放電検出回路１は、絶縁樹脂等の検出対象で生じたパルス状の電圧を入力電圧とする回路であって、直流除去フィルタ１１、昇圧回路１２、ADC(Analog Digital Converter)１３、及び判定回路１４を備える。

【0018】

直流除去フィルタ１１は、入力電圧から直流成分をカットするハイパスフィルタである。

【0019】

昇圧回路１２は、直流成分がカットされた入力電圧を昇圧して、その昇圧電圧を出力する回路である。

【0020】

ADC１３は、昇圧回路１２から出力された昇圧電圧をデジタル値に変換するアナログ・デジタル変換器である。

【0021】

判定回路１４は、昇圧電圧のデジタル値に基づいて、ケーブル４の残存寿命を推定するデジタル回路である。

【0022】

図３は、本実施形態に係る直流除去フィルタ１１と昇圧回路１２の回路図の一例である。

【0023】

図３に示すように、直流除去フィルタ１１は、キャパシタC_Hと抵抗素子R_Hとを備えた高帯域通過フィルタ（HPF: High-Pass Filter）である。キャパシタC_Hの一端には入力電圧V_inが印加され、他端には抵抗素子R_Hが接続される。入力電圧V_inは、電子部品の電圧であって、ケーブル４の場合は銅線の電圧である。絶縁樹脂が絶縁破壊される場合、その予兆として部分放電が発生し、部分放電に伴うパルス電圧が入力電圧V_inに重畳する。また、抵抗素子R_Hの一端は、例えば接地電圧等の基準電圧G_Hが印加される。これにより、入力電圧V_inから直流成分が除去されて、部分放電に伴うパルス電圧を含む入力電圧V_inが昇圧回路１２の入力端子１６に印加される。

【0024】

昇圧回路１２は、第１の昇圧回路１７、第２の昇圧回路１８、中間電圧生成回路１９、及び平滑回路２０を備える。

【0025】

第１の昇圧回路１７は、入力端子１６に印加されるパルス電圧のうち、正のパルス電圧を負の第１の昇圧電圧V₁に昇圧する回路である。この例では、第１の昇圧回路１７は、第１の昇圧ブロック１７ａと第２の昇圧ブロック１７ｂとを備える。

【0026】

第１の昇圧ブロック１７ａは、第１の容量素子C₁、第２の容量素子C₂、第１の整流素子D₁、及び第２の整流素子D₂を備える。

【0027】

第１の容量素子C₁の一端は入力端子１６と電気的に接続され、第１の容量素子C₁の他端は第１の整流素子D₁のアノードと電気的に接続される。その第１の整流素子D₁のカソードには接地電圧等の第１の基準電圧G₁が印加される。

【0028】

また、第２の容量素子C₂の一端は第１の整流素子D₁のカソードと電気的に接続され、第２の容量素子C₂の他端は第２の整流素子D₂のアノードと電気的に接続される。その第２の整流素子D₂のカソードは、第１の容量素子C₁の他端と電気的に接続される。

【0029】

第２の昇圧ブロック１７ｂは、第１の昇圧ブロック１７ａと同様の回路構成を有する。但し、第２の昇圧ブロック１７ｂにおける第１の容量素子C₁の一端は、第１の昇圧ブロック１７ａにおける第１の容量素子C₁の他端と電気的に接続される。また、第２の昇圧ブロック１７ｂにおける第１の整流素子D₁のカソードは、第１の昇圧ブロック１７ａにおける第２の整流素子D₂のアノードと電気的に接続される。

【0030】

このような回路構成によれば、第１の昇圧回路１７は、昇圧ブロック１７ａ、１７ｂ単位で昇圧を行い、最終段の昇圧ブロックにおける第２の整流素子D₂のアノードの電圧が第１の昇圧電圧V₁となる。

【0031】

次に、第１の昇圧回路１７の動作について、図４Ａ及び４Ｂを参照しながら説明する。

【0032】

図４Ａは、部分放電に起因した正のパルス電圧４１が重畳した入力電圧V_inの波形の一例を示すタイミングチャートである。また、図４Ｂは、図４Ａに示す入力電圧V_inが入力されたときの第１の昇圧電圧V₁の波形の一例を示すタイミングチャートである。

【0033】

一般に、部分放電に伴うパルス電圧４１は、印加電圧の逆極性になることが知られており、正と負のいずれか一方のみに現れる。図４Ａの例では、ケーブル４等の電子部品に負の電圧を印加した場合を想定しており、その場合は正のパルス電圧４１が入力電圧V_inに重畳する。パルス電圧の大きさは、電子部品に印加する電圧に依存する。例えば、電子部品に数kVの直流電圧を印加すると、パルス電圧の大きさは数百mV程度となる。但し、電子部品に印加する電圧の大きさはこれに限定されず、任意の大きさの電圧を電子部品に印加してもよい。

【0034】

図４Ａのような正のパルス電圧４１が入力端子１６に印加されると、第１の昇圧ブロック１７ａの第１の容量素子C₁の両極板のうち、入力端子１６に接続されている側の極板が一瞬だけ正に帯電する。これにより、第１の容量素子C₁の他方の極板の正電荷が第１の整流素子D₁を流れて第１の基準電圧G₁側に流れていく。

【0035】

その後、入力端子１６に接続されている側の第１の容量素子C₁の極板はすぐに定常電圧に戻るが、他方の極板への正電荷の移動は第１の整流素子D₁に阻まれるため、当該極板は負に帯電する。すると、このように負に帯電した状態から帯電していない状態に戻すべく、第２の容量素子C₂の両極板のうち、第２の整流素子D₂のアノードに接続されている極板から当該第２の整流素子D₂を介して正電荷が第１の容量素子C₁に移動する。その結果、第２の容量素子C₂と第２の整流素子D₂との接続点の電位が負となる。これが第２の昇圧ブロック１７ｂにも伝搬して第１の昇圧電圧V₁も負となる。

【0036】

また、図４Ｂの波形４２に示すように、正のパルス電圧４１が生じるたびに電荷の移動が生じるため、第１の昇圧電圧V₁は、正のパルス電圧４１の大きさと頻度に応じた負の積算電圧となる。

【0037】

再び図３を参照する。この例では第１の昇圧回路１７を昇圧ブロック１７ａ、１７ｂの二段構成としているが、第１の昇圧ブロック１７ａのみで第１の昇圧回路１７を構成してよいし、三段以上の昇圧ブロックで第１の昇圧回路１７を構成してもよい。第１の昇圧電圧V₁は昇圧ブロック１７ａ、１７ｂの段数で調節でき、その段数が大きくなるほど第１の昇圧電圧V₁の大きさも大きくなる。

【0038】

一方、第２の昇圧回路１８は、入力端子１６に印加されるパルス電圧のうち、負のパルス電圧を正の第２の昇圧電圧V₂に昇圧する回路である。この例では、第２の昇圧回路１８は、第１の昇圧ブロック１８ａと第２の昇圧ブロック１８ｂとを備える。

【0039】

第１の昇圧ブロック１８ａは、第３の容量素子C₃、第４の容量素子C₄、第３の整流素子D₃、及び第４の整流素子D₄を備える。

【0040】

第３の容量素子C₃の一端は入力端子１６と電気的に接続され、第３の容量素子C₃の他端は第３の整流素子D₃のカソードと電気的に接続される。その第３の整流素子D₃のアノードには接地電圧等の第２の基準電圧G₂が印加される。

【0041】

また、第４の容量素子C₄の一端は第３の整流素子D₃のアノードと電気的に接続され、第４の容量素子C₄の他端は第４の整流素子D₄のカソードと電気的に接続される。その第４の整流素子D₄のアノードは、第３の容量素子C₃の他端と電気的に接続される。

【0042】

第２の昇圧ブロック１８ｂは、第１の昇圧ブロック１８ａと同様の回路構成を有する。但し、第２の昇圧ブロック１８ｂにおける第３の容量素子C₃の一端は、第１の昇圧ブロック１８ａにおける第３の容量素子C₃の他端と電気的に接続される。また、第２の昇圧ブロック１８ｂにおける第３の整流素子D₃のアノードは、第１の昇圧ブロック１８ａにおける第４の整流素子D₄のカソードと電気的に接続される。

【0043】

このような回路構成によれば、第２の昇圧回路１８は、昇圧ブロック１８ａ、１８ｂ単位で昇圧を行い、最終段の昇圧ブロックにおける第４の整流素子D₄のカソードの電圧が第２の昇圧電圧V₂となる。

【0044】

次に、第２の昇圧回路１８の動作について、図５Ａ及び図５Ｂを参照しながら説明する。

【0045】

図５Ａは、部分放電に起因した負のパルス電圧４３が重畳した入力電圧V_inの波形の一例を示すタイミングチャートである。また、図５Ｂは、図５Ａに示す入力電圧V_inが入力されたときの第２の昇圧電圧V₂の波形の一例を示すタイミングチャートである。この例では、ケーブル４等の電子部品に正の電圧を印加し、それにより負のパルス電圧４３が入力電圧V_inに重畳した場合を想定している。

【0046】

図５Ａのような負のパルス電圧が入力端子１６に印加されると、第１の昇圧ブロック１８ａの第３の容量素子C₃の両極板のうち、入力端子１６に接続されている側の極板が一瞬だけ負に帯電する。これにより、第３の容量素子C₃の他方の極板に、第２の基準電圧G₂側から第３の整流素子D₃を介して正電荷が供給される。

【0047】

その後、入力端子１６に接続されている側の第３の容量素子C₃の極板はすぐに定常電圧に戻るが、他方の極板から第２の基準電圧G₂側への正電荷の流出は第３の整流素子D₃に阻まれるため、当該極板は正に帯電する。すると、このように正に帯電した状態から帯電していない状態に戻すべく、第４の容量素子C₄の両極板のうち、第４の整流素子D₄のカソードに接続されている極板に、当該第４の整流素子D₄を介して第３の容量素子C₃から正電荷が移動する。その結果、第４の容量素子C₄と第４の整流素子D₄との接続点の電位が正となる。これが第２の昇圧ブロック１８ｂにも伝搬して第２の昇圧電圧V₂も正となる。

【0048】

また、図５Ｂの波形４４に示すように、負のパルス電圧４３が生じるたびに電荷の移動が生じるため、第２の昇圧電圧V₂は、負のパルス電圧４３の大きさと頻度に応じた正の積算電圧となる。

【0049】

再び図３を参照する。この例では第２の昇圧回路１８を昇圧ブロック１８ａ、１８ｂの二段構成としているが、第１の昇圧ブロック１８ａのみで第２の昇圧回路１８を構成してよいし、三段以上の昇圧ブロックで第２の昇圧回路１８を構成してもよい。第２の昇圧電圧V₂は昇圧ブロック１８ａ、１８ｂの段数で調節でき、その段数が大きくなるほど第２の昇圧電圧V₂の大きさも大きくなる。

【0050】

各昇圧回路１７、１８を構成する容量素子C₁～C₄は、キャパシタでもよいし、電子部品に生じる寄生容量でもよい。寄生容量としては、ケーブル４内を並走する二つの銅線（不図示）の間に生じる容量がある。また、電子部品が配線基板の場合は、配線基板における二つの配線（不図示）の間に生じる寄生容量を容量素子C₁～C₄としてもよい。

【0051】

更に、この例では直流除去フィルタ１１によって入力電圧V_inから直流成分が除去されているため、入力電圧V_inの直流成分が各容量素子C₁～C₄に印加されず、当該直流成分によって各容量素子C₁～C₄が破壊される可能性を低減できる。なお、入力電圧V_inと比べて各容量素子C₁～C₄の耐圧が十分に高い場合には直流除去フィルタ１１を省略してもよい。

【0052】

また、各昇圧回路１７、１８を構成する整流素子D₁～D₄は、ダイオードでもよいし真空管でもよい。

【0053】

中間電圧生成回路１９は、第１の昇圧回路１７と第２の昇圧回路１８の各々に接続され、第１の昇圧電圧V₁と第２の昇圧電圧V₂の中間の中間電圧V_mを出力する回路である。一例として、中間電圧生成回路１９は、直列接続された第１の抵抗素子R₁と第２の抵抗素子R₂とを備える。各抵抗素子R₁、R₂のそれぞれの一端には、第１の昇圧電圧V₁と第２の昇圧電圧V₂が入力される。そして、各抵抗素子R₁、R₂の接続点２８における電圧が中間電圧V_mとなる。中間電圧V_mの大きさは各抵抗素子R₁、R₂の抵抗値で調節できる。この例では、各抵抗素子R₁、R₂の抵抗値を同一にすることでV_m = (V₁ + V₂)/2とする。

【0054】

図４Ａ、図５Ａに示したように、部分放電に伴うパルス電圧は、印加電圧と逆極性になるように正と負のいずれか一方にのみ現れる。そのため、部分放電が生じた場合は、第１の昇圧電圧V₁と第２の昇圧電圧V₂の一方は0Vとなり、他方の大きさは有限となる。

【0055】

これに対し、入力電圧V_inに重畳した雑音成分は、正のパルスと負のパルスが同程度の大きさかつ頻度で発生するため、中間電圧V_mにおいて雑音成分は相殺される。そのため、中間電圧V_mは、ケーブル４等の電子部品の部分放電の頻度や大きさを反映した値となり、その中間電圧V_mに基づいて電子部品の残存寿命を推定することができる。

【0056】

特に、この例のようにV_m = (V₁ + V₂)/2とした場合は、中間電圧V_mが0Vのときに部分放電は生じていないと判断でき、中間電圧V_mが正と負のいずれかの値のときには部分放電が生じたと判断できる。更に、中間電圧V_mは、正負いずれかのパルス電圧の積算電圧となるため、中間電圧V_mに基づいて部分放電の頻度と大きさとを把握できる。

【0057】

また、本実施形態では直列接続された各抵抗素子R₁、R₂の接続点２８から中間電圧V_mが得られるため、簡単な回路構成で中間電圧V_mを得ることができる。

【0058】

平滑回路２０は、中間電圧V_mがADC１３のナイキスト周波数未満の帯域となるように高周波成分をカットする低帯域通過フィルタ（LPF: Low-Pass Filter）である。一例として、平滑回路２０は、抵抗R_LとキャパシタC_Lとを備える。抵抗R_Lの一端には中間電圧V_mが印加され、キャパシタC_Lの一端には接地電圧等の基準電圧G_Lが印加される。これによれば、交流成分がカットされた中間電圧V_mが、抵抗R_LとキャパシタC_Lとの接続点から出力電圧V_outとして出力される。なお、ADC１３（図２参照）の帯域が十分に高い場合には平滑回路２０は省略してもよい。

【0059】

出力電圧V_outはADC１３（図２参照）でデジタル値に変換され、そのデジタル値に基づいて判定回路１４（図２参照）がケーブル４等の電子部品の残存寿命を推定する。例えば、判定回路１４は、出力電圧V_outに所定の係数を乗算することで、部分放電で放出された累積の電荷量を算出する。そして、判定回路１４は、例えば電子部品ごとに予め作成した累積の電荷量と残存寿命との関係を示すテーブル（不図示）を参照し、電子部品の残存寿命を推定する。なお、判定回路１４は、推定した残存寿命を不図示のディスプレイ等に表示してもよい。これにより、ユーザが電子部品の残存寿命を確認でき、電子部品が寿命に至っていない場合には当該電子部品を再利用することができる。

【0060】

また、判定回路１４は、出力電圧V_outの大きさ|V_out|が予め定めておいた閾値を超えたときに、ケーブル４等の電子部品の寿命が到来したと判定してもよい。これにより、累積の電荷量の算出を判定回路１４がそれ以上行う必要がなくなり、判定回路１４の負荷を低減できる。

【0061】

以上説明した本実施形態によれば、正のパルス電圧４１を第１の昇圧回路１７が昇圧して第１の昇圧電圧V₁を出力し、負のパルス電圧４３を第２の昇圧回路１８が昇圧して第２の昇圧電圧V₂を出力する。各昇圧電圧V₁、V₂は、ケーブル４等の電子部品の部分放電の頻度や大きさを積算した電圧であり、各昇圧電圧V₁、V₂の大きさが大きいほど電子部品を構成する絶縁体が絶縁破壊される時期が近い。そのため、判定回路１４が、各昇圧電圧V₁、V₂から得た中間電圧V_mに基づいて、電子部品の残存寿命を推定することができる。しかも、各昇圧回路１７、１８は、容量素子と整流素子のみで構成されるため低コストで作製できる。その結果、本実施形態では部分放電を低コストで検出できる。

【0062】

＜第２実施形態＞
図６は、本実施形態に係る昇圧回路１２と判定回路１４の回路図の一例である。図６に示すように、本実施形態に係る昇圧回路１２は、第１の昇圧回路１７、第２の昇圧回路１８、第１のADC３１、第２のADC３２、及び演算回路３３を備える。

【0063】

第１の昇圧回路１７と第２の昇圧回路１８の回路構成と動作は第１実施形態におけるのと同様である。

【0064】

第１のADC３１は、第１の昇圧電圧V₁をデジタル化した第１のデジタル値S₁を出力するアナログ・デジタル変換器である。また、第２のADC３２は、第２の昇圧電圧V₂をデジタル化した第２のデジタル値S₂を出力するアナログ・デジタル変換器である。

【0065】

演算回路３３は、第１のデジタル値S₁と第２のデジタル値S₂に基づき、第１の昇圧電圧V₁と第２の昇圧電圧S₂の中間の中間電圧V_mを算出し、中間電圧V_mを示すデジタル値の出力信号S_outを出力する回路である。中間電圧V_mは特に限定されず、第１実施形態と同様に例えばV_m = (V₁ + V₂)/2である。

【0066】

そして、出力信号S_outに基づいて、判定回路１４がケーブル４等の電子部品の残存寿命を推定する。一例として、判定回路１４は、出力信号S_outに所定の係数を乗算することで、部分放電で放出された累積の電荷量を算出する。そして、判定回路１４は、第１実施形態のように電子部品ごとに予め作成した累積の電荷量と残存寿命との関係を示すテーブル（不図示）を参照し、電子部品の残存寿命を推定する。

【0067】

本実施形態によれば、演算回路３３が第１のデジタル値S₁と第２のデジタル値S₂に基づいて中間電圧V_mを算出するため、抵抗R1、R2のみで構成される簡易な中間電圧生成回路１９よりも高い精度で中間電圧V_mを得ることができる。

【0068】

＜第３実施形態＞
図７は、本実施形態に係る昇圧回路１２と判定回路１４の回路図の一例である。図７に示すように、本実施形態では、第１実施形態における中間電圧生成回路１９と平滑回路２０とを省き、各昇圧回路１７、１８を判定回路１４に接続する。

【0069】

判定回路１４は、第１の昇圧電圧V₁と第２の昇圧電圧V₂に基づいて、ケーブル４等の電子部品の残存寿命を推定する。例えば、判定回路１４は、第１の昇圧電圧V₁と第２の昇圧電圧V₂のうち、0Vからの乖離が大きい方の電圧に所定の係数をすることで、部分放電で放出された累積の電荷量を算出する。そして、判定回路１４は、第１実施形態で説明したテーブル（不図示）を参照し、電荷量から残存寿命を推定する。

【0070】

また、例えば判定回路１４は、第１の昇圧電圧V₁の大きさ|V₁|が第１の閾値電圧V_{ref_1}を超えた場合、又は第２の昇圧電圧V₂の大きさ|V₂|が第２の閾値電圧V_{ref_2}を超えた場合に、電子部品の寿命が到来したと判定してもよい。これにより、中間電圧生成回路１９や平滑回路２０を用いない簡単な回路構成で、電子部品の寿命が到来したかを判定することができる。

【0071】

本実施形態によれば、中間電圧生成回路１９と平滑回路２０とを省き、判定回路１４が各昇圧電圧V₁、V₂に基づいて電子部品の残存寿命を推定するため、放電検出回路１の回路構成をシンプルにして更なる低コスト化を実現することができる。

【0072】

＜第４実施形態＞
図８は、本実施形態に係る昇圧回路１２と判定回路１４の回路図の一例である。図８に示すように、本実施形態では、昇圧回路１２に第１の比較器５１と第２の比較器５２とを設ける。

【0073】

第１の比較器５１は、第１の昇圧電圧V₁の大きさ|V₁|と第１の閾値電圧V_{ref_1}との比較結果を示す第１の比較信号S_{out_1}を出力する。第１の比較信号S_{out_1}は、|V₁|≦V_{ref_1}の場合にローレベルとなり、|V₁|＞V_{ref_1}の場合にハイレベルとなる信号である。

【0074】

第２の比較器５２は、第２の昇圧電圧V₂の大きさ|V₂|と第２の閾値電圧V_{ref_2}との比較結果を示す第２の比較信号S_{out_2}を出力する。第２の比較信号S_{out_2}は、|V₂|≦V_{ref_2}の場合にローレベルとなり、|V₂|＞V_{ref_2}の場合にハイレベルとなる信号である。

【0075】

判定回路１４は、第１の比較信号S_{out_1}と第２の比較信号S_{out_2}に基づいて、ケーブル４等の電子部品の寿命が到来したかを判定する。例えば、判定回路１４は、第１の比較信号S_{out_1}と第２の比較信号S_{out_2}のいずれかがハイレベルになったときに、電子部品の寿命が到来したと判定する。

【0076】

本実施形態によれば、判定回路１４は、各昇圧電圧の大きさ|V₁|、|V₂|と各閾値電圧V_{ref_1}、V_{ref_2}との比較を行わず、各比較信号S_{out_1}、S_{out_2}の信号レベルに基づいて電子部品の寿命が到来したかを判定する。そのため、判定回路１４の回路構成を簡略化しつつ、電子部品の寿命が到来したかを判定することができる。

【0077】

＜第５実施形態＞
図９は、本実施形態に係る放電検出回路１の構成例を示す模式図である。本実施形態では複数の放電検出回路１の各々により、複数の電子部品の部分放電を検出する。一例として、本実施形態では、直流除去フィルタ１１と昇圧回路１２とで各放電検出回路１を構成し、ADC１３と判定回路１４については各放電検出回路１で共通とする。この場合、ADC１３と判定回路１４は、各放電検出回路１の出力電圧V_outを時分割で取得する。そして、判定回路１４は、その出力電圧V_outに基づいて、複数の電子部品の残存寿命を時分割で推定する。

【0078】

これによれば、各放電検出回路１にADC１３と判定回路１４とを設ける場合と比較して回路構成が簡単となり、低コスト化を実現することができる。

【0079】

なお、ADC１３を各昇圧回路１２に設け、判定回路１４のみを各放電検出回路１で共通としてもよい。

【0080】

本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。

【0081】

本発明は、上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した各実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、本発明が、必ずしも説明した全ての構成要素を備えるものに限定されるものではない。また、ある実施形態の構成の一部を、他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に、他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

【0082】

また、上記の各構成、機能、処理部、処理手段等は、それらの一部または全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現されてもよい。各機能を実現するプログラム、判定テーブル、ファイル等の情報は、メモリや、HDD、SSD等の記憶装置、または、IC(Integrated Circuit)カード、SD(Secure Digital)カード、DVD(Digital Versatile Disc)等の記録媒体に置くことができる。また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。

【符号の説明】

【0083】

１…放電検出回路、２…電子機器、３…直流高電圧源、４…ケーブル、５…負荷、１１…直流除去フィルタ、１２…昇圧回路、１３…ADC、１４…判定回路、１６…入力端子、１７…第１の昇圧回路、１７ａ…第１の昇圧ブロック、１７ｂ…第２の昇圧ブロック、１８…第２の昇圧回路、１８ａ…第１の昇圧ブロック、１８ｂ…第２の昇圧ブロック、１９…中間電圧生成回路、２０…平滑回路、２８…接続点、３１…第１のADC、３２…第２のADC、３３…演算回路、４１、４３…パルス電圧、４２、４４…波形、５１…第１の比較器、５２…第２の比較器。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9】