特開 2025-8454 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025008454

(43)【公開日】2025-01-20

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H10D 84/80 20250101AFI20250109BHJP

   H10D 84/83 20250101ALI20250109BHJP

   H10D 8/25 20250101ALI20250109BHJP

   H10D 8/50 20250101ALI20250109BHJP

   H01L 21/76 20060101ALI20250109BHJP

【ＦＩ】

H01L27/06 102A

H01L27/088 331C

H01L27/088 331A

H01L27/06 311B

H01L29/90 D

H01L29/91 L

H01L21/76 L

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2023110639

(22)【出願日】2023-07-05

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】古谷 啓一

【テーマコード（参考）】

5F032

5F048

【Ｆターム（参考）】

5F032AA34

5F032AA35

5F032AA44

5F032AA66

5F032AA67

5F032AA77

5F032AB03

5F032BA03

5F032CA01

5F032CA03

5F032CA15

5F032CA17

5F032DA02

5F032DA12

5F032DA23

5F032DA33

5F048AA04

5F048AC01

5F048AC06

5F048AC10

5F048BA06

5F048BA12

5F048BA13

5F048BB05

5F048BC03

5F048BC06

5F048BE02

5F048BE05

5F048BE06

5F048BF16

5F048BF18

5F048BG13

5F048BH03

5F048CC06

5F048CC18

(57)【要約】

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板ＳＵＢは、ｐ型基板本体ＳＢと、ｐ型基板本体ＳＢ上のｎ型埋込層ＮＢＬと、ｎ型埋込層ＮＢＬ上のｐ型半導体層ＥＰとを有する。ＤＴＩ領域５は、ｐ型半導体層ＥＰとｎ型埋込層ＮＢＬを貫通し、ｐ型基板本体ＳＢに到達している。ツェナーダイオードのカソード領域であるｎ型半導体領域ＣＤと、ツェナーダイオードのｐ型アノード領域が、半導体層ＥＰ内に形成されている。ｐ型アノード領域は、ｎ型半導体領域ＣＤの下に形成されたｐ型半導体領域ＡＤ１と、ｐ型半導体領域ＡＤ１の下に形成されたｐ型半導体領域ＡＤ２を含む。ｐ型半導体領域ＡＤ１とｎ型半導体領域ＣＤの間にＰＮ接合が形成されている。ｐ型半導体領域ＡＤ２の不純物濃度は、ｐ型半導体領域ＡＤ１の不純物濃度よりも高い。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型の基板領域と、前記基板領域上に形成された前記第１導電型とは反対の第２導電型の第１半導体層と、前記第１半導体層上に形成された前記第１導電型の第２半導体層とを有する半導体基板と、
前記第２半導体層と前記第１半導体層とを貫通し、前記基板領域に到達する素子分離領域と、
前記第２半導体層内に形成された、ツェナーダイオードの前記第２導電型のカソード領域と、
前記第２半導体層内に形成された、前記ツェナーダイオードの前記第１導電型のアノード領域と、
を有し、
前記アノード領域は、前記カソード領域の下に形成された前記第１導電型の第１半導体領域と、前記第１半導体領域の下に形成された前記第１導電型の第２半導体領域とを含み、
前記第１半導体領域と前記カソード領域との間に、第１ＰＮ接合が形成され、
前記第２半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも高い、半導体装置。

【請求項2】

請求項１記載の半導体装置において、
前記アノード領域は、前記第１半導体領域の側面と前記第２半導体領域の側面と前記第２半導体領域の底面とを覆う前記第１導電型の第３半導体領域を更に含み、
前記第１半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも高い、半導体装置。

【請求項3】

請求項２記載の半導体装置において、
前記カソード領域は、前記第１半導体領域および前記第３半導体領域と隣接して配置され、
前記第３半導体領域と前記カソード領域との間に、第２ＰＮ接合が形成される、半導体装置。

【請求項4】

請求項３記載の半導体装置において、
前記第３半導体領域の不純物濃度は、前記第２半導体層の不純物濃度よりも高い、半導体装置。

【請求項5】

請求項３記載の半導体装置において、
前記カソード領域上に配置され、かつ、前記カソード領域と電気的に接続された第１プラグと、
前記アノード領域と電気的に接続された第２プラグと、
を更に有する、半導体装置。

【請求項6】

請求項５記載の半導体装置において、
前記第１プラグから前記カソード領域に第１電位が供給され、
前記第２プラグから前記アノード領域に第２電位が供給され、
前記第１電位と前記第２電位は、前記基板領域の電位よりも低い、半導体装置。

【請求項7】

請求項６記載の半導体装置において、
前記第１電位と前記第２電位は、負電位である、半導体装置。

【請求項8】

請求項６記載の半導体装置において、
前記第２電位は前記第１電位よりも高い、半導体装置。

【請求項9】

請求項５記載の半導体装置において、
前記第３半導体領域内に形成された前記第１導電型の第４半導体領域を更に含み、
前記第２プラグは、前記第４半導体領域上に配置され、かつ、前記第４半導体領域を介して前記第３半導体領域と電気的に接続されている、半導体装置。

【請求項10】

請求項１記載の半導体装置において、
前記カソード領域と前記アノード領域は、前記素子分離領域で囲まれている、半導体装置。

【請求項11】

請求項１記載の半導体装置において、
前記第１半導体層の電位は、浮遊電位である、半導体装置。

【請求項12】

請求項４記載の半導体装置において、
前記第２半導体層内に形成され、かつ、前記第３半導体領域の下に位置する前記第１導電型の第５半導体領域を更に有し、
前記第５半導体領域の不純物濃度は、前記第２半導体層の不純物濃度よりも高い、半導体装置。

【請求項13】

ツェナーダイオードを備える半導体装置の製造方法であって、
（ａ）第１導電型の基板領域と、前記基板領域上に形成された前記第１導電型とは反対の第２導電型の第１半導体層と、前記第１半導体層上に形成された前記第１導電型の第２半導体層とを有する半導体基板を用意する工程、
（ｂ）前記第２半導体層内に、前記ツェナーダイオードの前記第１導電型のアノード領域を形成する工程、
（ｃ）前記第２半導体層内に、前記ツェナーダイオードの前記第２導電型のカソード領域を形成する工程、
を有し、
前記（ｂ）工程は、
（ｂ１）前記半導体基板上にマスク層を形成する工程、
（ｂ２）前記（ｂ１）工程の後、前記第１半導体層内に前記アノード領域の前記第１導電型の第１半導体領域を第１イオン注入により形成する工程、
（ｂ３）前記（ｂ１）工程の後、前記第１半導体層内に前記アノード領域の前記第１導電型の第２半導体領域を第２イオン注入により形成する工程、
（ｂ４）前記（ｂ２）工程および前記（ｂ３）工程の後、前記マスク層を除去する工程、
を含み、
前記第２イオン注入の注入エネルギーは、前記第１イオン注入の注入エネルギーよりも高く、
前記第２半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも高く、
前記（ｂ２）工程および前記（ｂ３）工程の後、前記第２半導体領域は、前記第１半導体領域の下に位置し、
前記（ｂ２）工程および前記（ｃ）工程の後、前記第１半導体領域は、前記カソード領域の下に位置し、かつ、前記第１半導体領域と前記カソード領域との間に第１ＰＮ接合が形成されている、半導体装置の製造方法。

【請求項14】

請求項１３記載の半導体装置の製造方法において、
前記第２イオン注入のドーズ量は、前記第１イオン注入のドーズ量よりも大きい、半導体装置の製造方法。

【請求項15】

請求項１３記載の半導体装置の製造方法において、
（ｄ）前記第２半導体層と前記第１半導体層とを貫通し、前記基板領域に到達する素子分離領域を形成する工程、
を更に有する、半導体装置の製造方法。

【請求項16】

請求項１３記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ５）前記第１半導体層内に前記アノード領域の前記第１導電型の第３半導体領域を第３イオン注入により形成する工程、
を更に含み、
前記第３半導体領域は、前記第１半導体領域の側面と前記第２半導体領域の側面と前記第２半導体領域の底面とを覆い、
前記第１半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも高い、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、例えば、ツェナーダイオードを備える半導体装置およびその製造方法に好適に利用できるものである。

【背景技術】

【0002】

特開２０１３－１８３０３９号公報（特許文献１）に、ツェナーダイオードを備える半導体装置が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－１８３０３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ツェナーダイオードを備える半導体装置においても、性能を向上させることが望まれる。

【0005】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

一実施の形態によれば、半導体装置は、半導体基板と素子分離領域とを有する。前記半導体基板は、第１導電型の基板領域と、前記基板領域上に形成された第２導電型の第１半導体層と、前記第１半導体層上に形成された第１導電型の第２半導体層を有する。前記素子分離領域は、前記第２半導体層と前記第１半導体層を貫通し、前記基板領域に到達している。ツェナーダイオードの第２導電型のカソード領域と第１導電型のアノード領域が、前記第２半導体層内に形成されている。前記アノード領域は、前記カソード領域の下に形成された前記第１導電型の第１半導体領域と、前記第１半導体領域の下に形成された前記第１導電型の第２半導体領域を含む。前記第１半導体領域と前記カソード領域の間にＰＮ接合が形成されている。前記第２半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも高い。

【発明の効果】

【0007】

一実施の形態によれば、半導体装置の性能を向上させることができる。

【図面の簡単な説明】

【0008】

【図1】実施の形態１の半導体装置の要部断面図である。

【図2】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図3】図２に続く半導体装置の製造工程中の要部断面図である。

【図4】図３に続く半導体装置の製造工程中の要部断面図である。

【図5】図４に続く半導体装置の製造工程中の要部断面図である。

【図6】図５に続く半導体装置の製造工程中の要部断面図である。

【図7】図６に続く半導体装置の製造工程中の要部断面図である。

【図8】図７に続く半導体装置の製造工程中の要部断面図である。

【図9】図８に続く半導体装置の製造工程中の要部断面図である。

【図10】図９に続く半導体装置の製造工程中の要部断面図である。

【図11】図１０に続く半導体装置の製造工程中の要部断面図である。

【図12】図１１に続く半導体装置の製造工程中の要部断面図である。

【図13】図１２に続く半導体装置の製造工程中の要部断面図である。

【図14】第１検討例の半導体装置の要部断面図である。

【図15】第２検討例の半導体装置の要部断面図である。

【図16】第３検討例の半導体装置の要部断面図である。

【図17】実施の形態１の半導体装置の説明図である。

【図18】第１検討例のツェナーダイオードの動作特性を示すグラフである。

【図19】実施の形態１のツェナーダイオードの動作特性を示すグラフである。

【図20】実施の形態２の半導体装置の要部断面図である。

【図21】実施の形態３の半導体装置の要部断面図である。

【図22】実施の形態４の半導体装置の要部断面図である。

【図23】半導体装置の使用例を示す説明図である。

【図24】半導体装置の使用例を示す説明図である。

【図25】半導体装置の使用例を示す説明図である。

【図26】半導体装置の使用例を示す説明図である。

【発明を実施するための形態】

【0009】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0010】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明を省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0011】

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

【0012】

また、平面視とは、半導体基板ＳＵＢの主面または裏面に略平行な平面から見た場合に対応している。また、底面と下面は、同じ意味である。また、高さ位置は、半導体基板ＳＵＢの裏面からの距離に相当する。また、深さ位置は、半導体基板ＳＵＢの主面からの距離に相当する。

【0013】

また、本願において、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)またはＬＤＭＯＳＦＥＴ（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor)は、ゲート絶縁膜として酸化膜を用いたＭＯＳＦＥＴだけでなく、ゲート絶縁膜として酸化膜以外の絶縁膜を用いたＭＯＳＦＥＴも含む。また、ＬＤＭＯＳＦＥＴは、ＨＶ－ＭＯＳＦＥＴ（High Voltage Metal Oxide Semiconductor Field Effect Transistor）あるいはＤＥＭＯＳＦＥＴ（Drain Extended Metal Oxide Semiconductor Field Effect Transistor）と呼ばれる場合もある。

【0014】

（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置の要部断面図である。

【0015】

図１に示されるように、本実施の形態の半導体装置は、半導体基板ＳＵＢと、ＳＴＩ領域３と、ＤＴＩ領域５と、ｐ型ウエルＰＷ１と、ｐ型半導体領域ＡＤ１と、ｐ型半導体領域ＡＤ２と、ｐ型半導体領域ＰＲと、ｎ型半導体領域ＣＤとを有する。

【0016】

図１に示されるように、半導体基板ＳＵＢは、ｐ型基板本体ＳＢと、ｐ型基板本体ＳＢの上部に形成されたｎ型埋込層ＮＢＬと、ｎ型埋込層ＮＢＬ上に形成されたｐ型半導体層ＥＰとを有する。

【0017】

ｐ型基板本体ＳＢは、例えばホウ素（Ｂ）などのｐ型不純物が導入されたｐ型単結晶シリコンなどからなる。ｎ型埋込層ＮＢＬは、ｎ型半導体層である。ｎ型埋込層ＮＢＬは、ｐ型基板本体ＳＢの上部に層状に形成されている。ｎ型埋込層ＮＢＬの下のｐ型基板本体ＳＢは、ｐ型の基板領域である。ｐ型半導体層ＥＰは、ｎ型埋込層ＮＢＬ上にエピタキシャル成長により形成されたｐ型単結晶シリコンなどからなる。

【0018】

ここで、半導体基板ＳＵＢは、ツェナーダイオード形成領域１Ａと、トランジスタ形成領域１Ｂとを有する。ツェナーダイオード形成領域１Ａは、ツェナーダイオードを含む。トランジスタ形成領域１Ｂは、トランジスタ素子を含む。ツェナーダイオード形成領域１Ａとトランジスタ形成領域１Ｂは、半導体基板ＳＵＢの主面において互いに異なる位置に配置される。図１に、ツェナーダイオード形成領域１Ａの断面図が示されている。後述の図２から図１３に、ツェナーダイオード形成領域１Ａの断面図とトランジスタ形成領域１Ｂの断面図が示されている。

【0019】

半導体基板ＳＵＢの主面は、半導体層ＥＰの主面と同義である。また、半導体基板ＳＵＢの裏面は、ｐ型基板本体ＳＢの裏面と同義である。半導体基板ＳＵＢの主面と半導体基板ＳＵＢの裏面は、互いに反対側に位置している。

【0020】

半導体基板のＳＵＢの主面に、ＳＴＩ（Shallow Trench Isolation）領域３が形成されている。ＳＴＩ領域３は、半導体層ＥＰ内に形成された溝２に埋め込まれた酸化シリコン膜等の絶縁膜からなる。

【0021】

また、半導体基板のＳＵＢの主面に、ＤＴＩ（Deep Trench Isolation）領域５が形成されている。ＤＴＩ領域５は、半導体基板ＳＵＢ上の絶縁膜ＩＬと半導体基板ＳＵＢとに形成された溝４に埋め込まれた酸化シリコン膜等の絶縁膜からなる。ＤＴＩ領域５は、素子分離領域として機能する。

【0022】

ＤＴＩ領域５の深さは、ＳＴＩ領域３の深さよりも深い。すなわち、ＤＴＩ領域５の底面の高さ位置は、ＳＴＩ領域３の底面の高さ位置よりも低い。ＳＴＩ領域３は、ｎ型埋込層ＮＢＬに到達していない。ＤＴＩ領域５は、半導体層ＥＰおよびｎ型埋込層ＮＢＬを貫通し、ｐ型基板本体ＳＢに到達している。ＤＴＩ領域５の底面は、ｐ型基板本体ＳＢの厚さの途中に位置している。

【0023】

本実施の形態において、溝４およびＤＴＩ領域５は絶縁膜ＩＬを貫通し、ＤＴＩ領域５の一部が絶縁膜ＩＬの溝４内に位置し、ＤＴＩ領域５の他部が半導体基板ＳＵＢの溝４内に位置している。溝４は、絶縁膜ＩＬを貫通せずに、半導体基板ＳＵＢに形成されていてもよい。その場合、ＤＴＩ領域５は半導体基板ＳＵＢの溝４内に埋め込まれ、ＤＴＩ領域５の上面の高さ位置は、半導体基板ＳＵＢの主面の高さ位置とほぼ同じである。

【0024】

平面視において、ツェナーダイオード形成領域１Ａを囲むようにＤＴＩ領域５が配置されている。すなわち、ツェナーダイオード形成領域１Ａ内の半導体層ＥＰとｎ型埋込層ＮＢＬは、平面視において、ＤＴＩ領域５により囲まれている。ＤＴＩ領域５は、ツェナーダイオード形成領域１Ａ内の半導体層ＥＰおよびｎ型埋込層ＮＢＬを、ツェナーダイオード形成領域１Ａの外側に位置する半導体層ＥＰおよびｎ型埋込層ＮＢＬから電気的に分離する。

【0025】

ｐ型ウエル領域ＰＷ１とｐ型半導体領域ＡＤ１とｐ型半導体領域ＡＤ２とｐ型半導体領域ＰＲとｎ型半導体領域ＣＤは、半導体基板ＳＵＢ内に形成されている。具体的には、ツェナーダイオード形成領域１Ａにおいて、半導体層ＥＰ内にｐ型ウエル領域ＰＷ１が形成されている。ｐ型ウエル領域ＰＷ１内に、ｐ型半導体領域ＡＤ１とｐ型半導体領域ＡＤ２とｐ型半導体領域ＰＲとｎ型半導体領域ＣＤが形成されている。

【0026】

ｐ型ウエル領域ＰＷ１は、半導体層ＥＰの上部内に形成されている。ｐ型ウエル領域ＰＷ１の底面とｎ型埋込層ＮＢＬの上面との間に介在するｐ型半導体層ＥＰが、ｐ型半導体領域ＥＰ１である。

【0027】

ｎ型半導体領域ＣＤは、ｐ型ウエル領域ＰＷ１の上部内に形成されている。ｎ型半導体領域ＣＤは、半導体基板ＳＵＢの主面に接しており、半導体基板ＳＵＢの主面から所定の深さにわたって形成されている。ｎ型半導体領域ＣＤは、ツェナーダイオードのｎ型カソード領域として機能する。

【0028】

ｐ型半導体領域ＡＤ１は、ｎ型半導体領域ＣＤの下に形成されている。ｐ型半導体領域ＡＤ２は、ｐ型半導体領域ＡＤ１の下に形成されている。ｐ型半導体領域ＡＤ２のｐ型不純物濃度は、ｐ型半導体領域ＡＤ１のｐ型不純物濃度よりも高い。ｐ型半導体領域ＡＤ１のｐ型不純物濃度は、ｐ型ウエル領域ＰＷ１のｐ型不純物濃度よりも高い。ｐ型ウエル領域ＰＷ１のｐ型不純物濃度は、ｐ型ウエル領域ＰＷ１の下のｐ型半導体層ＥＰのｐ型不純物濃度よりも高い。すなわち、ｐ型ウエル領域ＰＷ１のｐ型不純物濃度は、ｐ型半導体領域ＥＰ１のｐ型不純物濃度よりも高い。ｐ型半導体領域ＡＤ１とｐ型半導体領域ＡＤ２とｐ型ウエルＰＷ１は、互いに電気的に接続されている。

【0029】

半導体基板ＳＵＢの主面から裏面に向かう方向において、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１が互いに隣接し、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１との間にＰＮ接合が形成される。

【0030】

半導体基板ＳＵＢの主面から裏面に向かう方向において、ｐ型半導体領域ＡＤ１とｐ型半導体領域ＡＤ２が互いに隣接している。ｐ型半導体領域ＡＤ１の平面寸法（平面積）とｐ型半導体領域ＡＤ２の平面寸法は、互いにほぼ同じであるが、異なっていてもよい。平面視において、ｐ型半導体領域ＡＤ１とｐ型半導体領域ＡＤ２は互いに重なっている。

【0031】

また、平面視において、ｎ型半導体領域ＣＤは、ｐ型半導体領域ＡＤ１を内包しており、ｐ型半導体領域ＡＤ１の平面寸法は、ｎ型半導体領域ＣＤの平面寸法よりも小さい。このため、ｎ型半導体領域ＣＤの底面の中央部は、ｐ型半導体領域ＡＤ１と接し、ｎ型半導体領域ＣＤの底面の外周部は、ｐ型ウエル領域ＰＷ１と接している。言い換えると、ｎ型半導体領域ＣＤの底面の中央部は、ｐ型半導体領域ＡＤ１で覆われ、ｎ型半導体領域ＣＤの底面の外周部は、ｐ型ウエル領域ＰＷ１で覆われている。ｎ型半導体領域ＣＤとｐ型ウエル領域ＰＷ１との間にも、ＰＮ接合が形成される。

【0032】

ｐ型半導体領域ＡＤ２の底面の深さは、ｐ型ウエル領域ＰＷ１の底面の深さよりも浅い。ｐ型半導体領域ＡＤ１の側面と、ｐ型半導体領域ＡＤ２の側面と、ｐ型半導体領域ＡＤ２の底面は、ｐ型ウエル領域ＰＷ１で覆われている。

【0033】

ｐ型半導体領域ＡＤ１とｐ型半導体領域ＡＤ２とｐ型ウエル領域ＰＷ１とからなるｐ型半導体領域が、ツェナーダイオードのｐ型アノード領域として機能する。ｎ型カソード領域とｐ型アノード領域との界面に形成されるＰＮ接合面は、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１との間のＰＮ接合面と、ｎ型半導体領域ＣＤとｐ型ウエル領域ＰＷ１との間のＰＮ接合面とにより構成される。平面視において、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１との間のＰＮ接合面は、ｎ型半導体領域ＣＤとｐ型ウエル領域ＰＷ１との間のＰＮ接合面により囲まれている。

【0034】

ｐ型半導体領域ＡＤ１のｐ型不純物濃度はｐ型ウエル領域ＰＷ１のｐ型不純物濃度よりも高いため、ツェナーダイオードのブレークダウンは、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１との間のＰＮ接合で生じる。このため、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１との間のＰＮ接合により、ツェナーダイオードの耐圧が決まる。

【0035】

ｐ型半導体領域ＰＲは、ｐ型ウエル領域ＰＷ１の上部内に形成されている。ｐ型半導体領域ＰＲは、半導体基板ＳＵＢの主面に接しており、半導体基板ＳＵＢの主面から所定の深さにわたって形成されている。平面視において、ｐ型半導体領域ＰＲは、例えば、ｎ型半導体領域ＣＤを囲むように形成されている。ｐ型半導体領域ＰＲとｎ型半導体領域ＣＤは、平面視において重ならないように配置されている。ｐ型半導体領域ＰＲの底面の深さは、ｐ型ウエルＰＷ１の底面の深さよりも浅い。ｐ型半導体領域ＰＲの底面は、ｐ型ウエルＰＷ１で覆われている。ｐ型半導体領域ＰＲのｐ型不純物濃度は、ｐ型ウエル領域ＰＷ１のｐ型不純物濃度よりも高い。

【0036】

また、平面視において、ｎ型半導体領域ＣＤとｐ型半導体領域ＰＲとの間に、ＳＴＩ領域３が配置されている。このため、ｎ型半導体領域ＣＤの側面とｐ型半導体領域ＰＲの側面は、ＳＴＩ領域３で覆われている。

【0037】

また、半導体基板ＳＵＢの裏面上に、裏面電極（図示せず）が形成されていてもよい。その裏面電極から基板本体ＳＢに、例えばグランド電位を供給することができる。

【0038】

図１に示されるように、本実施の形態の半導体装置は、絶縁膜ＩＬと複数のプラグＰＧと複数の配線Ｍ１とを更に有する。

【0039】

半導体基板ＳＵＢの主面上に、絶縁膜ＩＬが形成されている。絶縁膜ＩＬ１は、例えば窒化シリコン膜と窒化シリコン膜上の酸化シリコン膜との積層膜などからなる。絶縁膜ＩＬに、複数のコンタクトホールが形成されており、その複数のコンタクトホール内に導電性の複数のプラグＰＧが形成されている。その複数のプラグＰＧは、プラグＰＧＡとプラグＰＧＣを含む。プラグＰＧＡは、ｐ型半導体領域ＰＲ上に配置され、そのｐ型半導体領域ＰＲと電気的に接続されている。プラグＰＧＣは、ｎ型半導体領域ＣＤ上に配置され、そのｎ型半導体領域ＣＤと電気的に接続されている。

【0040】

また、ｎ型半導体領域ＣＤ上とｐ型半導体領域ＰＲ上に、金属シリサイド層（図示せず）を形成することもできる。その場合、プラグＰＧＣは、ｎ型半導体領域ＣＤ上の金属シリサイド層と接し、その金属シリサイド層を介してｎ型半導体領域ＣＤと電気的に接続される。また、プラグＰＧＡは、ｐ型半導体領域ＰＲ上の金属シリサイド層と接し、その金属シリサイド層を介してｐ型半導体領域ＰＲと電気的に接続される。

【0041】

絶縁膜ＩＬ上に、複数の配線Ｍ１が形成されている。その複数の配線Ｍ１は、アノード配線Ｍ１Ａとカソード配線Ｍ１Ｃを含む。カソード配線Ｍ１Ｃは、プラグＰＧＣを介してｎ型半導体領域ＣＤと電気的に接続されている。カソード配線Ｍ１ＣからプラグＰＧＣを介してツェナーダイオードのｎ型カソード領域にカソード電位が供給される。アノード配線Ｍ１Ａは、プラグＰＧＡを介してｐ型半導体領域ＰＲと電気的に接続され、更にｐ型半導体領域ＰＲを介してｐ型ウエル領域ＰＷ１と電気的に接続されている。アノード配線Ｍ１ＡからプラグＰＧＡを介してツェナーダイオードのｐ型アノード領域にアノード電位が供給される。

【0042】

絶縁膜ＩＬおよび配線Ｍ１よりも上層の構造の図示および説明は省略する。

【0043】

本実施の形態において、ＤＴＩ領域５とｎ型埋込層ＮＢＬとで囲まれたツェナーダイオード形成領域１Ａにおける半導体層ＥＰ内に、ツェナーダイオードのｎ型カソード領域とｐ型カソード領域が形成されている。このため、半導体基板ＳＵＢに形成されたツェナーダイオードを、半導体基板ＳＵＢに形成された他の半導体素子から電気的に分離することができる。半導体基板ＳＵＢに形成された他の半導体素子は、例えば、トランジスタ形成領域１Ｂに形成されたトランジスタ素子である。

【0044】

＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図２から図１３は、本実施の形態の半導体装置の製造工程中の要部断面図である。

【0045】

まず、図２に示されるように、ｐ型基板本体ＳＢと、ｐ型基板本体ＳＢ上のｎ型埋込層ＮＢＬと、ｎ型埋込層ＮＢＬ上のｐ型半導体層ＥＰとを有する半導体基板ＳＵＢを用意する。ｐ型基板本体ＳＢは、例えばｐ型単結晶シリコンなどからなる。

【0046】

図２に示されるように、基板本体ＳＢと半導体層ＥＰとの界面付近にｎ型埋込層ＮＢＬが形成されている。半導体層ＥＰの形成前に、ｎ型埋込層ＮＢＬを形成することもできる。例えば、ｐ型基板本体ＳＢの表層部内にｎ型埋込層ＮＢＬをイオン注入法により形成した後で、ｎ型埋込層ＮＢＬ上にｐ型の半導体層ＥＰをエピタキシャル成長法を用いて形成することができる。

【0047】

次に、図３に示されるように、トランジスタ形成領域１Ｂにおける半導体層ＥＰ内にｎ型ドリフト領域ＤＦをイオン注入法などを用いて形成する。ｎ型ドリフト領域ＤＦはｎ型の半導体領域である。

【0048】

次に、図４に示されるように、半導体基板ＳＵＢの主面上にフォトレジストパターンＲＰ１を形成する。

【0049】

次に、フォトレジストパターンＲＰ１をマスク層として用いて、ツェナーダイオード形成領域１Ａの半導体層ＥＰ内にｐ型不純物をイオン注入する工程を２回行うことにより、ｐ型半導体領域ＡＤ１とｐ型半導体領域ＡＤ２を形成する。

【0050】

１回目のイオン注入工程により、ｐ型半導体領域ＡＤ２が形成され、２回目のイオン注入工程により、ｐ型半導体領域ＡＤ１が形成される。１回目のイオン注入工程の注入エネルギーは、２回目のイオン注入工程の注入エネルギーよりも大きい。一例をあげると、１回目のイオン注入工程の注入エネルギーは、例えば２００ｋｅＶであり、２回目のイオン注入工程の注入エネルギーは、例えば５０ｋｅＶである。また、１回目のイオン注入工程のドーズ量は、２回目のイオン注入工程のドーズ量よりも大きい。

【0051】

ｐ型半導体領域ＡＤ２のｐ型不純物濃度は、ｐ型半導体領域ＡＤ１とのｐ型不純物濃度よりも高く、ｐ型半導体領域ＡＤ２は、ｐ型半導体領域ＡＤ１の下に位置する。

【0052】

本実施の形態において、１回目のイオン注入工程によりｐ型半導体領域ＡＤ２を形成し、２回目のイオン注入工程によりｐ型半導体領域ＡＤ１を形成しているが、１回目のイオン注入工程によりｐ型半導体領域ＡＤ１を形成し、２回目のイオン注入工程によりｐ型半導体領域ＡＤ２を形成することもできる。その場合、２回目のイオン注入工程の注入エネルギーは１回目のイオン注入工程の注入エネルギーよりも大きく、２回目のイオン注入工程のドーズ量は、１回目のイオン注入工程のドーズ量よりも大きい。

【0053】

このように、ｐ型半導体領域ＡＤ１を形成するイオン注入に比べて、注入エネルギーとドーズ量が大きいイオン注入により、ｐ型半導体領域ＡＤ２を形成する。これにより、ｐ型半導体領域ＡＤ１よりも高いｐ型不純物濃度を有するｐ型半導体領域ＡＤ２を、ｐ型半導体領域ＡＤ１よりも深い位置に形成することができる。このため、ｐ型半導体領域ＡＤ１の下に、ｐ型半導体領域ＡＤ１よりも高いｐ型不純物濃度を有するｐ型半導体領域ＡＤ２が位置する。

【0054】

また、ｐ型半導体領域ＡＤ１とｐ型半導体領域ＡＤ２のそれぞれは、フォトレジストパターンＲＰ１をマスク層として用いたイオン注入により形成される。このため、ｐ型半導体領域ＡＤ１の平面寸法（平面積）とｐ型半導体領域ＡＤ２の平面寸法は、互いにほぼ同じであるが、異なっていてもよい。平面視において、ｐ型半導体領域ＡＤ１とｐ型半導体領域ＡＤ２は互いに重なっている。

【0055】

その後、フォトレジストパターンＲＰ１をアッシングなどにより除去する。

【0056】

次に、図５に示されるように、ＳＴＩ法を用いてＳＴＩ領域３を形成する。

【0057】

半導体基板ＳＵＢの主面に溝２を形成した後、半導体基板ＳＵＢの主面上に、溝２内を埋めるように、酸化シリコン膜などからなる絶縁膜を形成する。その後、溝２の外部に配置された絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて除去する。これにより、溝２内に埋め込まれた絶縁膜からなるＳＴＩ領域３を形成することができる。

【0058】

次に、図６に示されるように、トランジスタ形成領域１Ｂにおいて、半導体層ＥＰ内にｎ型半導体領域ＮＷ１をイオン注入法などを用いて形成する。

【0059】

次に、図６に示されるように、ｐ型ウエル領域ＰＷ１とｐ型ウエル領域ＰＷ２を、イオン注入法などを用いて形成する。ｐ型ウエル領域ＰＷ１とｐ型ウエル領域ＰＷ２は、それぞれｐ型の半導体領域である。ツェナーダイオード形成領域１Ａにおいて、ｐ型ウエル領域ＰＷ１は、半導体層ＥＰ内に形成される。トランジスタ形成領域１Ｂにおいて、ｐ型ウエル領域ＰＷ２は、半導体層ＥＰ内に形成される。

【0060】

ｐ型ウエル領域ＰＷ１は、半導体基板ＳＵＢの主面から所定の深さにわたって形成される。また、ｐ型ウエル領域ＰＷ１は、平面視においてｐ型半導体領域ＡＤ１，ＡＤ２を内包するように、形成される。ｐ型ウエル領域ＰＷ１の底面の深さは、ｐ型半導体領域ＡＤ２の底面の深さよりも深い。このため、ｐ型半導体領域ＡＤ１，ＡＤ２の各側面とｐ型半導体領域ＡＤ２の底面は、ｐ型ウエル領域ＰＷ１により覆われる。ｐ型半導体領域ＡＤ１，ＡＤ２のそれぞれのｐ型不純物濃度は、ｐ型ウエル領域ＰＷ１のｐ型不純物濃度よりも高い。

【0061】

ｐ型ウエル領域ＰＷ１とｐ型ウエル領域ＰＷ２は、同じイオン注入工程により形成することにより、製造工程数を抑制できるが、別々のイオン注入工程により形成することもできる。

【0062】

また、本実施の形態において、ｎ型半導体領域ＮＷ１を形成した後にｐ型ウエル領域ＰＷ１，ＰＷ２が形成されるが、ｐ型ウエル領域ＰＷ１，ＰＷ２を形成した後にｎ型半導体領域ＮＷ１を形成することもできる。

【0063】

次に、図７に示されるように、トランジスタ形成領域１Ｂにおいて、半導体層ＥＰの主面上に、ゲート絶縁膜ＧＦを介してゲート電極ＧＥを形成する。ゲート電極ＧＥは、例えば多結晶シリコン膜からなる。ゲート絶縁膜ＧＦは、例えば酸化シリコン膜からなる。

【0064】

次に、図８に示されるように、ｎ型半導体領域ＣＤとｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲを、イオン注入法などを用いて形成する。ｎ型ソース領域ＳＲは、ＬＤＭＯＳＦＥＴのソース領域として機能するｎ型半導体領域である。ｎ型ドレイン領域ＤＲは、ＬＤＭＯＳＦＥＴのドレイン領域として機能するｎ型半導体領域である。

【0065】

ツェナーダイオード形成領域１Ａにおいて、ｎ型半導体領域ＣＤは、半導体層ＥＰ内に形成される。ｎ型半導体領域ＣＤは、半導体基板ＳＵＢの主面から所定の深さにわたって形成される。ｎ型半導体領域ＣＤを形成することにより、ｐ型半導体領域ＡＤ１は、ｎ型半導体領域ＣＤの下に位置する。

【0066】

トランジスタ形成領域１Ｂにおいて、ｎ型ドレイン領域ＤＲは、半導体層ＥＰ内に形成され、より特定的には、ｎ型ドリフト領域ＤＦ内に形成される。ｎ型ドレイン領域ＤＲのｎ型不純物濃度は、ｎ型ドリフト領域ＤＦのｎ型不純物濃度よりも高い。トランジスタ形成領域１Ｂにおいて、ｎ型ソース領域ＳＲは、半導体層ＥＰ内に形成され、より特定的には、ｐ型ウエル領域ＰＷ２内に形成される。ｎ型半導体領域ＣＤとｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲは、同じイオン注入工程により形成することにより、製造工程数を抑制できるが、別々のイオン注入工程により形成することもできる。

【0067】

次に、図８に示されるように、ｐ型半導体領域ＰＲとｐ型半導体領域ＰＣを、イオン注入法などを用いて形成する。ｐ型ウエル領域ＰＲは、ツェナーダイオード形成領域１Ａの半導体層ＥＰ内に形成され、より特定的には、ｐ型ウエル領域ＰＷ１内に形成される。トランジスタ形成領域１Ｂにおいて、ｐ型ウエル領域ＰＣは、半導体層ＥＰ内に形成され、より特定的には、ｐ型ウエル領域ＰＷ２内に形成される。ｐ型半導体領域ＰＲとｐ型半導体領域ＰＣは、同じイオン注入工程により形成することにより、製造工程数を抑制できるが、別々のイオン注入工程により形成することもできる。

【0068】

本実施の形態において、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲを形成した後にｐ型半導体領域ＰＣ，ＰＲが形成されるが、ｐ型半導体領域ＰＣ，ＰＲを形成した後にｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲを形成することもできる。

【0069】

また、ｎ型ソース領域ＳＲは、ＬＤＤ（Lightly doped Drain）構造を有してもよい。その場合、ＬＤＤ構造用のｎ型半導体領域（図示せず）をイオン注入法を用いて形成してから、ゲート絶縁膜ＧＦの側壁上に側壁絶縁膜（図示せず）を形成する。その後、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲをイオン注入法を用いて形成する。ＬＤＤ構造用のｎ型半導体領域のｎ型不純物濃度は、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲのそれぞれのｎ型不純物濃度よりも低い。

【0070】

また、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとｐ型半導体領域ＰＲとｐ型半導体領域ＰＣを形成した後で、ｎ型ソース領域ＳＲ上とｎ型ドレイン領域ＤＲ上とｐ型半導体領域ＰＣ上とゲート電極ＧＥ上とｐ型半導体領域ＰＲ上とｎ型半導体領域ＣＤ上とに、金属シリサイド層（図示せず）を形成してもよい。金属シリサイド層ＳＬは、サリサイド（Salicide：Self Aligned Silicide）技術を用いて形成される。

【0071】

次に、図９に示されるように、半導体基板ＳＵＢの主面上に、ゲート電極ＧＥを覆うように、絶縁膜ＩＬをＣＶＤ（Chemical Vapor Deposition）法などを用いて形成する。絶縁膜ＩＬの形成後、絶縁膜ＩＬの上面をＣＭＰ法などを用いて研磨して平坦化することもできる。

【0072】

次に、図１０に示されるように、フォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬとＳＴＩ領域３と半導体基板ＳＵＢをエッチングすることにより、溝４を形成する。溝４は、絶縁膜ＩＬとＳＴＩ領域３と半導体層ＥＰとｎ型埋込層ＮＢＬを貫通し、ｐ型基板本体ＳＢに到達している。

【0073】

次に、図１１に示されるように、溝４内にＤＴＩ領域５を形成する。

【0074】

溝４を形成した後、絶縁膜ＩＬ上に、溝４内を埋めるように、酸化シリコン膜などからなる絶縁膜を形成する。その後、溝４の外部に配置された絶縁膜をＣＭＰ法などを用いて除去する。これにより、溝４内に埋め込まれた絶縁膜からなるＤＴＩ領域５を形成することができる。ＤＴＩ領域５内に空隙部が形成されてもよい。また、本実施の形態において、溝４の外部に配置された絶縁膜をＣＭＰ法などを用いて除去する工程を行うが、この工程は行わなくともよい。その場合、ＤＴＩ領域５と一体的に形成された絶縁膜が、絶縁膜ＩＬ上に残存する。

【0075】

次に、図１２に示されるように、絶縁膜ＩＬ上に形成されたフォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜ＩＬをエッチングすることにより、絶縁膜ＩＬを貫通する複数のコンタクトホールを形成する。その後、複数のコンタクトホール内に、導電性の複数のプラグＰＧをそれぞれ形成する。

【0076】

例えば、コンタクトホールの底面上とコンタクトホールの側面上と絶縁膜ＩＬの上面上にバリア導体膜を形成する。そのバリア導体膜上にタングステンなどからなる主導体膜をコンタクトホール内を埋めるように形成する。その後、コンタクトホールの外部に配置された主導体膜およびバリア導体膜をＣＭＰ法などによって除去する。これにより、複数のプラグＰＧを形成することができる。

【0077】

次に、図１３に示されるように、絶縁膜ＩＬ上に複数の配線Ｍ１を形成する。例えば、絶縁膜ＩＬ上に、導電膜を形成する。その後、その導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、導電膜からなる複数の配線Ｍ１を形成することができる。複数の配線Ｍ１は、アルミニウム配線が好適であるが、他の金属材料を用いた配線、例えばタングステン配線を適用することもできる。また、複数の配線Ｍ１として、ダマシン技術を用いて形成した銅配線を適用することもできる。

【0078】

複数の配線Ｍ１は、アノード配線Ｍ１Ａとカソード配線Ｍ１Ｃとソース配線Ｍ１Ｓとドレイン配線Ｍ１Ｄを有している。

【0079】

ドレイン配線Ｍ１Ｄは、ｎ型ドレイン領域ＤＲ上に配置されたプラグＰＧを介して、ｎ型ドレイン領域ＤＲに電気的に接続されている。ソース配線Ｍ１Ｓは、ｎ型ソース領域ＳＲ上に配置されたプラグＰＧを介して、ｎ型ソース領域ＳＲに電気的に接続され、かつ、ｐ型半導体領域ＰＣ上に配置されたプラグＰＧを介して、ｐ型半導体領域ＰＣに電気的に接続されている。このため、ソース配線Ｍ１ＳからプラグＰＧを介してｎ型ソース領域ＳＲに供給されるソース電位が、ソース配線Ｍ１ＳからプラグＰＧを介してｐ型半導体領域ＰＣに供給され、更にｐ型半導体領域ＰＣからｐ型ウエル領域ＰＷ２に供給される。ソース配線Ｍ１Ｓとドレイン配線Ｍ１Ｄとカソード配線Ｍ１Ｃとアノード配線Ｍ１Ａは、繋がっておらず、互いに分離されている。

【0080】

更に上層の絶縁膜および配線を形成する工程の図示および説明は省略する。

【0081】

＜検討の経緯について＞
図１４は、本発明者が検討した第１検討例の半導体装置の要部断面図である。図１４に、上記図１に相当する断面が示されている。また、図１４に、第１検討例の半導体装置に形成される寄生ＮＰＮバイポーラトランジスタＴＲ１０１と寄生ＰＮＰバイポーラトランジスタＴＲ１０２も示されている。

【0082】

図１４に示される第１検討例の半導体装置は、上記図１に示されるｐ型半導体領域ＡＤ１，ＡＤ２の代わりに、ｐ型半導体領域ＡＤ１０１を有している。図１４に示されるように、ｐ型半導体領域ＡＤ１０１は、ｐ型ウエル領域ＰＷ１内において、ｎ型半導体領域ＣＤの下に形成されている。ｐ型半導体領域ＡＤ１０１のｐ型不純物濃度は、ｐ型ウエル領域ＰＷ１のｐ型不純物濃度よりも高い。

【0083】

第１検討例の場合、上記図４の工程において、上記フォトレジストパターンＲＰ１をマスク層として用いたｐ型不純物のイオン注入工程は、１回のみ行われ、その１回のイオン注入工程により、ｐ型半導体領域ＡＤ１０１が形成される。

【0084】

図１４に示される第１検討例において、ｎ型半導体領域ＣＤが、ツェナーダイオードのｎ型カソード領域として機能し、ｐ型半導体領域ＡＤ１０１とｐ型ウエル領域ＰＷ１とからなるｐ型半導体領域が、ツェナーダイオードのｐ型アノード領域として機能する。ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１０１との間のＰＮ接合により、ツェナーダイオードの耐圧が決まる。

【0085】

本発明者の検討によれば、第１検討例の場合、次のような課題が発生することが分かった。

【0086】

図１４に示される第１検討例の半導体装置において、寄生ＮＰＮバイポーラトランジスタＴＲ１０１と寄生ＰＮＰバイポーラトランジスタＴＲ１０２とからなる寄生サイリスタが形成される。

【0087】

ｎ型埋込層ＮＢＬが、寄生ＮＰＮバイポーラトランジスタＴＲ１０１のｎ型コレクタ領域として機能する。ｐ型半導体領域ＡＤ１０１とｐ型ウエル領域ＰＷ１とからなるｐ型半導体領域が、寄生ＮＰＮバイポーラトランジスタＴＲ１０１のｐ型ベース領域として機能する。ｎ型半導体領域ＣＤが、寄生ＮＰＮバイポーラトランジスタＴＲ１０１のｎ型エミッタ領域として機能する。

【0088】

また、ｐ型基板本体ＳＢが、寄生ＰＮＰバイポーラトランジスタＴＲ１０２のｐ型コレクタ領域として機能する。ｎ型埋込層ＮＢＬが、寄生ＰＮＰバイポーラトランジスタＴＲ１０２のｎ型ベース領域として機能する。ｐ型半導体領域ＡＤ１０１とｐ型ウエル領域ＰＷ１とｐ型半導体領域ＰＲとからなるｐ型半導体領域が、寄生ＰＮＰバイポーラトランジスタＴＲ１０２のｐ型エミッタ領域として機能する。

【0089】

ツェナーダイオードのｎ型カソード領域であるｎ型半導体領域ＣＤと、ｐ型アノード領域であるｐ型ウエル領域ＰＷ１とに、ｐ型基板本体ＳＢの電位よりも低い電位が供給された場合、上述した寄生サイリスタが動作する虞がある。なぜなら、そのような電位がｎ型半導体領域ＣＤとｐ型ウエル領域ＰＷ１に供給されると、まず寄生ＮＰＮバイポーラトランジスタＴＲ１０１が動作し、それに伴い、寄生ＰＮＰバイポーラトランジスタＴＲ１０２も動作するからである。

【0090】

寄生サイリスタが動作すると、ツェナーダイオード形成領域１Ａにおいて、半導体層ＥＰからｐ型基板本体ＳＢへ電子が流れる。別の見方をすると、ツェナーダイオード形成領域１Ａにおいて、ｐ型基板本体ＳＢから半導体層ＥＰへ電流が流れる。半導体層ＥＰからｐ型基板本体ＳＢへ流れ込んだ電子の一部は、ｐ型基板本体ＳＢ内の正孔と再結合する。半導体層ＥＰからｐ型基板本体ＳＢへ流れ込んだ電子の他の一部は、ｐ型基板本体ＳＢ中を移動し、半導体基板ＳＵＢに形成された他の半導体素子に影響を与える結果、半導体装置の性能を低下させる。半導体装置の性能を向上させるために、寄生サイリスタが動作するのを防ぐことが望まれる。

【0091】

図１４に示される第１検討例の場合、ｐ型半導体領域ＡＤ１０１のｐ型不純物濃度を高くすることにより、寄生サイリスタが動作するのを抑制することが考えられる。なぜなら、ｐ型半導体領域ＡＤ１０１のｐ型不純物濃度を高くすれば、寄生ＮＰＮバイポーラトランジスタＴＲ１０１のｐ型ベース領域のｐ型不純物濃度が高くなるため、寄生ＮＰＮバイポーラトランジスタＴＲ１０１が動作しにくくなるからである。

【0092】

ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１０１との間のＰＮ接合により、ツェナーダイオードの耐圧が決まる。そして、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１０１との間の界面近傍におけるｐ型半導体領域ＡＤ１０１のｐ型不純物濃度を調節することにより、ツェナーダイオードの耐圧を制御する。このため、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１０１との間の界面近傍におけるｐ型半導体領域ＡＤ１０１のｐ型不純物濃度は、ツェナーダイオードの要求耐圧に応じて、設定する必要がある。ツェナーダイオードの要求耐圧は、ツェナーダイオードの耐圧の設計値である。このため、ｐ型半導体領域ＡＤ１０１のｐ型不純物濃度は、ツェナーダイオードの要求耐圧に応じて設定する必要があるので、寄生サイリスタの動作を抑制するためにｐ型半導体領域ＡＤ１０１のｐ型不純物濃度を高くすることは、困難である。

【0093】

図１５は、本発明者が検討した第２検討例の半導体装置の要部断面図である。図１５に、上記図１３に相当する断面が示されている。

【0094】

図１５に示される第２検討例の半導体装置は、ｎ型半導体領域ＮＣ１とｎ型半導体領域ＮＣ２とプラグＰＧＮを有している。

【0095】

ｎ型半導体領域ＮＣ１とｎ型半導体領域ＮＣ２は、半導体層ＥＰ内に形成されている。ｎ型半導体領域ＮＣ１とｎ型半導体領域ＮＣ２は、互いに接している。ｎ型半導体領域ＮＣ１とｎ型埋込層ＮＢＬは、互いに接している。プラグＰＧＮは、ｎ型半導体領域ＮＣ２上に形成されている。ｎ型半導体領域ＮＣ２のｎ型不純物濃度は、ｎ型半導体領域ＮＣ１のｎ型不純物濃度よりも高い。プラグＰＧＮは、ｎ型半導体領域ＮＣ２とｎ型半導体領域ＮＣ１を介して、ｎ型埋込層ＮＢＬと電気的に接続されている。

【0096】

図１５に示される第２検討例において、配線Ｍ１ＮからプラグＰＧＮとｎ型半導体領域ＮＣ２とｎ型半導体領域ＮＣ１を介してｎ型埋込層ＮＢＬに、ｐ型基板本体ＳＢの電位と同じ電位を供給することができる。このため、ｐ型基板本体ＳＢの電位とｎ型埋込層ＮＢＬの電位は互いに同じであるため、上記寄生ＰＮＰバイポーラトランジスタＴＲ１０２が動作するのを防ぐことができる。これにより、寄生サイリスタが動作するのを防ぐことができる。

【0097】

しかしながら、図１５に示される第２検討例において、半導体層ＥＰ内にｎ型半導体領域ＮＣ１，ＮＣ２を形成する必要がある。このため、第２検討例におけるツェナーダイオード形成領域１Ａの平面寸法が、第１検討例におけるツェナーダイオード形成領域１Ａの平面寸法よりも大きくなる結果、半導体装置の平面寸法が増加する。半導体装置の小型化のために、ツェナーダイオード形成領域１Ａにおいて、半導体層ＥＰ内にｎ型半導体領域ＮＣ１，ＮＣ２を形成しないことが望ましい。

【0098】

図１６は、本発明者が検討した第３検討例の半導体装置の要部断面図である。図１６に、上記図１４に相当する断面が示されている。

【0099】

図１６に示される第３検討例において、第１検討例に比べて、ｐ型半導体領域ＡＤ１０１を深く形成している。すなわち、図１６に示される第３検討例のｐ型半導体領域ＡＤ１０１の底面の深さは、図１４に示される第１検討例のｐ型半導体領域ＡＤ１０１の底面の深さよりも、深い。第１検討例におけるｐ型半導体領域ＡＤ１０１を形成するイオン注入の注入エネルギーに比べて、第３検討例におけるｐ型半導体領域ＡＤ１０１を形成するイオン注入の注入エネルギーは、大きい。

【0100】

図１６に示される第３検討例の場合、第１検討例に比べて、ｐ型半導体領域ＡＤ１０１の厚さが大きくなる。このため、第３検討例の場合、第１検討例に比べて、寄生ＮＰＮバイポーラトランジスタＴＲ１０１のｐ型ベース領域のｐ型不純物濃度が高くなり、寄生ＮＰＮバイポーラトランジスタＴＲ１０１が動作しにくくなる。このため、第３検討例の場合、第１検討例に比べて、寄生サイリスタの動作を抑制しやすい。

【0101】

しかしながら、図１６に示される第３検討例の場合、第１検討例に比べて、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１０１との間の界面近傍におけるｐ型半導体領域ＡＤ１０１のｐ型不純物濃度を、制御しにくい。その理由は次の通りである。

【0102】

イオン注入によりｐ型半導体領域ＡＤ１０１を形成する際、ｐ型半導体領域ＡＤ１０１の底面近傍におけるｐ型半導体領域ＡＤ１０１のｐ型不純物濃度は、イオン注入のドーズ量を調節することにより容易に制御することができる。それに比べると、ｐ型半導体領域ＡＤ１０１の底面から離れた位置でのｐ型半導体領域ＡＤ１０１のｐ型不純物濃度は、変動しやすく、所望の濃度に制御することは難しい。第３検討例の場合、第１検討例に比べて、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１０１との間の界面から、ｐ型半導体領域ＡＤ１０１の底面まで距離が大きいため、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１０１との間の界面近傍におけるｐ型半導体領域ＡＤ１０１のｐ型不純物濃度を、制御しにくい。従って、第３検討例の場合、第１検討例に比べて、ツェナーダイオードの耐圧が変動しやすい。半導体装置の信頼性を向上させるために、ツェナーダイオードの耐圧が変動することを、防ぐ必要がある。

【0103】

＜主要な特徴と効果について＞
本実施の形態の半導体装置は、ｐ型基板領域（ｐ型基板本体ＳＢ）と、ｐ型基板領域上に形成されたｎ型埋込層（ｎ型半導体層）ＮＢＬと、ｎ型埋込層ＮＢＬ上に形成されたｐ型半導体層ＥＰと、を有する半導体基板ＳＵＢを有している。本実施の形態の半導体装置は、更に、半導体層ＥＰとｎ型埋込層ＮＢＬとを貫通し、ｐ型基板本体ＳＢに到達するＤＴＩ領域（素子分離領域）５と、半導体層ＥＰ内に形成されたツェナーダイオードのｎ型カソード領域（ｎ型半導体領域ＣＤ）と、半導体層ＥＰ内に形成されたツェナーダイオードのｐ型アノード領域と、を有している。

【0104】

本実施の形態の主要な特徴のうちの一つは、ツェナーダイオードのｐ型アノード領域は、ｎ型半導体領域ＣＤの下に形成されたｐ型半導体領域ＡＤ１と、ｐ型半導体領域ＡＤ１の下に形成されたｐ型半導体領域ＡＤ２とを含むことである。ｐ型半導体領域ＡＤ１とｎ型半導体領域ＣＤとの間に、ツェナーダイオードのＰＮ接合が形成される。ｐ型半導体領域ＡＤ２のｐ型不純物濃度は、ｐ型半導体領域ＡＤ１のｐ型不純物濃度よりも高い。

【0105】

図１７は、本実施の形態の半導体装置の説明図である。図１７に、上記図１と同じ断面が示されている。図１７において、ハッチングは省略されている。また、図１７に、本実施の形態の半導体装置に形成される寄生ＮＰＮバイポーラトランジスタＴＲ１と寄生ＰＮＰバイポーラトランジスタＴＲ２も示されている。

【0106】

本実施の形態の半導体装置において、寄生ＮＰＮバイポーラトランジスタＴＲ１と寄生ＰＮＰバイポーラトランジスタＴＲ２とからなる寄生サイリスタが形成される。

【0107】

ｎ型埋込層ＮＢＬが、寄生ＮＰＮバイポーラトランジスタＴＲ１のｎ型コレクタ領域として機能する。ｐ型半導体領域ＡＤ１とｐ型半導体領域ＡＤ２とｐ型ウエル領域ＰＷ１とからなるｐ型半導体領域が、寄生ＮＰＮバイポーラトランジスタＴＲ１のｐ型ベース領域として機能する。ｎ型半導体領域ＣＤが、寄生ＮＰＮバイポーラトランジスタＴＲ１のｎ型エミッタ領域として機能する。

【0108】

また、ｐ型基板本体ＳＢが、寄生ＰＮＰバイポーラトランジスタＴＲ２のｐ型コレクタ領域として機能する。ｎ型埋込層ＮＢＬが、寄生ＰＮＰバイポーラトランジスタＴＲ２のｎ型ベース領域として機能する。ｐ型半導体領域ＡＤ１とｐ型半導体領域ＡＤ２とｐ型ウエル領域ＰＷ１とｐ型半導体領域ＰＲとからなるｐ型半導体領域が、寄生ＰＮＰバイポーラトランジスタＴＲ２のｐ型エミッタ領域として機能する。

【0109】

本実施の形態において、ｐ型半導体領域ＡＤ１は、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１との間の界面近傍におけるｐ型半導体領域ＡＤ１のｐ型不純物濃度を、所定の設計濃度に設定するために、形成される。ここで、設計濃度は、ツェナーダイオードの要求耐圧を得られるような濃度である。

【0110】

ｐ型半導体領域ＡＤ１の底面の深さは、ｐ型半導体領域ＡＤ２の底面の深さよりも浅いため、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１との間の界面から、ｐ型半導体領域ＡＤ１の底面まで距離は小さい。このため、ｐ型半導体領域ＡＤ１を形成するイオン注入のドーズ量を調整することにより、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１との間の界面近傍におけるｐ型半導体領域ＡＤ１のｐ型不純物濃度を、所定の設計濃度に容易に設定することができる。従って、ツェナーダイオードの耐圧を要求耐圧に設定することができ、ツェナーダイオードの耐圧の変動を抑制することができる。

【0111】

そして、ｐ型半導体領域ＡＤ１よりも高いｐ型不純物濃度を有するｐ型半導体領域ＡＤ２を、ｐ型半導体領域ＡＤ１の下に形成したことにより、ｎ型半導体領域ＣＤの下方におけるｐ型アノード領域のｐ型不純物濃度が高くなる。これにより、寄生ＮＰＮバイポーラトランジスタＴＲ１のｐ型ベース領域のｐ型不純物濃度が高くなるため、寄生ＮＰＮバイポーラトランジスタＴＲ１が動作しにくくなる。その結果、寄生サイリスタが動作することを抑制または防止することができる。

【0112】

すなわち、本実施の形態において、ｎ型半導体領域ＣＤの下に、ｐ型半導体領域ＡＤ１が形成されることにより、ツェナーダイオードの耐圧を要求耐圧に設定することができる。ｐ型半導体領域ＡＤ１の下に、ｐ型半導体領域ＡＤ１よりも高いｐ型不純物濃度を有するｐ型半導体領域ＡＤ２が形成されることにより、寄生サイリスタが動作することを抑制することができる。このため、ツェナーダイオードを備える半導体装置の性能を向上させることができる。また、ツェナーダイオードを備える半導体装置の信頼性を向上させることができる。

【0113】

また、半導体基板ＳＵＢに対してイオン注入を行う際に、イオン注入のドーズ量が大きければ、半導体基板ＳＵＢにダメージが生じる虞がある。本実施の形態のｐ型半導体領域ＡＤ２を形成するイオン注入のドーズ量は、上記第３検討例のｐ型半導体領域ＡＤ１０１を形成するイオン注入のドーズ量よりも、小さい。なぜなら、上記第３検討例において、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１０１との間の界面近傍におけるｐ型不純物濃度を、所定の設計濃度に設定する必要があるため、ｐ型半導体領域ＡＤ１０１を形成するイオン注入のドーズ量を大きくする必要があるからである。それに対して、本実施の形態において、ｐ型半導体領域ＡＤ１を形成するイオン注入のドーズ量により、ｎ型半導体領域ＣＤとｐ型半導体領域ＡＤ１との間の界面近傍におけるｐ型不純物濃度を調整する。このため、本実施の形態において、ｐ型半導体領域ＡＤ１を形成するイオン注入のドーズ量と、ｐ型半導体領域ＡＤ２を形成するイオン注入のドーズ量は、それぞれ、上記第３検討例のｐ型半導体領域ＡＤ１０１を形成するイオン注入のドーズ量よりも、小さくすることができる。従って、ｐ型半導体領域ＡＤ１を形成するイオン注入と、ｐ型半導体領域ＡＤ２を形成するイオン注入とにより、半導体基板ＳＵＢがダメージを受けるのを、抑制または防止することができる。これにより、半導体装置の信頼性を向上させることができる。

【0114】

また、本実施の形態において、ｎ型埋込層ＮＢＬの電位は浮遊電位である。配線Ｍ１およびプラグＰＧからｎ型埋込層ＮＢＬへ給電する構造を、半導体基板ＳＵＢに形成していない。すなわち、上記図１５の第２検討例のｎ型半導体領域ＮＣ１，ＮＣ２を、本実施の形態においてツェナーダイオード形成領域１Ａ内に形成していない。このため、本実施の形態の場合、上記第２検討例に比べて、ツェナーダイオード形成領域１Ａの平面寸法を小さくすることができる。従って、半導体装置を小型化できる。

【0115】

また、ツェナーダイオードのｎ型カソード領域であるｎ型半導体領域ＣＤと、ｐ型アノード領域であるｐ型ウエル領域ＰＷ１とに、ｐ型基板本体ＳＢの電位よりも低い電位が供給された場合に、寄生サイリスタが動作する虞がある。本実施の形態において、ｎ型半導体領域ＣＤの下にｐ型半導体領域ＡＤ１を形成し、ｐ型半導体領域ＡＤ１の下にｐ型半導体領域ＡＤ２を形成したことにより、寄生サイリスタが動作するのを抑制または防止することができる。このため、ツェナーダイオードの動作時に、プラグＰＧＣからｎ型半導体領域ＣＤに供給される電位と、プラグＰＧＡからｐ型ウエル領域ＰＷ１に供給される電位が、ｐ型基板本体ＳＢの電位よりも低い場合に、本実施の形態の半導体装置を適用すれば、効果が大きい。

【0116】

また、ｐ型基板本体ＳＢの電位は、一般的にグランド電位である。このため、ツェナーダイオードの動作時に、プラグＰＧＣからｎ型半導体領域ＣＤに供給される電位と、プラグＰＧＡからｐ型ウエル領域ＰＷ１に供給される電位が、それぞれ負電位である場合に、本実施の形態の半導体装置を適用すれば、効果が大きい。

【0117】

また、ツェナーダイオードが順方向動作する場合、ツェナーダイオードが逆方向動作する場合に比べて、寄生サイリスタが動作しやすい。このため、ツェナーダイオードの動作時に、プラグＰＧＡからｐ型ウエル領域ＰＷ１に供給される電位が、プラグＰＧＣからｎ型半導体領域ＣＤに供給される電位よりも高い場合に、本実施の形態の半導体装置を適用すれば、効果が大きい。

【0118】

図１８は、第１検討例のツェナーダイオードの動作特性を示すグラフである。図１９は、本実施の形態のツェナーダイオードの動作特性を示すグラフである。図１８および図１９のそれぞれにおいて、グラフの横軸の電圧ＶＫＡは、アノード電圧とカソード電圧の差を示し、グラフの縦軸は電流値を示す。図１８および図１９に、アノード電位とカソード電位が、それぞれ負電位であり、かつ、アノード電位をカソード電位よりも高くしたときの動作特性が示されている。また、図１８および図１９のそれぞれにおいて、ツェナーダイオードのアノード電流を実線で示し、基板電流を点線で示す。アノード電流は、ツェナーダイオードの順方向電流である。基板電流は、ｐ型基板本体ＳＢから半導体層ＥＰに流れる。

【0119】

図１８に示される第１検討例の場合、グラフ中に示される動作点Ｐ１で、寄生サイリスタが動作し始める。動作点Ｐ１よりも電圧ＶＫＡが大きくなると、寄生サイリスタが動作してｐ型基板本体ＳＢから半導体層ＥＰに流れる基板電流が急速に増加する。これにより、ツェナーダイオードのアノード電流が逆流し、アノード領域からカソード領域へ電流が流れなくなる。その結果、ツェナーダイオードの正常な動作が阻害される。

【0120】

一方、図１９に示される本実施の形態の場合、寄生サイリスタが動作していない。すなわち、図１８のグラフに示される動作点Ｐ１は、図１９のグラフに存在しない。このため、ツェナーダイオードは正常に動作する。

【0121】

（実施の形態２）
図２０は、本実施の形態２の半導体装置の要部断面図である。図２０に、上記図１３に相当する断面が示されている。

【0122】

図２０に示されるように、本実施の形態２の半導体装置は、ｐ型半導体領域ＰＳ１とｐ型リサーフ層ＲＥを有している。

【0123】

図２０に示されるように、ツェナーダイオード形成領域１Ａにおいて、ｐ型半導体領域ＰＳ１は半導体層ＥＰ内に形成されている。ｐ型半導体領域ＰＳ１は、ｐ型ウエルＰＷ１の下に位置する。すなわち、ｐ型半導体領域ＰＳ１は、ｐ型ウエルＰＷ１の下のｐ型半導体層ＥＰ内に形成されている。本実施の形態２において、半導体基板ＳＵＢの主面から裏面に向かう方向において、ｐ型ウエルＰＷ１とｐ型半導体領域ＰＳ１は、互いに隣接している。ｐ型半導体領域ＰＳ１は、ｎ型埋込層ＮＢＬから離れている。ｐ型半導体領域ＰＳ１の不純物濃度は、ｐ型半導体領域ＰＳ１の下のｐ型半導体層ＥＰの不純物濃度よりも高い。

【0124】

トランジスタ形成領域１Ｂにおいて、ｐ型リサーフ層ＲＥは半導体層ＥＰ内に形成されている。ｐ型リサーフ層ＲＥは、ｐ型ウエル領域ＰＷ２の下とｎ型ドリフト領域ＤＦの下とに形成されている。

【0125】

ｐ型半導体領域ＰＳ１とｐ型リサーフ層ＲＥは、同じイオン注入工程により形成することにより、半導体装置の製造工程数を抑制できる。例えば、ｐ型半導体領域ＡＤ１，ＡＤ２を形成する前に、ｐ型半導体領域ＰＳ１とｐ型リサーフ層ＲＥをイオン注入法を用いて形成することができる。

【0126】

本実施の形態２の半導体装置の他の構成は、上記実施の形態１の半導体装置と同様である。

【0127】

本実施の形態２において、ｐ型ウエル領域ＰＷ１の下のｐ型半導体層ＥＰ内に、ｐ型半導体層ＥＰよりも高いｐ型不純物濃度を有するｐ型半導体領域ＰＳ１が形成されている。ｐ型半導体領域ＰＳ１が形成されていることで、寄生ＮＰＮバイポーラトランジスタＴＲ１のｐ型ベース領域のｐ型不純物濃度が更に高くなるため、寄生ＮＰＮバイポーラトランジスタＴＲ１が更に動作しにくくなる。その結果、ツェナーダイオード形成領域１Ａにおいて、寄生サイリスタが動作することを更に抑制することができる。

【0128】

（実施の形態３）
図２１は、本実施の形態３の半導体装置の要部断面図である。図２１に、上記図１３および図２０に相当する断面が示されている。

【0129】

図２１に示されるように、本実施の形態３の半導体装置は、ｐ型半導体領域ＰＳ２とｐ型リサーフ層ＲＥとｐ型ウエル領域ＤＰＷを有している。

【0130】

図２１に示されるように、ツェナーダイオード形成領域１Ａにおいて、ｐ型半導体領域ＰＳ２は半導体層ＥＰ内に形成されている。ｐ型半導体領域ＰＳ２は、ｐ型ウエルＰＷ１の下に位置する。すなわち、ｐ型半導体領域ＰＳ２は、ｐ型ウエルＰＷ１の下のｐ型半導体層ＥＰ内に形成されている。本実施の形態３において、ｐ型半導体領域ＰＳ２は、ｐ型ウエルＰＷ１とｎ型埋込層ＮＢＬから離れている。ｐ型半導体領域ＰＳ２の不純物濃度は、ｐ型半導体領域ＰＳ２の下のｐ型半導体層ＥＰの不純物濃度よりも高い。また、ｐ型半導体領域ＰＳ２の不純物濃度は、ｐ型半導体領域ＰＳ２とｐ型ウエルＰＷ１との間のｐ型半導体層ＥＰの不純物濃度よりも高い。

【0131】

トランジスタ形成領域１Ｂにおいて、半導体層内に、ｐ型リサーフ層ＲＥとｐ型ウエル領域ＤＰＷが形成されている。ｐ型リサーフ層ＲＥは、ｐ型ウエル領域ＰＷ２の下とｎ型ドリフト領域ＤＦの下とに形成されている。ｐ型ウエル領域ＤＰＷは、ｐ型リサーフ層ＲＥの下に形成されている。

【0132】

ｐ型半導体領域ＰＳ２とｐ型ウエル領域ＤＰＷは、同じイオン注入工程により形成することにより、半導体装置の製造工程数を抑制できる。例えば、ｐ型半導体領域ＡＤ１，ＡＤ２を形成する前に、ｐ型半導体領域ＰＳ２とｐ型リサーフ層ＲＥとｐ型ウエル領域ＤＰＷをイオン注入法を用いて形成することができる。

【0133】

本実施の形態３の半導体装置の他の構成は、上記実施の形態１の半導体装置と同様である。

【0134】

本実施の形態３において、ｐ型ウエル領域ＰＷ１の下のｐ型半導体層ＥＰ内に、ｐ型半導体層ＥＰよりも高いｐ型不純物濃度を有するｐ型半導体領域ＰＳ２が形成されている。ｐ型半導体領域ＰＳ２が形成されていることで、寄生ＮＰＮバイポーラトランジスタＴＲ１のｐ型ベース領域のｐ型不純物濃度が更に高くなるため、寄生ＮＰＮバイポーラトランジスタＴＲ１が更に動作しにくくなる。その結果、ツェナーダイオード形成領域１Ａにおいて、寄生サイリスタが動作することを更に抑制することができる。

【0135】

（実施の形態４）
図２２は、本実施の形態４の半導体装置の要部断面図である。図２２に、ツェナーダイオード形成領域１Ａの断面と、ダイオード形成領域１Ｃの断面が示されている。図２２のツェナーダイオード形成領域１Ａの断面は、上記図１および図１３のツェナーダイオード形成領域１Ａの断面に対応する。

【0136】

図２２に示されるように、本実施の形態４の半導体装置は、ｐ型半導体領域ＰＳ３を有している。

【0137】

図２２に示されるように、ツェナーダイオード形成領域１Ａにおいて、ｐ型半導体領域ＰＳ３は半導体層ＥＰ内に形成されている。ｐ型半導体領域ＰＳ３は、ｐ型ウエルＰＷ１の下に位置する。すなわち、ｐ型半導体領域ＰＳ３は、ｐ型ウエルＰＷ１の下のｐ型半導体層ＥＰ内に形成されている。本実施の形態４において、半導体基板ＳＵＢの主面から裏面に向かう方向において、ｐ型半導体領域ＰＳ３とｎ型埋込層ＮＢＬは、互いに隣接している。ｐ型半導体領域ＰＳ３は、ｐ型ウエルＰＷ１から離れている。ｐ型半導体領域ＰＳ３の不純物濃度は、ｐ型半導体領域ＰＳ３上のｐ型半導体層ＥＰの不純物濃度よりも高い。

【0138】

本実施の形態４におけるダイオード形成領域１Ａの他の構成は、上記実施の形態１におけるダイオード形成領域１Ａの構成と同様である。

【0139】

本実施の形態４において、ダイオード形成領域１Ｃにダイオード素子が形成されている。具体的には、図２２に示されるように、本実施の形態４の半導体装置は、ｎ型半導体領域ＮＲ１とｎ型半導体領域ＮＲ２とｎ型半導体領域ＮＣ３とｎ型半導体領域ＮＣ４とｎ型半導体領域ＮＣ５とｐ型半導体領域ＰＡ１とｐ型半導体領域ＰＡ２とｐ型埋込層ＰＢＬを有している。

【0140】

ダイオード形成領域１Ｃにおいて、ｎ型半導体領域ＮＲ１とｎ型半導体領域ＮＲ２とｎ型半導体領域ＮＣ３とｎ型半導体領域ＮＣ４とｎ型半導体領域ＮＣ５とｐ型半導体領域ＰＡ１とｐ型半導体領域ＰＡ２とｐ型埋込層ＰＢＬは、ｐ型半導体層ＥＰ内に形成されている。

【0141】

ｎ型半導体領域ＮＲ１とｎ型半導体領域ＮＲ２とからなるｎ型半導体領域が、ダイオードのｎ型カソード領域として機能する。ｎ型半導体領域ＮＲ２の下にｎ型半導体領域ＮＲ１が形成されている。ｎ型半導体領域ＮＲ２のｎ型不純物濃度は、ｎ型半導体領域ＮＲ１のｎ型不純物濃度よりも高い。ｎ型半導体領域ＮＲ２上にプラグＰＧが配置され、そのプラグＰＧがｎ型半導体領域ＮＲ２と電気的に接続されている。

【0142】

ｐ型半導体領域ＰＡ１とｐ型半導体領域ＰＡ２とｐ型半導体層ＥＰとからなるｐ型半導体領域が、ダイオードのｐ型アノード領域として機能する。ｐ型半導体領域ＰＡ２の下にｐ型半導体領域ＰＡ１が形成されている。ｐ型半導体領域ＰＡ２のｐ型不純物濃度はｐ型半導体領域ＰＡ１のｐ型不純物濃度よりも高く、ｐ型半導体領域ＰＡ１のｐ型不純物濃度はｐ型半導体層ＥＰのｐ型不純物濃度よりも高い。ｐ型半導体領域ＰＡ２上にプラグＰＧが配置され、そのプラグＰＧがｐ型半導体領域ＰＡ２と電気的に接続されている。

【0143】

ｎ型半導体領域ＮＣ５の下にｎ型半導体領域ＮＣ４が形成され、ｎ型半導体領域ＮＣ４の下にｎ型半導体領域ＮＣ３が形成されている。ｎ型半導体領域ＮＣ３はｎ型埋込層ＮＢＬに接している。ｎ型半導体領域ＮＣ５のｎ型不純物濃度は、ｎ型半導体領域ＮＣ４のｎ型不純物濃度よりも高く、ｎ型半導体領域ＮＣ４のｎ型不純物濃度は、ｎ型半導体領域ＮＣ３のｎ型不純物濃度よりも高い。ｎ型半導体領域ＮＣ５上にプラグＰＧが配置され、そのプラグＰＧがｎ型半導体領域ＮＣ５と電気的に接続されている。

【0144】

ｐ型埋込層ＰＢＬは、ｎ型埋込層ＮＢＬ上に形成されている。半導体基板ＳＵＢの主面から裏面に向かう方向において、ｐ型埋込層ＰＢＬとｎ型埋込層ＮＢＬは互いに隣接している。ｐ型埋込層ＰＢＬのｐ型不純物濃度はｐ型半導体層ＥＰのｐ型不純物濃度よりも高い。

【0145】

配線Ｍ１ＣＮからプラグＰＧを介してｎ型半導体領域ＮＲ２へカソード電位が供給される。配線Ｍ１ＡＮからプラグＰＧを介してｐ型半導体領域ＰＡ２へアノード電位が供給される。そして、配線Ｍ１ＡＮからプラグＰＧとｎ型半導体領域ＮＣ５とｎ型半導体領域ＮＣ４とｎ型半導体領域ＮＣ３とを介してｎ型埋込層ＮＢＬへアノード電位が供給される。このため、ダイオード形成領域１Ｃにおいて、ｐ型アノード領域の電位とｎ型埋込層ＮＢＬの電位は互いに同じである。これにより、ダイオード形成領域１Ｃにおいて、寄生サイリスタが動作するのを防止できる。

【0146】

ツェナーダイオード形成領域１Ａのｐ型半導体領域ＰＳ３とダイオード形成領域１Ｃのｐ型埋込層ＰＢＬは、同じイオン注入工程により形成することにより、半導体装置の製造工程数を抑制できる。

【0147】

本実施の形態４において、ツェナーダイオード形成領域１Ａにおいて、ｐ型ウエル領域ＰＷ１の下のｐ型半導体層ＥＰ内に、ｐ型半導体層ＥＰよりも高いｐ型不純物濃度を有するｐ型半導体領域ＰＳ３が形成されている。ｐ型半導体領域ＰＳ３が形成されていることで、寄生ＮＰＮバイポーラトランジスタＴＲ１のｐ型ベース領域のｐ型不純物濃度が更に高くなるため、寄生ＮＰＮバイポーラトランジスタＴＲ１が更に動作しにくくなる。その結果、ツェナーダイオード形成領域１Ａにおいて、寄生サイリスタが動作することを更に抑制することができる。

【0148】

（実施の形態５）
図２３、図２４、図２５および図２６は、半導体装置の使用例を示す説明図である。図２３と図２５のそれぞれに、ツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３を用いた回路例が示されている。図２４および図２６のそれぞれに、ツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３の接続関係が示されている。図２４に示されるツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３の接続関係は、図２３の回路図に示されるツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３の接続関係と同じである。また、図２６に示されるツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３の接続関係は、図２５の回路図に示されるツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３の接続関係と同じである。図２３、図２４、図２５および図２６に、負のサージ電圧が発生したときの電圧例も示されている。

【0149】

図２３および図２５に示されるように、入力端子ＴＥと保護対象の回路ＣＴとの間の接続点Ｐ２に、ツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３の直列回路の一端が接続されている。ツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３の直列回路の他端は、グランド電位に接続されている。これにより、入力端子ＴＥから保護対象の回路ＣＴへ負のサージ電圧が印加されるときに、ツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３が動作することにより、入力端子ＴＥからツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３を介してグランドに電流を流すことができる。その結果、入力端子ＴＥに負のサージ電圧が発生したときに、回路ＣＴを保護することができる。

【0150】

直列接続されたツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３のうち、ツェナーダイオードＴＤ１が入力端子ＴＥに接続され、ツェナーダイオードＴＤ３がグランド電位に接続され、ツェナーダイオードＴＤ１とツェナーダイオードＴＤ３との間にツェナーダイオードＴＤ２が配置されている。

【0151】

図２３および図２４の場合、ツェナーダイオードＴＤ１のカソード（カソード配線Ｍ１Ｃ）は、入力端子ＴＥと接続されている。ツェナーダイオードＴＤ１のアノード（アノード配線Ｍ１Ａ）は、ツェナーダイオードＴＤ２のカソード（カソード配線Ｍ１Ｃ）と接続されている。ツェナーダイオードＴＤ２のアノード（アノード配線Ｍ１Ａ）は、ツェナーダイオードＴＤ３のアノード（アノード配線Ｍ１Ａ）と接続されている。そして、ツェナーダイオードＴＤ３のカソード（カソード配線Ｍ１Ｃ）は、グランド電位と接続されている。

【0152】

図２３および図２４の場合、入力端子ＴＥに負のサージ電圧が発生したときに、その負のサージ電圧が、接続点Ｐ２を経由してツェナーダイオードＴＤ１のカソード（カソード配線Ｍ１Ｃ）に印加される。これにより、ツェナーダイオードＴＤ１，ＴＤ２が順方向動作し、ツェナーダイオードＴＤ３が逆方向動作する。逆方向動作するツェナーダイオードＴＤ３において、アノード電圧ＶＡとカソード電圧ＶＫの差は例えば６Ｖであり、順方向動作するツェナーダイオードＴＤ１，ＴＤ２のそれぞれにおいて、アノード電圧ＶＡとカソード電圧ＶＫの差は例えば０．７Ｖである。

【0153】

なお、アノード電圧ＶＡがカソード電圧ＶＫよりも高いときに、ツェナーダイオードは順方向動作し、アノード電圧ＶＡがカソード電圧ＶＫよりも低いときに、ツェナーダイオードは逆方向動作する。

【0154】

図２５および図２６の場合、ツェナーダイオードＴＤ１のアノード（アノード配線Ｍ１Ａ）は、入力端子ＴＥと接続されている。ツェナーダイオードＴＤ１のカソード（カソード配線Ｍ１Ｃ）は、ツェナーダイオードＴＤ２のカソード（カソード配線Ｍ１Ｃ）と接続されている。ツェナーダイオードＴＤ２のアノード（アノード配線Ｍ１Ａ）は、ツェナーダイオードＴＤ３のカソード（カソード配線Ｍ１Ｃ）と接続されている。そして、ツェナーダイオードＴＤ３のアノード（アノード配線Ｍ１Ａ）は、グランド電位と接続されている。

【0155】

図２５および図２６の場合、入力端子ＴＥに負のサージ電圧が発生したときに、その負のサージ電圧が、接続点Ｐ２を経由してツェナーダイオードＴＤ１のアノード（アノード配線Ｍ１Ａ）に印加される。これにより、ツェナーダイオードＴＤ１が逆方向動作し、ツェナーダイオードＴＤ２，ＴＤ３が順方向動作する。逆方向動作するツェナーダイオードＴＤ１において、アノード電圧ＶＡとカソード電圧ＶＫの差は例えば６Ｖであり、順方向動作するツェナーダイオードＴＤ２，ＴＤ３のそれぞれにおいて、アノード電圧ＶＡとカソード電圧ＶＫの差は例えば０．７Ｖである。

【0156】

図２３および図２４の場合、ツェナーダイオードＴＤ３において、カソード電圧ＶＫとｐ型基板本体ＳＢの電位が互いに同じであり、また、アノード電圧ＶＡがカソード電圧ＶＫより低いため、寄生サイリスタは動作しない。

【0157】

図２３および図２４の場合、ツェナーダイオードＴＤ１とツェナーダイオードＴＤ２において、アノード電圧ＶＡとカソード電圧ＶＫの両方が負電位であり、また、アノード電圧ＶＡがカソード電圧ＶＫより高いため、寄生サイリスタが動作する可能性がある。

【0158】

図２５および図２６の場合、ツェナーダイオードＴＤ３において、アノード電圧ＶＫとｐ型基板本体ＳＢの電位が互いに同じであるため、上記寄生ＰＮＰバイポーラトランジスタＴＲ２は動作しない。このため、ツェナーダイオードＴＤ３において、寄生サイリスタは動作しない。

【0159】

図２５および図２６の場合、ツェナーダイオードＴＤ１とツェナーダイオードＴＤ２において、アノード電圧ＶＡとカソード電圧ＶＫの両方が負電位であるため、寄生サイリスタが動作する可能性がある。しかしながら、アノード電圧ＶＡがカソード電圧ＶＫより高い場合に比べて、アノード電圧ＶＡがカソード電圧ＶＫより低い場合、寄生サイリスタが動作しにくい。

【0160】

このため、図２３および図２４の場合、ツェナーダイオードＴＤ１，ＴＤ２において、寄生サイリスタが動作することが懸念される。一方、図２５および図２６の場合、ツェナーダイオードＴＤ２において、寄生サイリスタが動作することが懸念される。

【0161】

ツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３は、上記実施の形態１、上記実施の形態２、上記実施の形態３および上記実施の形態４のいずれかにおけるツェナーダイオード形成領域１Ａの構造を有している。このため、図２３および図２４の場合、ツェナーダイオードＴＤ１，ＴＤ２においても、寄生サイリスタが動作することを抑制することができる。また、図２５および図２６の場合、ツェナーダイオードＴＤ２においても、寄生サイリスタが動作することを抑制することができる。

【0162】

ここで、図２３および図２４におけるツェナーダイオードＴＤ１，ＴＤ２と図２５および図２６におけるツェナーダイオードＴＤ２とを比較する。図２３および図２４のツェナーダイオードＴＤ１において、ｐ型基板本体ＳＢとカソード領域との電位差は、－７．４Ｖである。図２３および図２４のツェナーダイオードＴＤ２において、ｐ型基板本体ＳＢとカソード領域との電位差は、－６．７Ｖである。それに対して、図２５および図２６のツェナーダイオードＴＤ２において、ｐ型基板本体ＳＢとカソード領域との電位差は、－１．４Ｖである。ｐ型基板本体ＳＢとカソード領域との電位差の絶対値が大きいほど、寄生サイリスタは動作しやすい。このため、図２３および図２４のツェナーダイオードＴＤ１，ＴＤ２に比べると、図２５および図２６のツェナーダイオードＴＤ２において、寄生サイリスタは動作しにくい。その結果、図２３および図２４のツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３と、図２５および図２６のツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３とを比べると、図２５および図２６のツェナーダイオードＴＤ１，ＴＤ２，ＴＤ３において、寄生サイリスタの動作を防止しやすい。このため、図２５および図２６に示される回路構成を用いることにより、入力端子ＴＥに負のサージ電圧が発生したときに、回路ＣＴを確実に保護することができる。

【0163】

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

【符号の説明】

【0164】

１Ａ ツェナーダイオード形成領域
１Ｂ トランジスタ形成領域
１Ｃ ダイオード形成領域
２ 溝
３ ＳＴＩ領域
４ 溝
５ ＤＴＩ領域
ＡＤ１，ＡＤ２，ＡＤ１０１ ｐ型半導体領域
ＣＤ ｎ型半導体領域
ＤＦ ｎ型ドリフト領域
ＤＰＷ ｐ型ウエル領域
ＤＲ ｎ型ドレイン領域
ＥＰ 半導体層
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
ＣＴ 回路
ＩＬ 絶縁膜
Ｍ１Ａ，Ｍ１ＡＮ アノード配線
Ｍ１Ｃ，Ｍ１ＣＮ カソード配線
Ｍ１Ｄ ドレイン配線
Ｍ１Ｓ ソース配線
Ｍ１ 配線
ＮＢＬ ｎ型埋込層
ＮＣ１，ＮＣ２，ＮＣ３，ＮＣ４，ＮＣ５，ＮＲ１，ＮＲ２，ＮＷ１ ｎ型半導体領域
ＰＢＬ ｐ型埋込層
ＰＣ，ＰＲ，ＰＳ１，ＰＳ２，ＰＳ３ ｐ型半導体領域
ＰＧ，ＰＧ２，ＰＧＡ，ＰＧＣ，ＰＧＮ プラグ
ＰＷ１，ＰＷ２ ｐ型ウエル領域
ＲＥ ｐ型リサーフ層
ＲＰ１ フォトレジストパターン
ＳＢ 基板本体
ＳＲ ｎ型ソース領域
ＳＵＢ 半導体基板
ＴＤ１，ＴＤ２，ＴＤ３ ツェナーダイオード
ＴＥ 入力端子
ＴＲ１，ＴＲ１０１ 寄生ＮＰＮバイポーラトランジスタ
ＴＲ２，ＴＲ１０２ 寄生ＰＮＰバイポーラトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】