特開 2025-8503 フィルタおよびマルチプレクサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025008503

(43)【公開日】2025-01-20

(54)【発明の名称】フィルタおよびマルチプレクサ

(51)【国際特許分類】

   H03H 7/075 20060101AFI20250109BHJP

   H03H 7/46 20060101ALI20250109BHJP

   H01F 27/00 20060101ALI20250109BHJP

【ＦＩ】

H03H7/075 Z

H03H7/46 Z

H01F27/00 S

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023110728

(22)【出願日】2023-07-05

(71)【出願人】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】竹内 普乙

【テーマコード（参考）】

5E070

5J024

【Ｆターム（参考）】

5E070AA05

5E070AB07

5E070CB13

5E070DB08

5J024AA01

5J024BA01

5J024BA11

5J024CA01

5J024CA02

5J024CA03

5J024DA04

5J024DA29

5J024DA34

5J024DA35

5J024EA01

5J024EA02

5J024KA03

(57)【要約】

【課題】通過帯域から離れた周波数帯での減衰特性を改善できるフィルタを提供する。
【解決手段】フィルタ１００は、入力端子Ｔｉｎと、出力端子Ｔｏｕｔと、グランド端子Ｔｇと、一端が入力端子Ｔｉｎに接続され、他端が入力端子Ｔｉｎと出力端子Ｔｏｕｔを接続する経路１２に接続されたインダクタＬ１１と、経路１２上に直列接続されたキャパシタＣ１１およびインダクタＬ１２と、キャパシタＣ１１およびインダクタＬ１２に並列接続されたインダクタＬ１３と、を備え、インダクタＬ１１と出力端子Ｔｏｕｔの間に位置する並列回路１０と、グランド端子Ｔｇと経路１２の間に直列に接続されたキャパシタＣ１２とインダクタＬ１４を備え、インダクタＬ１１と並列回路１０の間に位置する直列回路２０とを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１端子と、
第２端子と、
グランド端子と、
一端が前記第１端子に接続され、他端が前記第１端子と前記第２端子を接続する経路に接続された第１インダクタと、
前記経路上に直列接続された第１キャパシタおよび第２インダクタと、前記第１キャパシタおよび前記第２インダクタに並列接続された第３インダクタと、を備え、前記第１インダクタと前記第２端子の間に位置する第１回路と、
前記グランド端子と前記経路の間に直列接続された第２キャパシタと第４インダクタを備え、前記第１インダクタと前記第１回路の間に位置する第２回路と、を備えるフィルタ。

【請求項2】

前記フィルタは通過帯域を有するローパスフィルタであり、
前記第１回路および前記第２回路は、前記通過帯域より高い周波数に減衰極を形成する、請求項１に記載のフィルタ。

【請求項3】

前記第１回路は、前記通過帯域より高い周波数に第１減衰極の第１極小を形成し、
前記第２回路は、前記第１極小と前記通過帯域との間の周波数に第２減衰極の第２極小を形成する、請求項２に記載のフィルタ。

【請求項4】

前記第２インダクタは、前記第１インダクタ、前記第３インダクタ、および前記第４インダクタよりインダクタンスが小さい、請求項１または２に記載のフィルタ。

【請求項5】

前記第２キャパシタと前記第４インダクタの間に素子は接続されていない、請求項１または２に記載のフィルタ。

【請求項6】

前記第１キャパシタと前記第２インダクタの間に素子は接続されていない、請求項１または２に記載のフィルタ。

【請求項7】

複数の誘電体層が積層された積層体を備え、
前記第１インダクタ、前記第２インダクタ、前記第３インダクタ、前記第４インダクタ、前記第１キャパシタ、および前記第２キャパシタは、前記積層体内に形成される、請求項１または２に記載のフィルタ。

【請求項8】

前記第２インダクタを形成する線路を流れる電流の向きと前記第４インダクタを形成する線路を流れる電流の向きとは逆向きである、請求項７に記載のフィルタ。

【請求項9】

前記第１キャパシタを形成する１つの電極と前記第２インダクタを形成する線路は、前記複数の誘電体層のうちの１つの誘電体層の同じ面に設けられている、請求項７に記載のフィルタ。

【請求項10】

前記グランド端子と前記経路の間に直列に接続される第３キャパシタと第５インダクタを備え、前記第１回路と前記第２端子の間に位置する第３回路を備え、
前記第３回路は、前記第１極小より高い周波数に第３減衰極の第３極小を形成する、請求項３に記載のフィルタ。

【請求項11】

請求項１または２に記載のフィルタを備えるマルチプレクサ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、フィルタおよびマルチプレクサに関する。

【背景技術】

【0002】

入力端子と出力端子との間にインダクタとＬＣ並列回路が直列接続され、インダクタとＬＣ並列回路の間のノードとグランド端子との間にＬＣ直列回路が接続されたローパスフィルタが知られている（例えば特許文献１）。また、入力端子と出力端子との間にＬＣ並列回路が接続され、ＬＣ並列回路の両側それぞれに位置するノードとグランド端子との間にキャパシタが接続されたローパスフィルタが知られている（例えば特許文献２）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平３－１５４４１９号公報

【特許文献2】特開２０１０－１４１８５９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

通過帯域から離れた周波数帯での減衰特性の改善が求められている。

【0005】

本発明は、上記課題に鑑みなされたものであり、通過帯域から離れた周波数帯での減衰特性を改善することを目的とする。

【課題を解決するための手段】

【0006】

本発明は、第１端子と、第２端子と、グランド端子と、一端が前記第１端子に接続され、他端が前記第１端子と前記第２端子を接続する経路に接続された第１インダクタと、前記経路上に直列接続された第１キャパシタおよび第２インダクタと、前記第１キャパシタおよび前記第２インダクタに並列接続された第３インダクタと、を備え、前記第１インダクタと前記第２端子の間に位置する第１回路と、前記グランド端子と前記経路の間に直列接続された第２キャパシタと第４インダクタを備え、前記第１インダクタと前記第１回路の間に位置する第２回路と、を備えるフィルタである。

【0007】

上記構成において、前記フィルタは通過帯域を有するローパスフィルタであり、前記第１回路および前記第２回路は、前記通過帯域より高い周波数に減衰極を形成する構成とすることができる。

【0008】

上記構成において、前記第１回路は、前記通過帯域より高い周波数に第１減衰極の第１極小を形成し、前記第２回路は、前記第１極小と前記通過帯域との間の周波数に第２減衰極の第２極小を形成する構成とすることができる。

【0009】

上記構成において、前記第２インダクタは、前記第１インダクタ、前記第３インダクタ、および前記第４インダクタよりインダクタンスが小さい構成とすることができる。

【0010】

上記構成において、前記第２キャパシタと前記第４インダクタの間に素子は接続されていない構成とすることができる。

【0011】

上記構成において、前記第１キャパシタと前記第２インダクタの間に素子は接続されていない構成とすることができる。

【0012】

上記構成において、複数の誘電体層が積層された積層体を備え、前記第１インダクタ、前記第２インダクタ、前記第３インダクタ、前記第４インダクタ、前記第１キャパシタ、および前記第２キャパシタは、前記積層体内に形成される構成とすることができる。

【0013】

上記構成において、前記第２インダクタを形成する線路を流れる電流の向きと前記第４インダクタを形成する線路を流れる電流の向きとは逆向きである構成とすることができる。

【0014】

上記構成において、前記第１キャパシタを形成する１つの電極と前記第２インダクタを形成する線路は、前記複数の誘電体層のうちの１つの誘電体層の同じ面に設けられている構成とすることができる。

【0015】

上記構成において、前記グランド端子と前記経路の間に直列接続された第３キャパシタと第５インダクタを備え、前記第１回路と前記第２端子の間に位置する第３回路を備え、前記第３回路は、前記第１極小より高い周波数に第３減衰極の第３極小を形成する構成とすることができる。

【0016】

本発明は、上記に記載のフィルタを備えるマルチプレクサである。

【発明の効果】

【0017】

本発明によれば、通過帯域から離れた周波数帯での減衰特性を改善することができる。

【図面の簡単な説明】

【0018】

【図1】図１は、実施例１に係るフィルタの回路図である。

【図2】図２（ａ）は、実施例１の変形例１に係るフィルタの回路図、図２（ｂ）は、実施例１の変形例２に係るフィルタの回路図である。

【図3】図３（ａ）は、比較例１に係るフィルタの回路図、図３（ｂ）は、比較例２に係るフィルタの回路図である。

【図4】図４（ａ）は、実施例１、比較例１、および比較例２に係るフィルタの通過特性のシミュレーション結果を示す図、図４（ｂ）は、図４（ａ）の一部を拡大した図である。

【図5】図５（ａ）は、実施例１に係るフィルタの条件Ａにおける通過特性、図５（ｂ）は、条件Ｂにおける通過特性のシミュレーション結果を示す図である。

【図6】図６は、実施例２に係るダイプレクサの回路図である。

【図7】図７は、実施例２における積層体が基板に搭載された断面図である。

【図8】図８（ａ）から図８（ｆ）は、実施例２における誘電体層の平面図（その１）である。

【図9】図９（ａ）から図９（ｆ）は、実施例２における誘電体層の平面図（その２）である。

【図10】図１０は、シミュレーションを行ったダイプレクサの回路図である。

【図11】図１１（ａ）および図１１（ｂ）は、インダクタを流れる電流の向きと通過特性との関係を調べたシミュレーション結果を示す図である。

【図12】図１２は、実施例１、比較例１、または比較例２のフィルタを用いたダイプレクサの通過特性のシミュレーション結果である。

【図13】図１３は、実施例３における誘電体層の平面図である。

【図14】図１４（ａ）および図１４（ｂ）は、インダクタを形成する線路とキャパシタを形成する電極が別々の誘電体層または１つの誘電体層に設けられている場合のダイプレクサの通過特性のシミュレーション結果である。

【発明を実施するための形態】

【0019】

以下、図面を参照し、本発明の実施例について説明する。

【実施例0020】

図１は、実施例１に係るフィルタの回路図である。実施例１に係るフィルタ１００はローパスフィルタである。図１に示すように、実施例１に係るフィルタ１００は、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間の経路１２にインダクタＬ１１と並列回路１０が直列接続されている。経路１２上のインダクタＬ１１と並列回路１０との間のノードＮ１１において直列回路２０が経路１２にシャント接続されている。経路１２上の並列回路１０と出力端子Ｔｏｕｔとの間のノードＮ１４において直列回路２２が経路１２にシャント接続されている。

【0021】

インダクタＬ１１は、一端が入力端子Ｔｉｎに接続され、他端がノードＮ１１に接続されている。

【0022】

並列回路１０は、経路１２上のノードＮ１２とノードＮ１３との間に直列接続されたキャパシタＣ１１およびインダクタＬ１２と、ノードＮ１２とノードＮ１３との間にキャパシタＣ１１およびインダクタＬ１２に並列接続されたインダクタＬ１３と、を備える。ノードＮ１２は、ノードＮ１１とキャパシタＣ１１との間に位置している。ノードＮ１３は、インダクタＬ１２とノードＮ１４との間に位置している。ノードＮ１２はキャパシタＣ１１とインダクタＬ１３が接続されるノードであり、ノードＮ１３はインダクタＬ１２とインダクタＬ１３が接続されるノードである。キャパシタＣ１１とインダクタＬ１２の間には素子が接続されていない。

【0023】

直列回路２０は、ノードＮ１１とグランド端子Ｔｇとの間に直列接続されたキャパシタＣ１２およびインダクタＬ１４を備える。キャパシタＣ１２とインダクタＬ１４は経路１２にシャント接続されている。キャパシタＣ１２とインダクタＬ１４の間には素子が接続されていない。

【0024】

直列回路２２は、ノードＮ１４とグランド端子Ｔｇとの間に直列接続されたキャパシタＣ１３およびインダクタＬ１５を備える。キャパシタＣ１３とインダクタＬ１５は経路１２にシャント接続されている。キャパシタＣ１３とインダクタＬ１５の間には素子が接続されていない。

【0025】

フィルタ１００は、入力端子Ｔｉｎに入力する高周波信号のうち通過帯域の信号を出力端子Ｔｏｕｔに通過させ、他の帯域の信号を抑圧する。

【0026】

［変形例］
図２（ａ）は、実施例１の変形例１に係るフィルタの回路図である。図２（ａ）に示すように、実施例１の変形例１に係るフィルタ１００ａでは、直列回路２２が接続されていない。その他の構成は実施例１と同じであるため説明を省略する。

【0027】

図２（ｂ）は、実施例１の変形例２に係るフィルタの回路図である。図２（ｂ）に示すように、実施例１の変形例２に係るフィルタ１００ｂでは、経路１２上のノードＮ１４と出力端子Ｔｏｕｔとの間のノードＮ１５と、グランド端子Ｔｇと、の間にキャパシタＣ１４が接続されている。キャパシタＣ１４は経路１２にシャント接続されている。その他の構成は実施例１と同じであるため説明を省略する。

【0028】

［比較例］
図３（ａ）は、比較例１に係るフィルタの回路図である。図３（ａ）に示すように、比較例１に係るフィルタ５００では、並列回路１０の代わりに並列回路１１０が接続されている。並列回路１１０は、並列回路１０と比べて、キャパシタＣ１１にインダクタＬ１２が直列接続されていない点で異なる。すなわち、並列回路１１０は、キャパシタＣ１１と、キャパシタＣ１１に並列接続されたインダクタＬ１３と、を備える。その他の構成は実施例１と同じであるため説明を省略する。

【0029】

図３（ｂ）は、比較例２に係るフィルタの回路図である。図３（ｂ）に示すように、比較例２に係るフィルタ５００ａでは、並列回路１０の代わりに並列回路１１０が接続されている。また、経路１２上のノードＮ１４と出力端子Ｔｏｕｔとの間にインダクタＬ１６が接続されている。インダクタＬ１６の一端はノードＮ１４に接続され、他端は出力端子Ｔｏｕｔに接続されている。その他の構成は実施例１と同じであるため説明を省略する。

【0030】

［シミュレーション］
実施例１、比較例１、および比較例２に係るフィルタの通過特性を回路シミュレーションした。実施例１に係るフィルタ１００のシミュレーション条件は以下である。なお、Ｑ値は減衰極の周波数におけるＱ値である（以下においても同じ）。
キャパシタＣ１１：０．８ｐＦ
キャパシタＣ１２：０．３ｐＦ
キャパシタＣ１３：０．５ｐＦ
インダクタＬ１１：３．０ｎＨ
インダクタＬ１２：０．５ｎＨ
インダクタＬ１３：２．０ｎＨ
インダクタＬ１４：１５．０ｎＨ
インダクタＬ１５：５．０ｎＨ
インダクタＬ１１～Ｌ１５のＱ値：５０

【0031】

比較例１に係るフィルタ５００のシミュレーション条件は以下である。
キャパシタＣ１１：０．８ｐＦ
キャパシタＣ１２：０．３ｐＦ
キャパシタＣ１３：０．５ｐＦ
インダクタＬ１１：３．０ｎＨ
インダクタＬ１３：２．０ｎＨ
インダクタＬ１４：１５．０ｎＨ
インダクタＬ１５：５．０ｎＨ
インダクタＬ１１、Ｌ１３～Ｌ１５のＱ値：５０

【0032】

比較例２に係るフィルタ５００ａのシミュレーション条件は以下である。
キャパシタＣ１１：０．８５ｐＦ
キャパシタＣ１２：０．３０ｐＦ
キャパシタＣ１３：０．５１ｐＦ
インダクタＬ１１：３．０ｎＨ
インダクタＬ１３：１．９ｎＨ
インダクタＬ１４：１５．０ｎＨ
インダクタＬ１５：５．０ｎＨ
インダクタＬ１６：０．５ｎＨ
インダクタＬ１１、Ｌ１３～Ｌ１６のＱ値：５０

【0033】

図４（ａ）は、実施例１、比較例１、および比較例２に係るフィルタの通過特性のシミュレーション結果を示す図、図４（ｂ）は、図４（ａ）の一部を拡大した図である。図４（ａ）および図４（ｂ）に示すように、実施例１、比較例１、および比較例２に係るフィルタはローパスフィルタであるため、約２．２ＧＨｚ以下が通過帯域Ｐａｓｓである。実施例１、比較例１、および比較例２において、キャパシタＣ１２とインダクタＬ１４による直列回路２０が経路１２にシャント接続されていることで、通過帯域Ｐａｓｓより高い周波数に極小を有する減衰極Ａ２が形成されている。減衰極Ａ２によって通過帯域Ｐａｓｓと減衰域との間の減衰量の急峻性が向上する。

【0034】

実施例１では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にキャパシタＣ１１とインダクタＬ１２、Ｌ１３による並列回路１０が接続されている。比較例１および比較例２では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にキャパシタＣ１１とインダクタＬ１３による並列回路１１０が接続されている。これにより、減衰極Ａ２における極小より高い周波数に極小を有する減衰極Ａ１が形成されている。また、実施例１、比較例１、および比較例２において、キャパシタＣ１３とインダクタＬ１５による直列回路２２が経路１２にシャント接続されている。これにより、減衰極Ａ１における極小より高い周波数に極小を有する減衰極Ａ３が形成されている。減衰極Ａ１と減衰極Ａ３が形成されることで、減衰域の帯域幅が広くなる。

【0035】

周波数が約５ＧＨｚ以上の高周波数帯において、比較例２は比較例１に比べて減衰特性が改善し、実施例１は比較例２に比べて減衰特性が改善している。このシミュレーション結果から、実施例１のように、キャパシタＣ１１にインダクタＬ１２が直列接続され、かつ、キャパシタＣ１１およびインダクタＬ１２にインダクタＬ１３が並列接続された並列回路１０を用いることで、高周波数帯域における減衰特性を改善できることが分かる。

【0036】

以上のように、実施例１およびその変形例によれば、入力端子Ｔｉｎ（第１端子）と出力端子Ｔｏｕｔ（第２端子）との間の経路１２にインダクタＬ１１（第１インダクタ）と並列回路１０（第１回路）が直列接続され、経路１２に直列回路２０（第２回路）がシャント接続されている。インダクタＬ１１は、一端が入力端子Ｔｉｎに接続され、他端が経路１２に接続されている。並列回路１０は、経路１２上に直列接続されたキャパシタＣ１１（第１キャパシタ）およびインダクタＬ１２（第２インダクタ）と、キャパシタＣ１１およびインダクタＬ１２に並列接続されたインダクタＬ１３（第３インダクタ）と、を備え、インダクタＬ１１と出力端子Ｔｏｕｔの間に位置する。直列回路２０は、グランド端子Ｔｇと経路１２の間に直列接続されたキャパシタＣ１２（第２キャパシタ）とインダクタＬ１４（第４インダクタ）を備え、インダクタＬ１１と並列回路１０の間に位置する。これにより、図４（ａ）および図４（ｂ）のように、高周波帯域における減衰特性を改善することができる。

【0037】

また、実施例１およびその変形例では、インダクタＬ１１は、入力端子Ｔｉｎに接続された初段のインダクタである。この場合、インダクタＬ１１は、インピーダンス整合の役割も担うことから、インダクタンスがある程度決まってしまう。このため、インダクタＬ１１のインダクタンスを変えることで減衰特性を改善することは難しい。したがって、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間の経路１２に接続する並列回路に並列回路１０を用いることが好ましい。

【0038】

また、実施例１およびその変形例では、図４（ａ）のように、並列回路１０および直列回路２０は通過帯域Ｐａｓｓより高い周波数に減衰極を形成する。例えば、並列回路１０は通過帯域Ｐａｓｓより高い周波数に減衰極Ａ１（第１減衰極）の極小（第１極小）を形成する。直列回路２０は減衰極Ａ１の極小と通過帯域Ｐａｓｓとの間の周波数に減衰極Ａ２（第２減衰極）の極小（第２極小）を形成する。これにより、通過帯域Ｐａｓｓと減衰域との間の減衰量の急峻性を向上できるとともに、減衰域の帯域幅を広げることができる。

【0039】

ここで、直列回路２０によって通過帯域Ｐａｓｓに近い周波数に極小を有する減衰極Ａ２を形成する理由について説明する。直列回路２０によって減衰極Ａ２を形成する場合、インダクタＬ１４のインダクタンスは大きくなる。このため、インダクタＬ１４のインダクタンスがばらついた場合でも、通過帯域Ｐａｓｓと減衰域との間の減衰量の急峻性への影響は小さくて済む。一方、並列回路１０によって減衰極Ａ２を形成する場合では、インダクタＬ１３のインダクタンスは小さくなる。このため、インダクタＬ１３のインダクタンスがばらついた場合では、通過帯域Ｐａｓｓと減衰域との間の減衰量の急峻性に及ぼす影響が大きくなる。このことについてのシミュレーションを以下に示す。

【0040】

［シミュレーション］
実施例１に係るフィルタの通過特性を以下の条件Ａ、Ｂにおいて回路シミュレーションした。条件Ａは、直列回路２０によって減衰極Ａ２を形成する場合である。条件Ｂは、並列回路１０によって減衰極Ａ２を形成する場合である。

【0041】

条件Ａ
キャパシタＣ１１：０．８ｐＦ
キャパシタＣ１２：０．３ｐＦ
キャパシタＣ１３：無し
インダクタＬ１１：３．０ｎＨ
インダクタＬ１２：０．５ｎＨ
インダクタＬ１３：２．０ｎＨ
インダクタＬ１４：１５．０ｎＨ、１４．９５ｎＨ、１５．０５ｎＨの３水準
インダクタＬ１５：無し
インダクタＬ１１～Ｌ１５のＱ値：５０

【0042】

条件Ｂ
キャパシタＣ１１：４．５ｐＦ
キャパシタＣ１２：１．２ｐＦ
キャパシタＣ１３：無し
インダクタＬ１１：６．０ｎＨ
インダクタＬ１２：無し
インダクタＬ１３：１．０ｎＨ、０．９５ｎＨ、１．０５ｎＨの３水準
インダクタＬ１４：１．０ｎＨ
インダクタＬ１５：無し
インダクタＬ１１～Ｌ１５のＱ値：５０

【0043】

図５（ａ）は、実施例１に係るフィルタの条件Ａにおける通過特性、図５（ｂ）は、条件Ｂにおける通過特性のシミュレーション結果を示す図である。図５（ａ）では、インダクタＬ１４のインダクタンスが１５．０ｎＨの場合を実線で示し、１４．９５ｎＨの場合を点線で示し、１５．０５ｎＨを破線で示している。なお、実線、点線、および破線はほぼ重なっている。図５（ｂ）では、インダクタＬ１３のインダクタンスが１．０ｎＨの場合を実線で示し、０．９５ｎＨの場合を点線で示し、１．０５ｎＨを破線で示している。

【0044】

図５（ａ）に示すように、直列回路２０によって減衰極Ａ２を形成する場合では、インダクタＬ１４のインダクタンスがばらついた場合でも、通過帯域Ｐａｓｓと減衰域との間の減衰量の急峻性に及ぼす影響は小さかった。

【0045】

図５（ｂ）に示すように、並列回路１０によって減衰極Ａ２を形成する場合では、インダクタＬ１３のインダクタンスがばらついた場合、通過帯域Ｐａｓｓと減衰域との間の減衰量の急峻性が変化した。

【0046】

インダクタを例えば誘電体層に形成した導電体パターンによって形成する場合、製造誤差等からインダクタンスにばらつきが生じる。したがって、通過帯域Ｐａｓｓと減衰域との間の減衰量の急峻性を安定にする観点から、直列回路２０によって減衰極Ａ２を形成する場合が好ましい。

【0047】

また、実施例１およびその変形例では、図４（ａ）および図４（ｂ）のシミュレーション条件のように、インダクタＬ１２は、インダクタＬ１１、インダクタ１３、およびインダクタＬ１４よりインダクタンスが小さい。このような場合に、図４（ａ）および図４（ｂ）のように、高周波帯域における減衰特性が改善する。減衰特性の改善の観点から、インダクタＬ１２のインダクタンスは、インダクタＬ１１、インダクタ１３、およびインダクタＬ１４のうち最も小さいインダクタのインダクタンスの１／２以下が好ましく、１／３以下がより好ましく、１／４以下が更に好ましい。直列回路２０によって減衰極Ａ２を形成する場合ではインダクタＬ１４のインダクタンスは大きくなることから、インダクタＬ１２のインダクタンスは、インダクタＬ１４のインダクタンスの１／１０以下が好ましく、１／２０以下がより好ましく、１／３０以下が更に好ましい。

【0048】

また、実施例１および実施例１の変形例２では、図１および図２（ｂ）のように、経路１２上においてノードＮ１３と出力端子Ｔｏｕｔとの間に位置するノードＮ１４と、グランド端子Ｔｇと、の間に直列回路２２が経路１２にシャント接続されている。直列回路２２は、ノードＮ１４とグランド端子Ｔｇとの間に直列接続されたキャパシタＣ１３およびインダクタＬ１５を備える。図４（ａ）のように、直列回路２２は、減衰極Ａ１（第１減衰極）の極小（第１極小）より高い周波数に減衰極Ａ３（第３減衰極）の極小（第３極小）を形成する。これにより、減衰域の帯域幅を広げることができる。

【0049】

また、実施例１の変形例２では、図２（ｂ）のように、経路１２上においてノードＮ１４と出力端子Ｔｏｕｔとの間に位置するノードＮ１５と、グランド端子Ｔｇと、の間にキャパシタＣ１４が経路１２にシャント接続されている。キャパシタＣ１４は、例えば出力端子Ｔｏｕｔに接続した最終段のキャパシタでもよい。これにより、高周波帯域における減衰特性をより改善することができる。

【実施例0050】

図６は、実施例２に係るダイプレクサの回路図である。図６に示すように、実施例２に係るダイプレクサ３００は、実施例１の変形例１に係るフィルタ１００ａと、フィルタ２００と、を備える。フィルタ１００ａは、共通端子Ａｎｔと端子ＬＢとの間に接続されたローパスフィルタである。フィルタ２００は、共通端子Ａｎｔと端子ＨＢとの間に接続されたハイパスフィルタである。フィルタ１００ａは、ローバンドの高周波信号を通過させ、他の周波数の信号を抑圧する。フィルタ２００は、ローバンドより高い周波数のハイバンドの高周波信号を通過させ、他の周波数の信号を抑圧する。

【0051】

フィルタ１００ａの構成は図２（ａ）と同じであるため説明を省略する。

【0052】

フィルタ２００は、共通端子Ａｎｔと端子ＨＢとの間の経路１４にキャパシタＣ２１、キャパシタＣ２２、およびキャパシタＣ２３が直列接続されている。経路１４上のキャパシタＣ２１とキャパシタＣ２２の間のノードＮ２１と、グランド端子Ｔｇと、の間にキャパシタＣ２４およびインダクタＬ２１が直列接続されている。キャパシタＣ２４とインダクタＬ２１は経路１４にシャント接続されている。経路１４上のキャパシタＣ２２とキャパシタＣ２３の間のノードＮ２２と、グランド端子Ｔｇと、の間にキャパシタＣ２５およびインダクタＬ２２が直列接続されている。キャパシタＣ２５とインダクタＬ２２は経路１４にシャント接続されている。

【0053】

図７は、実施例２における積層体が基板に搭載された断面図である。図７に示すように、基板４０上に積層体３０が搭載されている。積層体３０は、複数の誘電体層３１ａ～３１ｌにより形成されている。積層体３０は、フィルタ１００ａを構成するインダクタＬ１１～Ｌ１４およびキャパシタＣ１１、Ｃ１２と、フィルタ２００を構成するインダクタＬ２１、Ｌ２２およびキャパシタＣ２１～Ｃ２５と、を備えている。積層体３０の下面に端子３４が設けられている。基板４０上に端子４２が設けられている。端子３４と端子４２とは接合材４４により接合されている。基板４０は、例えば回路基板である。積層体３０を基板４０に実装するときには、接合材４４として例えばはんだを用いる。

【0054】

図８（ａ）から図９（ｆ）は、実施例２における誘電体層の平面図である。図８（ａ）から図９（ｅ）は、それぞれ誘電体層３１ｂ～３１ｌを上方から見た平面図である。図９（ｆ）は、誘電体層３１ｌを透過して端子３４を見た平面図である。誘電体層３１ａについては図示を省略している。

【0055】

図８（ａ）から図９（ｅ）に示すように、誘電体層３１ｂ～３１ｌ上に導電体パターン３２ｂ～３２ｌがそれぞれ設けられ、誘電体層３１ｂ～３１ｌを貫通するビア配線３３ｂ～３３ｌがそれぞれ設けられている。

【0056】

まず、積層体３０内に形成されるインダクタＬ１１～Ｌ１４およびキャパシタＣ１１、Ｃ１２について説明する。インダクタＬ１１～Ｌ１４およびキャパシタＣ１１、Ｃ１２は、図６のように、ローパスフィルタであるフィルタ１００ａを構成する。

【0057】

誘電体層３１ｂ上に設けられた導電体パターン３２ｂは線路Ｌ１１ａを形成する。誘電体層３１ｃ上に設けられた導電体パターン３２ｃは線路Ｌ１１ｂを形成する。線路Ｌ１１ａと線路Ｌ１１ｂはビア配線３３ｂにより電気的に接続されてインダクタＬ１１を形成する。

【0058】

誘電体層３１ｂ上に設けられた導電体パターン３２ｂは線路Ｌ１４ａを形成する。誘電体層３１ｃ上に設けられた導電体パターン３２ｃは線路Ｌ１４ｂを形成する。誘電体層３１ｄ上に設けられた導電体パターン３２ｄは線路Ｌ１４ｃを形成する。誘電体層３１ｅ上に設けられた導電体パターン３２ｅは線路Ｌ１４ｄを形成する。線路Ｌ１４ａ～Ｌ１４ｄがビア配線３３ｂ～３３ｄにより電気的に接続されてインダクタＬ１４を形成する。

【0059】

誘電体層３１ｂ上に設けられた導電体パターン３２ｂは線路Ｌ１３ａを形成する。誘電体層３１ｃ上に設けられた導電体パターン３２ｃは線路Ｌ１３ｂを形成する。線路Ｌ１３ａと線路Ｌ１３ｂはビア配線３３ｂにより電気的に接続されてインダクタＬ１３を形成する。

【0060】

誘電体層３１ｋ上に設けられた導電体パターン３２ｋは線路Ｌ１２ａを形成する。この線路Ｌ１２ａはインダクタＬ１２を形成する。

【0061】

誘電体層３１ｈ上に設けられた導電体パターン３２ｈはキャパシタＣ１１の一方の電極Ｃ１１ａを形成し、誘電体層３１ｉ上に設けられた導電体パターン３２ｉはキャパシタＣ１１の他方の電極Ｃ１１ｂを形成する。

【0062】

誘電体層３１ｈ上に設けられた導電体パターン３２ｈはキャパシタＣ１２の一方の電極Ｃ１２ａを形成し、誘電体層３１ｆ上に設けられた導電体パターン３２ｆはキャパシタＣ１２の他方の電極Ｃ１２ｂを形成する。

【0063】

次に、積層体３０内に形成されるキャパシタＣ２１～Ｃ２５およびインダクタＬ２１、Ｌ２２について説明する。キャパシタＣ２１～Ｃ２５およびインダクタＬ２１、Ｌ２２は、図６のように、ハイパスフィルタであるフィルタ２００を構成する。

【0064】

誘電体層３１ｉ上に設けられた導電体パターン３２ｉはキャパシタＣ２１の一方の電極Ｃ２１ａを形成し、誘電体層３１ｈ上に設けられた導電体パターン３２ｈはキャパシタＣ２１の他方の電極Ｃ２１ｂを形成する。

【0065】

誘電体層３１ｈ上に設けられた導電体パターン３２ｈはキャパシタＣ２２の一方の電極Ｃ２２ｂを形成し、誘電体層３１ｉ上に設けられた導電体パターン３２ｉはキャパシタＣ２２の他方の電極Ｃ２２ａを形成する。

【0066】

誘電体層３１ｈ上に設けられた導電体パターン３２ｈはキャパシタＣ２４の一方の電極Ｃ２４ｂを形成し、誘電体層３１ｆ上に設けられた導電体パターン３２ｆはキャパシタＣ２４の他方の電極Ｃ２４ａを形成する。

【0067】

誘電体層３１ｉ上に設けられた導電体パターン３２ｉはキャパシタＣ２５の一方の電極Ｃ２５ａを形成し、誘電体層３１ｇ上に設けられた導電体パターン３２ｇはキャパシタＣ２５の他方の電極Ｃ２５ｂを形成する。

【0068】

誘電体層３１ｉ上に設けられた導電体パターン３２ｉはキャパシタＣ２３の一方の電極Ｃ２３ａを形成し、誘電体層３１ｊ上に設けられた導電体パターン３２ｊはキャパシタＣ２３の他方の電極Ｃ２３ｂを形成する。

【0069】

誘電体層３１ｂ上に設けられた導電体パターン３２ｂは線路Ｌ２１ａを形成する。誘電体層３１ｃ上に設けられた導電体パターン３２ｃは線路Ｌ２１ｂを形成する。誘電体層３１ｄ上に設けられた導電体パターン３２ｄは線路Ｌ２１ｃを形成する。線路Ｌ２１ａ～Ｌ２１ｃがビア配線３３ｂ、３３ｃにより電気的に接続されてインダクタＬ２１を形成する。

【0070】

誘電体層３１ｂ上に設けられた導電体パターン３２ｂは線路Ｌ２２ａを形成する。誘電体層３１ｃ上に設けられた導電体パターン３２ｃは線路Ｌ２２ｂを形成する。線路Ｌ２２ａと線路Ｌ２２ｂがビア配線３３ｂにより電気的に接続されてインダクタＬ２２を形成する。

【0071】

図９（ｆ）のように、誘電体層３１ｌの下面に設けられた端子３４は、共通端子Ａｎｔと、端子ＬＢと、端子ＨＢと、グランド端子Ｔｇと、を形成する。なお、複数のグランド端子Ｔｇが設けられている場合を例に示しているが、互いに接続されて１つのグランド端子Ｔｇが設けられている場合でもよい。

【0072】

誘電体層３１ａ～３１ｌは、例えばセラミックス材料からなり、主成分として例えばＳｉ、Ｃａ、およびＭｇの酸化物（例えばディオプサイド結晶であるＣａＭｇＳｉ_２Ｏ_６）を含む。誘電体層３１ａ～３１ｌの主成分は、Ｓｉ、Ｃａ、および／またはＭｇ以外の酸化物でもよい。さらに、誘電体層３１ａ～３１ｌは、絶縁体材料としてＴｉ、Ｚｒ、およびＡｌの少なくとも１つの酸化物を含んでもよい。誘電体層３１ａ～３１ｌは、ガラスエポキシ樹脂等の樹脂、またはＬＴＣＣ（Low Temperature Co-fired Ceramics）もしくはＨＴＣＣ（High Temperature Co-fired Ceramics）等のセラミックスでもよい。導電体パターン３２ｂ～３２ｌ、ビア配線３３ｂ～３３ｌ、および端子３４の上部は、例えばＡｇ、Ｐｄ、Ｐｔ、Ｃｕ、Ｎｉ、Ａｕ、Ａｕ－Ｐｄ合金、またはＡｇ－Ｐｄ合金を主成分とする非磁性金属層である。端子３４の上部は、上記金属材料に加えてＴｉＯ_２、ＺｒＯ_２、またはＡｌ_２Ｏ_３等の非伝導性材料を含んでもよい。端子３４の下部は、例えばＮｉ膜およびＳｎ膜である。

【0073】

実施例２において、例えば共通端子Ａｎｔから端子ＬＢに高周波信号が通過する場合、図８（ａ）から図９（ｆ）のように、インダクタＬ１２を形成する線路Ｌ１２ａには電流が時計回りに流れる。インダクタＬ１３を形成する線路Ｌ１３ａ、１３ｂには電流が反時計回りに流れる。インダクタＬ１４を形成する線路Ｌ１４ａ～１４ｄには電流が反時計回りに流れる。ここで、線路Ｌ１２ａ（インダクタＬ１２）、線路Ｌ１３ａ、１３ｂ（インダクタＬ１３）、および線路Ｌ１４ａ～１４ｄ（インダクタＬ１４）を流れる電流の向きと通過特性との関係について説明する。

【0074】

［シミュレーション］
図１０は、シミュレーションを行ったダイプレクサの回路図である。図１０に示すように、シミュレーションを行ったダイプレクサは、共通端子Ａｎｔと端子ＬＢの間にフィルタ１００が接続され、共通端子Ａｎｔと端子ＨＢの間にフィルタ２００が接続されている。フィルタ１００は図１で説明し、フィルタ２００は図６で説明しているため、ここでの説明は省略する。また、以下では、インダクタＬ１２を形成する線路Ｌ１２ａを流れる電流の向きを、単にインダクタＬ１２での電流の向きとする。同様に、インダクタＬ１３を形成する線路１３ａ、１３ｂを流れる電流の向きを、インダクタＬ１３での電流の向きとする。インダクタＬ１４を形成する線路Ｌ１４ａ～１４ｄを流れる電流の向きを、インダクタＬ１４での電流の向きとする。

【0075】

図１０に示す回路構成をしたダイプレクサの通過特性を電磁界シミュレーションした。フィルタ１００を構成するキャパシタＣ１１～Ｃ１３のキャパシタンスの概略値およびインダクタＬ１１～Ｌ１６のインダクタンスの概略値は以下である。
キャパシタＣ１１：０．９７ｐＦ
キャパシタＣ１２：０．３０ｐＦ
キャパシタＣ１３：０．３０ｐＦ
インダクタＬ１１：３．７ｎＨ
インダクタＬ１２：０．３ｎＨ
インダクタＬ１３：２．５５ｎＨ
インダクタＬ１４：１５．０ｎＨ
インダクタＬ１５：１２．０ｎＨ
インダクタＬ１１～Ｌ１５のＱ値：５０

【0076】

フィルタ２００を構成するキャパシタＣ２１～Ｃ２５のキャパシタンスの概略値およびインダクタＬ２１、Ｌ２２のインダクタンスの概略値は以下である。
キャパシタＣ２１：１．３ｐＦ
キャパシタＣ２２：１．２ｐＦ
キャパシタＣ２３：１．４ｐＦ
キャパシタＣ２４：０．３ｐＦ
キャパシタＣ２５：２．０ｐＦ
インダクタＬ２１：１８．０ｎＨ
インダクタＬ２２：６．０ｎＨ
インダクタＬ２１、Ｌ２２のＱ値：５０

【0077】

図１１（ａ）および図１１（ｂ）は、インダクタを流れる電流の向きと通過特性との関係を調べたシミュレーション結果を示す図である。図１１（ａ）は、インダクタＬ１３での電流の向きとインダクタＬ１４での電流の向きとが同じである場合のシミュレーション結果、図１１（ｂ）は、逆である場合のシミュレーション結果である。図１１（ａ）および図１１（ｂ）において、インダクタＬ１２での電流の向きとインダクタＬ１４での電流の向きとが逆である場合を実線で示し、同じである場合を点線で示している。

【0078】

図１１（ａ）および図１１（ｂ）に示すように、インダクタＬ１３での電流の向きとインダクタＬ１４での電流の向きが同じ場合でも逆の場合でも、インダクタＬ１２での電流の向きとインダクタＬ１４での電流の向きとが逆である場合は、同じである場合に比べて、フィルタ１００の高周波帯域における減衰特性が改善した。これは、インダクタＬ１２を形成する線路Ｌ１２ａを流れる電流により生じる磁界と、インダクタＬ１４を形成する線路１４ａ～１４ｄを流れる電流のより生じる磁界と、が反対向きになることで互いに打ち消し合い、インダクタンスが小さくなることが抑制されたためと考えられる。

【0079】

したがって、フィルタ１００の高周波帯域における減衰特性を改善する観点から、実施例２のように、インダクタＬ１２を形成する線路Ｌ１２ａを流れる電流の向きと、インダクタＬ１４を形成する線路Ｌ１４ａ～１４ｄを流れる電流の向きとは、逆向きである場合が好ましい。

【0080】

次に、図１０において、共通端子Ａｎｔと端子ＬＢとの間に、実施例１に係るフィルタ１００に代えて、比較例１に係るフィルタ５００（図３（ａ）参照）または比較例２に係るフィルタ５００ａ（図３（ｂ）参照）を接続した場合の通過特性の回路シミュレーション結果を示す。

【0081】

フィルタ２００のシミュレーション条件は以下である。
キャパシタＣ２１：１．３ｐＦ
キャパシタＣ２２：１．２ｐＦ
キャパシタＣ２３：１．４ｐＦ
キャパシタＣ２４：０．３ｐＦ
キャパシタＣ２５：２．０ｐＦ
インダクタＬ２１：１８．０ｎＨ
インダクタＬ２２：６．０ｎＨ
インダクタＬ２１、Ｌ２２のＱ値：５０

【0082】

共通端子Ａｎｔと端子ＬＢとの間に実施例１に係るフィルタ１００を接続した場合のフィルタ１００のシミュレーション条件、比較例１に係るフィルタ５００を接続した場合のフィルタ５００のシミュレーション条件、比較例２に係るフィルタ５００ａを接続した場合のフィルタ５００ａのシミュレーション条件は、図４（ａ）および図４（ｂ）でのシミュレーション条件と同じである。

【0083】

図１２は、実施例１、比較例１、または比較例２のフィルタを用いたダイプレクサの通過特性のシミュレーション結果である。図１２に示すように、ダイプレクサでは、ハイパスフィルタであるフィルタ２００の条件が同じ場合でも、ローパスフィルタに実施例１、比較例１、または比較例２のフィルタ１００、５００、または５００ａを用いることで、フィルタ２００の高周波帯域での減衰特性が変化した。ローパスフィルタに実施例１のフィルタ１００を用いた場合は、比較例１および比較例２のフィルタ５００、５００ａを用いた場合に比べて、ハイパスフィルタであるフィルタ２００の高周波帯域における通過特性が改善した。

【0084】

なお、実施例２では、マルチプレクサの例としてダイプレクサの場合を例に示したが、トリプレクサ、デュプレクサ、またはクワッドプレクサ等の場合でもよい。