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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025008503
(43)【公開日】2025-01-20
(54)【発明の名称】フィルタおよびマルチプレクサ
(51)【国際特許分類】
   H03H 7/075 20060101AFI20250109BHJP
   H03H 7/46 20060101ALI20250109BHJP
   H01F 27/00 20060101ALI20250109BHJP
【FI】
H03H7/075 Z
H03H7/46 Z
H01F27/00 S
【審査請求】未請求
【請求項の数】11
【出願形態】OL
(21)【出願番号】P 2023110728
(22)【出願日】2023-07-05
(71)【出願人】
【識別番号】000204284
【氏名又は名称】太陽誘電株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】竹内 普乙
【テーマコード(参考)】
5E070
5J024
【Fターム(参考)】
5E070AA05
5E070AB07
5E070CB13
5E070DB08
5J024AA01
5J024BA01
5J024BA11
5J024CA01
5J024CA02
5J024CA03
5J024DA04
5J024DA29
5J024DA34
5J024DA35
5J024EA01
5J024EA02
5J024KA03
(57)【要約】
【課題】通過帯域から離れた周波数帯での減衰特性を改善できるフィルタを提供する。
【解決手段】フィルタ100は、入力端子Tinと、出力端子Toutと、グランド端子Tgと、一端が入力端子Tinに接続され、他端が入力端子Tinと出力端子Toutを接続する経路12に接続されたインダクタL11と、経路12上に直列接続されたキャパシタC11およびインダクタL12と、キャパシタC11およびインダクタL12に並列接続されたインダクタL13と、を備え、インダクタL11と出力端子Toutの間に位置する並列回路10と、グランド端子Tgと経路12の間に直列に接続されたキャパシタC12とインダクタL14を備え、インダクタL11と並列回路10の間に位置する直列回路20とを備える。
【選択図】図1
【特許請求の範囲】
【請求項1】
第1端子と、
第2端子と、
グランド端子と、
一端が前記第1端子に接続され、他端が前記第1端子と前記第2端子を接続する経路に接続された第1インダクタと、
前記経路上に直列接続された第1キャパシタおよび第2インダクタと、前記第1キャパシタおよび前記第2インダクタに並列接続された第3インダクタと、を備え、前記第1インダクタと前記第2端子の間に位置する第1回路と、
前記グランド端子と前記経路の間に直列接続された第2キャパシタと第4インダクタを備え、前記第1インダクタと前記第1回路の間に位置する第2回路と、を備えるフィルタ。
【請求項2】
前記フィルタは通過帯域を有するローパスフィルタであり、
前記第1回路および前記第2回路は、前記通過帯域より高い周波数に減衰極を形成する、請求項1に記載のフィルタ。
【請求項3】
前記第1回路は、前記通過帯域より高い周波数に第1減衰極の第1極小を形成し、
前記第2回路は、前記第1極小と前記通過帯域との間の周波数に第2減衰極の第2極小を形成する、請求項2に記載のフィルタ。
【請求項4】
前記第2インダクタは、前記第1インダクタ、前記第3インダクタ、および前記第4インダクタよりインダクタンスが小さい、請求項1または2に記載のフィルタ。
【請求項5】
前記第2キャパシタと前記第4インダクタの間に素子は接続されていない、請求項1または2に記載のフィルタ。
【請求項6】
前記第1キャパシタと前記第2インダクタの間に素子は接続されていない、請求項1または2に記載のフィルタ。
【請求項7】
複数の誘電体層が積層された積層体を備え、
前記第1インダクタ、前記第2インダクタ、前記第3インダクタ、前記第4インダクタ、前記第1キャパシタ、および前記第2キャパシタは、前記積層体内に形成される、請求項1または2に記載のフィルタ。
【請求項8】
前記第2インダクタを形成する線路を流れる電流の向きと前記第4インダクタを形成する線路を流れる電流の向きとは逆向きである、請求項7に記載のフィルタ。
【請求項9】
前記第1キャパシタを形成する1つの電極と前記第2インダクタを形成する線路は、前記複数の誘電体層のうちの1つの誘電体層の同じ面に設けられている、請求項7に記載のフィルタ。
【請求項10】
前記グランド端子と前記経路の間に直列に接続される第3キャパシタと第5インダクタを備え、前記第1回路と前記第2端子の間に位置する第3回路を備え、
前記第3回路は、前記第1極小より高い周波数に第3減衰極の第3極小を形成する、請求項3に記載のフィルタ。
【請求項11】
請求項1または2に記載のフィルタを備えるマルチプレクサ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、フィルタおよびマルチプレクサに関する。
【背景技術】
【0002】
入力端子と出力端子との間にインダクタとLC並列回路が直列接続され、インダクタとLC並列回路の間のノードとグランド端子との間にLC直列回路が接続されたローパスフィルタが知られている(例えば特許文献1)。また、入力端子と出力端子との間にLC並列回路が接続され、LC並列回路の両側それぞれに位置するノードとグランド端子との間にキャパシタが接続されたローパスフィルタが知られている(例えば特許文献2)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平3-154419号公報
【特許文献2】特開2010-141859号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
通過帯域から離れた周波数帯での減衰特性の改善が求められている。
【0005】
本発明は、上記課題に鑑みなされたものであり、通過帯域から離れた周波数帯での減衰特性を改善することを目的とする。
【課題を解決するための手段】
【0006】
本発明は、第1端子と、第2端子と、グランド端子と、一端が前記第1端子に接続され、他端が前記第1端子と前記第2端子を接続する経路に接続された第1インダクタと、前記経路上に直列接続された第1キャパシタおよび第2インダクタと、前記第1キャパシタおよび前記第2インダクタに並列接続された第3インダクタと、を備え、前記第1インダクタと前記第2端子の間に位置する第1回路と、前記グランド端子と前記経路の間に直列接続された第2キャパシタと第4インダクタを備え、前記第1インダクタと前記第1回路の間に位置する第2回路と、を備えるフィルタである。
【0007】
上記構成において、前記フィルタは通過帯域を有するローパスフィルタであり、前記第1回路および前記第2回路は、前記通過帯域より高い周波数に減衰極を形成する構成とすることができる。
【0008】
上記構成において、前記第1回路は、前記通過帯域より高い周波数に第1減衰極の第1極小を形成し、前記第2回路は、前記第1極小と前記通過帯域との間の周波数に第2減衰極の第2極小を形成する構成とすることができる。
【0009】
上記構成において、前記第2インダクタは、前記第1インダクタ、前記第3インダクタ、および前記第4インダクタよりインダクタンスが小さい構成とすることができる。
【0010】
上記構成において、前記第2キャパシタと前記第4インダクタの間に素子は接続されていない構成とすることができる。
【0011】
上記構成において、前記第1キャパシタと前記第2インダクタの間に素子は接続されていない構成とすることができる。
【0012】
上記構成において、複数の誘電体層が積層された積層体を備え、前記第1インダクタ、前記第2インダクタ、前記第3インダクタ、前記第4インダクタ、前記第1キャパシタ、および前記第2キャパシタは、前記積層体内に形成される構成とすることができる。
【0013】
上記構成において、前記第2インダクタを形成する線路を流れる電流の向きと前記第4インダクタを形成する線路を流れる電流の向きとは逆向きである構成とすることができる。
【0014】
上記構成において、前記第1キャパシタを形成する1つの電極と前記第2インダクタを形成する線路は、前記複数の誘電体層のうちの1つの誘電体層の同じ面に設けられている構成とすることができる。
【0015】
上記構成において、前記グランド端子と前記経路の間に直列接続された第3キャパシタと第5インダクタを備え、前記第1回路と前記第2端子の間に位置する第3回路を備え、前記第3回路は、前記第1極小より高い周波数に第3減衰極の第3極小を形成する構成とすることができる。
【0016】
本発明は、上記に記載のフィルタを備えるマルチプレクサである。
【発明の効果】
【0017】
本発明によれば、通過帯域から離れた周波数帯での減衰特性を改善することができる。
【図面の簡単な説明】
【0018】
図1図1は、実施例1に係るフィルタの回路図である。
図2図2(a)は、実施例1の変形例1に係るフィルタの回路図、図2(b)は、実施例1の変形例2に係るフィルタの回路図である。
図3図3(a)は、比較例1に係るフィルタの回路図、図3(b)は、比較例2に係るフィルタの回路図である。
図4図4(a)は、実施例1、比較例1、および比較例2に係るフィルタの通過特性のシミュレーション結果を示す図、図4(b)は、図4(a)の一部を拡大した図である。
図5図5(a)は、実施例1に係るフィルタの条件Aにおける通過特性、図5(b)は、条件Bにおける通過特性のシミュレーション結果を示す図である。
図6図6は、実施例2に係るダイプレクサの回路図である。
図7図7は、実施例2における積層体が基板に搭載された断面図である。
図8図8(a)から図8(f)は、実施例2における誘電体層の平面図(その1)である。
図9図9(a)から図9(f)は、実施例2における誘電体層の平面図(その2)である。
図10図10は、シミュレーションを行ったダイプレクサの回路図である。
図11図11(a)および図11(b)は、インダクタを流れる電流の向きと通過特性との関係を調べたシミュレーション結果を示す図である。
図12図12は、実施例1、比較例1、または比較例2のフィルタを用いたダイプレクサの通過特性のシミュレーション結果である。
図13図13は、実施例3における誘電体層の平面図である。
図14図14(a)および図14(b)は、インダクタを形成する線路とキャパシタを形成する電極が別々の誘電体層または1つの誘電体層に設けられている場合のダイプレクサの通過特性のシミュレーション結果である。
【発明を実施するための形態】
【0019】
以下、図面を参照し、本発明の実施例について説明する。
【実施例0020】
図1は、実施例1に係るフィルタの回路図である。実施例1に係るフィルタ100はローパスフィルタである。図1に示すように、実施例1に係るフィルタ100は、入力端子Tinと出力端子Toutとの間の経路12にインダクタL11と並列回路10が直列接続されている。経路12上のインダクタL11と並列回路10との間のノードN11において直列回路20が経路12にシャント接続されている。経路12上の並列回路10と出力端子Toutとの間のノードN14において直列回路22が経路12にシャント接続されている。
【0021】
インダクタL11は、一端が入力端子Tinに接続され、他端がノードN11に接続されている。
【0022】
並列回路10は、経路12上のノードN12とノードN13との間に直列接続されたキャパシタC11およびインダクタL12と、ノードN12とノードN13との間にキャパシタC11およびインダクタL12に並列接続されたインダクタL13と、を備える。ノードN12は、ノードN11とキャパシタC11との間に位置している。ノードN13は、インダクタL12とノードN14との間に位置している。ノードN12はキャパシタC11とインダクタL13が接続されるノードであり、ノードN13はインダクタL12とインダクタL13が接続されるノードである。キャパシタC11とインダクタL12の間には素子が接続されていない。
【0023】
直列回路20は、ノードN11とグランド端子Tgとの間に直列接続されたキャパシタC12およびインダクタL14を備える。キャパシタC12とインダクタL14は経路12にシャント接続されている。キャパシタC12とインダクタL14の間には素子が接続されていない。
【0024】
直列回路22は、ノードN14とグランド端子Tgとの間に直列接続されたキャパシタC13およびインダクタL15を備える。キャパシタC13とインダクタL15は経路12にシャント接続されている。キャパシタC13とインダクタL15の間には素子が接続されていない。
【0025】
フィルタ100は、入力端子Tinに入力する高周波信号のうち通過帯域の信号を出力端子Toutに通過させ、他の帯域の信号を抑圧する。
【0026】
[変形例]
図2(a)は、実施例1の変形例1に係るフィルタの回路図である。図2(a)に示すように、実施例1の変形例1に係るフィルタ100aでは、直列回路22が接続されていない。その他の構成は実施例1と同じであるため説明を省略する。
【0027】
図2(b)は、実施例1の変形例2に係るフィルタの回路図である。図2(b)に示すように、実施例1の変形例2に係るフィルタ100bでは、経路12上のノードN14と出力端子Toutとの間のノードN15と、グランド端子Tgと、の間にキャパシタC14が接続されている。キャパシタC14は経路12にシャント接続されている。その他の構成は実施例1と同じであるため説明を省略する。
【0028】
[比較例]
図3(a)は、比較例1に係るフィルタの回路図である。図3(a)に示すように、比較例1に係るフィルタ500では、並列回路10の代わりに並列回路110が接続されている。並列回路110は、並列回路10と比べて、キャパシタC11にインダクタL12が直列接続されていない点で異なる。すなわち、並列回路110は、キャパシタC11と、キャパシタC11に並列接続されたインダクタL13と、を備える。その他の構成は実施例1と同じであるため説明を省略する。
【0029】
図3(b)は、比較例2に係るフィルタの回路図である。図3(b)に示すように、比較例2に係るフィルタ500aでは、並列回路10の代わりに並列回路110が接続されている。また、経路12上のノードN14と出力端子Toutとの間にインダクタL16が接続されている。インダクタL16の一端はノードN14に接続され、他端は出力端子Toutに接続されている。その他の構成は実施例1と同じであるため説明を省略する。
【0030】
[シミュレーション]
実施例1、比較例1、および比較例2に係るフィルタの通過特性を回路シミュレーションした。実施例1に係るフィルタ100のシミュレーション条件は以下である。なお、Q値は減衰極の周波数におけるQ値である(以下においても同じ)。
キャパシタC11:0.8pF
キャパシタC12:0.3pF
キャパシタC13:0.5pF
インダクタL11:3.0nH
インダクタL12:0.5nH
インダクタL13:2.0nH
インダクタL14:15.0nH
インダクタL15:5.0nH
インダクタL11~L15のQ値:50
【0031】
比較例1に係るフィルタ500のシミュレーション条件は以下である。
キャパシタC11:0.8pF
キャパシタC12:0.3pF
キャパシタC13:0.5pF
インダクタL11:3.0nH
インダクタL13:2.0nH
インダクタL14:15.0nH
インダクタL15:5.0nH
インダクタL11、L13~L15のQ値:50
【0032】
比較例2に係るフィルタ500aのシミュレーション条件は以下である。
キャパシタC11:0.85pF
キャパシタC12:0.30pF
キャパシタC13:0.51pF
インダクタL11:3.0nH
インダクタL13:1.9nH
インダクタL14:15.0nH
インダクタL15:5.0nH
インダクタL16:0.5nH
インダクタL11、L13~L16のQ値:50
【0033】
図4(a)は、実施例1、比較例1、および比較例2に係るフィルタの通過特性のシミュレーション結果を示す図、図4(b)は、図4(a)の一部を拡大した図である。図4(a)および図4(b)に示すように、実施例1、比較例1、および比較例2に係るフィルタはローパスフィルタであるため、約2.2GHz以下が通過帯域Passである。実施例1、比較例1、および比較例2において、キャパシタC12とインダクタL14による直列回路20が経路12にシャント接続されていることで、通過帯域Passより高い周波数に極小を有する減衰極A2が形成されている。減衰極A2によって通過帯域Passと減衰域との間の減衰量の急峻性が向上する。
【0034】
実施例1では、入力端子Tinと出力端子Toutとの間にキャパシタC11とインダクタL12、L13による並列回路10が接続されている。比較例1および比較例2では、入力端子Tinと出力端子Toutとの間にキャパシタC11とインダクタL13による並列回路110が接続されている。これにより、減衰極A2における極小より高い周波数に極小を有する減衰極A1が形成されている。また、実施例1、比較例1、および比較例2において、キャパシタC13とインダクタL15による直列回路22が経路12にシャント接続されている。これにより、減衰極A1における極小より高い周波数に極小を有する減衰極A3が形成されている。減衰極A1と減衰極A3が形成されることで、減衰域の帯域幅が広くなる。
【0035】
周波数が約5GHz以上の高周波数帯において、比較例2は比較例1に比べて減衰特性が改善し、実施例1は比較例2に比べて減衰特性が改善している。このシミュレーション結果から、実施例1のように、キャパシタC11にインダクタL12が直列接続され、かつ、キャパシタC11およびインダクタL12にインダクタL13が並列接続された並列回路10を用いることで、高周波数帯域における減衰特性を改善できることが分かる。
【0036】
以上のように、実施例1およびその変形例によれば、入力端子Tin(第1端子)と出力端子Tout(第2端子)との間の経路12にインダクタL11(第1インダクタ)と並列回路10(第1回路)が直列接続され、経路12に直列回路20(第2回路)がシャント接続されている。インダクタL11は、一端が入力端子Tinに接続され、他端が経路12に接続されている。並列回路10は、経路12上に直列接続されたキャパシタC11(第1キャパシタ)およびインダクタL12(第2インダクタ)と、キャパシタC11およびインダクタL12に並列接続されたインダクタL13(第3インダクタ)と、を備え、インダクタL11と出力端子Toutの間に位置する。直列回路20は、グランド端子Tgと経路12の間に直列接続されたキャパシタC12(第2キャパシタ)とインダクタL14(第4インダクタ)を備え、インダクタL11と並列回路10の間に位置する。これにより、図4(a)および図4(b)のように、高周波帯域における減衰特性を改善することができる。
【0037】
また、実施例1およびその変形例では、インダクタL11は、入力端子Tinに接続された初段のインダクタである。この場合、インダクタL11は、インピーダンス整合の役割も担うことから、インダクタンスがある程度決まってしまう。このため、インダクタL11のインダクタンスを変えることで減衰特性を改善することは難しい。したがって、入力端子Tinと出力端子Toutとの間の経路12に接続する並列回路に並列回路10を用いることが好ましい。
【0038】
また、実施例1およびその変形例では、図4(a)のように、並列回路10および直列回路20は通過帯域Passより高い周波数に減衰極を形成する。例えば、並列回路10は通過帯域Passより高い周波数に減衰極A1(第1減衰極)の極小(第1極小)を形成する。直列回路20は減衰極A1の極小と通過帯域Passとの間の周波数に減衰極A2(第2減衰極)の極小(第2極小)を形成する。これにより、通過帯域Passと減衰域との間の減衰量の急峻性を向上できるとともに、減衰域の帯域幅を広げることができる。
【0039】
ここで、直列回路20によって通過帯域Passに近い周波数に極小を有する減衰極A2を形成する理由について説明する。直列回路20によって減衰極A2を形成する場合、インダクタL14のインダクタンスは大きくなる。このため、インダクタL14のインダクタンスがばらついた場合でも、通過帯域Passと減衰域との間の減衰量の急峻性への影響は小さくて済む。一方、並列回路10によって減衰極A2を形成する場合では、インダクタL13のインダクタンスは小さくなる。このため、インダクタL13のインダクタンスがばらついた場合では、通過帯域Passと減衰域との間の減衰量の急峻性に及ぼす影響が大きくなる。このことについてのシミュレーションを以下に示す。
【0040】
[シミュレーション]
実施例1に係るフィルタの通過特性を以下の条件A、Bにおいて回路シミュレーションした。条件Aは、直列回路20によって減衰極A2を形成する場合である。条件Bは、並列回路10によって減衰極A2を形成する場合である。
【0041】
条件A
キャパシタC11:0.8pF
キャパシタC12:0.3pF
キャパシタC13:無し
インダクタL11:3.0nH
インダクタL12:0.5nH
インダクタL13:2.0nH
インダクタL14:15.0nH、14.95nH、15.05nHの3水準
インダクタL15:無し
インダクタL11~L15のQ値:50
【0042】
条件B
キャパシタC11:4.5pF
キャパシタC12:1.2pF
キャパシタC13:無し
インダクタL11:6.0nH
インダクタL12:無し
インダクタL13:1.0nH、0.95nH、1.05nHの3水準
インダクタL14:1.0nH
インダクタL15:無し
インダクタL11~L15のQ値:50
【0043】
図5(a)は、実施例1に係るフィルタの条件Aにおける通過特性、図5(b)は、条件Bにおける通過特性のシミュレーション結果を示す図である。図5(a)では、インダクタL14のインダクタンスが15.0nHの場合を実線で示し、14.95nHの場合を点線で示し、15.05nHを破線で示している。なお、実線、点線、および破線はほぼ重なっている。図5(b)では、インダクタL13のインダクタンスが1.0nHの場合を実線で示し、0.95nHの場合を点線で示し、1.05nHを破線で示している。
【0044】
図5(a)に示すように、直列回路20によって減衰極A2を形成する場合では、インダクタL14のインダクタンスがばらついた場合でも、通過帯域Passと減衰域との間の減衰量の急峻性に及ぼす影響は小さかった。
【0045】
図5(b)に示すように、並列回路10によって減衰極A2を形成する場合では、インダクタL13のインダクタンスがばらついた場合、通過帯域Passと減衰域との間の減衰量の急峻性が変化した。
【0046】
インダクタを例えば誘電体層に形成した導電体パターンによって形成する場合、製造誤差等からインダクタンスにばらつきが生じる。したがって、通過帯域Passと減衰域との間の減衰量の急峻性を安定にする観点から、直列回路20によって減衰極A2を形成する場合が好ましい。
【0047】
また、実施例1およびその変形例では、図4(a)および図4(b)のシミュレーション条件のように、インダクタL12は、インダクタL11、インダクタ13、およびインダクタL14よりインダクタンスが小さい。このような場合に、図4(a)および図4(b)のように、高周波帯域における減衰特性が改善する。減衰特性の改善の観点から、インダクタL12のインダクタンスは、インダクタL11、インダクタ13、およびインダクタL14のうち最も小さいインダクタのインダクタンスの1/2以下が好ましく、1/3以下がより好ましく、1/4以下が更に好ましい。直列回路20によって減衰極A2を形成する場合ではインダクタL14のインダクタンスは大きくなることから、インダクタL12のインダクタンスは、インダクタL14のインダクタンスの1/10以下が好ましく、1/20以下がより好ましく、1/30以下が更に好ましい。
【0048】
また、実施例1および実施例1の変形例2では、図1および図2(b)のように、経路12上においてノードN13と出力端子Toutとの間に位置するノードN14と、グランド端子Tgと、の間に直列回路22が経路12にシャント接続されている。直列回路22は、ノードN14とグランド端子Tgとの間に直列接続されたキャパシタC13およびインダクタL15を備える。図4(a)のように、直列回路22は、減衰極A1(第1減衰極)の極小(第1極小)より高い周波数に減衰極A3(第3減衰極)の極小(第3極小)を形成する。これにより、減衰域の帯域幅を広げることができる。
【0049】
また、実施例1の変形例2では、図2(b)のように、経路12上においてノードN14と出力端子Toutとの間に位置するノードN15と、グランド端子Tgと、の間にキャパシタC14が経路12にシャント接続されている。キャパシタC14は、例えば出力端子Toutに接続した最終段のキャパシタでもよい。これにより、高周波帯域における減衰特性をより改善することができる。
【実施例0050】
図6は、実施例2に係るダイプレクサの回路図である。図6に示すように、実施例2に係るダイプレクサ300は、実施例1の変形例1に係るフィルタ100aと、フィルタ200と、を備える。フィルタ100aは、共通端子Antと端子LBとの間に接続されたローパスフィルタである。フィルタ200は、共通端子Antと端子HBとの間に接続されたハイパスフィルタである。フィルタ100aは、ローバンドの高周波信号を通過させ、他の周波数の信号を抑圧する。フィルタ200は、ローバンドより高い周波数のハイバンドの高周波信号を通過させ、他の周波数の信号を抑圧する。
【0051】
フィルタ100aの構成は図2(a)と同じであるため説明を省略する。
【0052】
フィルタ200は、共通端子Antと端子HBとの間の経路14にキャパシタC21、キャパシタC22、およびキャパシタC23が直列接続されている。経路14上のキャパシタC21とキャパシタC22の間のノードN21と、グランド端子Tgと、の間にキャパシタC24およびインダクタL21が直列接続されている。キャパシタC24とインダクタL21は経路14にシャント接続されている。経路14上のキャパシタC22とキャパシタC23の間のノードN22と、グランド端子Tgと、の間にキャパシタC25およびインダクタL22が直列接続されている。キャパシタC25とインダクタL22は経路14にシャント接続されている。
【0053】
図7は、実施例2における積層体が基板に搭載された断面図である。図7に示すように、基板40上に積層体30が搭載されている。積層体30は、複数の誘電体層31a~31lにより形成されている。積層体30は、フィルタ100aを構成するインダクタL11~L14およびキャパシタC11、C12と、フィルタ200を構成するインダクタL21、L22およびキャパシタC21~C25と、を備えている。積層体30の下面に端子34が設けられている。基板40上に端子42が設けられている。端子34と端子42とは接合材44により接合されている。基板40は、例えば回路基板である。積層体30を基板40に実装するときには、接合材44として例えばはんだを用いる。
【0054】
図8(a)から図9(f)は、実施例2における誘電体層の平面図である。図8(a)から図9(e)は、それぞれ誘電体層31b~31lを上方から見た平面図である。図9(f)は、誘電体層31lを透過して端子34を見た平面図である。誘電体層31aについては図示を省略している。
【0055】
図8(a)から図9(e)に示すように、誘電体層31b~31l上に導電体パターン32b~32lがそれぞれ設けられ、誘電体層31b~31lを貫通するビア配線33b~33lがそれぞれ設けられている。
【0056】
まず、積層体30内に形成されるインダクタL11~L14およびキャパシタC11、C12について説明する。インダクタL11~L14およびキャパシタC11、C12は、図6のように、ローパスフィルタであるフィルタ100aを構成する。
【0057】
誘電体層31b上に設けられた導電体パターン32bは線路L11aを形成する。誘電体層31c上に設けられた導電体パターン32cは線路L11bを形成する。線路L11aと線路L11bはビア配線33bにより電気的に接続されてインダクタL11を形成する。
【0058】
誘電体層31b上に設けられた導電体パターン32bは線路L14aを形成する。誘電体層31c上に設けられた導電体パターン32cは線路L14bを形成する。誘電体層31d上に設けられた導電体パターン32dは線路L14cを形成する。誘電体層31e上に設けられた導電体パターン32eは線路L14dを形成する。線路L14a~L14dがビア配線33b~33dにより電気的に接続されてインダクタL14を形成する。
【0059】
誘電体層31b上に設けられた導電体パターン32bは線路L13aを形成する。誘電体層31c上に設けられた導電体パターン32cは線路L13bを形成する。線路L13aと線路L13bはビア配線33bにより電気的に接続されてインダクタL13を形成する。
【0060】
誘電体層31k上に設けられた導電体パターン32kは線路L12aを形成する。この線路L12aはインダクタL12を形成する。
【0061】
誘電体層31h上に設けられた導電体パターン32hはキャパシタC11の一方の電極C11aを形成し、誘電体層31i上に設けられた導電体パターン32iはキャパシタC11の他方の電極C11bを形成する。
【0062】
誘電体層31h上に設けられた導電体パターン32hはキャパシタC12の一方の電極C12aを形成し、誘電体層31f上に設けられた導電体パターン32fはキャパシタC12の他方の電極C12bを形成する。
【0063】
次に、積層体30内に形成されるキャパシタC21~C25およびインダクタL21、L22について説明する。キャパシタC21~C25およびインダクタL21、L22は、図6のように、ハイパスフィルタであるフィルタ200を構成する。
【0064】
誘電体層31i上に設けられた導電体パターン32iはキャパシタC21の一方の電極C21aを形成し、誘電体層31h上に設けられた導電体パターン32hはキャパシタC21の他方の電極C21bを形成する。
【0065】
誘電体層31h上に設けられた導電体パターン32hはキャパシタC22の一方の電極C22bを形成し、誘電体層31i上に設けられた導電体パターン32iはキャパシタC22の他方の電極C22aを形成する。
【0066】
誘電体層31h上に設けられた導電体パターン32hはキャパシタC24の一方の電極C24bを形成し、誘電体層31f上に設けられた導電体パターン32fはキャパシタC24の他方の電極C24aを形成する。
【0067】
誘電体層31i上に設けられた導電体パターン32iはキャパシタC25の一方の電極C25aを形成し、誘電体層31g上に設けられた導電体パターン32gはキャパシタC25の他方の電極C25bを形成する。
【0068】
誘電体層31i上に設けられた導電体パターン32iはキャパシタC23の一方の電極C23aを形成し、誘電体層31j上に設けられた導電体パターン32jはキャパシタC23の他方の電極C23bを形成する。
【0069】
誘電体層31b上に設けられた導電体パターン32bは線路L21aを形成する。誘電体層31c上に設けられた導電体パターン32cは線路L21bを形成する。誘電体層31d上に設けられた導電体パターン32dは線路L21cを形成する。線路L21a~L21cがビア配線33b、33cにより電気的に接続されてインダクタL21を形成する。
【0070】
誘電体層31b上に設けられた導電体パターン32bは線路L22aを形成する。誘電体層31c上に設けられた導電体パターン32cは線路L22bを形成する。線路L22aと線路L22bがビア配線33bにより電気的に接続されてインダクタL22を形成する。
【0071】
図9(f)のように、誘電体層31lの下面に設けられた端子34は、共通端子Antと、端子LBと、端子HBと、グランド端子Tgと、を形成する。なお、複数のグランド端子Tgが設けられている場合を例に示しているが、互いに接続されて1つのグランド端子Tgが設けられている場合でもよい。
【0072】
誘電体層31a~31lは、例えばセラミックス材料からなり、主成分として例えばSi、Ca、およびMgの酸化物(例えばディオプサイド結晶であるCaMgSi)を含む。誘電体層31a~31lの主成分は、Si、Ca、および/またはMg以外の酸化物でもよい。さらに、誘電体層31a~31lは、絶縁体材料としてTi、Zr、およびAlの少なくとも1つの酸化物を含んでもよい。誘電体層31a~31lは、ガラスエポキシ樹脂等の樹脂、またはLTCC(Low Temperature Co-fired Ceramics)もしくはHTCC(High Temperature Co-fired Ceramics)等のセラミックスでもよい。導電体パターン32b~32l、ビア配線33b~33l、および端子34の上部は、例えばAg、Pd、Pt、Cu、Ni、Au、Au-Pd合金、またはAg-Pd合金を主成分とする非磁性金属層である。端子34の上部は、上記金属材料に加えてTiO、ZrO、またはAl等の非伝導性材料を含んでもよい。端子34の下部は、例えばNi膜およびSn膜である。
【0073】
実施例2において、例えば共通端子Antから端子LBに高周波信号が通過する場合、図8(a)から図9(f)のように、インダクタL12を形成する線路L12aには電流が時計回りに流れる。インダクタL13を形成する線路L13a、13bには電流が反時計回りに流れる。インダクタL14を形成する線路L14a~14dには電流が反時計回りに流れる。ここで、線路L12a(インダクタL12)、線路L13a、13b(インダクタL13)、および線路L14a~14d(インダクタL14)を流れる電流の向きと通過特性との関係について説明する。
【0074】
[シミュレーション]
図10は、シミュレーションを行ったダイプレクサの回路図である。図10に示すように、シミュレーションを行ったダイプレクサは、共通端子Antと端子LBの間にフィルタ100が接続され、共通端子Antと端子HBの間にフィルタ200が接続されている。フィルタ100は図1で説明し、フィルタ200は図6で説明しているため、ここでの説明は省略する。また、以下では、インダクタL12を形成する線路L12aを流れる電流の向きを、単にインダクタL12での電流の向きとする。同様に、インダクタL13を形成する線路13a、13bを流れる電流の向きを、インダクタL13での電流の向きとする。インダクタL14を形成する線路L14a~14dを流れる電流の向きを、インダクタL14での電流の向きとする。
【0075】
図10に示す回路構成をしたダイプレクサの通過特性を電磁界シミュレーションした。フィルタ100を構成するキャパシタC11~C13のキャパシタンスの概略値およびインダクタL11~L16のインダクタンスの概略値は以下である。
キャパシタC11:0.97pF
キャパシタC12:0.30pF
キャパシタC13:0.30pF
インダクタL11:3.7nH
インダクタL12:0.3nH
インダクタL13:2.55nH
インダクタL14:15.0nH
インダクタL15:12.0nH
インダクタL11~L15のQ値:50
【0076】
フィルタ200を構成するキャパシタC21~C25のキャパシタンスの概略値およびインダクタL21、L22のインダクタンスの概略値は以下である。
キャパシタC21:1.3pF
キャパシタC22:1.2pF
キャパシタC23:1.4pF
キャパシタC24:0.3pF
キャパシタC25:2.0pF
インダクタL21:18.0nH
インダクタL22:6.0nH
インダクタL21、L22のQ値:50
【0077】
図11(a)および図11(b)は、インダクタを流れる電流の向きと通過特性との関係を調べたシミュレーション結果を示す図である。図11(a)は、インダクタL13での電流の向きとインダクタL14での電流の向きとが同じである場合のシミュレーション結果、図11(b)は、逆である場合のシミュレーション結果である。図11(a)および図11(b)において、インダクタL12での電流の向きとインダクタL14での電流の向きとが逆である場合を実線で示し、同じである場合を点線で示している。
【0078】
図11(a)および図11(b)に示すように、インダクタL13での電流の向きとインダクタL14での電流の向きが同じ場合でも逆の場合でも、インダクタL12での電流の向きとインダクタL14での電流の向きとが逆である場合は、同じである場合に比べて、フィルタ100の高周波帯域における減衰特性が改善した。これは、インダクタL12を形成する線路L12aを流れる電流により生じる磁界と、インダクタL14を形成する線路14a~14dを流れる電流のより生じる磁界と、が反対向きになることで互いに打ち消し合い、インダクタンスが小さくなることが抑制されたためと考えられる。
【0079】
したがって、フィルタ100の高周波帯域における減衰特性を改善する観点から、実施例2のように、インダクタL12を形成する線路L12aを流れる電流の向きと、インダクタL14を形成する線路L14a~14dを流れる電流の向きとは、逆向きである場合が好ましい。
【0080】
次に、図10において、共通端子Antと端子LBとの間に、実施例1に係るフィルタ100に代えて、比較例1に係るフィルタ500(図3(a)参照)または比較例2に係るフィルタ500a(図3(b)参照)を接続した場合の通過特性の回路シミュレーション結果を示す。
【0081】
フィルタ200のシミュレーション条件は以下である。
キャパシタC21:1.3pF
キャパシタC22:1.2pF
キャパシタC23:1.4pF
キャパシタC24:0.3pF
キャパシタC25:2.0pF
インダクタL21:18.0nH
インダクタL22:6.0nH
インダクタL21、L22のQ値:50
【0082】
共通端子Antと端子LBとの間に実施例1に係るフィルタ100を接続した場合のフィルタ100のシミュレーション条件、比較例1に係るフィルタ500を接続した場合のフィルタ500のシミュレーション条件、比較例2に係るフィルタ500aを接続した場合のフィルタ500aのシミュレーション条件は、図4(a)および図4(b)でのシミュレーション条件と同じである。
【0083】
図12は、実施例1、比較例1、または比較例2のフィルタを用いたダイプレクサの通過特性のシミュレーション結果である。図12に示すように、ダイプレクサでは、ハイパスフィルタであるフィルタ200の条件が同じ場合でも、ローパスフィルタに実施例1、比較例1、または比較例2のフィルタ100、500、または500aを用いることで、フィルタ200の高周波帯域での減衰特性が変化した。ローパスフィルタに実施例1のフィルタ100を用いた場合は、比較例1および比較例2のフィルタ500、500aを用いた場合に比べて、ハイパスフィルタであるフィルタ200の高周波帯域における通過特性が改善した。
【0084】
なお、実施例2では、マルチプレクサの例としてダイプレクサの場合を例に示したが、トリプレクサ、デュプレクサ、またはクワッドプレクサ等の場合でもよい。
【実施例0085】
実施例2では、図9(b)および図9(d)のように、キャパシタC11を形成する電極C11bとインダクタL12を形成する線路L12aとが別々の誘電体層31i、31kに形成される場合を例に示した。実施例3では、キャパシタC11を形成する電極C11bとインダクタL12を形成する線路L12aとが1つの同じ誘電体層31iに形成される場合の例である。
【0086】
図13は、実施例3における誘電体層の平面図である。図13に示すように、1つの誘電体層31iの上面に、キャパシタC11の電極C11bとインダクタL12を形成する線路L12aとが設けられている。その他の構成は実施例2と同じであるため図示および説明を省略する。
【0087】
実施例3によれば、キャパシタC11を形成する電極C11bとインダクタL12を形成する線路L12aが1つの誘電体層31iの同じ面に設けられている。製造誤差等によって、電極C11bおよび線路L12aの大きさが設計値からばらつくことがある。電極C11bが設計値より小さくなると、線路L12aは設計値より細くなるため、キャパシタC11のキャパシタンスは小さくなり、インダクタL12のインダクタンスは大きくなる。反対に、電極C11bが設計値より大きくなると、線路L12aは設計値より太くなるため、キャパシタC11のキャパシタンスは大きくなり、インダクタL12のインダクタンスは小さくなる。キャパシタC11のキャパシタンスが小さくなると減衰極は高周波側にシフトし、大きくなると低周波側にシフトする。一方、インダクタL12のインダクタンスが大きくなると減衰極は低周波側にシフトし、小さくなると高周波側にシフトする。このようなことから、電極C11bと線路L12aが1つの誘電体層31iの同じ面に設けられることで、電極C11bと線路L12aの大きさが設計値からばらついた場合でも、減衰極の周波数の変化を抑制することができる。
【0088】
[シミュレーション]
キャパシタC11を形成する電極C11bとインダクタL12を形成する線路L12aが、実施例2のように別々の誘電体層に設けられている場合と、実施例3のように1つの誘電体層の同じ面に設けられている場合と、を想定して、ダイプレクサの通過特性を電磁界シミュレーションした。シミュレーションの基準条件は図11(b)の場合と同じである。実施例2にように、電極C11bと線路L12aが別々の誘電体層に設けられている場合は、線路L12aを基準条件の大きさから5μm大きい場合と5μm小さい場合とに振ってシミュレーションをした。実施例3のように、電極C11bと線路L12aが1つの誘電体層の同じ面に設けられている場合は、電極C11bおよび線路L12aを基準条件の大きさからそれぞれ5μm大きい場合とそれぞれ5μm小さい場合とに振ってシミュレーションをした。
【0089】
図14(a)および図14(b)は、インダクタL12を形成する線路L12aとキャパシタC11を形成する電極C11bが別々の誘電体層に設けられている場合または1つの誘電体層に設けられている場合のダイプレクサの通過特性のシミュレーション結果である。図14(a)および図14(b)に示すように、電極C11bと線路L12aが1つの誘電体層の同じ面に設けられている場合は、別々の誘電体層に設けられている場合に比べて、矢印のように、パターンの大きさが変化した場合における周波数の変動を小さく抑えられることが分かる。
【0090】
以上、本願発明の実施例について詳述したが、本願発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本願発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0091】
10、110…並列回路、12…経路、14…経路、20…直列回路、22…直列回路、30…積層体、31a~31k…誘電体層、32b~32k…導電体パターン、33b~33k…ビア配線、34…端子、40…基板、42…端子、100、100a、100b、200、500、500a…フィルタ、300…ダイプレクサ、Tin…入力端子、Tout…出力端子、Tg…グランド端子、L11~L16…インダクタ、C11~C14…キャパシタ、N11~N15…ノード、L21、L22…インダクタ、C21~C25…キャパシタ、N21、N22…ノード、L11a、L11b…線路、L12a…線路、L13a、L13b…線路、L14a~L14d…線路、C11a、C11b…電極、C12a、C12b…電極、L21a~L21c…線路、L22a、L22b…線路、C21a、C21b…電極、C22a、C22b…電極、C23a、C23b…電極、C24a、C24b…電極、C25a、C25b…電極、Ant…共通端子、LB…端子、HB…端子
図1
図2
図3
図4
図5
図6
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図8
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図10
図11
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