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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025009022
(43)【公開日】2025-01-20
(54)【発明の名称】情報処理装置、処理方法、およびプログラム
(51)【国際特許分類】
H03K 19/177 20200101AFI20250109BHJP
【ＦＩ】
H03K19/177
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2023111725
(22)【出願日】2023-07-06
(71)【出願人】
【識別番号】599161890
【氏名又は名称】ＮＥＣネットワーク・センサ株式会社
(74)【代理人】
【識別番号】100149548
【弁理士】
【氏名又は名称】松沼 泰史
(74)【代理人】
【識別番号】100181135
【弁理士】
【氏名又は名称】橋本 隆史
(72)【発明者】
【氏名】大島 隼斗
【テーマコード（参考）】
5J042
【Ｆターム（参考）】
5J042BA11
5J042CA20
5J042DA01
(57)【要約】
【課題】複数のＦＰＧＡを用いて情報処理を実行する情報処理装置の基板における実装面積を低減することのできる情報処理装置を提供する。
【解決手段】情報処理装置は、第１ＦＰＧＡと、第２ＦＰＧＡと、１つのパッケージに封止され、第１ＦＰＧＡおよび第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するメモリと、第１ＦＰＧＡにおける第１の処理を制御し、第１の処理の制御を行わない場合に、第１ＦＰＧＡまたはメモリに接続される自身の端子を遮断状態にする第１論理デバイスと、第２ＦＰＧＡにおける第２の処理を制御し、第２の処理の制御を行わない場合に、第２ＦＰＧＡまたはメモリに接続される自身の端子を遮断状態にする第２論理デバイスと、前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、を備える。
【選択図】図８
【解決手段】情報処理装置は、第１ＦＰＧＡと、第２ＦＰＧＡと、１つのパッケージに封止され、第１ＦＰＧＡおよび第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するメモリと、第１ＦＰＧＡにおける第１の処理を制御し、第１の処理の制御を行わない場合に、第１ＦＰＧＡまたはメモリに接続される自身の端子を遮断状態にする第１論理デバイスと、第２ＦＰＧＡにおける第２の処理を制御し、第２の処理の制御を行わない場合に、第２ＦＰＧＡまたはメモリに接続される自身の端子を遮断状態にする第２論理デバイスと、前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、を備える。
【選択図】図８
【特許請求の範囲】
【請求項1】
第１ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と、
第２ＦＰＧＡと、
１つのパッケージに封止され、前記第１ＦＰＧＡおよび前記第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するコンフィグレーションメモリと、
前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にする第１論理デバイスと、
前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にする第２論理デバイスと、
前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、
前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、
を備える情報処理装置。
第２ＦＰＧＡと、
１つのパッケージに封止され、前記第１ＦＰＧＡおよび前記第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するコンフィグレーションメモリと、
前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にする第１論理デバイスと、
前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にする第２論理デバイスと、
前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、
前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、
を備える情報処理装置。
【請求項2】
前記第１論理デバイスおよび前記第２論理デバイスは、
前記第１コンフィグレーションの処理および前記第２コンフィグレーションの処理の順番を共有している、
請求項１に記載の情報処理装置。
前記第１コンフィグレーションの処理および前記第２コンフィグレーションの処理の順番を共有している、
請求項１に記載の情報処理装置。
【請求項3】
前記第１論理デバイスは、
前記第１コンフィグレーションの処理の完了を、前記第２論理デバイスに通知し、
前記第２論理デバイスは、
前記第１論理デバイスからの通知に応じて、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を、遮断状態から、前記第２ＦＰＧＡおよび前記コンフィグレーションメモリと通信可能な状態に変更する、
請求項１に記載の情報処理装置。
前記第１コンフィグレーションの処理の完了を、前記第２論理デバイスに通知し、
前記第２論理デバイスは、
前記第１論理デバイスからの通知に応じて、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を、遮断状態から、前記第２ＦＰＧＡおよび前記コンフィグレーションメモリと通信可能な状態に変更する、
請求項１に記載の情報処理装置。
【請求項4】
前記第２論理デバイスは、
前記第２コンフィグレーションの処理の完了を、前記第１論理デバイスに通知し、前記第２コンフィグレーションの処理を終了し、
前記第１論理デバイスは、
前記第２論理デバイスからの通知に応じて、前記第１コンフィグレーションの処理を終了する、
請求項１から請求項３の何れか一項に記載の情報処理装置。
前記第２コンフィグレーションの処理の完了を、前記第１論理デバイスに通知し、前記第２コンフィグレーションの処理を終了し、
前記第１論理デバイスは、
前記第２論理デバイスからの通知に応じて、前記第１コンフィグレーションの処理を終了する、
請求項１から請求項３の何れか一項に記載の情報処理装置。
【請求項5】
第１ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と、第２ＦＰＧＡと、１つのパッケージに封止され、前記第１ＦＰＧＡおよび前記第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するコンフィグレーションメモリと、前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、を備える情報処理装置が実行する処理方法であって、
前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
を含む処理方法。
前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
を含む処理方法。
【請求項6】
第１ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と、第２ＦＰＧＡと、１つのパッケージに封止され、前記第１ＦＰＧＡおよび前記第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するコンフィグレーションメモリと、前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、を備える情報処理装置のコンピュータに、
前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
を実行させるプログラム。
前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
を実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、情報処理装置、処理方法、およびプログラムに関する。
【背景技術】
【0002】
さまざまな情報処理においてＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）が用いられている。ＦＰＧＡは、起動時にコンフィグレーションメモリが記憶する回路の構成に関する情報を取得し、取得した情報に応じた設定がＦＰＧＡ内でされることにより回路が構成させる。特許文献１には、関連する技術として、複数のＦＰＧＡにコンフィグレーションデータを供給するコンフィグレーション装置に関する技術が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開２００８／１５２６９７号
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、複数のＦＰＧＡを用いて情報処理を実行する情報処理装置では、ＦＰＧＡやコンフィグレーションメモリなどの増加により、基板における実装面積が大きくなってしまう。そのため、複数のＦＰＧＡを用いて情報処理を実行する情報処理装置の基板における実装面積を低減することのできる技術が求められている。
【0005】
本開示の各態様は、上記の課題を解決することのできる情報処理装置、処理方法、およびプログラムを提供することを目的としている。
【課題を解決するための手段】
【0006】
上記目的を達成するために、本開示の一態様によれば、情報処理装置は、第１ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と、第２ＦＰＧＡと、１つのパッケージに封止され、前記第１ＦＰＧＡおよび前記第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するコンフィグレーションメモリと、前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にする第１論理デバイスと、前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にする第２論理デバイスと、前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、を備える。
【0007】
上記目的を達成するために、本開示の別の態様によれば、処理方法は、第１ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と、第２ＦＰＧＡと、１つのパッケージに封止され、前記第１ＦＰＧＡおよび前記第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するコンフィグレーションメモリと、前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、を備える情報処理装置が実行する処理方法であって、前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、を含む。
【0008】
上記目的を達成するために、本開示の別の態様によれば、プログラムは、第１ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と、第２ＦＰＧＡと、１つのパッケージに封止され、前記第１ＦＰＧＡおよび前記第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するコンフィグレーションメモリと、前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、を備える情報処理装置のコンピュータに、前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、を実行させる。
【発明の効果】
【0009】
本開示の各態様によれば、複数のＦＰＧＡを用いて情報処理を実行する情報処理装置の基板における実装面積を低減することができる。
【図面の簡単な説明】
【0010】
【図1】本開示の第１実施形態による情報処理装置の構成の一例を示す図である。
【図2】本開示の第１実施形態による情報処理部の構成の一例を示す図である。
【図3】本開示の第１実施形態による情報処理装置の処理フローの一例を示す図である。
【図4】本開示の第２実施形態による情報処理装置の構成の一例を示す図である。
【図5】本開示の第２実施形態による情報処理部の構成の一例を示す図である。
【図6】本開示の第３実施形態による情報処理装置の構成の一例を示す図である。
【図7】本開示の第３実施形態による情報処理装置の処理フローの一例を示す図である。
【図8】本開示の実施形態による情報処理装置の最小構成を示す図である。
【図9】本開示の実施形態による最小構成の情報処理装置の処理フローの一例を示す図である。
【図10】少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
【発明を実施するための形態】
【0011】
以下、図面を参照しながら実施形態について詳しく説明する。
＜第１実施形態＞
（情報処理装置の構成）
本開示の第１実施形態による情報処理装置１について図面を参照して説明する。情報処理装置１は、起動時に、１つのパッケージに封止されたコンフィグレーションメモリで複数のＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）内の回路を設定することのできる装置である。
＜第１実施形態＞
（情報処理装置の構成）
本開示の第１実施形態による情報処理装置１について図面を参照して説明する。情報処理装置１は、起動時に、１つのパッケージに封止されたコンフィグレーションメモリで複数のＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）内の回路を設定することのできる装置である。
【0012】
図１は、本開示の第１実施形態による情報処理装置１の構成の一例を示す図である。情報処理装置１は、図１に示すように、基板１０、２０、および基板間インターフェース（以下、「基板間Ｉ／Ｆ」と記載）３０を備える。
【0013】
基板１０は、基板間Ｉ／Ｆ３０を介して、基板２０に接続される。基板１０は、基板２０による指示の下、情報処理を実行する。基板１０は、図１に示すように、コネクタ１０１、コンフィグレーションメモリ１０２、および情報処理部１０３を備える。
【0014】
コネクタ１０１は、図１に示すように、基板間Ｉ／Ｆ３０を介して基板２０に接続される。コネクタ１０１は、基板２０から制御信号を受ける。
【0015】
コンフィグレーションメモリ１０２は、後述するＦＰＧＡ１０３１のコンフィグレーションのための１つのパッケージ内に納められたメモリである。例えば、コンフィグレーションメモリ１０２は、情報処理部１０３が備える後述するＦＰＧＡ１０３１における回路の構成を設定するための（すなわち、ＦＰＧＡ１０３１のコンフィグレーションのための）データを記憶する。
【0016】
図２は、本開示の第１実施形態による情報処理部１０３の構成の一例を示す図である。情報処理部１０３は、図２に示すように、ＦＰＧＡ１０３１ａ、１０３１ｂ、ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）１０３２ａ、１０３２ｂ、ＣＯＮＦＩＧインターフェース（以下、「ＣＯＮＦＩＧ Ｉ／Ｆ」と記載）１０３３ａ、１０３３ｂ、１０３４、および通信線１０３５ａ、１０３５ｂ、１０３６を備える。
【0017】
ＦＰＧＡ１０３１ａ、１０３１ｂを総称して、ＦＰＧＡ１０３１ということがある。ＣＰＬＤ１０３２ａ、１０３２ｂを総称して、ＣＰＬＤ１０３２ということがある。ＣＯＮＦＩＧ Ｉ／Ｆ１０３３ａ、１０３３ｂを総称して、ＣＯＮＦＩＧ Ｉ／Ｆ１０３３ということがある。通信線１０３５ａ、１０３５ｂを総称して、通信線１０３５ということがある。
【0018】
ＦＰＧＡ１０３１のそれぞれは、情報処理装置１の起動時に、コンフィグレーションメモリ１０２との間で通信を行う。この通信の例としては、シリアル通信が挙げられる。シリアル通信の例としては、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、ＱＳＰＩ（Ｑｕａｄ Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）などが挙げられる。本開示の第１実施形態では、コンフィグレーションは、マスターモードで実行される（すなわち、ＦＰＧＡ１０３１がマスター、コンフィグレーションメモリ１０２がスレーブとなり、コンフィグレーションが実行される）ものとする。
【0019】
また、ＦＰＧＡ１０３１のそれぞれは、情報処理装置１に要求される機能を実現するための情報処理を実行する。ＦＰＧＡ１０３１のそれぞれは、基板間Ｉ／Ｆ３０を介して、基板２０が備える後述するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２０２により実行する情報処理が指示される。ＦＰＧＡ１０３１のそれぞれは、同一の機能を有するＦＰＧＡである。
【0020】
ＣＰＬＤ１０３２のそれぞれは、ＦＰＧＡ１０３１の周辺回路である。ＣＰＬＤ１０３２ａは、ＦＰＧＡ１０３１ａの電源を管理する。また、ＣＰＬＤ１０３２ａは、コンフィグレーションメモリ１０２が記憶するデータを用いたＦＰＧＡ１０３１ａのコンフィグレーションを制御する。また、ＣＰＬＤ１０３２ｂは、ＦＰＧＡ１０３１ｂの電源を管理する。また、ＣＰＬＤ１０３２ｂは、コンフィグレーションメモリ１０２が記憶するデータを用いたＦＰＧＡ１０３１ｂのコンフィグレーションを制御する。
【0021】
なお、ＣＰＬＤ１０３２のそれぞれは、通信線１０３６を介して、それぞれがコンフィグレーションを制御するＦＰＧＡの起動状況を制御情報として共有している。この制御情報の共有により、ＦＰＧＡ１０３１のそれぞれは、同時に起動することはない。また、起動していない状態のＦＰＧＡ１０３１に接続されているＣＰＬＤ１０３２は、コンフィグレーションメモリ１０２、ＣＯＮＦＩＧ Ｉ／Ｆ１０３３、およびＣＯＮＦＩＧ Ｉ／Ｆ１０３４との接続端子を、遮断状態に固定する。これにより、起動していない状態のＦＰＧＡ１０３１およびそのＦＰＧＡ１０３１の起動を制御するＣＰＬＤ１０３２は、もう一方の起動中のＦＰＧＡ１０３１およびそのＦＰＧＡ１０３１の起動を制御するＣＰＬＤ１０３２から電気的に切り離される。
【0022】
ＣＯＮＦＩＧ Ｉ／Ｆ１０３３ａは、図２に示すように、ＦＰＧＡ１０３１ａとＣＰＬＤ１０３２ａとを接続する。ＣＯＮＦＩＧ Ｉ／Ｆ１０３３ａは、ＦＰＧＡ１０３１ａとＣＰＬＤ１０３２ａとの間で、コンフィグレーションクロック信号（以下、「ＣＣＬＫ信号」と記載）、チップセレクト信号（以下、「ＣＳ信号」と記載）、および、シリアルインプット／シリアルアウトプット信号（以下、「ＳＩ／ＳＯ信号」と記載）を伝播させる。ＣＣＬＫ信号は、ＦＰＧＡ１０３１のコンフィグレーション時の同期の基準信号である。ＣＳ信号は、ＦＰＧＡ１０３１のコンフィグレーション時に使用するメモリ（本開示の各実施形態ではコンフィグレーションメモリ１０２）を選択するメモリ選択用信号である。ＳＩ／ＳＯ信号は、データ信号（本開示の各実施形態ではＦＰＧＡ１０３１の回路の構成を設定するためのデータを含む信号）である。
【0023】
ＣＯＮＧＩＧ Ｉ／Ｆ１０３３ｂは、図２に示すように、ＦＰＧＡ１０３１ｂとＣＰＬＤ１０３２ｂとを接続する。ＣＯＮＧＩＧ Ｉ／Ｆ１０３３ｂは、ＦＰＧＡ１０３１ｂとＣＰＬＤ１０３２ｂとの間で、ＣＣＬＫ信号、ＣＳ信号、およびＳＩ／ＳＯ信号を伝播させる。
【0024】
ＣＯＮＦＩＧ Ｉ／Ｆ１０３４は、図２に示すように、コンフィグレーションメモリ１０２とＣＰＬＤ１０３２のそれぞれとを接続する。ＣＯＮＦＩＧ Ｉ／Ｆ１０３４は、コンフィグレーションメモリ１０２とＣＰＬＤ１０３２のそれぞれとの間で、ＣＣＬＫ信号、ＣＳ信号、およびＳＩ／ＳＯ信号を伝播させる。
【0025】
通信線１０３５ａは、図２に示すように、ＦＰＧＡ１０３１ａとＣＰＬＤ１０３２ａとを接続する。通信線１０３５ａは、ＣＰＬＤ１０３２ａがＦＰＧＡ１０３１ａのコンフィグレーションを開始する際にその開始をＣＰＬＤ１０３２ａからＦＰＧＡ１０３１ａに通知する開始信号を伝播させる。
【0026】
通信線１０３５ｂは、図２に示すように、ＦＰＧＡ１０３１ｂとＣＰＬＤ１０３２ｂとを接続する。通信線１０３５ｂは、ＣＰＬＤ１０３２ｂがＦＰＧＡ１０３１ｂのコンフィグレーションを開始する際にその開始をＣＰＬＤ１０３２ｂからＦＰＧＡ１０３１ｂに通知する開始信号を伝播させる。
【0027】
通信線１０３６は、図２に示すように、ＣＰＬＤ１０３２ａとＣＰＬＤ１０３２ｂとを接続する。通信線１０３６は、ＣＰＬＤ１０３２ａとＣＰＬＤ１０３２ｂとの間で共有する制御情報を伝播させる。この制御情報は、ＣＰＬＤ１０３２のそれぞれが制御するコンフィグレーションにおけるＦＰＧＡ１０３１の起動状況の情報を含んでいる。
【0028】
ＣＯＮＦＩＧ Ｉ／Ｆ１０３３、１０３４による上述のような接続により、図２に示すように、ＦＰＧＡ１０３１とコンフィグレーションメモリ１０２とが２対１で接続される。
【0029】
なお、本開示の各実施形態において情報処理装置１が行う処理は、上述の処理に限定されない。例えば、情報処理装置１は、以下で説明する処理を行うものであってもよい。
【0030】
次に、情報処理装置１が行う処理について、図３を参照して説明する。図３は、本開示の第１実施形態による情報処理装置１の処理フローの一例を示す図である。ここでは、図３を参照して情報処理装置１が起動時に行うＦＰＧＡ１０３１ａの回路の構成を設定し、次にＦＰＧＡ１０３１ｂの回路の構成を設定するコンフィグレーションの処理について説明する。ＣＰＬＤ１０３２ａとＣＰＬＤ１０３２ｂとの間で共有する制御情報には、ＦＰＧＡ１０３１ａの回路の構成を設定し、次にＦＰＧＡ１０３１ｂの回路の構成を設定することを示す情報が含まれているものとする。
【0031】
ＣＰＬＤ１０３２ａとＣＰＬＤ１０３２ｂとの間で共有する制御情報に基づいて、ＣＰＬＤ１０３２のそれぞれは、ＦＰＧＡ１０３１ａの回路の構成を設定すると判定する。そして、起動していない状態のＦＰＧＡ１０３１ｂに接続されているＣＰＬＤ１０３２ｂは、コンフィグレーションメモリ１０２、ＣＯＮＦＩＧ Ｉ／Ｆ１０３３、およびＣＯＮＦＩＧ Ｉ／Ｆ１０３４との接続端子を、遮断状態に固定する。
【0032】
ＣＰＬＤ１０３２ａは、ＣＯＮＦＩＧ Ｉ／Ｆ１０３３ａおよびＣＯＮＦＩＧ Ｉ／Ｆ１０３４のそれぞれとの間で、ＣＣＬＫ信号、ＣＳ信号、およびＳＩ／ＳＯ信号を伝播可能な状態となる（ステップＳ１）。これにより、ＦＰＧＡ１０３１ａがマスター、コンフィグレーションメモリ１０２がスレーブとなり、ＦＰＧＡ１０３１ａとコンフィグレーションメモリ１０２との間で通信が可能となる。そして、ＣＰＬＤ１０３２ａは、通信線１０３５ａを介して、ＦＰＧＡ１０３１ａにコンフィグレーションの開始を通知する（ステップＳ２）。
【0033】
ＦＰＧＡ１０３１ａは、ＣＣＬＫ信号およびＣＳ信号を、コンフィグレーションメモリ１０２に出力する。このＣＳ信号によりコンフィグレーションメモリ１０２が選択される。そして、コンフィグレーションメモリ１０２は、ＣＣＬＫ信号に同期して、ＦＰＧＡ１０３１ａにおける回路の構成を設定するためのデータをＳＩ／ＳＯ信号として、ＦＰＧＡ１０３１ａへ転送する（ステップＳ３）。
【0034】
ＦＰＧＡ１０３１ａは、ＳＩ／ＳＯ信号を受ける。ＦＰＧＡ１０３１ａは、受けたＳＩ／ＳＯ信号に応じて、そのＳＩ／ＳＯ信号により設定される回路の構成となる（ステップＳ４）。ＦＰＧＡ１０３１ａは、回路の構成が設定されると（すなわち、ＦＰＧＡ１０３１ａのコンフィグレーションの処理が完了すると）、ＦＰＧＡ１０３１ａのコンフィグレーションの処理が完了したことをＣＰＬＤ１０３２ａに通知する。ＣＰＬＤ１０３２ａは、その通知を受けると、ＦＰＧＡ１０３１ａのコンフィグレーションの処理が完了したことを含む制御情報を、ＣＰＬＤ１０３２ｂに出力する（ステップＳ５）。これにより、ＣＰＬＤ１０３２ｂは、ＦＰＧＡ１０３１ａのコンフィグレーションの処理が完了したと判定する。そして、ＦＰＧＡ１０３１のそれぞれは、この通知により、ＦＰＧＡ１０３１ｂの回路の構成を設定すると判定する。
【0035】
起動していない状態のＦＰＧＡ１０３１ａに接続されているＣＰＬＤ１０３２ａは、コンフィグレーションメモリ１０２、ＣＯＮＦＩＧ Ｉ／Ｆ１０３３、およびＣＯＮＦＩＧ Ｉ／Ｆ１０３４との接続端子を、遮断状態に固定する。
【0036】
ＣＰＬＤ１０３２ｂは、ＣＯＮＦＩＧ Ｉ／Ｆ１０３３ｂおよびＣＯＮＦＩＧ Ｉ／Ｆ１０３４のそれぞれとの間で、ＣＣＬＫ信号、ＣＳ信号、およびＳＩ／ＳＯ信号を伝播可能な状態となる（ステップＳ６）。これにより、ＦＰＧＡ１０３１ｂがマスター、コンフィグレーションメモリ１０２がスレーブとなり、ＦＰＧＡ１０３１ｂとコンフィグレーションメモリ１０２との間で通信が可能となる。そして、ＣＰＬＤ１０３２ｂは、通信線１０３５ｂを介して、ＦＰＧＡ１０３１ｂにコンフィグレーションの開始を通知する（ステップＳ７）。
【0037】
ＦＰＧＡ１０３１ｂは、ＣＣＬＫ信号およびＣＳ信号を、コンフィグレーションメモリ１０２に出力する。このＣＳ信号によりコンフィグレーションメモリ１０２が選択される。そして、コンフィグレーションメモリ１０２は、ＣＣＬＫ信号に同期して、ＦＰＧＡ１０３１ｂにおける回路の構成を設定するためのデータ（すなわち、ＦＰＧＡ１０３１ａにおける回路の構成を設定するためのデータと同一のデータ）をＳＩ／ＳＯ信号として、ＦＰＧＡ１０３１ｂへ転送する（ステップＳ８）。
【0038】
ＦＰＧＡ１０３１ｂは、ＳＩ／ＳＯ信号を受ける。ＦＰＧＡ１０３１ｂは、受けたＳＩ／ＳＯ信号に応じて、そのＳＩ／ＳＯ信号により設定される回路の構成となる（ステップＳ９）。ＦＰＧＡ１０３１ｂは、回路の構成が設定されると（すなわち、ＦＰＧＡ１０３１ａのコンフィグレーションの処理が完了すると）、ＦＰＧＡ１０３１ｂのコンフィグレーションの処理が完了したことをＣＰＬＤ１０３２ｂに通知する。ＣＰＬＤ１０３２ｂは、その通知を受けると、ＦＰＧＡ１０３１ｂのコンフィグレーションの処理が完了したことを含む制御情報を、ＣＰＬＤ１０３２ａに出力する（ステップＳ１０）。これにより、ＣＰＬＤ１０３２のそれぞれは、ＦＰＧＡ１０３１それぞれのコンフィグレーションの処理が完了したと判定する。そして、ＣＰＬＤ１０３２のそれぞれは、コンフィグレーションの処理を終了する（ステップＳ１１）。
【0039】
以上、本開示の第１実施形態による情報処理装置１について説明した。ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）１０３１ａ（第１ＦＰＧＡの一例）と、ＦＰＧＡ１０３１ｂ（第２ＦＰＧＡの一例）と、を備える情報処理装置１において、コンフィグレーションメモリ１０２は、１つのパッケージに封止され、前記ＦＰＧＡ１０３１ａおよび前記ＦＰＧＡ１０３１ｂにおいて設定される回路の構成に関する情報を記憶する。ＣＰＬＤ１０３２ａ（第１論理デバイスの一例）は、前記ＦＰＧＡ１０３１ａにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記ＦＰＧＡ１０３１ａまたは前記コンフィグレーションメモリ１０２に接続される自身の端子を遮断状態にする。ＣＰＬＤ１０３２ｂ（第２論理デバイスの一例）は、前記ＦＰＧＡ１０３１ｂにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記ＦＰＧＡ１０３１ｂまたは前記コンフィグレーションメモリ１０２に接続される自身の端子を遮断状態にする。
【0040】
この情報処理装置１により、１つのパッケージに封止されたコンフィグレーションメモリを複数のＦＰＧＡに共通に用いることが可能となる。その結果、この情報処理装置１により、複数のＦＰＧＡを用いて情報処理を実行する情報処理装置の基板における実装面積を低減することができる。
【0041】
＜第２実施形態＞
（情報処理装置の構成）
本開示の第１実施形態では、コンフィグレーションは、マスターモードで実行される（すなわち、ＦＰＧＡ１０３１がマスター、コンフィグレーションメモリ１０２がスレーブとなり、コンフィグレーションが実行される）ものとして情報処理装置１について説明した。しかしながら、本開示の別の実施形態では、コンフィグレーションは、スレーブモードで実行される（すなわち、コンフィグレーションメモリ１０２が情報処理装置１の外部に存在し、外部のＣＰＵがマスター、ＦＰＧＡ１０３１がスレーブとなり、コンフィグレーションが実行される）ものであってもよい。
（情報処理装置の構成）
本開示の第１実施形態では、コンフィグレーションは、マスターモードで実行される（すなわち、ＦＰＧＡ１０３１がマスター、コンフィグレーションメモリ１０２がスレーブとなり、コンフィグレーションが実行される）ものとして情報処理装置１について説明した。しかしながら、本開示の別の実施形態では、コンフィグレーションは、スレーブモードで実行される（すなわち、コンフィグレーションメモリ１０２が情報処理装置１の外部に存在し、外部のＣＰＵがマスター、ＦＰＧＡ１０３１がスレーブとなり、コンフィグレーションが実行される）ものであってもよい。
【0042】
図４は、本開示の第２実施形態による情報処理装置１の構成の一例を示す図である。図５は、本開示の第２実施形態による情報処理部１０３の構成の一例を示す図である。図５には、情報処理部１０３に加えて、コネクタ１０１、２０１、およびコンフィグレーションメモリ１０２も示されている。情報処理装置１は、図４に示すように、基板１０、２０、および基板間Ｉ／Ｆ３０を備える。情報処理部１０３は、図５に示すように、ＣＯＮＦＩＧ Ｉ／Ｆ１０３４を介してコネクタ１０１に接続される。コネクタ１０１は、図５に示すように基板間Ｉ／Ｆ３０を介して、基板２０のコネクタ２０１に接続される。コネクタ２０１は、図５に示すように、コンフィグレーションメモリ１０２に接続される。
【0043】
なお、ＦＰＧＡ１０３１それぞれのコンフィグレーションの処理は、次のように実行される。すなわち、基板２０のＣＰＵ２０２がＣＣＬＫ信号およびＣＳ信号をＦＰＧＡ１０３１およびコンフィグレーションメモリ１０２に出力することにより、コンフィグレーションメモリ１０２が選択されＣＣＬＫ信号により同期する。本開示の第１実施形態による情報処理装置１と同様に、ＣＰＬＤ１０３２のそれぞれが動作する。そして、コンフィグレーションメモリ１０２は、コネクタ２０１、基板間Ｉ／Ｆ３０、コネクタ１０１、ＣＯＮＦＩＧ Ｉ／Ｆ１０３４を介して、本開示の第１実施形態と同様に、ＳＩ／ＳＯ信号をコンフィグレーションの処理の対象であるＦＰＧＡ１０３１に出力する。
【0044】
以上、本開示の第２実施形態による情報処理装置１について説明した。コンフィグレーションメモリ１０２は、基板１０の外部に設けられる。例えば、基板２０がコンフィグレーションメモリ１０２を備える。このような情報処理装置１により、スレーブモードにおいても、１つのパッケージに封止されたコンフィグレーションメモリ１０２により、ＦＰＧＡ１０３１それぞれ（すなわち、複数のＦＰＧＡ）のコンフィグレーションの処理を実行することができる。
【0045】
＜第３実施形態＞
（情報処理装置の構成）
本開示の第１実施形態によるＦＰＧＡ１０３１のそれぞれは、ＣＯＮＦＩＧ Ｉ／Ｆ１０３３、１０３４を介してコンフィグレーションメモリ１０２からＳＩ／ＳＯ信号を受けるものである。それに対して本開示の第３実施形態によるＦＰＧＡ１０３１のそれぞれは、後述するＣＯＮＦＩＧ Ｉ／Ｆ１０３８を介してコンフィグレーションメモリ１０２からＳＩ／ＳＯ信号を受けるものである。図６は、本開示の第３実施形態による情報処理装置１の構成の一例を示す図である。情報処理装置１は、図６に示すように、ＦＰＧＡ１０３１ａ、１０３１ｂ、ＣＰＬＤ１０３２ａ、１０３２ｂ、ＣＯＮＦＩＧ Ｉ／Ｆ１０３７ａ、１０３７ｂ、１０３８、１０３９、および通信線１０３５ａ、１０３５ｂ、１０３６を備える。ＣＯＮＦＩＧ Ｉ／Ｆ１０３７ａ、１０３７ｂを総称して、ＣＯＮＦＩＧ Ｉ／Ｆ１０３７ということがある。
（情報処理装置の構成）
本開示の第１実施形態によるＦＰＧＡ１０３１のそれぞれは、ＣＯＮＦＩＧ Ｉ／Ｆ１０３３、１０３４を介してコンフィグレーションメモリ１０２からＳＩ／ＳＯ信号を受けるものである。それに対して本開示の第３実施形態によるＦＰＧＡ１０３１のそれぞれは、後述するＣＯＮＦＩＧ Ｉ／Ｆ１０３８を介してコンフィグレーションメモリ１０２からＳＩ／ＳＯ信号を受けるものである。図６は、本開示の第３実施形態による情報処理装置１の構成の一例を示す図である。情報処理装置１は、図６に示すように、ＦＰＧＡ１０３１ａ、１０３１ｂ、ＣＰＬＤ１０３２ａ、１０３２ｂ、ＣＯＮＦＩＧ Ｉ／Ｆ１０３７ａ、１０３７ｂ、１０３８、１０３９、および通信線１０３５ａ、１０３５ｂ、１０３６を備える。ＣＯＮＦＩＧ Ｉ／Ｆ１０３７ａ、１０３７ｂを総称して、ＣＯＮＦＩＧ Ｉ／Ｆ１０３７ということがある。
【0046】
ＦＰＧＡ１０３１のそれぞれは、情報処理装置１の起動時に、コンフィグレーションメモリ１０２との間で通信を行う。この通信の例としては、シリアル通信が挙げられる。シリアル通信の例としては、ＳＰＩ、ＱＳＰＩなどが挙げられる。本開示の第３実施形態では、コンフィグレーションは、マスターモードで実行される（すなわち、ＦＰＧＡ１０３１がマスター、コンフィグレーションメモリ１０２がスレーブとなり、コンフィグレーションが実行される）ものとする。
【0047】
また、ＦＰＧＡ１０３１のそれぞれは、情報処理装置１に要求される機能を実現するための情報処理を実行する。ＦＰＧＡ１０３１のそれぞれは、基板間Ｉ／Ｆ３０を介して、基板２０が備えるＣＰＵ２０２により実行する情報処理が指示される。ＦＰＧＡ１０３１のそれぞれは、同一の機能を有するＦＰＧＡである。
【0048】
ＣＰＬＤ１０３２のそれぞれは、ＦＰＧＡ１０３１の周辺回路である。ＣＰＬＤ１０３２ａは、ＦＰＧＡ１０３１ａの電源を管理する。また、ＣＰＬＤ１０３２ａは、コンフィグレーションメモリ１０２が記憶するデータを用いたＦＰＧＡ１０３１ａのコンフィグレーションを制御する。また、ＣＰＬＤ１０３２ｂは、ＦＰＧＡ１０３１ｂの電源を管理する。また、ＣＰＬＤ１０３２ｂは、コンフィグレーションメモリ１０２が記憶するデータを用いたＦＰＧＡ１０３１ｂのコンフィグレーションを制御する。
【0049】
なお、ＣＰＬＤ１０３２のそれぞれは、通信線１０３６を介して、それぞれがコンフィグレーションを制御するＦＰＧＡの起動状況を制御情報として共有している。この制御情報の共有により、ＦＰＧＡ１０３１のそれぞれは、同時に起動することはない。また、起動していない状態のＦＰＧＡ１０３１に接続されているＣＰＬＤ１０３２は、コンフィグレーションメモリ１０２、ＣＯＮＦＩＧ Ｉ／Ｆ１０３７、およびＣＯＮＦＩＧ Ｉ／Ｆ１０３８との接続端子を、遮断状態に固定する。これにより、起動していない状態のＦＰＧＡ１０３１およびそのＦＰＧＡ１０３１の起動を制御するＣＰＬＤ１０３２は、もう一方の起動中のＦＰＧＡ１０３１およびそのＦＰＧＡ１０３１の起動を制御するＣＰＬＤ１０３２から電気的に切り離される。
【0050】
ＣＯＮＦＩＧ Ｉ／Ｆ１０３７ａは、図６に示すように、ＦＰＧＡ１０３１ａとＣＰＬＤ１０３２ａとを接続する。ＣＯＮＦＩＧ Ｉ／Ｆ１０３７ａは、ＦＰＧＡ１０３１ａとＣＰＬＤ１０３２ａとの間で、ＣＣＬＫ信号、およびＣＳ信号を伝播させる。ＣＣＬＫ信号は、ＦＰＧＡ１０３１のコンフィグレーション時の同期の基準信号である。ＣＳ信号は、ＦＰＧＡ１０３１のコンフィグレーション時に使用するメモリ（本開示の各実施形態ではコンフィグレーションメモリ１０２）を選択するメモリ選択用信号である。
【0051】
ＣＯＮＧＩＧ Ｉ／Ｆ１０３７ｂは、図６に示すように、ＦＰＧＡ１０３１ｂとＣＰＬＤ１０３２ｂとを接続する。ＣＯＮＧＩＧ Ｉ／Ｆ１０３７ｂは、ＦＰＧＡ１０３１ｂとＣＰＬＤ１０３２ｂとの間で、ＣＣＬＫ信号、およびＣＳ信号を伝播させる。
【0052】
ＣＯＮＦＩＧ Ｉ／Ｆ１０３８は、図６に示すように、コンフィグレーションメモリ１０２とＣＰＬＤ１０３２のそれぞれとを接続する。ＣＯＮＦＩＧ Ｉ／Ｆ１０３８は、コンフィグレーションメモリ１０２とＣＰＬＤ１０３２のそれぞれとの間で、ＣＣＬＫ信号、およびＣＳ信号を伝播させる。
【0053】
ＣＯＮＦＩＧ Ｉ／Ｆ１０３９は、図６に示すように、コンフィグレーションメモリ１０２とＦＰＧＡ１０３１のそれぞれとを接続する。ＣＯＮＦＩＧ Ｉ／Ｆ１０３９は、コンフィグレーションメモリ１０２とＦＰＧＡ１０３１のそれぞれとの間で、ＳＩ／ＳＯ信号を伝播させる。ＳＩ／ＳＯ信号は、データ信号（本開示の各実施形態ではＦＰＧＡ１０３１の回路の構成を設定するためのデータを含む信号）である。
【0054】
通信線１０３５ａは、図６に示すように、ＦＰＧＡ１０３１ａとＣＰＬＤ１０３２ａとを接続する。通信線１０３５ａは、ＣＰＬＤ１０３２ａがＦＰＧＡ１０３１ａのコンフィグレーションを開始する際にその開始をＣＰＬＤ１０３２ａからＦＰＧＡ１０３１ａに通知する開始信号を伝播させる。
【0055】
通信線１０３５ｂは、図６に示すように、ＦＰＧＡ１０３１ｂとＣＰＬＤ１０３２ｂとを接続する。通信線１０３５ｂは、ＣＰＬＤ１０３２ｂがＦＰＧＡ１０３１ｂのコンフィグレーションを開始する際にその開始をＣＰＬＤ１０３２ｂからＦＰＧＡ１０３１ｂに通知する開始信号を伝播させる。
【0056】
通信線１０３６は、図６に示すように、ＣＰＬＤ１０３２ａとＣＰＬＤ１０３２ｂとを接続する。通信線１０３６は、ＣＰＬＤ１０３２ａとＣＰＬＤ１０３２ｂとの間で共有する制御情報を伝播させる。この制御情報は、ＣＰＬＤ１０３２のそれぞれが制御するコンフィグレーションにおけるＦＰＧＡ１０３１の起動状況の情報を含んでいる。
【0057】
ＣＯＮＦＩＧ Ｉ／Ｆ１０３３、１０３４による上述のような接続により、図６に示すように、ＦＰＧＡ１０３１とコンフィグレーションメモリ１０２とが２対１で接続される。
【0058】
なお、本開示の第３実施形態において情報処理装置１が行う処理は、上述の処理に限定されない。例えば、情報処理装置１は、以下で説明する処理を行うものであってもよい。
【0059】
次に、情報処理装置１が行う処理について、図７を参照して説明する。図７は、本開示の第３実施形態による情報処理装置１の処理フローの一例を示す図である。ここでは、図７を参照して情報処理装置１が起動時に行うＦＰＧＡ１０３１ａの回路の構成を設定し、次にＦＰＧＡ１０３１ｂの回路の構成を設定するコンフィグレーションの処理について説明する。ＣＰＬＤ１０３２ａとＣＰＬＤ１０３２ｂとの間で共有する制御情報には、ＦＰＧＡ１０３１ａの回路の構成を設定し、次にＦＰＧＡ１０３１ｂの回路の構成を設定することを示す情報が含まれているものとする。また、ＦＰＧＡ１０３１のそれぞれは、ＣＯＮＦＩＧ Ｉ／Ｆ１０３９との接続端子を、遮断状態に固定しているものとする。
【0060】
ＣＰＬＤ１０３２ａとＣＰＬＤ１０３２ｂとの間で共有する制御情報に基づいて、ＣＰＬＤ１０３２のそれぞれは、ＦＰＧＡ１０３１ａの回路の構成を設定すると判定する。そして、起動していない状態のＦＰＧＡ１０３１ｂに接続されているＣＰＬＤ１０３２ｂは、コンフィグレーションメモリ１０２、ＣＯＮＦＩＧ Ｉ／Ｆ１０３３、およびＣＯＮＦＩＧ Ｉ／Ｆ１０３４との接続端子を、遮断状態に固定する。
【0061】
ＣＰＬＤ１０３２ａは、ＣＯＮＦＩＧ Ｉ／Ｆ１０３３ａおよびＣＯＮＦＩＧ Ｉ／Ｆ１０３４のそれぞれとの間で、ＣＣＬＫ信号、およびＣＳ信号を伝播可能な状態となる（ステップＳ２１）。これにより、ＦＰＧＡ１０３１ａがマスター、コンフィグレーションメモリ１０２がスレーブとなり、ＦＰＧＡ１０３１ａとコンフィグレーションメモリ１０２との間で通信が可能となる。マスターとなったＦＰＧＡ１０３１ａは、ＣＯＮＦＩＧ Ｉ／Ｆ１０３９との接続端子を遮断状態から通信可能なインピーダンスに変更する。そして、ＣＰＬＤ１０３２ａは、通信線１０３５ａを介して、ＦＰＧＡ１０３１ａにコンフィグレーションの開始を通知する（ステップＳ２２）。
【0062】
ＦＰＧＡ１０３１ａは、ＣＣＬＫ信号およびＣＳ信号を、コンフィグレーションメモリ１０２に出力する。このＣＳ信号によりコンフィグレーションメモリ１０２が選択される。そして、コンフィグレーションメモリ１０２は、ＣＣＬＫ信号に同期して、ＦＰＧＡ１０３１ａにおける回路の構成を設定するためのデータをＳＩ／ＳＯ信号として、ＣＯＮＦＩＧ Ｉ／Ｆ１０３９を介してＦＰＧＡ１０３１ａへ転送する（ステップＳ２３）。
【0063】
ＦＰＧＡ１０３１ａは、ＳＩ／ＳＯ信号を受ける。ＦＰＧＡ１０３１ａは、受けたＳＩ／ＳＯ信号に応じて、そのＳＩ／ＳＯ信号により設定される回路の構成となる（ステップＳ２４）。ＦＰＧＡ１０３１ａは、回路の構成が設定されると（すなわち、ＦＰＧＡ１０３１ａのコンフィグレーションの処理が完了すると）、ＦＰＧＡ１０３１ａのコンフィグレーションの処理が完了したことをＣＰＬＤ１０３２ａに通知する。また、ＦＰＧＡ１０３１ａは、ＣＯＮＦＩＧ Ｉ／Ｆ１０３９との接続端子を、遮断状態に固定する。ＣＰＬＤ１０３２ａは、その通知を受けると、ＦＰＧＡ１０３１ａのコンフィグレーションの処理が完了したことを含む制御情報を、ＣＰＬＤ１０３２ｂに出力する（ステップＳ２５）。これにより、ＣＰＬＤ１０３２ｂは、ＦＰＧＡ１０３１ａのコンフィグレーションの処理が完了したと判定する。そして、ＦＰＧＡ１０３１のそれぞれは、この通知により、ＦＰＧＡ１０３１ｂの回路の構成を設定すると判定する。
【0064】
起動していない状態のＦＰＧＡ１０３１ａに接続されているＣＰＬＤ１０３２ａは、コンフィグレーションメモリ１０２、ＣＯＮＦＩＧ Ｉ／Ｆ１０３７、およびＣＯＮＦＩＧ Ｉ／Ｆ１０３８との接続端子を、遮断状態に固定する。
【0065】
ＣＰＬＤ１０３２ｂは、ＣＯＮＦＩＧ Ｉ／Ｆ１０３７ｂおよびＣＯＮＦＩＧ Ｉ／Ｆ１０３８のそれぞれとの間で、ＣＣＬＫ信号、およびＣＳ信号を伝播可能な状態となる（ステップＳ２６）。これにより、ＦＰＧＡ１０３１ｂがマスター、コンフィグレーションメモリ１０２がスレーブとなり、ＦＰＧＡ１０３１ｂとコンフィグレーションメモリ１０２との間で通信が可能となる。マスターとなったＦＰＧＡ１０３１ｂは、ＣＯＮＦＩＧ Ｉ／Ｆ１０３９との接続端子を遮断状態から通信可能なインピーダンスに変更する。そして、ＣＰＬＤ１０３２ｂは、通信線１０３８５ｂを介して、ＦＰＧＡ１０３１ｂにコンフィグレーションの開始を通知する（ステップＳ２７）。
【0066】
ＦＰＧＡ１０３１ｂは、ＣＣＬＫ信号およびＣＳ信号を、コンフィグレーションメモリ１０２に出力する。このＣＳ信号によりコンフィグレーションメモリ１０２が選択される。そして、コンフィグレーションメモリ１０２は、ＣＣＬＫ信号に同期して、ＦＰＧＡ１０３１ｂにおける回路の構成を設定するためのデータ（すなわち、ＦＰＧＡ１０３１ａにおける回路の構成を設定するためのデータと同一のデータ）をＳＩ／ＳＯ信号として、ＣＯＮＦＩＧ Ｉ／Ｆ１０３９を介してＦＰＧＡ１０３１ｂへ転送する（ステップＳ２８）。
【0067】
ＦＰＧＡ１０３１ｂは、ＳＩ／ＳＯ信号を受ける。ＦＰＧＡ１０３１ｂは、受けたＳＩ／ＳＯ信号に応じて、そのＳＩ／ＳＯ信号により設定される回路の構成となる（ステップＳ２９）。ＦＰＧＡ１０３１ｂは、回路の構成が設定されると（すなわち、ＦＰＧＡ１０３１ａのコンフィグレーションの処理が完了すると）、ＦＰＧＡ１０３１ｂのコンフィグレーションの処理が完了したことをＣＰＬＤ１０３２ｂに通知する。ＣＰＬＤ１０３２ｂは、その通知を受けると、ＦＰＧＡ１０３１ｂのコンフィグレーションの処理が完了したことを含む制御情報を、ＣＰＬＤ１０３２ａに出力する（ステップＳ３０）。これにより、ＣＰＬＤ１０３２のそれぞれは、ＦＰＧＡ１０３１それぞれのコンフィグレーションの処理が完了したと判定する。そして、ＣＰＬＤ１０３２のそれぞれは、コンフィグレーションの処理を終了する（ステップＳ３１）。
【0068】
以上、本開示の第３実施形態による情報処理装置１について説明した。ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）１０３１ａ（第１ＦＰＧＡの一例）と、ＦＰＧＡ１０３１ｂ（第２ＦＰＧＡの一例）と、を備える情報処理装置１において、コンフィグレーションメモリ１０２は、１つのパッケージに封止され、前記ＦＰＧＡ１０３１ａおよび前記ＦＰＧＡ１０３１ｂにおいて設定される回路の構成に関する情報を記憶する。ＣＰＬＤ１０３２ａ（第１論理デバイスの一例）は、前記ＦＰＧＡ１０３１ａにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記ＦＰＧＡ１０３１ａまたは前記コンフィグレーションメモリ１０２に接続される自身の端子を遮断状態にする。ＣＰＬＤ１０３２ｂ（第２論理デバイスの一例）は、前記ＦＰＧＡ１０３１ｂにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記ＦＰＧＡ１０３１ｂまたは前記コンフィグレーションメモリ１０２に接続される自身の端子を遮断状態にする。
【0069】
この情報処理装置１により、１つのパッケージに封止されたコンフィグレーションメモリを複数のＦＰＧＡに共通に用いることが可能となる。その結果、この情報処理装置１により、複数のＦＰＧＡを用いて情報処理を実行する情報処理装置の基板における実装面積を低減することができる。
【0070】
なお、本開示の第３実施形態による情報処理装置１は、以下に示すＣＯＮＦＩＧ Ｉ／Ｆの本数とすることが可能であり、情報処理装置１の回路規模を小さくすることができる。
【0071】
ＦＰＧＡ１０３１が情報処理装置１の起動時にコンフィグレーションメモリ１０２との間で行うシリアル通信がＳＰＩである場合、コンフィグレーションに必要な信号ラインは、合計４本となる。また、ＦＰＧＡ１０３１が情報処理装置１の起動時にコンフィグレーションメモリ１０２との間で行うシリアル通信がＱＳＰＩである場合、コンフィグレーションに必要な信号ラインは、合計６本となる。
【0072】
なお、ＣＯＮＦＩＧ Ｉ／Ｆ１０３７、１０３８、１０３９のそれぞれを伝播するデータ信号のある方向とその逆方向にＦＰＧＡ１０３１とコンフィグレーションメモリ１０との間で直接データ信号が伝播する同一のバスを使用する場合には、ＳＰＩの場合２本×ＦＰＧＡ１０３１の実装数、ＱＳＰＩの場合３本×ＦＰＧＡ１０３１の実装数の分だけ、コンフィグレーションに必要な信号線を低減させることができる。また、ＣＰＬＤ１０３２の内部のそのデータ信号を伝搬させるための実装分が不要となる。これは、ＳＰＩの場合よりもＱＳＰＩの場合の方が顕著になる。ＱＳＰＩの場合、マスターであるＦＰＧＡ１０３１とスレーブであるコンフィグレーションメモリ１０２は、共通のＳＰＩコマンド（データ信号内の制御信号）によって各端子の入力と出力とが切り替えられる。そのため、ＱＳＰＩの場合、双方向のデータ信号を制御するための機能を実装する必要がなくなる。その結果、ＣＰＬＤ１０３２の回路リソース（及びピン数）及び設計コストの削減も可能となる。
【0073】
図８は、本開示の実施形態による情報処理装置１の最小構成を示す図である。情報処理装置１は、図８に示すように、第１ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）３０１、第２ＦＰＧＡ３０２、コンフィグレーションメモリ３０３、第１論理デバイス３０４、第２論理デバイス３０５、第１ＦＰＧＡ３０１とコンフィグレーションメモリ３０３とを直接接続する信号線、および、第２ＦＰＧＡ３０２とコンフィグレーションメモリ３０３とを直接接続する信号線を備える。
【0074】
コンフィグレーションメモリ３０３は、１つのパッケージに封止され、前記第１ＦＰＧＡ３０１および前記第２ＦＰＧＡ３０２において設定される回路の構成に関する情報を記憶する。第１論理デバイス３０４は、前記第１ＦＰＧＡ３０１における第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡ３０１または前記コンフィグレーションメモリ３０３に接続される自身の端子を遮断状態にする。第２論理デバイス３０５は、前記第２ＦＰＧＡ３０２における第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡ３０２または前記コンフィグレーションメモリ３０３に接続される自身の端子を遮断状態にする。
【0075】
第１ＦＰＧＡ３０１は、例えば、図２に例示されているＦＰＧＡ１０３１ａが有する機能を用いて実現することができる。第２ＦＰＧＡ３０２は、例えば、図２に例示されているＦＰＧＡ１０３１ｂが有する機能を用いて実現することができる。コンフィグレーションメモリ３０３は、例えば、図１に例示されているコンフィグレーションメモリ１０２が有する機能を用いて実現することができる。第１論理デバイス３０４は、例えば、図２に例示されているＣＰＬＤ１０３２ａが有する機能を用いて実現することができる。第２論理デバイス３０５は、例えば、図２に例示されているＣＰＬＤ１０３２ｂが有する機能を用いて実現することができる。第１ＦＰＧＡ３０１とコンフィグレーションメモリ３０３とを直接接続する信号線、および、第２ＦＰＧＡ３０２とコンフィグレーションメモリ３０３とを直接接続する信号線は、例えば、図６に例示されているＣＯＮＦＩＧ Ｉ／Ｆ１０３９が有する機能を用いて実現することができる。
【0076】
【0077】
第１ＦＰＧＡ３０１と、第２ＦＰＧＡ３０２と、１つのパッケージに封止され、前記第１ＦＰＧＡ３０１および前記第２ＦＰＧＡ３０２において設定される回路の構成に関する情報を記憶するコンフィグレーションメモリ３０３と、第１ＦＰＧＡ３０１とコンフィグレーションメモリ３０３とを直接接続する信号線と、第２ＦＰＧＡ３０２とコンフィグレーションメモリ３０３とを直接接続する信号線と、を備える情報処理装置１において、第１論理デバイス３０４は、前記第１ＦＰＧＡ３０１における第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡ３０１または前記コンフィグレーションメモリ３０３に接続される自身の端子を遮断状態にする（ステップＳ１０１）。第２論理デバイス３０５は、前記第２ＦＰＧＡ３０２における第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡ３０２または前記コンフィグレーションメモリ３０３に接続される自身の端子を遮断状態にする（ステップＳ１０２）。
【0078】
以上、本開示の実施形態による最小構成の情報処理装置１について説明した。この情報処理装置１により、１つのパッケージに封止されたコンフィグレーションメモリを複数のＦＰＧＡに共通に用いることが可能となる。その結果、この情報処理装置１により、複数のＦＰＧＡを用いて情報処理を実行する情報処理装置の基板における実装面積を低減することができる。
【0079】
なお、本開示の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。
【0080】
本開示の実施形態について説明したが、上述の情報処理装置１、基板１０、２０、ＣＰＬＤ１０３２、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。
【0081】
図１０は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。コンピュータ５は、図１０に示すように、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）６、メインメモリ７、ストレージ８、インターフェース９を備える。
【0082】
例えば、上述の情報処理装置１、基板１０、２０、ＣＰＬＤ１０３２、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。
【0083】
ストレージ８の例としては、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ－ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。
【0084】
また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。
【0085】
本開示のいくつかの実施形態を説明したが、これらの実施形態は、例であり、開示の範囲を限定しない。これらの実施形態は、開示の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。
【0086】
なお、上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
【0087】
（付記１）
第１ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と、
第２ＦＰＧＡと、
１つのパッケージに封止され、前記第１ＦＰＧＡおよび前記第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するコンフィグレーションメモリと、
前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にする第１論理デバイスと、
前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にする第２論理デバイスと、
前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、
前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、
を備える情報処理装置。
第１ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と、
第２ＦＰＧＡと、
１つのパッケージに封止され、前記第１ＦＰＧＡおよび前記第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するコンフィグレーションメモリと、
前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にする第１論理デバイスと、
前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にする第２論理デバイスと、
前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、
前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、
を備える情報処理装置。
【0088】
（付記２）
前記第１論理デバイスおよび前記第２論理デバイスは、
前記第１コンフィグレーションの処理および前記第２コンフィグレーションの処理の順番を共有している、
付記１に記載の情報処理装置。
前記第１論理デバイスおよび前記第２論理デバイスは、
前記第１コンフィグレーションの処理および前記第２コンフィグレーションの処理の順番を共有している、
付記１に記載の情報処理装置。
【0089】
（付記３）
前記第１論理デバイスは、
前記第１コンフィグレーションの処理の完了を、前記第２論理デバイスに通知し、
前記第２論理デバイスは、
前記第１論理デバイスからの通知に応じて、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を、遮断状態から、前記第２ＦＰＧＡおよび前記コンフィグレーションメモリと通信可能な状態に変更する、
付記１または付記２に記載の情報処理装置。
前記第１論理デバイスは、
前記第１コンフィグレーションの処理の完了を、前記第２論理デバイスに通知し、
前記第２論理デバイスは、
前記第１論理デバイスからの通知に応じて、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を、遮断状態から、前記第２ＦＰＧＡおよび前記コンフィグレーションメモリと通信可能な状態に変更する、
付記１または付記２に記載の情報処理装置。
【0090】
（付記４）
前記第２論理デバイスは、
前記第２コンフィグレーションの処理の完了を、前記第１論理デバイスに通知し、前記第２コンフィグレーションの処理を終了し、
前記第１論理デバイスは、
前記第２論理デバイスからの通知に応じて、前記第１コンフィグレーションの処理を終了する、
付記１から付記３の何れか１つに記載の情報処理装置。
前記第２論理デバイスは、
前記第２コンフィグレーションの処理の完了を、前記第１論理デバイスに通知し、前記第２コンフィグレーションの処理を終了し、
前記第１論理デバイスは、
前記第２論理デバイスからの通知に応じて、前記第１コンフィグレーションの処理を終了する、
付記１から付記３の何れか１つに記載の情報処理装置。
【0091】
（付記５）
第１ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と、第２ＦＰＧＡと、１つのパッケージに封止され、前記第１ＦＰＧＡおよび前記第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するコンフィグレーションメモリと、前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、を備える情報処理装置が実行する処理方法であって、
前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
を含む処理方法。
第１ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と、第２ＦＰＧＡと、１つのパッケージに封止され、前記第１ＦＰＧＡおよび前記第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するコンフィグレーションメモリと、前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、を備える情報処理装置が実行する処理方法であって、
前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
を含む処理方法。
【0092】
（付記６）
第１ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と、第２ＦＰＧＡと、１つのパッケージに封止され、前記第１ＦＰＧＡおよび前記第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するコンフィグレーションメモリと、前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、を備える情報処理装置のコンピュータに、
前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
を実行させるプログラム。
第１ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と、第２ＦＰＧＡと、１つのパッケージに封止され、前記第１ＦＰＧＡおよび前記第２ＦＰＧＡにおいて設定される回路の構成に関する情報を記憶するコンフィグレーションメモリと、前記第１ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、前記第２ＦＰＧＡと前記コンフィグレーションメモリとを直接接続する信号線と、を備える情報処理装置のコンピュータに、
前記第１ＦＰＧＡにおける第１コンフィグレーションの処理を制御し、前記第１コンフィグレーションの処理の制御を行わない場合に、前記第１ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
前記第２ＦＰＧＡにおける第２コンフィグレーションの処理を制御し、前記第２コンフィグレーションの処理の制御を行わない場合に、前記第２ＦＰＧＡまたは前記コンフィグレーションメモリに接続される自身の端子を遮断状態にすることと、
を実行させるプログラム。
【符号の説明】
【0093】
１・・・情報処理装置
５・・・コンピュータ
６、２０２・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０、２０・・・基板
３０・・・基板間Ｉ／Ｆ
１０１、２０１・・・コネクタ
１０２、３０３・・・コンフィグレーションメモリ
１０３・・・情報処理部
３０１・・・第１ＦＰＧＡ
３０２・・・第２ＦＰＧＡ
３０４・・・第１論理デバイス
３０５・・・第２論理デバイス
１０３１、１０３１ａ、１０３１ｂ・・・ＦＰＧＡ
１０３２、１０３２ａ、１０３２ｂ・・・ＣＰＬＤ
１０３３、１０３３ａ、１０３３ｂ、１０３４、１０３７、１０３７ａ、１０３７ｂ、１０３８、１０３９・・・ＣＯＮＦＩＧ Ｉ／Ｆ
１０３５、１０３５ａ、１０３５ｂ、１０３６・・・通信線
５・・・コンピュータ
６、２０２・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０、２０・・・基板
３０・・・基板間Ｉ／Ｆ
１０１、２０１・・・コネクタ
１０２、３０３・・・コンフィグレーションメモリ
１０３・・・情報処理部
３０１・・・第１ＦＰＧＡ
３０２・・・第２ＦＰＧＡ
３０４・・・第１論理デバイス
３０５・・・第２論理デバイス
１０３１、１０３１ａ、１０３１ｂ・・・ＦＰＧＡ
１０３２、１０３２ａ、１０３２ｂ・・・ＣＰＬＤ
１０３３、１０３３ａ、１０３３ｂ、１０３４、１０３７、１０３７ａ、１０３７ｂ、１０３８、１０３９・・・ＣＯＮＦＩＧ Ｉ／Ｆ
１０３５、１０３５ａ、１０３５ｂ、１０３６・・・通信線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】