特開 2025-9402 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025009402

(43)【公開日】2025-01-20

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H10D 30/60 20250101AFI20250110BHJP

   H10D 30/65 20250101ALI20250110BHJP

   H10D 62/10 20250101ALI20250110BHJP

【ＦＩ】

H01L29/78 301W

H01L29/78 301D

H01L29/06 301F

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2023112391

(22)【出願日】2023-07-07

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】後藤 洋太郎

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA25

5F140AA30

5F140AC21

5F140BA16

5F140BF04

5F140BF11

5F140BF18

5F140BG08

5F140BH17

5F140BH30

5F140BH47

5F140BJ08

5F140BJ27

5F140BK34

5F140CD09

(57)【要約】

【課題】ＬＤＭＯＳＦＥＴを含む半導体装置の性能を向上する。
【解決手段】フィールドプレート電極ＦＰとゲート電極ＧＥとの間に、フィールドプレート電極ＦＰと接する絶縁膜１００が形成され、ドレイン領域ＤＲとゲート電極ＧＥの間において、絶縁膜１００の上面に窪み２００を形成する。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板内に形成されたソース領域と、
前記ソース領域と離れており、且つ前記半導体基板内に形成されたドレイン領域と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面上に形成されたサイドウォールスペーサと、
前記ゲート電極の上面の一部、前記サイドウォールスペーサおよび前記半導体基板と接するように形成された絶縁膜と、
前記絶縁膜上に形成されたフィールドプレート電極と、
を備え、
前記ドレイン領域と前記ゲート電極の間において、前記絶縁膜の上面に窪みが形成されており、
前記窪みには、前記フィールドプレート電極の一部が充填されている、半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記絶縁膜は、
前記半導体基板と接する第１部分と、
前記サイドウォールスペーサと接する第２部分と、
前記ゲート電極の前記上面の一部と接する第３部分と、
を有し、
前記第１部分の上面と前記第２部分の上面の接続箇所には、前記窪みが形成されている、半導体装置。

【請求項3】

請求項１に記載の半導体装置において、
前記半導体基板の上面と前記窪みとの間の第１距離は、前記ゲート絶縁膜の厚さよりも大きい、半導体装置。

【請求項4】

請求項２に記載の半導体装置において、
前記第１部分の上面には、表面粗さに対応する凹凸が形成され、
前記凹凸の最高位置と前記窪みの下端との間の第１差は、前記凹凸の前記最高位置と前記凹凸の最低位置との間の第２差よりも大きい、半導体装置。

【請求項5】

請求項４に記載の半導体装置において、
前記第１差は、２ｎｍよりも大きい、半導体装置。

【請求項6】

請求項１に記載の半導体装置において、
前記ゲート電極と前記ドレイン領域との間の距離は、前記ゲート電極と前記ソース領域との間の距離よりも大きい、半導体装置。

【請求項7】

請求項１に記載の半導体装置において、
前記フィールドプレート電極は、金属シリサイド膜から形成されている、半導体装置。

【請求項8】

請求項１に記載の半導体装置において、
前記絶縁膜は、
前記ゲート電極の前記上面の一部、前記サイドウォールスペーサおよび前記半導体基板と接するように形成された第１絶縁膜と、
前記ゲート電極の前記上面の他部および前記第１絶縁膜と接し、且つ前記ゲート電極を覆うように形成された第２絶縁膜と、
前記第２絶縁膜と接するように形成された第３絶縁膜と、
を有する、半導体装置。

【請求項9】

請求項８に記載の半導体装置において、
前記第２絶縁膜の厚さ均一性は、前記第１絶縁膜および前記第３絶縁膜のそれぞれの厚さ均一性よりも高い、半導体装置。

【請求項10】

請求項８に記載の半導体装置において、
前記フィールドプレート電極は、前記ゲート電極を覆い、且つ前記ソース領域と電気的に接続されるように延在している、半導体装置。

【請求項11】

請求項１に記載の半導体装置において、
前記サイドウォールスペーサの下部には、リセス部が形成されている、半導体装置。

【請求項12】

請求項１に記載の半導体装置において、
前記絶縁膜と接する前記半導体基板の上面は、前記サイドウォールスペーサと接する前記半導体基板の上面よりも低い、半導体装置。

【請求項13】

請求項１に記載の半導体装置において、
前記フィールドプレート電極の一部は、平面視において、前記ドレイン領域と前記サイドウォールスペーサとの間において活性領域と重なるように、前記ゲート電極のゲート幅方向に延在しており、
前記フィールドプレート電極の一部は、複数のプラグと電気的に接続されている、半導体装置。

【請求項14】

請求項１に記載の半導体装置において、
前記半導体装置は、前記フィールドプレート電極と接続されるプラグを有し、
前記プラグは、前記窪みから離れて配置されている、半導体装置。

【請求項15】

（ａ）半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程、
（ｂ）前記ゲート電極の側面上にサイドウォールスペーサを形成する工程、
（ｃ）前記ゲート電極の上面の一部、前記サイドウォールスペーサおよび前記半導体基板と接するように絶縁膜を形成する工程、
（ｄ）前記絶縁膜上にフィールドプレート電極を形成する工程、
を備え、
前記（ｃ）工程では、常圧ＣＶＤ法またはプラズマＣＶＤ法を使用することにより前記絶縁膜を形成する、半導体装置の製造方法。

【請求項16】

請求項１５に記載の半導体装置の製造方法において、
前記絶縁膜は、
前記半導体基板と接する第１部分と、
前記サイドウォールスペーサと接する第２部分と、
前記ゲート電極の前記上面の一部と接する第３部分と、
を有し、
前記第１部分の上面と前記第２部分の上面との接続箇所には、窪みが形成されており、
前記窪みには、前記フィールドプレート電極の一部が充填されている、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造技術に関し、例えば、横方向拡散電界効果トランジスタ（ＬＤＭＯＳＦＥＴ（Lateral Diffused Metal Oxide Semiconductor Field Effect Transistor））を有する半導体装置およびその製造技術に適用して有効な技術に関する。

【背景技術】

【0002】

特開２０１８－５００４８号公報（特許文献１）には、ＬＤＭＯＳＦＥＴを含む半導体装置の性能を向上させる技術が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－５００４８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

例えば、ＣＭＯＳＦＥＴ（Complementary MOSFET）と混載可能なパワーデバイスとして、ＬＤＭＯＳＦＥＴが知られている。パワーデバイスは、トレードオフの関係にある耐圧の向上とオン抵抗の低減を必要とする。このことから、パワーデバイスの１つであるＬＤＭＯＳＦＥＴも、耐圧の向上とオン抵抗の低減との両方を改善する必要がある。

【課題を解決するための手段】

【0005】

一実施の形態において、半導体装置は、フィールドプレート電極とゲート電極との間に、フィールドプレート電極と接する絶縁膜を有し、フィールドプレート電極とゲート電極の下端部との間の距離を小さくするために、絶縁膜は、ドレイン領域とゲート電極の間において、その上面に窪みを有する。そして、この窪みには、フィールドプレート電極の一部が充填されている。

【0006】

一実施の形態において、半導体装置の製造方法は、ゲート電極の上面の一部、サイドウォールスペーサおよび半導体基板と接するように絶縁膜を形成する工程を有し、この工程では、常圧ＣＶＤ法またはプラズマＣＶＤ法を使用することにより絶縁膜を形成する。

【発明の効果】

【0007】

一実施の形態によれば、ＬＤＭＯＳＦＥＴを含む半導体装置の性能を向上できる。

【図面の簡単な説明】

【0008】

【図1】ＬＤＭＯＳＦＥＴを含む半導体装置の構造を示す断面図である。

【図2】フィールドプレート電極とゲート電極の下端部との間の構成を示す拡大図である。

【図3】窪みと絶縁膜の表面粗さとの相違点を模式的に説明する図である。

【図4】具現化態様における半導体装置の製造工程を示す図である。

【図5】図４に続く半導体装置の製造工程を示す図である。

【図6】図５に続く半導体装置の製造工程を示す図である。

【図7】図６に続く半導体装置の製造工程を示す図である。

【図8】図７に続く半導体装置の製造工程を示す図である。

【図9】図８に続く半導体装置の製造工程を示す図である。

【図10】図９に続く半導体装置の製造工程を示す図である。

【図11】（ａ）は、窪みに存在する「傾斜領域」と窪みの「窪み量」を示す図であり、（ｂ）は、窪み量と耐圧との関係を示すグラフである。

【図12】変形例１における半導体装置の概略構成を示す平面図である。

【図13】図１２のＡ－Ａ線に沿う半導体装置の断面図である。

【図14】図１２のＢ－Ｂ線に沿う半導体装置の断面図である。

【図15】図１４の一部を示す拡大図である。

【図16】変形例２において、フィールドプレート電極とゲート電極の下端部との間の構成を示す拡大図である。

【図17】変形例３において、フィールドプレート電極とゲート電極の下端部との間の構成を示す拡大図である。

【図18】変形例４において、フィールドプレート電極とゲート電極の下端部との間の構成を示す拡大図である。

【図19】変形例５における半導体装置の概略構成を示す平面図である。

【図20】（ａ）および（ｂ）は、フィールドプレート電極とサイドウォールスペーサとの間の構成を示す拡大図である。

【発明を実施するための形態】

【0009】

実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

【0010】

＜フィールドプレート電極の有用性＞
例えば，ＬＤＭＯＳＦＥＴは、半導体基板に形成されたソース領域とドレイン領域と、半導体基板上にゲート絶縁膜を介して配置されたゲート電極を有している。ここで、ＬＤＭＯＳＦＥＴの特徴は、ゲート電極とドレイン領域との間の距離が、ゲート電極とソース領域との間の距離よりも大きくなっていることである。

【0011】

これにより、ＬＤＭＯＳＦＥＴをオフした際にドレイン領域から延びる空乏層の幅を大きくすることができる。これにより、空乏層内の電界を緩和することができる。したがって、ＬＤＭＯＳＦＥＴの耐圧を向上できる。

【0012】

一方、ＬＤＭＯＳＦＥＴは、オン抵抗を低減することも必要とする。例えば、オン抵抗を低減するためには、ドリフト領域の不純物濃度を高くすることが考えられる。ところが、ドリフト領域の不純物濃度が高くなると、空乏層がドレイン領域から延びにくくなる。そして、空乏層内の等電位線の間隔が小さくなって電界が大きくなる。したがって、オン抵抗を低減するために、ドリフト領域の不純物濃度を高くすると、耐圧の低下を招く。

【0013】

そこで、オン抵抗を低減しながら、耐圧を向上させるために、ＬＤＭＯＳＦＥＴにフィールドプレート電極を形成することが検討されている。具体的に、フィールドプレート電極は、半導体基板の上面上にゲート電極の一部を覆うように形成され、基準電位（０Ｖ）がフィールドプレート電極に供給される。このフィールドプレート電極は、ソース領域とドレイン領域との間の電位差によって生じるドリフト領域の等電位線の間隔を広くでき、ドリフト領域での電界が緩和される。このことから、ＬＤＭＯＳＦＥＴにフィールドプレート電極を形成することによって、耐圧を向上できる。このように、フィールドプレート電極を有するＬＤＭＯＳＦＥＴは、オン抵抗を低減しながら、耐圧を確保できる。

【0014】

＜本発明者が見出した新規な知見＞
オン抵抗を低減するために、ドリフト領域の不純物濃度を高くする場合、単にフィールドプレート電極を形成するだけでは、耐圧を向上させる観点から充分ではない場合がある。耐圧を向上させるための工夫を施す必要があることを本発明者は新規に見出している。

【0015】

具体的には、たとえ、フィールドプレート電極をＬＤＭＯＳＦＥＴに形成したとしても、フィールドプレート電極とゲート電極の下端部との距離によっては、耐圧を確保できないおそれがある。なぜなら、不純物濃度を高くすると、等電位線の間隔が小さくなり、フィールドプレート電極とゲート電極の下端部との間に等電位線が入り込みやすくなるからである。そして、フィールドプレート電極とゲート電極の下端部との間に等電位線が入り込むことは、フィールドプレート電極とゲート電極の下端部との間で等電位線の間隔が小さくなって電界強度が大きくなることを意味する。この結果、例えば、ゲート電極の下端部に生じた電界集中が、このゲート電極の下端部において耐圧の低下を招く。このように、本発明者は、ドリフト領域の不純物濃度を高くすると、フィールドプレート電極による耐圧の向上効果（電界緩和効果）を充分に得られないおそれがあることを見出している。

【0016】

そこで、本実施の形態では、フィールドプレート電極を有するＬＤＭＯＳＦＥＴにおいて、フィールドプレート電極とゲート電極の下端部との間の距離に着目して、フィールドプレート電極を有するＬＤＭＯＳＦＥＴの耐圧を向上させている。以下では、本実施の形態における技術的思想について説明する。

【0017】

＜実施の形態における基本思想＞
本実施の形態における基本思想は、フィールドプレート電極とゲート電極の下端部との間の距離を小さくすることである。たとえ、ドリフト領域の不純物濃度を高くすることによりドリフト領域における等電位線の間隔が小さくなっても、フィールドプレート電極とゲート電極の下端部との間に等電位線が入り込みにくくなる。等電位線が入り込みにくくなることは、フィールドプレート電極とゲート電極の下端部との間において、等電位線の間隔が小さくなることを抑制できることを意味する。この結果、基本思想によれば、フィールドプレート電極とゲート電極の下端部との間で電界強度が大きくなることを抑制できる。このことから、基本思想によれば、例えば、ゲート電極の下端部の電界集中が耐圧の低下を引き起こすことを抑制できる。したがって、基本思想によれば、ＬＤＭＯＳＦＥＴを含む半導体装置の性能を向上できる。

【0018】

ここで、上述した基本思想を具現化するにあたっては、ＬＤＭＯＳＦＥＴと混載されるＣＭＯＳＦＥＴなどの素子の特性への影響を考慮することが必要である。すなわち、ＬＤＭＯＳＦＥＴは、ＣＭＯＳＦＥＴと混載することに適した構造を有する。そして、ＬＤＭＯＳＦＥＴをＣＭＯＳＦＥＴと混載する半導体装置に、ＣＭＯＳＦＥＴの特性への影響をできるだけ小さくしつつ、基本思想が具現化され得る。

【0019】

例えば、製造工程を追加することによってゲート電極の側面上に形成されるサイドウォールスペーサの幅を縮小することが考えられる。これによれば、フィールドプレート電極とゲート電極の下端部との間の距離を小さくすることができる。ただし、ＣＭＯＳＦＥＴもサイドウォールスペーサを有し、ＣＭＯＳＦＥＴのサイドウォールスペーサの幅も縮小する。ＣＭＯＳＦＥＴのサイドウォールスペーサの幅の縮小は、ＣＭＯＳＦＥＴの特性変動を引き起こすおそれがある。

【0020】

そこで、本実施の形態では、基本思想を具現化するにあたって、ＬＤＭＯＳＦＥＴと混載されるＣＭＯＳＦＥＴの特性への影響をできるだけ低減している。以下では、ＣＭＯＳＦＥＴの特性への影響をできるだけ低減することを考慮しながら、上述した基本思想を具現化した具現化態様について説明する。

【0021】

＜具現化態様＞
まず、具現化態様のコンセプトについて説明する。

【0022】

例えば、具現化態様のコンセプトは、フィールドプレート電極とゲート電極との間に、フィールドプレート電極と接する絶縁膜が存在する場合、ドレイン領域とゲート電極の間（フィールドプレート電極とゲート電極の間）において、絶縁膜の上面に窪みを形成するというものである。また、窪みには、フィールドプレート電極の一部が充填されている。これにより、フィールドプレート電極とゲート電極の下端部との間の距離を小さくできる。

【0023】

以下では、上述したコンセプトに基づく具現化態様の詳細について説明する。

【0024】

＜＜半導体装置の構造＞＞
図１は、ＬＤＭＯＳＦＥＴ１を含む半導体装置の構造を示す断面図である。

【0025】

ＬＤＭＯＳＦＥＴ１は、半導体基板ＳＵＢと、エピタキシャル層ＥＰＩと、ｐ型ウェルＰＷＬと、ゲート絶縁膜ＧＯＸと、ゲート電極ＧＥと、サイドウォールスペーサＳＷと、ソース領域ＳＲと、ドレイン領域ＤＲと、オフセットドレイン領域ＯＤＲと、絶縁膜１００と、フィールドプレート電極ＦＰと、ボディコンタクト領域ＢＣを有する。

【0026】

図１に示すように、半導体基板ＳＵＢ上には、エピタキシャル層ＥＰＩが形成されている。半導体基板ＳＵＢは、例えば、砒素（Ａｓ）等のｎ型不純物（ドナー）が導入された単結晶シリコンから構成されている。また、エピタキシャル層ＥＰＩもｎ型不純物が導入された単結晶シリコンから構成されている。半導体基板ＳＵＢとエピタキシャル層ＥＰＩからなる積層体を、基板１Ｓと呼ぶ場合がある。

【0027】

このエピタキシャル層ＥＰＩは、ドリフト領域として機能する。エピタキシャル層ＥＰＩの不純物濃度は、半導体基板ＳＵＢの不純物濃度よりも低い。

【0028】

次に、エピタキシャル層ＥＰＩの上部内には、ｐ型半導体領域であるｐ型ウェルＰＷＬが形成されている。このｐ型ウェルＰＷＬは、ｐ型ボディ領域とも呼ばれる。ｐ型ウェルＰＷＬは、ＬＤＭＯＳＦＥＴ１をオフした際、「パンチスルー」を抑制するパンチスルーストッパとしての機能を有している。ドレイン領域ＤＲからソース領域ＳＲに空乏層が達すると、「パンチスルー」が発生する。

【0029】

続いて、基板１Ｓ上には、ゲート絶縁膜ＧＯＸを介して、ゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜からなる。ゲート電極ＧＥは、例えば、ポリシリコン膜と、ポリシリコン膜の上面に形成された金属シリサイドＳＬから形成される。ゲート電極ＧＥの側面上には、例えば、酸化シリコン膜からなるサイドウォールスペーサＳＷが形成されている。

【0030】

エピタキシャル層ＥＰＩ内に、ソース領域ＳＲとオフセットドレイン領域ＯＤＲとが形成されている。ソース領域ＳＲとオフセットドレイン領域ＯＤＲは、ｐ型ウェルＰＷＬの上面に形成されるチャネル形成領域を挟んで互いに離れている。

【0031】

チャネル形成領域は、ゲート電極ＧＥの直下の領域に対応している。このチャネル形成領域には、ゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加した場合に反転層からなるチャネルが形成される。

【0032】

ソース領域ＳＲの上面には、金属シリサイドＳＬが形成されている。本明細書では、この金属シリサイドＳＬもソース領域ＳＲに含まれる。オフセットドレイン領域ＯＤＲと接するように、エピタキシャル層ＥＰＩ内にドレイン領域ＤＲが形成されている。このドレイン領域ＤＲの上面には、金属シリサイドＳＬが形成されている。本明細書では、この金属シリサイドＳＬもドレイン領域ＤＲに含まれる。このドレイン領域ＤＲの深さは、オフセットドレイン領域ＯＤＲの深さよりも浅い。また、ドレイン領域ＤＲの不純物濃度は、オフセットドレイン領域ＯＤＲの不純物濃度よりも高い。

【0033】

ＬＤＭＯＳＦＥＴ１において、ドレイン領域ＤＲとゲート電極ＧＥとの間には、オフセットドレイン領域ＯＤＲが形成されている。このことから、ＬＤＭＯＳＦＥＴ１では、ゲート電極ＧＥとドレイン領域ＤＲとの間の距離が、ゲート電極ＧＥとソース領域ＳＲとの間の距離よりも大きい。すなわち、ＬＤＭＯＳＦＥＴ１では、ソース領域ＳＲとドレイン領域ＤＲとがゲート電極ＧＥに対して非対称に形成されている。

【0034】

これにより、ＬＤＭＯＳＦＥＴ１をオフした際にドレイン領域ＤＲからオフセットドレイン領域ＯＤＲに空乏層を充分に延ばすことができるため、ソース領域ＳＲとドレイン領域ＤＲとの間の耐圧を向上できる。すなわち、オフセットドレイン領域ＯＤＲは、十分な耐圧を確保するために形成されている。

【0035】

次に、図１に示すように、基板１Ｓ、サイドウォールスペーサＳＷおよびゲート電極ＧＥの上面の一部と接するように絶縁膜１００が形成されている。この絶縁膜１００は、例えば、酸化シリコン膜から構成されている。そして、絶縁膜１００上には、絶縁膜１００と接するようにフィールドプレート電極ＦＰが形成されている。すなわち、フィールドプレート電極ＦＰは、ゲート電極ＧＥの一部上、ゲート電極ＧＥのドレイン領域ＤＲに面する側面上に形成されているサイドウォールスペーサＳＷ上、およびオフセットドレイン領域ＯＤＲ上にかけて連続的に形成されている。このフィールドプレート電極ＦＰは、例えば、金属シリサイド膜から形成されている。

【0036】

ＬＤＭＯＳＦＥＴ１を覆うように層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば、酸化シリコン膜から構成されている。そして、図１に示すように、層間絶縁膜ＩＬには、例えば、ドレイン領域ＤＲに達するプラグＰＬＧ１と、ソース領域ＳＲに達するプラグＰＬＧ２が形成されている。

【0037】

ここで、基板１Ｓには、ソース領域ＳＲと接するようにｐ型半導体領域からなるボディコンタクト領域ＢＣが形成されている。そして、プラグＰＬＧ２は、ソース領域ＳＲだけでなく、ボディコンタクト領域ＢＣとも電気的に接続されている。したがって、ＬＤＭＯＳＦＥＴ１では、ソース領域ＳＲとボディコンタクト領域ＢＣが同電位を有する。ボディコンタクト領域ＢＣは、ｐ型ウェルＰＷＬと接続されているため、ｐ型ウェルＰＷＬとソース領域ＳＲとが同電位で接続されている。この結果、ＬＤＭＯＳＦＥＴ１によれば、ｐ型ウェルＰＷＬとソース領域ＳＲとの間の電位差が生じにくくなる。これにより、ソース領域ＳＲ、ｐ型ウェル領域ＰＷＬおよび半導体基板ＳＵＢ（エピタキシャル層ＥＰＩ）からなる寄生ｎｐｎバイポーラトランジスタがオンすることを抑制できる。すなわち、ＬＤＭＯＳＦＥＴ１によれば、寄生バイポーラトランジスタによる「ラッチアップ」を抑制できる。

【0038】

以上のようにして、ＬＤＭＯＳＦＥＴ１が構成されている。

【0039】

次に、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間の詳細な構成について説明する。図２は、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間の構成を示す拡大図である。以下では、特に、フィールドプレート電極ＦＰの下に位置する絶縁膜１００について説明する。

【0040】

図２において、絶縁膜１００は、基板１Ｓと接する第１部分Ｐ１と、サイドウォールスペーサＳＷと接する第２部分Ｐ２と、ゲート電極ＧＥの上面の一部と接する第３部分Ｐ３とを有している。また、第１部分Ｐ１の上面と第２部分Ｐ２の上面との接続箇所には、窪み２００が形成されている。この窪み２００には、フィールドプレート電極ＦＰの一部が充填されている。このように構成されているＬＤＭＯＳＦＥＴ１では、図２に示すように、基板１Ｓの上面と窪み２００との間の「距離Ｂ」（第１距離）は、ゲート絶縁膜ＧＯＸの「厚さＡ」よりも大きい。このとき、「距離Ｂ」は、基板１Ｓの上面に垂直な方向において、基板１Ｓの上面と窪み２００の下端との間の最短距離である。

【0041】

ここで、絶縁膜１００の上面には、表面粗さに対応した凹凸が存在する。この点に関し、絶縁膜１００の第１部分Ｐ１の上面と第２部分Ｐ２の上面との接続箇所に形成されている窪み２００は、上述した凹凸よりも大きく、窪み２００は、上述した凹凸と区別される。

【0042】

以下では、窪み２００と表面粗さに対応した凹凸との相違点について、図３を参照しながら説明する。

【0043】

図３は、窪み２００と絶縁膜１００の表面粗さとの相違点を示す図である。図３において、絶縁膜１００の第１部分Ｐ１と第２部分Ｐ２の接続箇所に窪み２００が形成されている。図３に示されるように、絶縁膜１００の第１部分Ｐ１の上面に表面粗さに対応する凹凸が形成されている。凹凸の最高位置と窪み２００の最低位置との間の距離「Ｓ」（第１差）は、凹凸の最高位置と凹凸の最低位置との間の差「Ｈ１」（第２差）よりも大きい。具体的に、距離「Ｓ」は、２ｎｍよりも大きい。このように、具現化態様においては、窪み２００は、表面粗さに対応した凹凸と明確に区別される。

【0044】

＜＜半導体装置の製造方法＞＞
続いて、半導体装置の製造方法について図面を参照しながら説明する。

【0045】

まず、図４に示すように、ｐ型ウェルＰＷＬ、オフセットドレイン領域ＯＤＲおよびドレイン領域ＤＲを形成した基板１Ｓの上面上にゲート絶縁膜ＧＯＸを介してゲート電極ＧＥを形成する。そして、ゲート電極ＧＥの側面上にサイドウォールスペーサＳＷを形成する。次に、図５に示すように、基板１Ｓ（オフセットドレイン領域ＯＤＲおよびドレイン領域ＤＲ）、サイドウォールスペーサＳＷおよびゲート電極ＧＥの上面を覆うように絶縁膜１００を形成する。

【0046】

絶縁膜１００は、例えば、常圧ＣＶＤ法（Chemical Vapor Deposition）あるいはプラズマＣＶＤ法を使用することにより形成される。常圧ＣＶＤ法を使用して絶縁膜１００を形成する場合の成膜条件は、以下の通りである。例えば、成膜温度は３８０度である。また、原料ガスは、シランガス（ＳｉＨ_４）と酸素ガス（Ｏ_２）である。さらに、成膜圧力は７６０Ｔｏｒｒ（１Ｔｏｒｒ＝１３３．３２Ｐａ）である。

【0047】

一方、プラズマＣＶＤ法を使用して絶縁膜１００を形成する場合の成膜条件は、以下の通りである。例えば、成膜温度は４００度である。また、原料ガスはＴＥＯＳと酸素ガスである。さらに、成膜圧力は３Ｐａである。

【0048】

具現化態様における絶縁膜１００は、図５に示すように、基板１Ｓと接する第１部分Ｐ１と、サイドウォールスペーサＳＷと接する第２部分Ｐ２と、ゲート電極ＧＥの上面と接する第３部分Ｐ３を含む。常圧ＣＶＤ法あるいはプラズマＣＶＤ法を使用することにより、絶縁膜１００の厚さ均一性が低下し、第１部分Ｐ１の上面と第２部分Ｐ２の上面の接続箇所に窪み２００が形成される。すなわち、具現化態様では、意図的に窪み２００が形成される。

【0049】

続いて、図６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜１００をパターニングする。これにより、絶縁膜１００は、ゲート電極ＧＥの上面の一部を覆い、ゲート電極ＧＥの上面の他部を露出する。絶縁膜１００のパターニングによって、絶縁膜１００は、第１部分Ｐ１、第２部分Ｐ２およびゲート電極ＧＥの上面の一部と接する第３部分Ｐ３から構成される。そして、図７に示すように、シリサイド技術を使用することにより、絶縁膜１００から露出する基板１Ｓの上面およびゲート電極ＧＥの上面の他部に金属シリサイドＳＬを形成する。

【0050】

次に、図８に示すように、例えば、スパッタリング法を使用することにより、絶縁膜１００およびゲート電極ＧＥを覆うようにタングステンシリサイド膜ＳＦを形成する。そして、図９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、タングステンシリサイド膜ＳＦをパターニングして、フィールドプレート電極ＦＰを形成する。このとき、窪み２００の内部には、フィールドプレート電極ＦＰの一部が充填される。このようにして、ＬＤＭＯＳＦＥＴ１を形成することができる。

【0051】

その後、例えば、図１０に示すように、基板１Ｓ上に形成されたＬＤＭＯＳＦＥＴ１を覆うように、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば、酸化シリコン膜から構成される。続いて、図示はしないが、層間絶縁膜ＩＬを貫通するプラグおよびプラグと接続される配線を形成する。これにより、具現化態様におけるＬＤＭＯＳＦＥＴ１を含む半導体装置を製造できる。

【0052】

＜＜具現化態様における特徴＞＞
次に、具現化態様における特徴について説明する。

【0053】

具現化態様における第１特徴は、例えば、図２に示すように、フィールドプレート電極ＦＰの下に位置する絶縁膜１００の第１部分Ｐ１の上面と第２部分Ｐ２の上面との接続箇所に窪み２００が形成されていることである。これにより、窪み２００にフィールドプレート電極ＦＰの一部が充填されるため、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間の距離「Ｌ」を窪み２００を有さない構成よりも小さくできる。

【0054】

このような第１特徴によれば、たとえ、ドリフト領域（基板１Ｓの内部）の不純物濃度を高くすることによりドリフト領域における等電位線の間隔が小さくなっても、窪み２００の存在によって図２に示す距離「Ｌ」が小さくなる。そのため、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間に等電位線が入り込みにくくなる。したがって、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間において、等電位線の間隔が小さくなることを抑制できる。この結果、第１特徴によれば、ＬＤＭＯＳＦＥＴ１のオン抵抗を低減するために、ドリフト領域の不純物濃度を高くしても、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間で電界強度が大きくなることを抑制できる。このことから、第１特徴によれば、オン抵抗を低減しながら、ゲート電極ＧＥの下端部での電界集中が耐圧の低下を引き起こすことを抑制できる。すなわち、第１特徴によれば、互いにトレードオフの関係にあるオン抵抗の低減と耐圧の向上との両方を改善できる。したがって、第１特徴によれば、ＬＤＭＯＳＦＥＴ１を含む半導体装置の性能を向上できる。

【0055】

上述したように、絶縁膜１００に窪み２００を形成することによって、ＬＤＭＯＳＦＥＴ１の耐圧を向上できる。この点に関し、窪み２００が形成されていれば、耐圧を向上できるため、窪み２００の形状は図２に示される形状に限定されない。なぜなら、窪み２００を形成する技術的意義は、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間の距離「Ｌ」を小さくすることだからである。すなわち、窪み２００が存在することによって、距離「Ｌ」が小さくなれば、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間に等電位線が入り込みにくくなる。

【0056】

一方、本発明者は、窪み２００のサイズが変わると、耐圧の向上効果に一定の差異が生じることを明らかにしたので、以下では、この点について説明する。

【0057】

図１１（ａ）および図１１（ｂ）は、耐圧に対する窪みのサイズ依存性を説明する図である。図１１（ａ）は、窪み２００に存在する「傾斜領域」と窪みの「窪み量」を示す図であり、図１１（ｂ）は、窪み量と耐圧との関係を示すグラフである。

【0058】

図１１（ａ）に示すように、窪み２００の「傾斜領域」と「窪み量」が定義される。「傾斜領域」は、基板１Ｓの上面に対して傾斜している第１部分Ｐ１の上面の水平方向長さに相当する。「窪み量」は、基板１Ｓの上面に垂直な方向において、第１部分Ｐ１の上面の最高位置と窪みの下端との間の距離に相当する。

【0059】

図１１（ｂ）において、グラフ（１）は、「傾斜領域＝０．０３μｍ」である窪み２００に対応する窪み量と耐圧との関係を示す。これに対し、グラフ（２）は、「傾斜領域＝０．０９μｍ」である窪み２００に対応する窪み量と耐圧との関係を示す。

【0060】

図１１（ｂ）に示すように、グラフ（１）およびグラフ（２）の両方において得られた同様の傾向について説明する。つまり、「窪み量」が大きくなると、耐圧は向上しているが（第１傾向）、「窪み量」が「０．０５μｍ」を超えると耐圧が低下している（第２傾向）。ここで、「窪み量」が大きくなるということは、窪み２００のサイズが大きくなることを意味している。このことから、第１傾向は、窪み２００のサイズが大きくなるほど、距離「Ｌ」が小さくなって等電位線の入り込みが充分に抑制されることを示している。

【0061】

「窪み量」が大きくなるということは、窪み２００と基板１Ｓの上面の間の距離、言い換えれば、窪み２００直下の絶縁膜１００の厚さが小さくなることを意味する。そして、「窪み量」が大きくなると、窪み２００直下の絶縁膜１００の厚さがゲート絶縁膜ＧＯＸの厚さよりも小さくなる。この場合、窪み２００直下の絶縁膜１００の厚さの小さい部分が、耐圧低下のホットスポットとしてふるまうと考えられる。すなわち、第２傾向は、窪み２００のサイズが大きくなり、窪み２００直下の絶縁膜１００の厚さがゲート絶縁膜ＧＯＸの厚さよりも小さくなると、窪み２００の直下領域が耐圧低下のホットスポットとして顕在化することを示している。

【0062】

以上のことから、窪み２００を形成して耐圧を向上させるためには、窪み２００直下の絶縁膜１００の厚さがゲート絶縁膜ＧＯＸの厚さよりも小さくならないように、窪み２００のサイズ（「窪み量」）を大きくすることが望ましい。

【0063】

続いて、具現化態様における第２特徴は、例えば、図５に示すように、常圧ＣＶＤ法あるいはプラズマＣＶＤ法を使用することにより絶縁膜１００を形成することである。これにより、低圧ＣＶＤ法から常圧ＣＶＤ法あるいはプラズマＣＶＤ法に絶縁膜１００の形成方法を変更するだけで、図５に示すように、絶縁膜１００の第１部分Ｐ１の上面と第２部分Ｐ２の上面との接続箇所に窪み２００を形成することができる。

【0064】

常圧ＣＶＤ法あるいはプラズマＣＶＤ法によって、低圧ＣＶＤ法によって成膜される膜よりも低い厚さ均一性の膜が成膜される。その結果、絶縁膜１００の第１部分Ｐ１の上面と第２部分Ｐ２の上面との接続箇所に図５に示すような窪み２００を形成できる。

【0065】

例えば、一般的に、絶縁膜１００は、高い厚さ均一性のコンフォーマルな膜であることが望ましい。このため、絶縁膜１００の形成方法として低圧ＣＶＤ法が使用される。

【0066】

この点に関し、本発明者は、あえて高い厚さ均一性のコンフォーマルな絶縁膜１００を形成するのではなく、低い厚さ均一性の絶縁膜１００を形成すれば、必然的に窪み２００が形成されるという点に着目している。特に、本発明者は、常圧ＣＶＤ法あるいはプラズマＣＶＤ法によって成膜される膜は、低圧ＣＶＤ法によって成膜される膜よりも厚さ均一性が低いことに着目して、通常は、絶縁膜１００の形成方法として使用されない常圧ＣＶＤ法あるいはプラズマＣＶＤ法を積極的に使用している。

【0067】

例えば、常圧ＣＶＤ法を使用する場合、絶縁膜１００に窪み２００を形成しやすくするためには、成膜温度（３８０度以上４２０度以下程度）を低くすることが望ましい。一方、プラズマＣＶＤ法を使用する場合、絶縁膜１００に窪み２００を形成しやすくするためには、（１）成膜温度を低くする（３８０度以上４２０度以下程度）、（２）圧力を上げる（３Ｐａ以上４Ｐａ以下程度）あるいは（３）高周波数と低周波数のバランスを変更する（高周波数：１３ＭＨｚ以上１４ＭＨｚ以下程度、低周波数：２５０ｋＨｚ以上４００ｋＨｚ以下程度）ことが望ましい。

【0068】

以上のような具現化態様における第２特徴によれば、ＬＤＭＯＳＦＥＴ１と混載されるＣＭＯＳＦＥＴなどの素子の特性への影響を低減しながら、絶縁膜１００に窪み２００を形成できる。なぜなら、フィールドプレート電極ＦＰおよび下地膜である絶縁膜１００は、ＬＤＭＯＳＦＥＴ１に固有の構成要素だからである。すなわち、絶縁膜１００は、ＣＭＯＳＦＥＴに残存させないため、絶縁膜１００の形成方法の変更は、ＣＭＯＳＦＥＴの構造に影響しない。したがって、具現化態様における第２特徴は、ＣＭＯＳＦＥＴの特性に影響することなく、ＬＤＭＯＳＦＥＴ１の耐圧を向上できる。

【0069】

さらに、具現化態様では、ＣＭＯＳＦＥＴの特性に影響しないように、フィールドプレート電極ＦＰの構成材料が選択されている。例えば、フィールドプレート電極ＦＰの構成材料として、窒化チタン（ＴｉＮ）が採用されることがある。この窒化チタンは、洗浄処理である「ＡＰＭ処理／ＳＰＭ処理」で溶融するため、フィールドプレート電極ＦＰの形成不良が発生する場合がある。したがって、フィールドプレート電極ＦＰを窒化チタンから構成すると、フィールドプレート電極ＦＰに達するコンタクトホールの形成工程で使用される洗浄処理の洗浄条件を変更する必要がある。この点に関し、フィールドプレート電極ＦＰに達するコンタクトホールだけでなく、ＣＭＯＳＦＥＴ（ソース領域、ドレイン領域およびゲート電極）に達するコンタクトホールも形成される。このため、洗浄条件の変更は、ＣＭＯＳＦＥＴに達するコンタクトホールの洗浄処理の洗浄条件も変更されることを意味する。したがって、コンタクトホールの洗浄処理の洗浄条件の変更は、ＣＭＯＳＦＥＴの特性に影響するおそれがある。すなわち、フィールドプレート電極ＦＰを窒化チタンから構成すると、コンタクトホールの洗浄処理の洗浄条件の変更が、ＣＭＯＳＦＥＴの特性に影響する可能性がある。

【0070】

そこで、具現化態様では、フィールドプレート電極ＦＰを金属シリサイド（例えば、タングステンシリサイド）から構成している。なぜなら、金属シリサイドは、「ＡＰＭ処理／ＳＰＭ処理」で溶融しないため、洗浄条件を変更する必要がないからである。

【0071】

また、ＣＭＯＳＦＥＴの特性への影響を抑制する観点から、フィールドプレート電極ＦＰをポリシリコン膜から構成しなくてもよい。なぜなら、ポリシリコン膜の成膜温度は、金属シリサイドの形成温度よりも高く、熱によるＣＭＯＳＦＥＴの特性変動が生じる懸念があるからである。

【0072】

以上のことから、具現化態様では、フィールドプレート電極ＦＰを窒化チタン膜やポリシリコン膜ではなく、金属シリサイド膜から構成することにより、ＬＤＭＯＳＦＥＴ１と混載されるＣＭＯＳＦＥＴの特性に悪影響を与えることなく、フィールドプレート電極ＦＰを実現できる。

【0073】

＜変形例１＞
次に、本変形例１における半導体装置について説明する。

【0074】

＜＜半導体装置の構造＞＞
図１２は、本変形例１における半導体装置の概略構成を示す平面図である。

【0075】

図１２において、複数のプラグＰＬＧ１（図１２では、８つのプラグＰＬＧ１）がＹ方向に離れて並ぶように配置されている。また、複数のプラグＰＬＧ１（図１２では、２つのプラグＰＬＧ１）がＸ方向に離れて配置されている。すなわち、図１２では、Ｙ方向に並んで配置されている８つのプラグＰＬＧ１からなる「プラグ列」がＸ方向に２列に並んで配置されている。このように配置されている２列の「プラグ列」の間には、Ｙ方向に並んで配置されている８つのプラグＰＬＧ２からなる「プラグ列」が配置されている。ここで、プラグＰＬＧ１は、ドレイン領域と電気的に接続されている。一方、プラグＰＬＧ２は、ソース領域と電気的に接続されている。

【0076】

続いて、図１２に示すように、左側の「プラグ列」と中央の「プラグ列」の間、および、中央の「プラグ列」と右側の「プラグ列」の間には、それぞれゲート電極ＧＥがＹ方向に延在している。ゲート電極ＧＥのＹ方向の幅がゲート幅である。一方、ゲート電極ＧＥのＸ方向の幅がゲート長である。そして、平面視においてゲート電極ＧＥと部分的に重なるフィールドプレート電極ＦＰが、Ｙ方向に延在している。すなわち、図１２に示すように、本変形例１におけるフィールドプレート電極ＦＰは、左延在部と右延在部とを有し、左延在部は、左側のゲート電極ＧＥと部分的に重なりながらＹ方向に延在し、右延在部は、右側のゲート電極ＧＥと部分的に重なりながらＹ方向に延在している。そして、左延在部と右延在部とはＸ方向に延在する複数の接続部で互いに接続されている。このように、本変形例１におけるフィールドプレート電極ＦＰは、左延在部、右延在部および複数の接続部から構成されている。なお、図１２において、ゲート電極ＧＥがフィールドプレート電極ＦＰと重なっているところは点線で示されている。

【0077】

次に、図１３は、図１２のＡ－Ａ線に沿う半導体装置の断面図である。

【0078】

図１３において、ＬＤＭＯＳＦＥＴ１Ａは、ゲート電極ＧＥの上面の一部、サイドウォールスペーサＳＷおよび基板１Ｓと接するように形成された絶縁膜１００を有する。

【0079】

図１３に示すように、この絶縁膜１００は、絶縁膜１０と、絶縁膜２０と、絶縁膜３０から構成されている。絶縁膜１０は、ゲート電極ＧＥの上面の一部、サイドウォールスペーサＳＷおよび基板１Ｓと接するように形成されている。絶縁膜２０は、ゲート電極ＧＥの上面の他部（残部）および絶縁膜１０と接し、かつ、ゲート電極ＧＥを覆うように形成されている。絶縁膜３０は、絶縁膜２０と接し、かつ、ゲート電極ＧＥを覆うように形成されている。そして、本変形例１におけるフィールドプレート電極ＦＰは、絶縁膜３０と接するように形成されている。

【0080】

絶縁膜１０は、例えば、酸化シリコン膜から形成されている。絶縁膜２０は、例えば、窒化シリコン膜から形成されている。また、絶縁膜３０は、例えば、酸化シリコン膜から形成されている。絶縁膜２０の厚さ均一性は、絶縁膜１０および絶縁膜３０のそれぞれの厚さ均一性よりも高い。

【0081】

続いて、図１４は、図１２のＢ－Ｂ線に沿う半導体装置の断面図である。

【0082】

図１４において、フィールドプレート電極ＦＰは、絶縁膜３０と接している。さらに、フィールドプレート電極ＦＰは、ゲート電極ＧＥを覆い、かつ、プラグＰＬＧ２と電気的に接続されるように延在している。ここで、図１３に示すプラグＰＬＧ２は、ソース領域ＳＲと電気的に接続されている。また、図１４に示すプラグＰＬＧ２は、フィールドプレート電極ＦＰと電気的に接続されている。そして、図示はされていないが、図１３に示すプラグＰＬＧ２と図１４に示すプラグＰＬＧ２は、例えば、層間絶縁膜ＩＬ上に形成された配線で電気的に接続されている。すなわち、フィールドプレート電極ＦＰとソース領域ＳＲには、同じ電位が印加される。

【0083】

次に、図１５は、図１４の一部を示す拡大図である。

【0084】

図１５に示す領域ＲＡにおいて、絶縁膜１００には、窪み２００が形成されている。詳細には、絶縁膜１００を構成する絶縁膜１０、絶縁膜２０および絶縁膜３０のそれぞれに窪み２００が形成されている。このようにして、本変形例１における半導体装置に含まれるＬＤＭＯＳＦＥＴ１Ａが構成されている。

【0085】

＜＜変形例１における特徴＞＞
本変形例１における特徴は、例えば、図１５に示すように、フィールドプレート電極ＦＰの下に位置する絶縁膜１００の領域ＲＡに窪み２００が形成されていることである。詳細には、領域ＲＡにおいて、絶縁膜１０、絶縁膜２０および絶縁膜３０のそれぞれに窪み２００が形成されている。これにより、絶縁膜３０に形成されている窪み２００にフィールドプレート電極ＦＰの一部が充填されるため、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間の距離を窪み２００がない構成よりも小さくできる。

【0086】

この結果、本変形例１における特徴によれば、オン抵抗を低減しながら、ゲート電極ＧＥの下端部での電界集中が耐圧の低下を引き起こすことを抑制できる。したがって、本変形例１によれば、ＬＤＭＯＳＦＥＴ１Ａを含む半導体装置の性能を向上できる。

【0087】

以下では、本変形例１の利点について説明する。

【0088】

本変形例１では、例えば、図１３および図１４に示すように、絶縁膜１００が絶縁膜１０、絶縁膜２０および絶縁膜３０から構成されており、絶縁膜２０および絶縁膜３０のそれぞれが、ゲート電極ＧＥを覆うように形成されている。

【0089】

これにより、本変形例１によれば、絶縁膜３０上に配置されるフィールドプレート電極ＦＰとゲート電極ＧＥとの間のショート不良を抑制できる。特に、本変形例１によれば、ゲート電極ＧＥが絶縁膜２０および絶縁膜３０で覆われているため、フィールドプレート電極ＦＰを形成する際のパターニングにおいて、「パターニングずれ」が発生したとしても、フィールドプレート電極ＦＰとゲート電極ＧＥとの間のショート不良を抑制できる。したがって、本変形例１によれば、ＬＤＭＯＳＦＥＴ１Ａを含む半導体装置の信頼性を向上できる。

【0090】

さらに、本変形例１においては、ゲート電極ＧＥが絶縁膜２０および絶縁膜３０で覆われている。このため、本変形例１によれば、ショート不良の懸念なく、ゲート電極ＧＥの上方にフィールドプレート電極ＦＰの一部を配置できる。このことから、本変形例１によれば、フィールドプレート電極ＦＰのレイアウト自由度を向上できる。

【0091】

例えば、図１４に示すように、ゲート電極ＧＥを覆うように、フィールドプレート電極ＦＰを配置することができる。この場合、フィールドプレート電極ＦＰには、ソース領域ＳＲと同電位の「０Ｖ」が印加される。したがって、ゲート電極ＧＥを覆うフィールドプレート電極ＦＰは、ゲート電極ＧＥとドレイン領域ＤＲとの間のシールドとして機能する。このことから、本変形例１によれば、フィールドプレート電極ＦＰがシールドとして機能する結果、ＬＤＭＯＳＦＥＴ１Ａにおける「ゲート－ドレイン間容量」を低減できる。すなわち、本変形例１によれば、ＬＤＭＯＳＦＥＴ１Ａに存在する寄生容量を低減でき、ＬＤＭＯＳＦＥＴ１Ａを含む半導体装置の性能を向上できる。

【0092】

さらに、本変形例１において、ＬＤＭＯＳＦＥＴ１Ａと混載されるＣＭＯＳＦＥＴの特性に影響しにくい構成について説明する。

【0093】

例えば、図１５に示すように、絶縁膜１００は、絶縁膜１０、絶縁膜２０および絶縁膜３０から構成されている。ここで、本変形例１では、図１５に示す領域ＲＡにおいて、絶縁膜１００に窪み２００が形成されている。この場合、窪み２００を形成する観点からは、絶縁膜１０、絶縁膜２０および絶縁膜３０のそれぞれは、領域ＲＡにおいて窪み２００が形成されやすい成膜方法を使用して形成することが考えられる。例えば、低圧ＣＶＤ法ではなく常圧ＣＶＤ法やプラズマＣＶＤ法を使用して、それぞれ低い厚さ均一性の絶縁膜１０、絶縁膜２０および絶縁膜３０を形成することが考えられる。

【0094】

例えば、絶縁膜２０は、窒化シリコン膜から形成される。この絶縁膜２０は、ＬＤＭＯＳＦＥＴ１Ａにストレス（歪み）を与えて、チャネルにおけるキャリアの移動度を向上させる、いわゆる「歪シリコン技術」のストレッサとして機能する。そして、ストレッサは、均一にストレスを加えることができることが望ましいため、高い厚さ均一性の膜であることが望ましい。この点に関し、常圧ＣＶＤ法あるいはプラズマＣＶＤ法によって、低圧ＣＶＤ法によって成膜される膜よりも低い厚さ均一性の膜が成膜される。

【0095】

したがって、ストレッサとして機能する絶縁膜２０は、常圧ＣＶＤ法やプラズマＣＶＤ法ではなく、低圧ＣＶＤ法を使用して形成することが望ましい。すなわち、本変形例１において、窪み２００を形成しながら、かつ、ストレッサとしての機能を確保する観点から、絶縁膜１０および絶縁膜３０は、常圧ＣＶＤ法やプラズマＣＶＤ法を使用して形成する一方、絶縁膜２０は、低圧ＣＶＤ法を使用して形成することが望ましい。

【0096】

この点に関し、上述した技術は、ＬＤＭＯＳＦＥＴ１Ａと混載されるＣＭＯＳＦＥＴの特性に影響しにくい。すなわち、絶縁膜２０は、ＬＤＭＯＳＦＥＴ１Ａだけでなく、ＣＭＯＳＦＥＴにおいても「歪シリコン技術」のストレッサとして機能するように形成される。絶縁膜２０の厚さ均一性が低いと、絶縁膜２０がＣＭＯＳＦＥＴにおいても良好なストレッサとして充分に機能しないおそれがある。このことから、窪み２００を形成するために、常圧ＣＶＤ法やプラズマＣＶＤ法を使用して低い厚さ均一性の絶縁膜２０を形成すると、チャネルにおけるキャリアの移動度等のＣＭＯＳＦＥＴの特性に悪影響を及ぼすおそれがある。これに対し、上述した技術によれば、絶縁膜２０は、低圧ＣＶＤ法を使用して形成される。このことから、本変形例１によれば、絶縁膜２０の厚さ均一性を向上できる。これにより、ＬＤＭＯＳＦＥＴ１Ａと混載されるＣＭＯＳＦＥＴの特性に影響しにくくしながら、ＬＤＭＯＳＦＥＴ１Ａの絶縁膜１００に窪み２００を形成できる。したがって、本変形例１によれば、ＬＤＭＯＳＦＥＴ１Ａと混載されるＣＭＯＳＦＥＴの特性に悪影響を及ぼすことなく、ＬＤＭＯＳＦＥＴ１Ａの性能を向上できる。

【0097】

＜変形例２＞
続いて、本変形例２におけるＬＤＭＯＳＦＥＴ１Ｂについて説明する。

【0098】

図１６は、ＬＤＭＯＳＦＥＴ１Ｂにおいて、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間の構成を示す拡大図である。図１６において、本変形例２の特徴は、サイドウォールスペーサＳＷの下部にリセス部ＲＣが形成されることである。

【0099】

これにより、本変形例２によれば、図１６に示す「距離Ｌ」を小さくすることができる。すなわち、本変形例２によれば、サイドウォールスペーサＳＷの下部にリセス部ＲＣを形成することによって、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間の距離をリセス部ＲＣがない構成よりも小さくすることができる。

【0100】

この結果、本変形例２によれば、基板１Ｓの不純物濃度を高くしても、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間に等電位線が入り込みにくくなる。このため、本変形例２におけるＬＤＭＯＳＦＥＴ１Ｂによれば、オン抵抗を低減しながら、ゲート電極ＧＥの下端部での電界集中が引き起こす耐圧の低下を抑制できる。したがって、本変形例２によれば、ＬＤＭＯＳＦＥＴ１Ｂを含む半導体装置の性能を向上できる。

【0101】

例えば、リセス部ＲＣは、サイドウォールスペーサＳＷを形成する異方性エッチングに加えて、等方性エッチングをサイドウォールスペーサＳＷに施すことにより形成できる。

【0102】

本変形例２では、サイドウォールスペーサＳＷにリセス部ＲＣを形成している。このことから、高い厚さ均一性のコンフォーマルな絶縁膜１００を形成しても、リセス部ＲＣの存在によって、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間の「距離Ｌ」を小さくできる。つまり、本変形例２では、絶縁膜１００の成膜方法として、高い厚さ均一性の膜を形成できる低圧ＣＶＤ法を使用できる。

【0103】

ただし、サイドウォールスペーサＳＷにリセス部ＲＣを形成するだけでなく、絶縁膜１００にも窪みを形成してもよい。この場合、リセス部ＲＣと窪みによって、「距離Ｌ」をさらに小さくできる。すなわち、本変形例２においても、絶縁膜１００の成膜方法として、低圧ＣＶＤ法ではなく常圧ＣＶＤ法やプラズマＣＶＤ法を使用することにより、絶縁膜１００に窪みを形成してもよい。

【0104】

＜変形例３＞
次に、本変形例３におけるＬＤＭＯＳＦＥＴ１Ｃについて説明する。

【0105】

図１７は、ＬＤＭＯＳＦＥＴ１Ｃにおいて、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間の構成を示す拡大図である。図１７において、本変形例３の特徴は、基板１Ｓの上面にリセス部ＲＣ２が形成されることである。

【0106】

これにより、絶縁膜１００と接する基板１Ｓの上面は、サイドウォールスペーサＳＷと接する基板１Ｓの上面よりも低くなる。この結果、本変形例３によれば、図１７に示す「距離Ｌ」を小さくできる。すなわち、本変形例３によれば、基板１Ｓの上面にリセス部ＲＣ２を形成することによって、「距離Ｌ」をリセス部ＲＣ２がない構成よりも小さくできる。

【0107】

この結果、本変形例３によれば、基板１Ｓの不純物濃度を高くしても、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間に等電位線が入り込みにくくなる。このため、本変形例３におけるＬＤＭＯＳＦＥＴ１Ｃによれば、オン抵抗を低減しながら、ゲート電極ＧＥの下端部での電界集中が引き起こす耐圧の低下を抑制できる。したがって、本変形例３によれば、ＬＤＭＯＳＦＥＴ１Ｃを含む半導体装置の性能を向上できる。

【0108】

例えば、リセス部ＲＣ２は、サイドウォールスペーサＳＷをマスクにして基板１Ｓをエッチングすることによって形成できる。

【0109】

本変形例３では、基板１Ｓにリセス部ＲＣ２を形成している。このことから、高い厚さ均一性のコンフォーマルな絶縁膜１００を形成しても、リセス部ＲＣ２の存在によって、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間の「距離Ｌ」を小さくできる。つまり、本変形例３では、絶縁膜１００の成膜方法として、高い厚さ均一性の膜を形成できる低圧ＣＶＤ法を使用できる。

【0110】

基板１Ｓにリセス部ＲＣ２を形成するだけでなく、絶縁膜１００にも窪みを形成してもよい。この場合、リセス部ＲＣ２と窪みによって、「距離Ｌ」をさらに小さくできる。すなわち、本変形例３においても、絶縁膜１００の成膜方法として、低圧ＣＶＤ法ではなく常圧ＣＶＤ法やプラズマＣＶＤ法を使用することにより、絶縁膜１００に窪みを形成してもよい。

【0111】

＜変形例４＞
続いて、本変形例４におけるＬＤＭＯＳＦＥＴ１Ｄについて説明する。

【0112】

図１８は、ＬＤＭＯＳＦＥＴ１Ｄにおいて、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間の構成を示す拡大図である。図１８において、本変形例４では、フォトリソグラフィ技術およびエッチング技術を使用したパターニングによって、絶縁膜１００に窪み２００を形成している。このように、窪み３００は、パターニングによって形成してもよい。この場合も、絶縁膜１００に窪み２００を形成することにより、フィールドプレート電極ＦＰとゲート電極ＧＥの下端部との間の「距離Ｌ」を小さくできる。

【0113】

＜変形例５＞
図１９は、本変形例５におけるＬＤＭＯＳＦＥＴ１Ｅを含む半導体装置の概略構成を示す平面図である。図１９に示すように、ＬＤＭＯＳＦＥＴ１Ｅのゲート電極ＧＥは、平面視において、活性領域ＡＣＴ上をＹ方向に延在している。

【0114】

そして、フィールドプレート電極ＦＰは、平面視において、ゲート電極ＧＥと部分的に重なりながら、Ｙ方向に延在している。すなわち、図１９では示されていないが、フィールドプレート電極ＦＰの一部は、平面視において、ドレイン領域ＤＲとサイドウォールスペーサＳＷとの間において活性領域ＡＣＴと重なるように、Ｙ方向に延在している。

【0115】

ここで、本変形例５の特徴は、例えば、図１９に示すように、フィールドプレート電極ＦＰの一部が複数のプラグＰＬＧ３と電気的に接続されていることである。すなわち、フィールドプレート電極ＦＰと平面的に重なるように配線（図示せず）を形成し、フィールドプレート電極ＦＰと上述した配線を図１９に示す複数のプラグＰＬＧ３を介して接続する。

【0116】

これにより、本変形例５によれば、フィールドプレート電極ＦＰとプラグＰＬＧ３との間の電気的な接続を強化できる。特に、フィールドプレート電極ＦＰの下に位置する絶縁膜に窪みが形成されている場合、フィールドプレート電極ＦＰの厚さ均一性が低くなることが考えられる。この場合、フィールドプレート電極ＦＰに小さい厚さを有する部分が形成される結果、この小さい厚さを有する部分によってフィールドプレート電極ＦＰの抵抗値が大きくなるおそれがある。そこで、本変形例５では、フィールドプレート電極ＦＰに複数のプラグＰＬＧ３を接続している。これにより、フィールドプレート電極ＦＰの抵抗値を低減することができる。つまり、本変形例５によれば、フィールドプレート電極ＦＰの厚さ均一性が低くなることに起因する抵抗成分の増大が、フィールドプレート電極ＦＰと複数のプラグＰＬＧ３とを接続することによって低減される。これにより、本変形例５によれば、ＬＤＭＯＳＦＥＴ１Ｅを含む半導体装置の性能を向上できる。

【0117】

＜変形例６＞
次に、本変形例６におけるＬＤＭＯＳＦＥＴ１Ｆについて説明する。

【0118】

図２０（ａ）および図２０（ｂ）は、フィールドプレート電極ＦＰとサイドウォールスペーサＳＷとの間の構成を示す拡大図である。図２０（ａ）においては、フィールドプレート電極ＦＰと接続されるプラグＰＬＧ３を窪み２００に近接して配置する例が示されている。つまり、プラグＰＬＧ３が窪み２００と重なるように配置されている。

【0119】

図２０（ａ）に示すように、プラグＰＬＧ３を窪み２００に近接して配置すると、窪み２００の形状に起因して、フィールドプレート電極ＦＰとプラグＰＬＧ３との接続不良が発生するおそれがある。

【0120】

これに対し、図２０（ｂ）には、本変形例６におけるＬＤＭＯＳＦＥＴ１Ｆが示されている。具体的に、図２０（ｂ）では、フィールドプレート電極ＦＰと接続されるプラグＰＬＧ３が窪み２００から離れて配置されている。つまり、プラグＰＬＧ３が窪み２００と重ならないように配置されている。

【0121】

図２０（ｂ）に示すように、プラグＰＬＧ３を窪み２００から離して配置することにより、窪み２００の形状の影響を受けずに、フィールドプレート電極ＦＰとプラグＰＬＧ３とを接続することができる。この結果、本変形例６によれば、ＬＤＭＯＳＦＥＴ１Ｆを含む半導体装置の信頼性を向上できる。

【0122】

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

【0123】

本明細書では、ｎ型不純物が導入されたエピタキシャル層ＥＰＩが説明されているが、ｐ型不純物が導入されたエピタキシャル層ＥＰＩを適用してもよい。ｐ型不純物が導入されたエピタキシャル層ＥＰＩを適用する場合、エピタキシャル層ＥＰＩは、例えば埋込半導体層と、ドリフト層とを有してもよい。埋込半導体層は、ＬＤＭＯＳＦＥＴを半導体基板から電気的に分離するために形成される。ドリフト層はドレイン領域ＤＲよりも低い不純物濃度を有し、オフセットドレイン領域ＯＤＲのようにドレイン領域ＤＲからゲート電極ＧＥに向かって形成される。

【符号の説明】

【0124】

１ ＬＤＭＯＳＦＥＴ
１Ａ ＬＤＭＯＳＦＥＴ
１Ｂ ＬＤＭＯＳＦＥＴ
１Ｃ ＬＤＭＯＳＦＥＴ
１Ｄ ＬＤＭＯＳＦＥＴ
１Ｅ ＬＤＭＯＳＦＥＴ
１Ｆ ＬＤＭＯＳＦＥＴ
１Ｓ 基板
１０ 絶縁膜
２０ 絶縁膜
３０ 絶縁膜
１００ 絶縁膜
２００ 窪み
ＡＣＴ 活性領域
ＢＣ ボディコンタクト領域
ＤＲ ドレイン領域
ＥＰＩ エピタキシャル層
ＦＰ フィールドプレート電極
ＧＥ ゲート電極
ＧＯＸ ゲート絶縁膜
ＩＬ 層間絶縁膜
ＯＤＲ オフセットドレイン領域
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＷＬ ｐ型ウェル
Ｐ１ 第１部分
Ｐ２ 第２部分
Ｐ３ 第３部分
ＲＡ 領域
ＲＣ リセス部
ＲＣ２ リセス部
ＳＦ タングステンシリサイド膜
ＳＬ 金属シリサイド
ＳＲ ソース領域
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】