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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025009449
(43)【公開日】2025-01-20
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 51/20 20230101AFI20250110BHJP
H10D 30/68 20250101ALI20250110BHJP
【ＦＩ】
H10B51/20
H01L29/78 371
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023112458
(22)【出願日】2023-07-07
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】吉村 瑶子
(72)【発明者】
【氏名】佐久間 究
(72)【発明者】
【氏名】鈴木 都文
(72)【発明者】
【氏名】石田 秀郷
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP01
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083FR06
5F083GA10
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA32
5F083JA38
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR04
5F083PR05
5F083PR21
5F083PR22
5F101BA00
5F101BB04
5F101BC02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
5F101BH01
5F101BH02
5F101BH15
(57)【要約】
【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体層（１２０）と、半導体層に対向するゲート電極（１１０）と、半導体層及びゲート電極の間に設けられ、酸素（Ｏ）及びハフニウム（Ｈｆ）を含む第１絶縁膜（１３１）と、第１絶縁膜及びゲート電極の間に設けられた第２絶縁膜（１３３）と、を備える。第１絶縁膜は、第１添加物領域（１３４）と、第２添加物領域（１３５）と、メモリ領域（１３６）と、を備える。第１添加物領域及び第２添加物領域は、それぞれ、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの添加元素を含む。メモリ領域は添加元素を含まず、又は、メモリ領域における添加元素の濃度は、第１添加物領域における第２の添加元素の濃度よりも低い。
【選択図】図４
【解決手段】半導体記憶装置は、半導体層（１２０）と、半導体層に対向するゲート電極（１１０）と、半導体層及びゲート電極の間に設けられ、酸素（Ｏ）及びハフニウム（Ｈｆ）を含む第１絶縁膜（１３１）と、第１絶縁膜及びゲート電極の間に設けられた第２絶縁膜（１３３）と、を備える。第１絶縁膜は、第１添加物領域（１３４）と、第２添加物領域（１３５）と、メモリ領域（１３６）と、を備える。第１添加物領域及び第２添加物領域は、それぞれ、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの添加元素を含む。メモリ領域は添加元素を含まず、又は、メモリ領域における添加元素の濃度は、第１添加物領域における第２の添加元素の濃度よりも低い。
【選択図】図４
【特許請求の範囲】
【請求項1】
半導体層と、
前記半導体層に対向するゲート電極と、
前記半導体層及び前記ゲート電極の間に設けられ、酸素（Ｏ）、ハフニウム（Ｈｆ）及び第１の添加元素を含み、結晶構造として直方晶を含む第１絶縁膜と、
前記第１絶縁膜及び前記ゲート電極の間に設けられた第２絶縁膜と
を備え、
前記第１絶縁膜は、
第１添加物領域と、
前記第１添加物領域及び前記ゲート電極の間に設けられた第２添加物領域と、
前記第１添加物領域及び前記第２添加物領域の間に設けられたメモリ領域と
を備え、
前記第１添加物領域は、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの第２の添加元素を含み、
前記第２添加物領域は、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの第３の添加元素を含み、
前記メモリ領域は前記第２の添加元素を含まず、又は、前記メモリ領域における前記第２の添加元素の濃度は、前記第１添加物領域における前記第２の添加元素の濃度よりも低く、
前記メモリ領域は前記第３の添加元素を含まず、又は、前記メモリ領域における前記第３の添加元素の濃度は、前記第２添加物領域における前記第３の添加元素の濃度よりも低い
半導体記憶装置。
前記半導体層に対向するゲート電極と、
前記半導体層及び前記ゲート電極の間に設けられ、酸素（Ｏ）、ハフニウム（Ｈｆ）及び第１の添加元素を含み、結晶構造として直方晶を含む第１絶縁膜と、
前記第１絶縁膜及び前記ゲート電極の間に設けられた第２絶縁膜と
を備え、
前記第１絶縁膜は、
第１添加物領域と、
前記第１添加物領域及び前記ゲート電極の間に設けられた第２添加物領域と、
前記第１添加物領域及び前記第２添加物領域の間に設けられたメモリ領域と
を備え、
前記第１添加物領域は、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの第２の添加元素を含み、
前記第２添加物領域は、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの第３の添加元素を含み、
前記メモリ領域は前記第２の添加元素を含まず、又は、前記メモリ領域における前記第２の添加元素の濃度は、前記第１添加物領域における前記第２の添加元素の濃度よりも低く、
前記メモリ領域は前記第３の添加元素を含まず、又は、前記メモリ領域における前記第３の添加元素の濃度は、前記第２添加物領域における前記第３の添加元素の濃度よりも低い
半導体記憶装置。
【請求項2】
前記第１絶縁膜は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの前記第１の添加元素を含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項3】
前記第１添加物領域は、前記第１絶縁膜の前記半導体層側の面を含み、
前記第２添加物領域は、前記第１絶縁膜の前記ゲート電極側の面を含む
請求項１記載の半導体記憶装置。
前記第２添加物領域は、前記第１絶縁膜の前記ゲート電極側の面を含む
請求項１記載の半導体記憶装置。
【請求項4】
前記第１絶縁膜は、前記第２添加物領域及び前記ゲート電極の間に設けられた領域を備え、
前記第１添加物領域は、前記第１絶縁膜の前記半導体層側の面を含み、
前記領域は、前記第１絶縁膜の前記ゲート電極側の面を含む
請求項１記載の半導体記憶装置。
前記第１添加物領域は、前記第１絶縁膜の前記半導体層側の面を含み、
前記領域は、前記第１絶縁膜の前記ゲート電極側の面を含む
請求項１記載の半導体記憶装置。
【請求項5】
前記第１添加物領域における前記第２の添加元素の濃度は、６．２×１０２１個／ｃｍ３以下であり、
前記第２添加物領域における前記第３の添加元素の濃度は、６．２×１０２１個／ｃｍ３以下である
請求項１記載の半導体記憶装置。
前記第２添加物領域における前記第３の添加元素の濃度は、６．２×１０２１個／ｃｍ３以下である
請求項１記載の半導体記憶装置。
【請求項6】
前記第１添加物領域と前記第２添加物領域との間の距離は、８ｎｍ以上である
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項7】
積層方向に交互に積層された複数の導電層及び複数の絶縁層と、
前記積層方向に延伸し、前記複数の導電層と対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられ、前記積層方向に延伸し、酸素（Ｏ）及びハフニウム（Ｈｆ）を含み、結晶構造として直方晶を含む絶縁膜と、
前記絶縁膜及び前記半導体層の間に設けられ、前記積層方向に延伸する界面層と
を備え、
前記界面層は、
前記積層方向において前記複数の導電層に対応する複数の位置に設けられた複数の第１部分と、
前記積層方向において前記複数の絶縁層に対応する複数の位置に設けられた複数の第２部分と
を備え、
前記複数の第２部分から前記半導体層までの距離は、前記複数の第１部分から前記半導体層までの距離よりも大きい
半導体記憶装置。
前記積層方向に延伸し、前記複数の導電層と対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられ、前記積層方向に延伸し、酸素（Ｏ）及びハフニウム（Ｈｆ）を含み、結晶構造として直方晶を含む絶縁膜と、
前記絶縁膜及び前記半導体層の間に設けられ、前記積層方向に延伸する界面層と
を備え、
前記界面層は、
前記積層方向において前記複数の導電層に対応する複数の位置に設けられた複数の第１部分と、
前記積層方向において前記複数の絶縁層に対応する複数の位置に設けられた複数の第２部分と
を備え、
前記複数の第２部分から前記半導体層までの距離は、前記複数の第１部分から前記半導体層までの距離よりも大きい
半導体記憶装置。
【請求項8】
前記複数の第２部分から前記半導体層までの距離と、前記複数の第１部分から前記半導体層までの距離と、の差は、２ｎｍ以上である
請求項７記載の半導体記憶装置。
請求項７記載の半導体記憶装置。
【請求項9】
前記絶縁膜は、
前記積層方向において前記複数の導電層に対応する複数の位置に設けられた複数の第３部分と、
前記積層方向において前記複数の絶縁層に対応する複数の位置に設けられた複数の第４部分と
を備え、
前記複数の第４部分から前記半導体層までの距離は、前記複数の第３部分から前記半導体層までの距離よりも大きい
請求項７記載の半導体記憶装置。
前記積層方向において前記複数の導電層に対応する複数の位置に設けられた複数の第３部分と、
前記積層方向において前記複数の絶縁層に対応する複数の位置に設けられた複数の第４部分と
を備え、
前記複数の第４部分から前記半導体層までの距離は、前記複数の第３部分から前記半導体層までの距離よりも大きい
請求項７記載の半導体記憶装置。
【請求項10】
前記半導体層の前記複数の導電層側の面に沿って、且つ、前記複数の絶縁層に対応して前記積層方向に並ぶ複数の絶縁部材を備え、
前記界面層は、前記半導体層及び前記複数の絶縁部材の前記複数の導電層側の面に沿って前記積層方向に延伸し、
前記絶縁膜は、前記界面層の前記複数の導電層側の面に沿って前記積層方向に延伸する
請求項７記載の半導体記憶装置。
前記界面層は、前記半導体層及び前記複数の絶縁部材の前記複数の導電層側の面に沿って前記積層方向に延伸し、
前記絶縁膜は、前記界面層の前記複数の導電層側の面に沿って前記積層方向に延伸する
請求項７記載の半導体記憶装置。
【請求項11】
前記絶縁膜は、添加物領域を備え、
前記添加物領域は、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの添加元素を含む
請求項７記載の半導体記憶装置。
前記添加物領域は、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの添加元素を含む
請求項７記載の半導体記憶装置。
【請求項12】
前記添加物領域は、前記複数の導電層に対応する前記積層方向の範囲にわたって前記積層方向に延伸する
請求項１１記載の半導体記憶装置。
請求項１１記載の半導体記憶装置。
【請求項13】
前記積層方向において前記複数の導電層に対応する複数の位置に設けられた複数の前記添加物領域を備える
請求項１１記載の半導体記憶装置。
請求項１１記載の半導体記憶装置。
【請求項14】
前記絶縁膜は、
前記積層方向において前記複数の導電層に対応する複数の位置に設けられ、結晶構造として直方晶を含む複数の部分と、
前記積層方向において前記複数の絶縁層に対応する複数の位置に設けられ、結晶構造として直方晶でない構造を含む複数の他の部分と
を含む請求項７記載の半導体記憶装置。
前記積層方向において前記複数の導電層に対応する複数の位置に設けられ、結晶構造として直方晶を含む複数の部分と、
前記積層方向において前記複数の絶縁層に対応する複数の位置に設けられ、結晶構造として直方晶でない構造を含む複数の他の部分と
を含む請求項７記載の半導体記憶装置。
【請求項15】
積層方向に交互に積層された複数の導電層及び複数の絶縁層と、
前記積層方向に延伸し、前記複数の導電層と対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられ、前記積層方向に延伸し、酸素（Ｏ）及びハフニウム（Ｈｆ）を含み、結晶構造として直方晶を含む絶縁膜と
を備え、
前記絶縁膜は、
前記半導体層の前記複数の導電層側の面に沿って前記積層方向に延伸する第１領域と、
前記第１領域と前記複数の導電層との間に設けられ、前記積層方向に延伸する第２領域と
を備え、
前記積層方向の、前記複数の絶縁層に対応する複数の第１位置において、前記第１領域と前記第２領域とは離間し、
前記積層方向の、前記複数の導電層に対応する複数の第２位置において、前記第１領域と前記第２領域とが接続され、又は、前記第１領域と前記第２領域との間の距離が、前記複数の第１位置における前記第１領域と前記第２領域との間の距離よりも小さい
半導体記憶装置。
前記積層方向に延伸し、前記複数の導電層と対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられ、前記積層方向に延伸し、酸素（Ｏ）及びハフニウム（Ｈｆ）を含み、結晶構造として直方晶を含む絶縁膜と
を備え、
前記絶縁膜は、
前記半導体層の前記複数の導電層側の面に沿って前記積層方向に延伸する第１領域と、
前記第１領域と前記複数の導電層との間に設けられ、前記積層方向に延伸する第２領域と
を備え、
前記積層方向の、前記複数の絶縁層に対応する複数の第１位置において、前記第１領域と前記第２領域とは離間し、
前記積層方向の、前記複数の導電層に対応する複数の第２位置において、前記第１領域と前記第２領域とが接続され、又は、前記第１領域と前記第２領域との間の距離が、前記複数の第１位置における前記第１領域と前記第２領域との間の距離よりも小さい
半導体記憶装置。
【請求項16】
前記第１領域の前記複数の導電層側の面に沿って、且つ、前記複数の絶縁層に対応して前記積層方向に並ぶ複数の絶縁部材を備え、
前記第２領域は、前記第１領域及び前記複数の絶縁部材の前記複数の導電層側の面に沿って前記積層方向に延伸する
請求項１５記載の半導体記憶装置。
前記第２領域は、前記第１領域及び前記複数の絶縁部材の前記複数の導電層側の面に沿って前記積層方向に延伸する
請求項１５記載の半導体記憶装置。
【請求項17】
前記複数の絶縁部材と、前記絶縁膜の前記半導体層側の面と、の間の第１距離は、５ｎｍ以下であり、
前記複数の絶縁部材と、前記絶縁膜の前記複数の導電層側の面と、の間の第２距離は、５ｎｍ以下である
請求項１６記載の半導体記憶装置。
前記複数の絶縁部材と、前記絶縁膜の前記複数の導電層側の面と、の間の第２距離は、５ｎｍ以下である
請求項１６記載の半導体記憶装置。
【請求項18】
前記第１距離及び前記第２距離の合計は、８ｎｍ以上である
請求項１７記載の半導体記憶装置。
請求項１７記載の半導体記憶装置。
【請求項19】
前記複数の絶縁部材の前記半導体層側の面と、前記複数の絶縁部材の前記複数の導電層側の面と、の間の距離は、１ｎｍ以上である
請求項１６記載の半導体記憶装置。
請求項１６記載の半導体記憶装置。
【請求項20】
前記絶縁膜は、前記第１領域及び前記第２領域の間において、前記複数の導電層に対応して前記積層方向に並ぶ複数の添加物領域を備え、
前記添加物領域は、チタン（Ｔｉ）及びシリコン（Ｓｉ）からなる群から選ばれる少なくとも一つの添加元素を含み、
前記第１領域及び前記第２領域は前記添加元素を含まず、又は、前記第１領域及び前記第２領域における前記添加元素の濃度は、前記添加物領域における前記添加元素の濃度よりも低い
請求項１５記載の半導体記憶装置。
前記添加物領域は、チタン（Ｔｉ）及びシリコン（Ｓｉ）からなる群から選ばれる少なくとも一つの添加元素を含み、
前記第１領域及び前記第２領域は前記添加元素を含まず、又は、前記第１領域及び前記第２領域における前記添加元素の濃度は、前記添加物領域における前記添加元素の濃度よりも低い
請求項１５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
複数のメモリトランジスタを含む半導体記憶装置が知られている。これら複数のメモリトランジスタのゲート絶縁膜には、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層、フローティングゲート等の導電性の電荷蓄積層、強誘電体膜等の、データを記憶可能なメモリ部が設けられている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－４８２１４号広報
【特許文献2】特開２０２２－１４５０４９号広報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、半導体層と、半導体層に対向するゲート電極と、半導体層及びゲート電極の間に設けられ、酸素（Ｏ）、ハフニウム（Ｈｆ）及び第１の添加元素を含み、結晶構造として直方晶を含む第１絶縁膜と、第１絶縁膜及びゲート電極の間に設けられた第２絶縁膜と、を備える。第１絶縁膜は、第１添加物領域と、第１添加物領域及びゲート電極の間に設けられた第２添加物領域と、第１添加物領域及び第２添加物領域の間に設けられたメモリ領域と、を備える。第１添加物領域は、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの第２の添加元素を含む。第２添加物領域は、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの第３の添加元素を含む。メモリ領域は第２の添加元素を含まず、又は、メモリ領域における第２の添加元素の濃度は、第１添加物領域における第２の添加元素の濃度よりも低い。メモリ領域は第３の添加元素を含まず、又は、メモリ領域における第３の添加元素の濃度は、第２添加物領域における第３の添加元素の濃度よりも低い。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリダイＭＤの一部の構成を示す模式的な回路図である。
【図2】メモリダイＭＤの模式的な平面図である。
【図3】メモリダイＭＤの一部の構成を示す模式的な斜視図である。
【図5】メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図6】メモリセルＭＣの分極率について説明するための模式的なグラフである。
【図7】メモリセルＭＣの状態について説明するための模式的な断面図である。
【図8】メモリセルＭＣの状態について説明するための模式的なエネルギーバンド図である。
【図9】メモリセルＭＣの状態について説明するための模式的な断面図である。
【図10】メモリセルＭＣの状態について説明するための模式的なエネルギーバンド図である。
【図11】第１実施形態の効果について説明するための模式的なエネルギーバンド図である。
【図12】第１実施形態の効果について説明するための模式的なエネルギーバンド図である。
【図13】第１実施形態に係るメモリダイＭＤの製造方法について説明するための模式的な断面図である。
【図14】同製造方法について説明するための模式的な断面図である。
【図15】同製造方法について説明するための模式的な断面図である。
【図16】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図17】同半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図18】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図19】第３実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図20】同製造方法について説明するための模式的な断面図である。
【図21】同製造方法について説明するための模式的な断面図である。
【図22】同製造方法について説明するための模式的な断面図である。
【図23】同製造方法について説明するための模式的な断面図である。
【図24】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図25】第４実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図26】同製造方法について説明するための模式的な断面図である。
【図27】同製造方法について説明するための模式的な断面図である。
【図28】同製造方法について説明するための模式的な断面図である。
【図29】同製造方法について説明するための模式的な断面図である。
【図30】第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図31】第５実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図32】同製造方法について説明するための模式的な断面図である。
【図33】同製造方法について説明するための模式的な断面図である。
【図34】第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図35】第６実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図36】同製造方法について説明するための模式的な断面図である。
【図37】同製造方法について説明するための模式的な断面図である。
【図38】同製造方法について説明するための模式的な断面図である。
【図39】同製造方法について説明するための模式的な断面図である。
【図40】第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図41】第７実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図42】同製造方法について説明するための模式的な断面図である。
【図43】同製造方法について説明するための模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
【0010】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0011】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0012】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0013】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0014】
また、本明細書においては、基板の上面と交差する方向を積層方向と呼ぶ場合がある。積層方向はＺ方向と一致していても良いし、一致していなくても良い。また、本明細書においては、積層方向と交差する所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向と呼ぶことがある。これら第１方向及び第２方向は、Ｘ方向及びＹ方向のいずれかと対応していても良いし、対応していなくても良い。
【0015】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0016】
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
【0017】
［第１実施形態］
［メモリダイＭＤの回路構成］
図１は、第１実施形態に係るメモリダイＭＤの一部の構成を示す模式的な回路図である。図１に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
［メモリダイＭＤの回路構成］
図１は、第１実施形態に係るメモリダイＭＤの一部の構成を示す模式的な回路図である。図１に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
【0018】
メモリセルアレイＭＣＡは、図１に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、電気的に独立な複数のビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、電気的に共通な１のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0019】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）、及び、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【0020】
メモリセルＭＣは、チャネル領域として機能する半導体層、メモリ部を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、メモリ部の状態に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0021】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0022】
周辺回路ＰＣは、例えば、動作電圧を生成して電圧供給線に出力する電圧生成回路、所望の電圧供給線をビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）と導通させるデコード回路、ビット線ＢＬの電流又は電圧を検知するセンスアンプ回路、これらの回路を制御するシーケンサ等を備える。
【0023】
［メモリダイＭＤの構造］
図２は、メモリダイＭＤの模式的な平面図である。図２に示す様に、メモリダイＭＤは、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡが設けられている。また、メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。また、半導体基板１００のＹ方向の端部には、周辺回路領域ＲＰＣが設けられている。
図２は、メモリダイＭＤの模式的な平面図である。図２に示す様に、メモリダイＭＤは、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡが設けられている。また、メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。また、半導体基板１００のＹ方向の端部には、周辺回路領域ＲＰＣが設けられている。
【0024】
【0025】
図３に示す様に、メモリブロックＢＬＫは、半導体基板１００の上方においてＺ方向に並ぶ複数の導電層１１０と、これら複数の導電層１１０の下方（複数の導電層１１０と半導体基板１００との間）に設けられた導電層１１１と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。また、図４に示す様に、メモリブロックＢＬＫは、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０を備える。また、図３に示す様に、メモリブロックＢＬＫは、導電層１１１に接続された電極１４０を備える。これらの構成の上方には、図１を参照して説明したビット線ＢＬが設けられている。
【0026】
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる。半導体基板１００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、が設けられている。Ｎ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域は、それぞれ、周辺回路ＰＣを構成する複数のトランジスタ、及び、複数のキャパシタ等の一部として機能する。
【0027】
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、例えば図４に例示する様に、窒化チタン（ＴｉＮ）等のバリア導電膜１１２及びタングステン（Ｗ）等の金属膜１１３の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、それぞれ、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0028】
複数の導電層１１０は、図１を参照して説明したワード線ＷＬ及びこれに接続された複数のメモリセルＭＣのゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＷＬ）と呼ぶ場合がある。これら複数の導電層１１０（ＷＬ）は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。Ｙ方向に隣り合う２つのメモリブロックＢＬＫに着目した場合、これら２つのメモリブロックＢＬＫ中の、Ｚ方向に並ぶ複数の導電層１１０（ＷＬ）及びこれらの上下面に設けられた複数の絶縁層１０１は、Ｙ方向に分断されている。
【0029】
複数の導電層１１０（ＷＬ）よりも下方に位置する一又は複数の導電層１１０は、図１を参照して説明したソース側選択ゲート線ＳＧＳ及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＳ）と呼ぶ場合がある。Ｙ方向に隣り合う２つのメモリブロックＢＬＫに着目した場合、これら２つのメモリブロックＢＬＫ中の、一又は複数の導電層１１０（ＳＧＳ）及びこれらの上下面に設けられた複数の絶縁層１０１は、Ｙ方向に分断されている。
【0030】
複数の導電層１１０（ＷＬ）よりも上方に位置する一又は複数の導電層１１０は、それぞれ、図１を参照して説明したドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤのゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤ）と呼ぶ場合がある。
【0031】
図３に示す様に、これら複数の導電層１１０（ＳＧＤ）のＹ方向の幅は、導電層１１０（ＷＬ）のＹ方向の幅よりも小さい。
【0032】
複数の導電層１１０（ＳＧＤ）は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。各メモリブロックＢＬＫ中において、Ｙ方向に隣り合う２つのストリングユニットＳＵに着目した場合、これら２つのストリングユニットＳＵ中の、一又は複数の導電層１１０（ＳＧＤ）は、ストリングユニット間絶縁部材ＳＨＥを介してＹ方向に分断されている。Ｙ方向に隣り合う２つのメモリブロックＢＬＫの、一方に含まれる複数のストリングユニットＳＵのうち他方に最も近いもの、及び、他方に含まれる複数のストリングユニットＳＵのうち一方に最も近いものに着目した場合、これら２つのストリングユニットＳＵ中の、一又は複数の導電層１１０（ＳＧＤ）は、Ｙ方向に分断されている。
【0033】
導電層１１１は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１の下面には、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電部材又はその他の導電部材が設けられていても良い。導電層１１１は、図１を参照して説明したソース線ＳＬの一部として機能する。
【0034】
半導体層１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳのチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、略円柱状の形状を有する。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
【0035】
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む図示しない不純物領域が設けられている。この不純物領域は、図示しないビアコンタクト電極を介してビット線ＢＬに電気的に接続される。
【0036】
半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む図示しない不純物領域が設けられている。この不純物領域は、導電層１１１に接続されている。
【0037】
ゲート絶縁膜１３０（図４）は、半導体層１２０の外周面に沿って、複数の導電層１１０に対応するＺ方向の範囲にわたってＺ方向に延伸する略円柱状の形状を有する。ゲート絶縁膜１３０は、半導体層１２０の外周面に沿って、複数の導電層１１０に対応するＺ方向の範囲にわたってＺ方向に延伸する略円筒状の強誘電体膜１３１と、強誘電体膜１３１の内周面に沿って、複数の導電層１１０に対応するＺ方向の範囲にわたってＺ方向に延伸する略円筒状の絶縁膜１３２（界面層）と、強誘電体膜１３１の外周面に沿って、複数の導電層１１０に対応するＺ方向の範囲にわたってＺ方向に延伸する略円筒状の絶縁膜１３３（界面層）と、を備える。
【0038】
強誘電体膜１３１は、例えば、直方晶の酸化ハフニウムを含む絶縁膜であっても良い。強誘電体膜１３１に含まれる酸化ハフニウムは直方晶を主とするものでも良い。より具体的には、強誘電体膜１３１に含まれる酸化ハフニウムは、第三直方晶（ｏｒｔｈｏｒｈｏｍｂｉｃＩＩＩ、空間群Ｐｂｃ２１、空間群番号２９番）を主とするものでも良い。強誘電体膜１３１に含まれる酸化ハフニウムの結晶の中で、直方晶の結晶が占める割合が最も多くても良い。尚、直方晶は斜方晶とも称される。強誘電体膜１３１中の結晶構造は、例えば、ＡＣＯＭ－ＴＥＭ（Automated Crystal Orientation Mapping Transmission Electron Microscopy）等の方法によって観察可能である。
【0039】
また、強誘電体膜１３１は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含むことが出来る。以下、この様な添加元素を、「第１の添加元素」と呼ぶ場合がある。尚、添加元素の存在及び濃度は、例えば、ＥＤＸ（ Energy Dispersive X-ray Spectroscopy ）等の方法によって確認することが出来る。
【0040】
酸化ハフニウムに強誘電性を発現させる観点から、上記第１の添加元素の濃度は０．１原子％以上８０％以下であることが好ましい。酸化ハフニウムに強誘電性を発現させるための上記第１の添加元素の濃度の適切な範囲は、第１の添加元素の種類によって異なる。例えば、第１の添加元素がシリコン（Ｓｉ）の場合、強誘電性を発現させるための第１の添加元素の濃度の適切な範囲は、３原子％以上７原子％以下である。例えば、第１の添加元素がバリウム（Ｂａ）の場合、強誘電性を発現させるための第１の添加元素の濃度の適切な範囲は、０．１原子％以上３原子％以下である。例えば、第１の添加元素がジルコニウム（Ｚｒ）の場合、強誘電性を発現させるための第１の添加元素の濃度の適切な範囲は、１０原子％以上８０原子％以下である。
【0041】
また、強誘電体膜１３１は、強誘電体膜１３１の内周面（半導体層１２０側の面）を含む添加物領域１３４と、強誘電体膜１３１の外周面（導電層１１０側の面）を含む添加物領域１３５と、添加物領域１３４及び添加物領域１３５の間に設けられたメモリ領域１３６と、を備える。
【0042】
添加物領域１３４は、上述した第１の添加元素に加え、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの添加元素を含む。以下、この様な添加元素を、「第２の添加元素」と呼ぶ場合がある。添加物領域１３４における第２の添加元素の濃度は、例えば、６．２×１０２１／ｃｍ３以下であっても良い。
【0043】
添加物領域１３５は、上述した第１の添加元素に加え、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの添加元素を含む。以下、この様な添加元素を、「第３の添加元素」と呼ぶ場合がある。添加物領域１３５における第３の添加元素の濃度は、例えば、６．２×１０２１／ｃｍ３以下であっても良い。尚、添加物領域１３５における第３の添加元素の種類及び濃度は、添加物領域１３４における第２の添加元素の種類及び濃度と同じであっても良いし、異なっていても良い。
【0044】
メモリ領域１３６は、上述した第１の添加元素に加え、第２の添加元素を含んでいても良いし、含んでいなくても良い。メモリ領域１３６が第２の添加元素を含む場合、メモリ領域１３６における第２の添加元素の濃度は、添加物領域１３４における第２の添加元素の濃度よりも低い。メモリ領域１３６が第２の添加元素を含む場合、メモリ領域１３６と添加物領域１３４との境界は、例えば、第２の添加元素の濃度が、ピーク値の半分となる位置であっても良い。メモリ領域１３６が第２の添加元素を含まない場合、メモリ領域１３６と添加物領域１３４との境界は、例えば、第２の添加元素を含む領域と、第２の添加元素を含まない領域と、の境界としても良いし、第２の添加元素を検出可能な領域と、第２の添加元素が検出出来ない領域と、の境界としても良い。
【0045】
また、メモリ領域１３６は、上述した第１の添加元素に加え、第３の添加元素を含んでいても良いし、含んでいなくても良い。メモリ領域１３６が第３の添加元素を含む場合、メモリ領域１３６における第３の添加元素の濃度は、添加物領域１３５における第３の添加元素の濃度よりも低い。メモリ領域１３６が第３の添加元素を含む場合、メモリ領域１３６と添加物領域１３５との境界は、例えば、第３の添加元素の濃度が、ピーク値の半分となる位置であっても良い。メモリ領域１３６が第３の添加元素を含まない場合、メモリ領域１３６と添加物領域１３５との境界は、例えば、第３の添加元素を含む領域と、第３の添加元素を含まない領域と、の境界としても良いし、第３の添加元素を検出可能な領域と、第３の添加元素が検出出来ない領域と、の境界としても良い。
【0046】
メモリ領域１３６の厚み（径方向の長さ）は、添加物領域１３４の厚み（径方向の長さ）及び添加物領域１３５の厚み（径方向の長さ）より大きい。メモリ領域１３６の厚みは、例えば、８ｎｍ以上であっても良い。ここで、メモリ領域１３６の厚みが８ｎｍ以上である場合、メモリ領域１３６は、強誘電性を示しやすく、厚みが８ｎｍ未満であると強誘電性を示しにくい傾向がある。特に、メモリ領域１３６の厚みが５ｎｍ以下である場合、メモリ領域１３６は、強誘電性を示しにくい傾向がある。
【0047】
メモリ領域１３６の厚み（径方向の長さ）は、種々の方法によって規定することが可能である。例えば、本実施形態では、添加物領域１３４と、添加物領域１３５と、の距離をメモリ領域１３６の厚みとしても良い。
【0048】
絶縁膜１３２は、強誘電体膜１３１と、Ｚ方向に延伸する半導体層１２０と、の間に設けられている。図示の例において、絶縁膜１３２は、強誘電体膜１３１及び半導体層１２０と接している。絶縁膜１３２は、例えば、酸窒化シリコン（ＳｉＯＮ）等を含む。
【0049】
絶縁膜１３３は、強誘電体膜１３１と、Ｚ方向に並ぶ複数の導電層１１０と、の間に設けられている。図示の例において、絶縁膜１３３は、強誘電体膜１３１及びＺ方向に並ぶ複数の導電層１１０と接している。絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）等を含む。
【0050】
電極１４０は、例えば図３に示す様に、Ｘ方向及びＺ方向に延伸する。電極１４０のＹ方向の両側面には、酸化シリコン（ＳｉＯ２）等の絶縁膜１４１が設けられている。電極１４０は、絶縁膜１４１を介して、Ｚ方向に並ぶ複数の導電層１１０及びこれらの間に設けられた複数の絶縁層１０１からＹ方向に離間する。電極１４０及び絶縁膜１４１の下端は、導電層１１１に接続されている。電極１４０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含む導電部材であっても良い。また、電極１４０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等の半導体部材であっても良い。電極１４０は、図１を参照して説明したソース線ＳＬの一部として機能する。
【0051】
［メモリセルＭＣのしきい値電圧］
次に、図５を参照して、メモリセルＭＣのしきい値電圧について説明する。図５は、メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。尚、ここで言うしきい値電圧とは、メモリセルＭＣをＮＭＯＳトランジスタとして動作させる場合のしきい値電圧である。
次に、図５を参照して、メモリセルＭＣのしきい値電圧について説明する。図５は、メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。尚、ここで言うしきい値電圧とは、メモリセルＭＣをＮＭＯＳトランジスタとして動作させる場合のしきい値電圧である。
【0052】
図５の例では、メモリセルＭＣのしきい値電圧が、２通りのステートに制御されている。例えば、下位ステートに制御されたメモリセルＭＣのしきい値電圧は負極性であり、このしきい値電圧の絶対値は、図５の負極性の電圧Ｖ１の絶対値よりも大きい。また、上位ステートに制御されたメモリセルＭＣのしきい値電圧は正極性であり、このしきい値電圧の絶対値は、図５の正極性の電圧Ｖ２の絶対値よりも大きい。
【0053】
読出動作では、例えば、選択ワード線ＷＬに、負極性の電圧Ｖ１と正極性の電圧Ｖ２との間の読出電圧ＶＣＧＲを供給する。図５の例において、読出電圧ＶＣＧＲは、接地電圧ＶＳＳ程度の大きさを有する。これにより、下位ステートに制御された選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、上位ステートに制御された選択メモリセルＭＣのチャネル領域にはチャネルが形成されない。
【0054】
また、読出動作では、例えば、非選択ワード線ＷＬに、上位ステートに制御されたメモリセルＭＣのしきい値電圧より大きい読出パス電圧ＶＲＥＡＤを供給する。これにより、非選択メモリセルＭＣが、記録するデータに拘わらずＯＮ状態となる。これにより、選択メモリセルＭＣがビット線ＢＬ（図１）及びソース線ＳＬ（図１）と導通する。従って、この状態でビット線ＢＬとソース線ＳＬとの間に電圧を供給し、ビット線ＢＬに電流が流れるか否かを検出することにより、選択メモリセルＭＣに記録されたデータを読み出すことが出来る。
【0055】
次に、図６～図１０を参照して、メモリセルＭＣのしきい値電圧の制御方法について説明する。図６は、メモリセルＭＣの分極率について説明するための模式的なグラフである。図６に示すグラフの横軸はワード線ＷＬの電圧を示している。図６に示すグラフの縦軸は強誘電体膜１３１の分極率Ｐを示している。図７は、メモリセルＭＣの状態について説明するための模式的な断面図である。図８は、メモリセルＭＣの状態について説明するための模式的なエネルギーバンド図である。図９は、メモリセルＭＣの状態について説明するための模式的な断面図である。図１０は、メモリセルＭＣの状態について説明するための模式的なエネルギーバンド図である。尚、図８及び図１０は、それぞれ、図７及び図９に示す構成の伝導帯における電子のポテンシャルエネルギーを図示している。
【0056】
図４を参照して説明した様に、本実施形態に係るメモリセルＭＣのゲート絶縁膜１３０は、強誘電体膜１３１を含んでいる。この様なメモリセルＭＣに接続されたワード線ＷＬに所定以上の大きさの正極性の電圧及び負極性の電圧を交互に供給すると、図６に示す様なヒステリシス曲線が観察される。図６では、このヒステリシス曲線上に、状態Ｓ１，Ｓ２を示している。
【0057】
状態Ｓ１は、上位ステートに制御されたメモリセルＭＣの状態である。状態Ｓ１は、分極率Ｐが負の分極率Ｐ１であり、ワード線ＷＬの電圧が接地電圧ＶＳＳの状態である。この状態では、図７及び図８に示す様に、強誘電体膜１３１の半導体層１２０側の面に負電荷が誘起され、この面の近傍における電子のポテンシャルエネルギーが高い状態となっている。この状態では、半導体層１２０の強誘電体膜１３１側の面に正電荷が誘起され、この面の近傍における電子のポテンシャルエネルギーは高い状態となるため、半導体層１２０に電子のチャネルが形成されづらい。従って、メモリセルＭＣのしきい値電圧は、正の値となる。
【0058】
状態Ｓ１のメモリセルＭＣのゲート電極に読出パス電圧程度の大きさの電圧を供給した場合、強誘電体膜１３１における分極の状態は変化しない。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣは状態Ｓ１に戻る。
【0059】
状態Ｓ１のメモリセルＭＣのゲート電極に所定以上の大きさの正極性の電圧を供給した場合、導電層１１０－半導体層１２０間の電界によって強誘電体膜１３１における分極の方向が反転し、図６に示す様に、強誘電体膜１３１における分極率Ｐが増大する。ゲート電極の電圧が書込電圧ＶＰＧＭに到達すると、メモリセルＭＣの分極率Ｐは一定の大きさまで変化して飽和する。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣは状態Ｓ２に遷移する。
【0060】
状態Ｓ２は、下位ステートに制御されたメモリセルＭＣの状態である。状態Ｓ２は、分極率Ｐが正の分極率Ｐ２であり、ワード線ＷＬの電圧が接地電圧ＶＳＳの状態である。この状態では、図９及び図１０に示す様に、強誘電体膜１３１の半導体層１２０側の面に正電荷が誘起され、この面の近傍における電子のポテンシャルエネルギーが低い状態となっている。この状態では、半導体層１２０の強誘電体膜１３１側の面に負電荷が誘起され、この面の近傍における電子のポテンシャルエネルギーは低い状態となるため、半導体層１２０に電子のチャネルが形成される。従って、メモリセルＭＣのしきい値電圧は、負の値となる。
【0061】
状態Ｓ２のメモリセルＭＣのゲート電極に所定以上の大きさの負極性の電圧を供給した場合、導電層１１０－半導体層１２０間の電界によって強誘電体膜１３１における分極の方向が反転し、図６に示す様に、強誘電体膜１３１における分極率Ｐが減少する。ゲート電極の電圧が消去電圧Ｖｅｒａに到達すると、メモリセルＭＣの分極率Ｐは一定の大きさまで変化して飽和する。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣは状態Ｓ１に遷移する。
【0062】
【0063】
図４を参照して説明した様に、本実施形態に係る強誘電体膜１３１は、強誘電体膜１３１の内周面を含み、チタン（Ｔｉ）等の第２の添加元素を含む添加物領域１３４を備える。この様な構成によれば、強誘電体膜１３１の結晶構造を直方晶に制御して、強誘電体性を好適に発現させることが可能である。
【0064】
ここで、添加物領域１３４には、チタン（Ｔｉ）等の第２の添加元素に起因するトラップ準位が形成される。図１１には、添加物領域１３４中のトラップ準位に電子が蓄積される前の状態を実線で、電子が蓄積された後の状態を二点鎖線で示している。添加物領域１３４に電子がトラップされると、図７及び図８を参照して説明した状態Ｓ１において、図１１に示す様に、強誘電体膜１３１中のエネルギー勾配が急峻になってしまう。この様な場合、状態Ｓ１から状態Ｓ２への遷移が、低い電圧で生じる様になってしまう。例えば、図５を参照して説明した読出パス電圧ＶＲＥＡＤにおいて状態Ｓ１から状態Ｓ２への遷移が生じてしまう場合、読出動作の実行に伴って、誤書込が生じてしまう。
【0065】
そこで、本実施形態に係る強誘電体膜１３１は、強誘電体膜１３１の外周面を含み、チタン（Ｔｉ）等の第３の添加元素を含む添加物領域１３５を備える。
【0066】
図１２には、添加物領域１３４，１３５中のトラップ準位に電子が蓄積される前の状態を実線で、電子が蓄積された後の状態を二点鎖線で示している。本実施形態では、強誘電体膜１３１の内周面だけでなく、外周面にも電子がトラップされる。その結果、例えば図１２に示す様に、強誘電体膜１３１中のエネルギー勾配をなだらかにすることが可能である。これにより、読出動作の実行に伴う誤書込の発生を抑制可能である。
【0067】
【0068】
本実施形態に係るメモリダイＭＤの製造に際しては、例えば図１３に示す様に、図３を参照して説明した半導体基板１００の上方に、複数の犠牲層１１０Ａ及び複数の絶縁層１０１を形成する。犠牲層１１０Ａは、例えば、多結晶シリコン（Ｓｉ）、窒化シリコン（Ｓｉ３Ｎ４）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
【0069】
次に、例えば図１４に示す様に、半導体層１２０に対応する位置に、メモリホールＭＨを形成する。メモリホールＭＨは、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａを貫通する貫通孔である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
【0070】
次に、例えば図１５に示す様に、メモリホールＭＨの内周面に、絶縁膜１３３、強誘電体膜１３１、絶縁膜１３２、及び、半導体層１２０を形成する。この工程は、例えば、ＣＶＤ、ＡＬＤ（Atomic Layer Deposition）等の方法によって行う。
【0071】
その後、図３を参照して説明した電極１４０に対応する位置にＲＩＥ等によって溝を形成し、この溝を介したウェットエッチング等によって犠牲層１１０Ａを除去し、ＣＶＤ等の手段によって導電層１１０を形成することによって、図４を参照して説明した様な構造が製造される。また、絶縁膜１４１、電極１４０、ビット線ＢＬ等を形成することによって、図３を参照して説明した様な構造が製造される。
【0072】
［第２実施形態］
上述の通り、第１実施形態に係る強誘電体膜１３１は、強誘電体膜１３１の外周面を含む添加物領域１３５を備えており、これによって強誘電体膜１３１中のエネルギー勾配をなだらかにしている。しかしながら、この様な構成はあくまでも例示であり、具体的な構成は適宜調整可能である。例えば、添加物領域１３５は、強誘電体膜１３１の外周面の近傍に設けられていればよく、外周面を含む必要はない。以下、第２実施形態に係る半導体記憶装置として、この様な構成を例示する。
上述の通り、第１実施形態に係る強誘電体膜１３１は、強誘電体膜１３１の外周面を含む添加物領域１３５を備えており、これによって強誘電体膜１３１中のエネルギー勾配をなだらかにしている。しかしながら、この様な構成はあくまでも例示であり、具体的な構成は適宜調整可能である。例えば、添加物領域１３５は、強誘電体膜１３１の外周面の近傍に設けられていればよく、外周面を含む必要はない。以下、第２実施形態に係る半導体記憶装置として、この様な構成を例示する。
【0073】
［構成］
図１６は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
図１６は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【0074】
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、ゲート絶縁膜１３０のかわりに、ゲート絶縁膜２３０を備える。ゲート絶縁膜２３０は、基本的には、ゲート絶縁膜１３０と同様に構成されている。ただし、ゲート絶縁膜２３０は、強誘電体膜１３１のかわりに、強誘電体膜２３１を備える。
【0075】
強誘電体膜２３１は、基本的には、強誘電体膜１３１と同様に構成されている。ただし、強誘電体膜２３１は、強誘電体膜２３１の内周面を含む添加物領域１３４と、強誘電体膜２３１の外周面を含む領域２３５と、添加物領域１３４及び領域２３５の間に設けられた添加物領域２３６と、添加物領域１３４及び添加物領域２３６の間に設けられたメモリ領域２３７と、を備える。
【0076】
添加物領域２３６は、図４を参照して説明した添加物領域１３５と同様に構成されている。
【0077】
領域２３５は、上述した第１の添加元素に加え、第３の添加元素を含んでいても良いし、含んでいなくても良い。領域２３５が第３の添加元素を含む場合、領域２３５における第３の添加元素の濃度は、添加物領域２３６における第３の添加元素の濃度よりも低い。領域２３５が第３の添加元素を含む場合、領域２３５と添加物領域２３６との境界は、例えば、第３の添加元素の濃度が、ピーク値の半分となる位置であっても良い。領域２３５が第３の添加元素を含まない場合、領域２３５と添加物領域２３６との境界は、例えば、第３の添加元素を含む領域と、第３の添加元素を含まない領域と、の境界としても良いし、第３の添加元素を検出可能な領域と、第３の添加元素が検出出来ない領域と、の境界としても良い。
【0078】
メモリ領域２３７は、図４を参照して説明したメモリ領域１３６と同様に構成されている。
【0079】
【0080】
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に製造される。ただし、第２実施形態に係る半導体記憶装置の製造に際しては、図１５を参照して説明した工程において、図１７に示す様に、ゲート絶縁膜１３０のかわりに、ゲート絶縁膜２３０が形成される。
【0081】
【0082】
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、ゲート絶縁膜１３０のかわりに、ゲート絶縁膜３３０を備える。
【0083】
ゲート絶縁膜３３０は、基本的には、ゲート絶縁膜１３０と同様に構成されている。
【0084】
ただし、ゲート絶縁膜３３０の、絶縁層１０１に対応する高さ位置に設けられた部分の内径及び外径は、それぞれ、導電層１１０に対応する高さ位置に設けられた部分の内径及び外径よりも大きい。
【0085】
また、ゲート絶縁膜３３０は、複数の絶縁層１０１に対応してＺ方向に並ぶ複数の絶縁部材３３１と、これら複数の絶縁部材３３１及び半導体層１２０の外周面に沿って、複数の導電層１１０に対応するＺ方向の範囲にわたってＺ方向に延伸する強誘電体膜３３２と、強誘電体膜３３２の内周面に沿って、複数の導電層１１０に対応するＺ方向の範囲にわたってＺ方向に延伸する絶縁膜３３３（界面層）と、強誘電体膜３３２の外周面に沿って、複数の導電層１１０に対応するＺ方向の範囲にわたってＺ方向に延伸する絶縁膜３３４（界面層）と、を備える。
【0086】
絶縁部材３３１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁部材３３１は、略環状の形状を備える。絶縁部材３３１の内周面は、半導体層１２０の外周面に接続されている。
【0087】
強誘電体膜３３２は、基本的には、強誘電体膜１３１と同様に構成されている。ただし、強誘電体膜３３２の、絶縁層１０１に対応する高さ位置に設けられた部分３３２ｂの内径及び外径は、それぞれ、導電層１１０に対応する高さ位置に設けられた部分３３２ａの内径及び外径よりも大きい。
【0088】
即ち、強誘電体膜３３２は、複数の導電層１１０に対応する複数の高さ位置に設けられた複数の部分３３２ａと、複数の絶縁層１０１に対応する複数の高さ位置に設けられた複数の部分３３２ｂと、を備える。複数の部分３３２ｂの内径は、複数の部分３３２ａの内径よりも大きい。即ち、複数の部分３３２ｂの内周面（半導体層１２０側の面）から半導体層１２０までの距離Ｄ２は、複数の部分３３２ａの内周面（半導体層１２０側の面）から半導体層１２０までの距離Ｄ１よりも大きい。距離Ｄ２と距離Ｄ１との差は、例えば、２ｎｍ以上であっても良い。また、複数の部分３３２ｂの外径は、複数の部分３３２ａの外径よりも大きい。
【0089】
また、強誘電体膜３３２は、強誘電体膜３３２の内周面を含む添加物領域３３５と、添加物領域３３５と導電層１１０との間に設けられたメモリ領域３３６と、を備える。添加物領域３３５及びメモリ領域３３６は、それぞれ、添加物領域１３４及びメモリ領域１３６とほぼ同様に形成されている。ただし、添加物領域３３５の、絶縁層１０１に対応する高さ位置に設けられた部分の内径及び外径は、それぞれ、導電層１１０に対応する高さ位置に設けられた部分の内径及び外径よりも大きい。また、メモリ領域３３６の、絶縁層１０１に対応する高さ位置に設けられた部分の内径及び外径は、それぞれ、導電層１１０に対応する高さ位置に設けられた部分の内径及び外径よりも大きい。
【0090】
絶縁膜３３３は、基本的には、絶縁膜１３２とほぼ同様に構成されている。ただし、絶縁膜３３３の、絶縁層１０１に対応する高さ位置に設けられた部分３３３ｂの内径及び外径は、それぞれ、導電層１１０に対応する高さ位置に設けられた部分３３３ａの内径及び外径よりも大きい。
【0091】
即ち、絶縁膜３３３は、複数の導電層１１０に対応する複数の高さ位置に設けられた複数の部分３３３ａと、複数の絶縁層１０１に対応する複数の高さ位置に設けられた複数の部分３３３ｂと、を備える。複数の部分３３３ｂの内径は、複数の部分３３３ａの内径よりも大きい。複数の部分３３３ｂの外径は、複数の部分３３３ａの外径よりも大きい。
【0092】
尚、複数の部分３３３ｂの内周面（半導体層１２０側の面）から半導体層１２０までの距離Ｄ３は、複数の部分３３３ａの内周面（半導体層１２０側の面）から半導体層１２０までの距離よりも大きい。例えば、図示の例では、複数の部分３３３ａが、それぞれ、半導体層１２０の外周面に接続されており、複数の部分３３３ａの内周面から半導体層１２０までの距離はゼロである。一方、複数の部分３３３ｂは、それぞれ、絶縁部材３３１を介して半導体層１２０から離間しているため、距離Ｄ３はゼロではない。
【0093】
絶縁膜３３４は、基本的には、絶縁膜１３３とほぼ同様に構成されている。ただし、絶縁膜３３４の、絶縁層１０１に対応する高さ位置に設けられた部分の内径及び外径は、それぞれ、導電層１１０に対応する高さ位置に設けられた部分の内径及び外径よりも大きい。
【0094】
［効果］
図４を参照して説明した様に、第１実施形態では、強誘電体膜１３１の添加物領域１３４が、略円筒状に形成されている。ここで、上述の通り、添加物領域１３４には、電子のトラップ準位が形成される。また、絶縁膜１３２が酸窒化シリコン（ＳｉＯＮ）を含む場合、絶縁膜１３２にも電子のトラップ準位が形成される。この様な構成では、書込動作及び消去動作を繰り返す度にトンネル電流が発生し、添加物領域１３４及び絶縁膜１３２の絶縁層１０１に対応する高さ位置に設けられた部分に電子が蓄積されてしまう。これにより、メモリセルＭＣのしきい値電圧を好適に制御出来なくなってしまう場合がある。また、半導体層１２０に流れる電流が減少してしまう。
図４を参照して説明した様に、第１実施形態では、強誘電体膜１３１の添加物領域１３４が、略円筒状に形成されている。ここで、上述の通り、添加物領域１３４には、電子のトラップ準位が形成される。また、絶縁膜１３２が酸窒化シリコン（ＳｉＯＮ）を含む場合、絶縁膜１３２にも電子のトラップ準位が形成される。この様な構成では、書込動作及び消去動作を繰り返す度にトンネル電流が発生し、添加物領域１３４及び絶縁膜１３２の絶縁層１０１に対応する高さ位置に設けられた部分に電子が蓄積されてしまう。これにより、メモリセルＭＣのしきい値電圧を好適に制御出来なくなってしまう場合がある。また、半導体層１２０に流れる電流が減少してしまう。
【0095】
そこで、第３実施形態では、添加物領域３３５の絶縁層１０１に対応する高さ位置に設けられた部分、及び、絶縁膜３３３の部分３３３ｂを半導体層１２０から離間させている。これにより、半導体層１２０からの電子のトンネルを抑制し、書込・消去回数の増大に伴うしきい値電圧の特性劣化を抑制可能である。また、半導体層１２０に流れる電流の減少を抑制可能である。
【0096】
【0097】
第３実施形態に係る半導体記憶装置の製造に際しては、例えば、第１実施形態に係る半導体記憶装置の製造工程のうち、図１４を参照して説明した工程までを実行する。
【0098】
次に、例えば図１９に示す様に、メモリホールＭＨを介して、絶縁層１０１の一部を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
【0099】
次に、例えば図２０に示す様に、メモリホールＭＨの内周面に、絶縁膜３３４、強誘電体膜３３２、及び、絶縁膜３３３を形成する。この工程は、例えば、ＣＶＤ、ＡＬＤ等の方法によって行う。
【0100】
次に、例えば図２１に示す様に、メモリホールＭＨを、絶縁部材３３１Ａによって埋め込む。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0101】
次に、例えば図２２に示す様に、絶縁部材３３１Ａの一部を除去する。この工程では、絶縁膜３３３の部分３３３ａが、メモリホールＭＨの内部に露出する。また、絶縁部材３３１Ａが、Ｚ方向に並ぶ複数の絶縁部材３３１に分断される。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0102】
次に、例えば図２３に示す様に、メモリホールＭＨの内部に、半導体層１２０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0103】
その後、図３を参照して説明した電極１４０に対応する位置にＲＩＥ等によって溝を形成し、この溝を介したウェットエッチング等によって犠牲層１１０Ａを除去し、ＣＶＤ等の手段によって導電層１１０を形成することによって、図１８を参照して説明した様な構造が製造される。
【0104】
【0105】
第４実施形態に係る半導体記憶装置は、基本的には、第３実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、ゲート絶縁膜３３０のかわりに、ゲート絶縁膜４３０を備える。ゲート絶縁膜４３０は、基本的には、ゲート絶縁膜１３０と同様に構成されている。ただし、ゲート絶縁膜４３０は、強誘電体膜３３２のかわりに、強誘電体膜４３２を備える。
【0106】
強誘電体膜４３２は、基本的には、強誘電体膜３３２と同様に構成されている。ただし、強誘電体膜４３２は、導電層１１０に対応する高さ位置に設けられ、強誘電体膜４３２の内周面を含む複数の添加物領域４３５と、これら複数の添加物領域４３５と導電層１１０との間に設けられたメモリ領域４３６と、を備える。
【0107】
複数の添加物領域４３５は、基本的には、添加物領域３３５と同様に構成されている。ただし、複数の添加物領域４３５は、Ｚ方向においてお互いに離間しており、導電層１１０に対応してＺ方向に並ぶ。添加物領域４３５は、それぞれ、略環状の形状を備える。
【0108】
メモリ領域４３６は、基本的には、メモリ領域３３６と同様に構成されている。ただし、メモリ領域４３６の、絶縁層１０１に対応する高さ位置に設けられた部分４３６ｂの内径及び外径は、それぞれ、導電層１１０に対応する高さ位置に設けられた部分４３６ａの内径及び外径よりも大きい。
【0109】
即ち、メモリ領域４３６は、複数の導電層１１０に対応する複数の高さ位置に設けられた複数の部分４３６ａと、複数の絶縁層１０１に対応する複数の高さ位置に設けられた複数の部分４３６ｂと、を備える。複数の部分４３６ｂの内径は、複数の部分４３６ａの内径よりも大きい。複数の部分４３６ｂの外径は、複数の部分４３６ａの外径よりも大きい。
【0110】
ここで、部分４３６ａは添加物領域４３５に接する。従って、部分４３６ａ中の結晶構造は添加物領域４３５によって制御され、主として直方晶を含むこととなる。これにより、部分４３６ａは、強誘電体性を発現する。一方、部分４３６ｂは、添加物領域４３５に接しない。従って、部分４３６ｂ中の結晶構造は、主として直方晶以外の結晶構造を含むこととなる。従って、部分４３６ｂは、強誘電体性を発現しない。
【0111】
［効果］
第４実施形態に係る半導体記憶装置によれば、第３実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
第４実施形態に係る半導体記憶装置によれば、第３実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
【0112】
また、この様な構成によれば、強誘電性を示す領域をメモリセルＭＣ毎にＺ方向に分断することが可能である。これにより、強誘電体膜４３２の絶縁層１０１に対応する高さ位置に設けられた部分の分極反転を抑制可能である。
【0113】
【0114】
第４実施形態に係る半導体記憶装置の製造に際しては、例えば、第３実施形態に係る半導体記憶装置の製造工程のうち、図１９を参照して説明した工程までを実行する。
【0115】
次に、例えば図２５に示す様に、メモリホールＭＨの内周面に、絶縁膜３３４、強誘電体膜４３２Ａ、及び、絶縁膜３３３を形成する。この工程は、例えば、ＣＶＤ、ＡＬＤ等の方法によって行う。
【0116】
次に、例えば図２６に示す様に、メモリホールＭＨを、絶縁部材３３１Ａによって埋め込む。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0117】
次に、例えば図２７に示す様に、絶縁部材３３１Ａの一部を除去する。この工程では、絶縁膜３３３の部分３３３ａが、メモリホールＭＨの内部に露出する。また、絶縁部材３３１Ａが、Ｚ方向に並ぶ複数の絶縁部材３３１に分断される。
【0118】
次に、例えば図２８に示す様に、絶縁膜３３３を介して、強誘電体膜４３２Ａに第２の添加元素を添加する。これにより、複数の添加物領域４３５が形成される。
【0119】
図２８の例において、メモリホールＭＨの内部には、酸化シリコン（ＳｉＯ２）を含む絶縁部材３３１と、酸窒化シリコン（ＳｉＯＮ）を含む絶縁膜３３３が露出している。ここで、チタン（Ｔｉ）等の第２の添加元素は、酸化シリコン（ＳｉＯ２）には付着しづらく、酸窒化シリコン（ＳｉＯＮ）には付着しやすい。このため、強誘電体膜４３２Ａの、絶縁部材３３１によって覆われていない部分（犠牲層１１０Ａに対応する高さ位置に設けられた部分）には添加物領域４３５が形成される。一方、強誘電体膜４３２Ａの、絶縁部材３３１によって覆われた部分（絶縁層１０１に対応する高さ位置に設けられた部分）には添加物領域が形成されない。
【0120】
次に、例えば図２９に示す様に、メモリホールＭＨの内部に、半導体層１２０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0121】
その後、図３を参照して説明した電極１４０に対応する位置にＲＩＥ等によって溝を形成し、この溝を介したウェットエッチング等によって犠牲層１１０Ａを除去し、ＣＶＤ等の手段によって導電層１１０を形成することによって、図２４を参照して説明した様な構造が製造される。
【0122】
【0123】
第５実施形態に係る半導体記憶装置は、基本的には、第４実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置は、ゲート絶縁膜４３０のかわりに、ゲート絶縁膜５３０を備える。ゲート絶縁膜５３０は、基本的には、ゲート絶縁膜４３０と同様に構成されている。ただし、ゲート絶縁膜５３０は、絶縁膜３３３のかわりに、絶縁膜５３３を備える。
【0124】
絶縁膜５３３は、基本的には、絶縁膜３３３と同様に構成されている。ただし、絶縁膜５３３は、複数の部分３３３ａ及び複数の部分３３３ｂのかわりに、複数の部分５３３ａ及び複数の部分５３３ｂを備える。複数の部分５３３ａ及び複数の部分５３３ｂは、基本的には、それぞれ、複数の部分３３３ａ及び複数の部分３３３ｂと同様に構成されている。ただし、部分５３３ａは、例えば、酸窒化シリコン（ＳｉＯＮ）等を含む。また、部分５３３ｂは、例えば、窒化シリコン（ＳｉＮ）等を含む。
【0125】
［効果］
第５実施形態に係る半導体記憶装置によれば、第４実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
第５実施形態に係る半導体記憶装置によれば、第４実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
【0126】
【0127】
第５実施形態に係る半導体記憶装置の製造に際しては、例えば、第４実施形態に係る半導体記憶装置の製造工程のうち、図１９を参照して説明した工程までを実行する。
【0128】
次に、例えば図３１に示す様に、メモリホールＭＨの内周面に、絶縁膜３３４、強誘電体膜４３２Ａ、及び、絶縁膜５３３Ａを形成する。絶縁膜５３３Ａは、例えば、窒化シリコン（ＳｉＮ）等を含む。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0129】
【0130】
次に、例えば図３３に示す様に、絶縁膜５３３を形成する。この工程では、例えば、熱酸化等の方法によって、絶縁膜５３３Ａの、メモリホールＭＨへの露出面を酸化し、これによって複数の部分５３３ａを形成する。これにより、絶縁膜５３３が形成される。
【0131】
【0132】
【0133】
第６実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第６実施形態に係る半導体記憶装置は、ゲート絶縁膜１３０のかわりに、ゲート絶縁膜６３０を備える。
【0134】
ゲート絶縁膜６３０は、基本的には、ゲート絶縁膜１３０と同様に構成されている。
【0135】
ただし、ゲート絶縁膜６３０の、絶縁層１０１に対応する高さ位置に設けられた部分の外径は、導電層１１０に対応する高さ位置に設けられた部分の外径よりも大きい。
【0136】
また、ゲート絶縁膜６３０は、複数の絶縁層１０１に対応してＺ方向に並ぶ複数の絶縁部材６３１と、これら複数の絶縁部材６３１及び半導体層１２０に沿って、複数の導電層１１０に対応するＺ方向の範囲にわたってＺ方向に延伸する強誘電体膜６３２と、強誘電体膜６３２の内周面に沿って、複数の導電層１１０に対応するＺ方向の範囲にわたってＺ方向に延伸する略円筒状の絶縁膜１３２と、強誘電体膜６３２の外周面に沿って、複数の導電層１１０に対応するＺ方向の範囲にわたってＺ方向に延伸する絶縁膜３３４と、を備える。
【0137】
絶縁部材６３１は、例えば、酸化シリコン（ＳｉＯ２）等の、強誘電体膜６３２よりもＥＯＴ（Equivalent Oxide Thickness）が大きく、強誘電体膜６３２よりも誘電率の低い材料を含む。絶縁部材６３１は、略環状の形状を備える。尚、絶縁部材６３１の膜厚（径方向の長さ）は、例えば、１ｎｍ以上であっても良い。絶縁部材６３１の膜厚は、例えば、絶縁部材６３１の半導体層１２０側の面と、絶縁部材６３１の導電層１１０側の面と、の距離として規定しても良い。
【0138】
強誘電体膜６３２は、基本的には、強誘電体膜１３１と同様に構成されている。ただし、強誘電体膜６３２の、絶縁層１０１に対応する高さ位置に設けられた部分６３２ｂの外径は、導電層１１０に対応する高さ位置に設けられた部分６３２ａの外径よりも大きい。
【0139】
即ち、強誘電体膜６３２は、複数の導電層１１０に対応する複数の高さ位置に設けられた複数の部分６３２ａと、複数の絶縁層１０１に対応する複数の高さ位置に設けられた複数の部分６３２ｂと、を備える。複数の部分６３２ｂの内径は、複数の部分６３２ａの内径と略一致する。複数の部分６３２ｂの外径は、複数の部分６３２ａの外径よりも大きい。
【0140】
部分６３２ａは、主として直方晶を含み、強誘電体性を発現する。一方、部分６３２ｂは、主として直方晶以外の結晶構造を含み、強誘電体性を発現しない。尚、複数の部分６３２ｂは、それぞれ、絶縁部材６３１によって、径方向に並ぶ２つの部分に分断されている。
【0141】
また、強誘電体膜６３２は、強誘電体膜６３２の内周面側に設けられた領域６３３と、強誘電体膜６３２の外周面側に設けられた領域６３４と、を備える。領域６３４は、強誘電体膜６３２のうち、図３５を参照して後述する工程で形成される領域である。領域６３３は、強誘電体膜６３２のうち、図３９を参照して後述する工程で形成される領域である。
【0142】
領域６３３は、半導体層１２０の外周面に沿って、複数の導電層１１０に対応するＺ方向の範囲にわたってＺ方向に延伸する略円筒状の形状を備える。
【0143】
領域６３４は、領域６３３及び絶縁部材６３１の外周面に沿って、複数の導電層１１０に対応するＺ方向の範囲にわたってＺ方向に延伸する。また、領域６３４の、絶縁層１０１に対応する高さ位置に設けられた部分の内径及び外径は、それぞれ、導電層１１０に対応する高さ位置に設けられた部分の内径及び外径よりも大きい。
【0144】
尚、領域６３４の、複数の絶縁層１０１に対応する複数の部分の内周面（半導体層１２０側の面）から領域６３３までの距離は、複数の導電層１１０に対応する複数の部分の内周面（半導体層１２０側の面）から領域６３３までの距離よりも大きい。例えば、図示の例では、複数の導電層１１０に対応する複数の部分が、それぞれ、領域６３３の外周面に接続されており、複数の導電層１１０に対応する複数の部分の内周面から領域６３３までの距離はゼロである。一方、複数の絶縁層１０１に対応する複数の部分は、それぞれ、領域６３３から離間しているため、距離はゼロではない。
【0145】
また、領域６３３及び領域６３４の厚み（径方向の長さ）は、それぞれ、８ｎｍ未満であっても良い。また、領域６３３及び領域６３４の厚みの合計は、８ｎｍ以上であっても良い。この様な場合、強誘電体膜６３２の部分６３２ａの厚みは８ｎｍ以上となる。一方、強誘電体膜６３２の部分６３２ｂは、８ｎｍ未満の厚みを有する２つの部分に分断される。
【0146】
領域６３３及び領域６３４の厚み（径方向の長さ）は、種々の方法によって規定することが可能である。例えば、本実施形態では、絶縁部材６３１と、強誘電体膜６３２の半導体層１２０側の面と、の距離を領域６３３の厚みとしても良い。また、絶縁部材６３１と、強誘電体膜６３２の導電層１１０側の面と、の距離を領域６３４の厚みとしても良い。
【0147】
［効果］
図４を参照して説明した様に、第１実施形態では、強誘電体膜１３１が、略円筒状に形成されている。この様な構成では、例えば、書込動作又は消去動作に際し、導電層１１０のフリンジ電界に起因して、強誘電体膜１３１の、絶縁層１０１や、隣接ワード線ＷＬ（選択ワード線ＷＬとＺ方向に隣り合うワード線ＷＬ）に対応する高さ位置に設けられた部分において、分極反転が生じてしまうおそれがある。
図４を参照して説明した様に、第１実施形態では、強誘電体膜１３１が、略円筒状に形成されている。この様な構成では、例えば、書込動作又は消去動作に際し、導電層１１０のフリンジ電界に起因して、強誘電体膜１３１の、絶縁層１０１や、隣接ワード線ＷＬ（選択ワード線ＷＬとＺ方向に隣り合うワード線ＷＬ）に対応する高さ位置に設けられた部分において、分極反転が生じてしまうおそれがある。
【0148】
そこで、第６実施形態では、ゲート絶縁膜６３０の絶縁層１０１に対応する高さ位置に、強誘電体膜６３２よりもＥＯＴが大きい絶縁部材６３１を設けている。この様な構成によれば、導電層１１０からの電気力線が絶縁層１０１を避けて半導体層１２０に達するため、強誘電体膜６３２の、絶縁層１０１や隣接ワード線ＷＬに対応する高さ位置に設けられた部分の分極反転を抑制可能である。
【0149】
また、第６実施形態では、強誘電体膜６３２の導電層１１０に対応する高さ位置に設けられた部分の厚みは８ｎｍ以上としても良い。また、強誘電体膜６３２の絶縁層１０１に対応する高さ位置に設けられた部分を、８ｎｍ未満（例えば、５ｎｍ以下）の厚みを有する２つの部分に分断しても良い。ここで、上述の通り、強誘電体膜は、厚みが８ｎｍ以上であると強誘電性を示しやすく、厚みが８ｎｍ未満であると強誘電性を示しにくい傾向がある。特に、強誘電体膜の厚みが５ｎｍ以下である場合、強誘電体膜は、強誘電性を示しにくい傾向がある。従って、この様な構成によれば、強誘電性を示す領域をメモリセルＭＣ毎にＺ方向に分断することが可能である。これにより、強誘電体膜６３２の絶縁層１０１に対応する高さ位置に設けられた部分の分極反転を抑制可能である。
【0150】
【0151】
第６実施形態に係る半導体記憶装置の製造に際しては、例えば、第３実施形態に係る半導体記憶装置の製造工程のうち、図１９を参照して説明した工程までを実行する。
【0152】
次に、例えば図３５に示す様に、メモリホールＭＨの内周面に、絶縁膜３３４、及び、強誘電体膜６３２の領域６３４を形成する。この工程は、例えば、ＣＶＤ、ＡＬＤ等の方法によって行う。
【0153】
次に、例えば図３６に示す様に、メモリホールＭＨの内周面に、絶縁部材６３２Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0154】
次に、例えば図３７に示す様に、絶縁部材６３１Ａの一部を除去する。この工程では、領域６３４の、犠牲層１１０Ａに対応する高さ位置に設けられた部分が、メモリホールＭＨの内部に露出する。また、絶縁部材６３１Ａが、Ｚ方向に並ぶ複数の絶縁部材６３１に分断される。この工程は、例えば、ウェットエッチング等の方法によって行う。
【0155】
次に、例えば図３８に示す様に、メモリホールＭＨの内部に、強誘電体膜６３２の領域６３３を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0156】
次に、例えば図３９に示す様に、メモリホールＭＨの内部に、絶縁膜１３２及び半導体層１２０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0157】
その後、図３を参照して説明した電極１４０に対応する位置にＲＩＥ等によって溝を形成し、この溝を介したウェットエッチング等によって犠牲層１１０Ａを除去し、ＣＶＤ等の手段によって導電層１１０を形成することによって、図３４を参照して説明した様な構造が製造される。
【0158】
［第７実施形態］
図３４を参照して説明した様に、第６実施形態においては、強誘電体膜６３２中の領域６３３，６３４が、複数の導電層１１０に対応する複数の高さ位置において、お互いに接続されている。しかしながら、この様な構成はあくまでも例示であり、具体的な構成は適宜調整可能である。例えば、領域６３３，６３４は、お互いに離間していても良い。以下、第７実施形態に係る半導体記憶装置として、この様な構成を例示する。
図３４を参照して説明した様に、第６実施形態においては、強誘電体膜６３２中の領域６３３，６３４が、複数の導電層１１０に対応する複数の高さ位置において、お互いに接続されている。しかしながら、この様な構成はあくまでも例示であり、具体的な構成は適宜調整可能である。例えば、領域６３３，６３４は、お互いに離間していても良い。以下、第７実施形態に係る半導体記憶装置として、この様な構成を例示する。
【0159】
［構成］
図４０は、第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
図４０は、第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【0160】
第７実施形態に係る半導体記憶装置は、基本的には、第６実施形態に係る半導体記憶装置と同様に構成されている。ただし、第７実施形態に係る半導体記憶装置は、ゲート絶縁膜６３０のかわりに、ゲート絶縁膜７３０を備える。ゲート絶縁膜７３０は、基本的には、ゲート絶縁膜６３０と同様に構成されている。ただし、ゲート絶縁膜６３０は、強誘電体膜６３２のかわりに、強誘電体膜７３２を備える。
【0161】
強誘電体膜７３２は、基本的には、強誘電体膜６３２と同様に構成されている。ただし、強誘電体膜７３２の、絶縁層１０１に対応する高さ位置に設けられた部分７３２ｂの外径は、それぞれ、導電層１１０に対応する高さ位置に設けられた部分７３２ａの外径よりも大きい。
【0162】
即ち、強誘電体膜７３２は、複数の導電層１１０に対応する複数の高さ位置に設けられた複数の部分７３２ａと、複数の絶縁層１０１に対応する複数の高さ位置に設けられた複数の部分７３２ｂと、を備える。複数の部分７３２ｂの内径は、複数の部分７３２ａの内径と略一致する。複数の部分７３２ｂの外径は、複数の部分７３２ａの外径よりも大きい。
【0163】
部分７３２ａは、主として直方晶を含み、強誘電体性を発現する。一方、部分７３２ｂは、主として直方晶以外の結晶構造を含み、強誘電体性を発現しない。
【0164】
また、強誘電体膜７３２は、複数の導電層１１０に対応してＺ方向に並び、領域６３３，６３４の間に設けられた複数の添加物領域７３１を備える。
【0165】
添加物領域７３１は、上述した第１の添加元素に加え、チタン（Ｔｉ）及びシリコン（Ｓｉ）からなる群から選ばれる少なくとも一つの添加元素を含む。以下、この様な添加元素を、「第４の添加元素」と呼ぶ場合がある。
【0166】
本実施形態において、領域６３３，６３４は、上述した第１の添加元素に加え、第４の添加元素を含んでいても良いし、含んでいなくても良い。領域６３３，６３４が第４の添加元素を含む場合、領域６３３，６３４における第４の添加元素の濃度は、添加物領域７３１における第４の添加元素の濃度よりも低い。領域６３３，６３４が第４の添加元素を含む場合、領域６３３，６３４と添加物領域７３１との境界は、例えば、第４の添加元素の濃度が、ピーク値の半分となる位置であっても良い。領域６３３，６３４が第４の添加元素を含まない場合、領域６３３，６３４と添加物領域７３１との境界は、例えば、第４の添加元素を含む領域と、第４の添加元素を含まない領域と、の境界としても良いし、第４の添加元素を検出可能な領域と、第４の添加元素が検出出来ない領域と、の境界としても良い。
【0167】
第７実施形態においても、領域６３４の複数の絶縁層１０１に対応する複数の部分の内周面（半導体層１２０側の面）から領域６３３までの距離が、複数の導電層１１０に対応する複数の部分の内周面（半導体層１２０側の面）から領域６３３までの距離よりも大きい。ただし、複数の導電層１１０に対応する複数の部分は、添加物領域７３１を介して、領域６３３から離間している。従って、複数の導電層１１０に対応する複数の部分の内周面から領域６３３までの距離は、ゼロではない。
【0168】
［ウェイクアップ動作］
第７実施形態においては、強誘電体膜７３２の領域６３３及び領域６３４が、添加物領域７３１を介して、半導体層１２０の径方向に分断されている。ここで、例えば、領域６３３，６３４の厚みが８ｎｍ未満である場合、強誘電体膜７３２は、強誘電体性を示しにくい傾向がある。この様な場合には、例えば、半導体記憶装置の出荷前にウェイクアップ動作を実行することが考えられる。
第７実施形態においては、強誘電体膜７３２の領域６３３及び領域６３４が、添加物領域７３１を介して、半導体層１２０の径方向に分断されている。ここで、例えば、領域６３３，６３４の厚みが８ｎｍ未満である場合、強誘電体膜７３２は、強誘電体性を示しにくい傾向がある。この様な場合には、例えば、半導体記憶装置の出荷前にウェイクアップ動作を実行することが考えられる。
【0169】
ウェイクアップ動作は、半導体層１２０－導電層１１０間に、正極性の電圧及び負極性の電圧を交互に複数回供給し、これによって強誘電体膜７３２に強誘電性を発現させる動作である。この際、半導体層１２０－導電層１１０間に供給される正極性の電圧及び負極性の電圧の絶対値は、それぞれ、図６を参照して説明した書込電圧ＶＰＧＭ及び消去電圧Ｖｅｒａの絶対値よりも大きい。
【0170】
ウェイクアップ動作を実行すると、強誘電体膜７３２の部分７３２ａに電界がかかり、部分７３２ａの特性が変化する。ウェイクアップ動作の実行後、強誘電体膜７３２の部分７３２ａは、主として直方晶を含み、強誘電体性を発現する。例えば、ウェイクアップ動作の実行後、部分７３２ａでは、分極軸の方向と電界方向（半導体層１２０の径方向）との角度差が４５°以下となる領域が、全体の７５％以上を占めることとなる。
【0171】
ここで、第７実施形態に係るゲート絶縁膜７３０は、第６実施形態に係るゲート絶縁膜６３０と同様に、Ｚ方向に並ぶ複数の絶縁部材６３１を備える。従って、ウェイクアップ動作に際しても、導電層１１０からの電気力線は、絶縁層１０１を避けて半導体層１２０に達することとなる。このため、強誘電体膜７３２の部分７３２ｂには電界がかからず、部分７３２ｂの特性は変化しない。従って、ウェイクアップ動作の実行後においても、部分７３２ｂは、主として直方晶以外の結晶構造を含み、強誘電体性を発現しない。
【0172】
［効果］
第７実施形態に係る半導体記憶装置においても、第６実施形態に係る半導体記憶装置と同様に、強誘電体膜７３２の、絶縁層１０１や隣接ワード線ＷＬに対応する高さ位置に設けられた部分の分極反転を抑制可能である。
第７実施形態に係る半導体記憶装置においても、第６実施形態に係る半導体記憶装置と同様に、強誘電体膜７３２の、絶縁層１０１や隣接ワード線ＷＬに対応する高さ位置に設けられた部分の分極反転を抑制可能である。
【0173】
また、第７実施形態に係る半導体記憶装置においては、強誘電体膜７３２の部分７３２ａの結晶構造をウェイクアップ動作によって改質し、これによって強誘電性を発現させている。この様な方法によって形成された構造は、書込動作及び消去動作を繰り返し実行しても特性が劣化しづらい。従って、第７実施形態に係る半導体記憶装置によれば、半導体記憶装置の長寿命化を図ることが可能である。
【0174】
【0175】
第７実施形態に係る半導体記憶装置の製造に際しては、例えば、第６実施形態に係る半導体記憶装置の製造工程のうち、図３７を参照して説明した工程までを実行する。
【0176】
次に、例えば図４１に示す様に、メモリホールＭＨを介して、強誘電体膜７３２の領域６３４に第４の添加元素を添加する。これにより、強誘電体膜７３２の添加物領域７３１が形成される。
【0177】
次に、例えば図４２に示す様に、メモリホールＭＨの内部に、強誘電体膜７３２の領域６３３を形成する。この工程は、例えば、ＣＶＤ、ＡＬＤ等の方法によって行う。
【0178】
次に、例えば図４３に示す様に、メモリホールＭＨの内部に、絶縁膜１３２及び半導体層１２０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0179】
その後、図３を参照して説明した電極１４０に対応する位置にＲＩＥ等によって溝を形成し、この溝を介したウェットエッチング等によって犠牲層１１０Ａを除去し、ＣＶＤ等の手段によって導電層１１０を形成することによって、図４０を参照して説明した様な構造が製造される。
【0180】
［その他の実施形態］
以上、第１実施形態～第７実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示に過ぎず、具体的な構成等は適宜調整可能である。
以上、第１実施形態～第７実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示に過ぎず、具体的な構成等は適宜調整可能である。
【0181】
例えば、第１実施形態～第７実施形態では、半導体層１２０を、略円柱状の構成として説明した。しかしながら、半導体層１２０は、例えば、略円筒状の構成であっても良い。また、半導体層１２０の中心部分には、酸化シリコン（ＳｉＯ２）等の絶縁膜が埋め込まれていても良い。
【0182】
また、例えば、強誘電体膜３３２（図１８）、強誘電体膜４３２（図２４）、強誘電体膜６３２（図３４）、及び、強誘電体膜７３２（図４０）の外周面又はその近傍には、第１実施形態と同様に、第２の添加元素を含む添加物領域（図４の添加物領域１３５に対応する領域）が設けられていても良いし、第２実施形態と同様に、第２の添加元素を含まない領域（図１６の領域２３５に対応する領域）と、その内周側に設けられた第２の添加元素を含む添加物領域（図１６の添加物領域２３６に対応する領域）と、が設けられていても良い。
【0183】
この様な構成によれば、第１実施形態に係る半導体記憶装置及び第２実施形態に係る半導体記憶装置と同様に、読出動作の実行に伴う誤書込の発生を抑制可能である。
【0184】
【0185】
この様な構成によれば、第３実施形態に係る半導体記憶装置及び第４実施形態に係る半導体記憶装置と同様に、書込・消去回数の増大に伴うしきい値電圧の特性劣化を抑制可能である。また、半導体層１２０に流れる電流の減少を抑制可能である。
【0186】
また、上述の通り、強誘電体膜６３２（図３４）の絶縁層１０１に対応する高さ位置に設けられた部分は、絶縁部材６３１を介して、比較的小さい厚みを有する２つの部分に分断される。ここで、強誘電体膜６３２（図３４）の絶縁層１０１に対応する高さ位置に設けられた部分は、３つ以上の部分に分断されていても良い。
【0187】
この様な構成を製造するためには、例えば、図３７を参照して説明した工程において、絶縁部材６３１Ａを多めに除去して、絶縁部材６３１と強誘電体膜６３２の一部（領域６３４）との間に段差を形成する。また、図３８を参照して説明した工程において、強誘電体膜６３２の一部を、上記段差が維持される程度に薄く形成する。次に、メモリホールＭＨの内部に、再度、絶縁部材６３１Ａ（図３６）を形成する。以下、同様の工程を繰り返し実行する。
【0188】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0189】
１０１…絶縁層、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、１３１…強誘電体膜、１３２，１３３…絶縁膜（界面層），１３４，１３５…添加物領域、１３６…メモリ領域。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】