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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025009522
(43)【公開日】2025-01-20
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H10D 30/66 20250101AFI20250110BHJP
H10D 30/01 20250101ALI20250110BHJP
H10D 62/10 20250101ALI20250110BHJP
【ＦＩ】
H01L29/78 652P
H01L29/78 652Q
H01L29/78 653C
H01L29/78 658F
H01L29/78 658G
H01L29/06 301V
H01L29/06 301F
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023112582
(22)【出願日】2023-07-07
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】大水 祐人
(72)【発明者】
【氏名】長浜 優
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】トレンチＴＲの内部に、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰを形成する。絶縁膜ＩＦ１の上面の位置が、フィールドプレート電極ＦＰの上面の位置よりも低くなるように、絶縁膜ＩＦ１を後退させる。フィールドプレート電極ＦＰおよび絶縁膜ＩＦ１を覆うように、埋込み絶縁膜ＥＦ１を形成する。埋込み絶縁膜ＥＦ１の上面の位置が、フィールドプレート電極ＦＰの上面の位置よりも低くなるように、埋込み絶縁膜ＥＦ１を後退させる。ドライ酸化処理を行うことで、トレンチＴＲの内部にゲート絶縁膜ＧＩを形成すると共に、フィールドプレート電極ＦＰを覆うように絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２を介してフィールドプレート電極ＦＰ上に、ゲート電極を形成する。
【選択図】図５
【解決手段】トレンチＴＲの内部に、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰを形成する。絶縁膜ＩＦ１の上面の位置が、フィールドプレート電極ＦＰの上面の位置よりも低くなるように、絶縁膜ＩＦ１を後退させる。フィールドプレート電極ＦＰおよび絶縁膜ＩＦ１を覆うように、埋込み絶縁膜ＥＦ１を形成する。埋込み絶縁膜ＥＦ１の上面の位置が、フィールドプレート電極ＦＰの上面の位置よりも低くなるように、埋込み絶縁膜ＥＦ１を後退させる。ドライ酸化処理を行うことで、トレンチＴＲの内部にゲート絶縁膜ＧＩを形成すると共に、フィールドプレート電極ＦＰを覆うように絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２を介してフィールドプレート電極ＦＰ上に、ゲート電極を形成する。
【選択図】図５
【特許請求の範囲】
【請求項1】
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に、トレンチを形成する工程、
（ｃ）前記（ｂ）工程後、前記トレンチの内部および前記半導体基板の前記上面上に、第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記トレンチの前記内部において、前記第１絶縁膜上に、フィールドプレート電極を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板の前記上面上に位置する前記第１絶縁膜を除去すると共に、断面視において前記トレンチの前記内部に位置する前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記トレンチの前記内部に位置する前記第１絶縁膜を前記トレンチの底部に向かって後退させる工程、
（ｆ）前記（ｅ）工程後、前記フィールドプレート電極および前記第１絶縁膜を覆うように、前記半導体基板の前記上面上および前記トレンチの前記内部に、埋込み絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板の前記上面上に位置する前記埋込み絶縁膜を除去すると共に、断面視において前記トレンチの前記内部に位置する前記埋込み絶縁膜の上面の位置が前記フィールドプレート電極の前記上面の位置よりも低くなるように、前記トレンチの前記内部に位置する前記埋込み絶縁膜を前記トレンチの前記底部に向かって後退させる工程、
（ｈ）前記（ｇ）工程後、ドライ酸化処理を行うことで、前記埋込み絶縁膜の前記上面上に位置する前記トレンチの前記内部にゲート絶縁膜を形成すると共に、前記（ｇ）工程によって前記埋込み絶縁膜から露出した前記フィールドプレート電極を覆うように第２絶縁膜を形成する工程、
（ｉ）前記（ｈ）工程後、前記トレンチの前記内部において、前記フィールドプレート電極上に、前記第２絶縁膜を介してゲート電極を形成する工程、
を備える、半導体装置の製造方法。
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に、トレンチを形成する工程、
（ｃ）前記（ｂ）工程後、前記トレンチの内部および前記半導体基板の前記上面上に、第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記トレンチの前記内部において、前記第１絶縁膜上に、フィールドプレート電極を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板の前記上面上に位置する前記第１絶縁膜を除去すると共に、断面視において前記トレンチの前記内部に位置する前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記トレンチの前記内部に位置する前記第１絶縁膜を前記トレンチの底部に向かって後退させる工程、
（ｆ）前記（ｅ）工程後、前記フィールドプレート電極および前記第１絶縁膜を覆うように、前記半導体基板の前記上面上および前記トレンチの前記内部に、埋込み絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板の前記上面上に位置する前記埋込み絶縁膜を除去すると共に、断面視において前記トレンチの前記内部に位置する前記埋込み絶縁膜の上面の位置が前記フィールドプレート電極の前記上面の位置よりも低くなるように、前記トレンチの前記内部に位置する前記埋込み絶縁膜を前記トレンチの前記底部に向かって後退させる工程、
（ｈ）前記（ｇ）工程後、ドライ酸化処理を行うことで、前記埋込み絶縁膜の前記上面上に位置する前記トレンチの前記内部にゲート絶縁膜を形成すると共に、前記（ｇ）工程によって前記埋込み絶縁膜から露出した前記フィールドプレート電極を覆うように第２絶縁膜を形成する工程、
（ｉ）前記（ｈ）工程後、前記トレンチの前記内部において、前記フィールドプレート電極上に、前記第２絶縁膜を介してゲート電極を形成する工程、
を備える、半導体装置の製造方法。
【請求項2】
請求項１に記載の半導体装置の製造方法において、
前記（ｆ）工程は、ＣＶＤ法を用いた成膜処理によって行われ、
前記（ｇ）工程は、等方性エッチング処理によって行われる、半導体装置の製造方法。
前記（ｆ）工程は、ＣＶＤ法を用いた成膜処理によって行われ、
前記（ｇ）工程は、等方性エッチング処理によって行われる、半導体装置の製造方法。
【請求項3】
請求項２に記載の半導体装置の製造方法において、
前記埋込み絶縁膜は、酸化シリコン膜であり、
前記（ｇ）工程の前記等方性エッチング処理は、フッ酸を含む溶液を用いて行われる、半導体装置の製造方法。
前記埋込み絶縁膜は、酸化シリコン膜であり、
前記（ｇ）工程の前記等方性エッチング処理は、フッ酸を含む溶液を用いて行われる、半導体装置の製造方法。
【請求項4】
請求項２に記載の半導体装置の製造方法において、
前記（ｇ）工程後、前記埋込み絶縁膜の前記上面は、前記半導体基板に近づくに連れて上昇し、且つ、前記フィールドプレート電極に近づくに連れて上昇するような曲面状を成している、半導体装置の製造方法。
前記（ｇ）工程後、前記埋込み絶縁膜の前記上面は、前記半導体基板に近づくに連れて上昇し、且つ、前記フィールドプレート電極に近づくに連れて上昇するような曲面状を成している、半導体装置の製造方法。
【請求項5】
請求項１に記載の半導体装置の製造方法において、
前記（ｈ）工程は、
（ｈ１）１０００℃以上且つ１２００℃以下の条件下で酸素ガスを用いて行われる前記ドライ酸化処理によって、前記埋込み絶縁膜の前記上面上に位置する前記トレンチの前記内部に第１酸化シリコン膜を形成すると共に、前記（ｇ）工程によって前記埋込み絶縁膜から露出した前記フィールドプレート電極を覆うように前記第１酸化シリコン膜を形成する工程、
（ｈ２）前記（ｈ１）工程後、ＣＶＤ法を用いた成膜処理によって、前記第１酸化シリコン膜上に、第２酸化シリコン膜を形成する工程、
を有し、
前記ゲート絶縁膜および前記第２絶縁膜は、それぞれ、前記第１酸化シリコン膜および前記第２酸化シリコン膜を含む、半導体装置の製造方法。
前記（ｈ）工程は、
（ｈ１）１０００℃以上且つ１２００℃以下の条件下で酸素ガスを用いて行われる前記ドライ酸化処理によって、前記埋込み絶縁膜の前記上面上に位置する前記トレンチの前記内部に第１酸化シリコン膜を形成すると共に、前記（ｇ）工程によって前記埋込み絶縁膜から露出した前記フィールドプレート電極を覆うように前記第１酸化シリコン膜を形成する工程、
（ｈ２）前記（ｈ１）工程後、ＣＶＤ法を用いた成膜処理によって、前記第１酸化シリコン膜上に、第２酸化シリコン膜を形成する工程、
を有し、
前記ゲート絶縁膜および前記第２絶縁膜は、それぞれ、前記第１酸化シリコン膜および前記第２酸化シリコン膜を含む、半導体装置の製造方法。
【請求項6】
請求項１に記載の半導体装置の製造方法において、
（ｊ）前記（ｄ）工程と前記（ｅ）工程との間で、前記第１絶縁膜の厚さを薄くすると共に、前記フィールドプレート電極の上部を前記第１絶縁膜から露出させる工程、
（ｋ）前記（ｊ）工程と前記（ｅ）工程との間で、前記第１絶縁膜から露出している前記フィールドプレート電極の前記上部に対して、等方性エッチング処理を行う工程、
を更に備える、半導体装置の製造方法。
（ｊ）前記（ｄ）工程と前記（ｅ）工程との間で、前記第１絶縁膜の厚さを薄くすると共に、前記フィールドプレート電極の上部を前記第１絶縁膜から露出させる工程、
（ｋ）前記（ｊ）工程と前記（ｅ）工程との間で、前記第１絶縁膜から露出している前記フィールドプレート電極の前記上部に対して、等方性エッチング処理を行う工程、
を更に備える、半導体装置の製造方法。
【請求項7】
請求項６に記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記トレンチの前記内部を埋め込むように、前記第１絶縁膜上に、第１導電性膜を形成する工程、
（ｄ２）前記（ｄ１）工程後、前記トレンチの外部に形成されている前記第１導電性膜を除去する工程、
（ｄ３）前記（ｄ２）工程後、異方性エッチング処理によって、前記トレンチの前記内部における前記第１導電性膜の上面の位置を後退させることで、前記トレンチの前記内部に残された前記第１導電性膜を前記フィールドプレート電極として形成する工程、
を有する、半導体装置の製造方法。
前記（ｄ）工程は、
（ｄ１）前記トレンチの前記内部を埋め込むように、前記第１絶縁膜上に、第１導電性膜を形成する工程、
（ｄ２）前記（ｄ１）工程後、前記トレンチの外部に形成されている前記第１導電性膜を除去する工程、
（ｄ３）前記（ｄ２）工程後、異方性エッチング処理によって、前記トレンチの前記内部における前記第１導電性膜の上面の位置を後退させることで、前記トレンチの前記内部に残された前記第１導電性膜を前記フィールドプレート電極として形成する工程、
を有する、半導体装置の製造方法。
【請求項8】
請求項７に記載の半導体装置の製造方法において、
前記フィールドプレート電極は、多結晶シリコン膜からなり、
前記（ｋ）工程の前記等方性エッチング処理は、ＣＦ４ガスを用いたケミカルドライエッチング処理である、半導体装置の製造方法。
前記フィールドプレート電極は、多結晶シリコン膜からなり、
前記（ｋ）工程の前記等方性エッチング処理は、ＣＦ４ガスを用いたケミカルドライエッチング処理である、半導体装置の製造方法。
【請求項9】
請求項８に記載の半導体装置の製造方法において、
前記ケミカルドライエッチング処理によって、前記フィールドプレート電極の前記上部の角が、面取りされるか、丸められる、半導体装置の製造方法。
前記ケミカルドライエッチング処理によって、前記フィールドプレート電極の前記上部の角が、面取りされるか、丸められる、半導体装置の製造方法。
【請求項10】
請求項７に記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜からなり、
前記（ｊ）工程および前記（ｅ）工程は、それぞれ、フッ酸を含む溶液を用いた等方性エッチング処理によって行われる、半導体装置の製造方法。
前記第１絶縁膜は、酸化シリコン膜からなり、
前記（ｊ）工程および前記（ｅ）工程は、それぞれ、フッ酸を含む溶液を用いた等方性エッチング処理によって行われる、半導体装置の製造方法。
【請求項11】
上面および下面を有する第１導電型の半導体基板と、
前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成されたトレンチと、
前記トレンチの内部に形成されたフィールドプレート電極と、
前記トレンチの前記内部において、前記フィールドプレート電極の上方に形成されたゲート電極と、
前記半導体基板、前記フィールドプレート電極および前記ゲート電極の各々の間に位置するように、前記トレンチの前記内部に形成された絶縁膜と、
を備え、
前記フィールドプレート電極の上部の角は、面取りされるか、丸められ、
前記ゲート電極の一部は、前記フィールドプレート電極と前記半導体基板との間にも、埋込み部として形成され、
前記埋込み部と前記フィールドプレート電極との間に形成されている前記絶縁膜の厚さは、前記埋込み部の最深部と前記フィールドプレート電極との間において最も厚い、半導体装置。
前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成されたトレンチと、
前記トレンチの内部に形成されたフィールドプレート電極と、
前記トレンチの前記内部において、前記フィールドプレート電極の上方に形成されたゲート電極と、
前記半導体基板、前記フィールドプレート電極および前記ゲート電極の各々の間に位置するように、前記トレンチの前記内部に形成された絶縁膜と、
を備え、
前記フィールドプレート電極の上部の角は、面取りされるか、丸められ、
前記ゲート電極の一部は、前記フィールドプレート電極と前記半導体基板との間にも、埋込み部として形成され、
前記埋込み部と前記フィールドプレート電極との間に形成されている前記絶縁膜の厚さは、前記埋込み部の最深部と前記フィールドプレート電極との間において最も厚い、半導体装置。
【請求項12】
請求項１１に記載の半導体装置において、
前記埋込み部と前記半導体基板との間に形成されている前記絶縁膜の厚さは、前記埋込み部の前記最深部と前記半導体基板との間において最も厚い、半導体装置。
前記埋込み部と前記半導体基板との間に形成されている前記絶縁膜の厚さは、前記埋込み部の前記最深部と前記半導体基板との間において最も厚い、半導体装置。
【請求項13】
請求項１２に記載の半導体装置において、
前記絶縁膜は、酸化シリコン膜である、半導体装置。
前記絶縁膜は、酸化シリコン膜である、半導体装置。
【請求項14】
請求項１２に記載の半導体装置において、
前記半導体基板の前記上面からの深さが、前記トレンチの深さよりも浅くなるように、前記半導体基板に形成された、前記第１導電型と反対の第２導電型のボディ領域と、
前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記半導体基板の前記下面から前記半導体基板の前記上面に向かって所定の深さに達するように、前記半導体基板に形成された前記第１導電型のドレイン領域と、
を更に備え、
前記ゲート電極には、ゲート電位が供給され、
前記フィールドプレート電極、前記ボディ領域および前記ソース領域には、ソース電位が供給され、
前記半導体基板および前記ドレイン領域には、ドレイン電位が供給される、半導体装置。
前記半導体基板の前記上面からの深さが、前記トレンチの深さよりも浅くなるように、前記半導体基板に形成された、前記第１導電型と反対の第２導電型のボディ領域と、
前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記半導体基板の前記下面から前記半導体基板の前記上面に向かって所定の深さに達するように、前記半導体基板に形成された前記第１導電型のドレイン領域と、
を更に備え、
前記ゲート電極には、ゲート電位が供給され、
前記フィールドプレート電極、前記ボディ領域および前記ソース領域には、ソース電位が供給され、
前記半導体基板および前記ドレイン領域には、ドレイン電位が供給される、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、トレンチの内部にゲート電極およびフィールドプレート電極を備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような半導体素子を備えた半導体装置では、トレンチの内部にゲート電極が埋め込まれたトレンチゲート構造が適用されている。トレンチゲート構造の一種として、トレンチの下部にフィールドプレート電極を形成し、トレンチの上部にゲート電極を形成したスプリットゲート構造がある。フィールドプレート電極には、ソース電極からソース電位が供給される。このフィールドプレート電極によってドリフト領域に空乏層を広げることで、ドリフト領域を高濃度化することが可能となり、ドリフト領域の低抵抗化が可能となる。
【0003】
例えば、特許文献１には、スプリットゲート構造のＭＯＳＦＥＴが開示されている。特許文献１では、トレンチの内部および半導体基板上に多結晶シリコン膜を形成し、この多結晶シリコン膜に対して異方性エッチング処理を行うことで、トレンチの外部の多結晶シリコン膜を除去し、トレンチの内部にフィールドプレート電極を形成している。その後、熱酸化法によってフィールドプレート電極を覆う絶縁膜を形成し、この絶縁膜上にゲート電極を形成している。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１１－１９９１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
フィールドプレート電極を形成した際には、フィールドプレート電極の上部の角が突起状に加工され易い。それ故、突起した箇所において電界が集中し易くなり、ゲート電極とフィールドプレート電極との間でリーク電流が発生し易くなる。また、フィールドプレート電極を覆う絶縁膜の形成時にも、フィールドプレート電極の露出状態によって、この絶縁膜の厚さが局所的に薄くなる場合がある。
【0006】
本願の主な目的は、ゲート電極とフィールドプレート電極との間において、絶縁耐圧を確保することで、半導体装置の信頼性を向上させることにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0007】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0008】
一実施の形態に係る半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に、トレンチを形成する工程、（ｃ）前記（ｂ）工程後、前記トレンチの内部および前記半導体基板の前記上面上に、第１絶縁膜を形成する工程、（ｄ）前記（ｃ）工程後、前記トレンチの前記内部において、前記第１絶縁膜上に、フィールドプレート電極を形成する工程、（ｅ）前記（ｄ）工程後、前記半導体基板の前記上面上に位置する前記第１絶縁膜を除去すると共に、断面視において前記トレンチの前記内部に位置する前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記トレンチの前記内部に位置する前記第１絶縁膜を前記トレンチの底部に向かって後退させる工程、（ｆ）前記（ｅ）工程後、前記フィールドプレート電極および前記第１絶縁膜を覆うように、前記半導体基板の前記上面上および前記トレンチの前記内部に、埋込み絶縁膜を形成する工程、（ｇ）前記（ｆ）工程後、前記半導体基板の前記上面上に位置する前記埋込み絶縁膜を除去すると共に、断面視において前記トレンチの前記内部に位置する前記埋込み絶縁膜の上面の位置が前記フィールドプレート電極の前記上面の位置よりも低くなるように、前記トレンチの前記内部に位置する前記埋込み絶縁膜を前記トレンチの前記底部に向かって後退させる工程、（ｈ）前記（ｇ）工程後、ドライ酸化処理を行うことで、前記埋込み絶縁膜の前記上面上に位置する前記トレンチの前記内部にゲート絶縁膜を形成すると共に、前記（ｇ）工程によって前記埋込み絶縁膜から露出した前記フィールドプレート電極を覆うように第２絶縁膜を形成する工程、（ｉ）前記（ｈ）工程後、前記トレンチの前記内部において、前記フィールドプレート電極上に、前記第２絶縁膜を介してゲート電極を形成する工程、を備える。
【0009】
一実施の形態に係る半導体装置は、上面および下面を有する第１導電型の半導体基板と、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成されたトレンチと、前記トレンチの内部に形成されたフィールドプレート電極と、前記トレンチの前記内部において、前記フィールドプレート電極の上方に形成されたゲート電極と、前記半導体基板、前記フィールドプレート電極および前記ゲート電極の各々の間に位置するように、前記トレンチの前記内部に形成された絶縁膜と、を備える。前記フィールドプレート電極の上部の角は、面取りされるか、丸められ、前記ゲート電極の一部は、前記フィールドプレート電極と前記半導体基板との間にも、埋込み部として形成され、前記埋込み部と前記フィールドプレート電極との間に形成されている前記絶縁膜の厚さは、前記埋込み部の最深部と前記フィールドプレート電極との間において最も厚い。
【発明の効果】
【0010】
一実施の形態によれば、半導体装置の信頼性を向上できる。
【図面の簡単な説明】
【0011】
【図1】実施の形態１における半導体装置を示す平面図である。
【図2】実施の形態１における半導体装置を示す要部平面図である。
【図3】実施の形態１における半導体装置を示す要部平面図である。
【図4】実施の形態１における半導体装置を示す断面図である。
【図5】実施の形態１における半導体装置を示す要部断面図である。
【図6】実施の形態１における半導体装置を示す要部断面図である。
【図7】実施の形態１における半導体装置の製造工程を示す断面図である。
【図24】検討例１における半導体装置を示す要部断面図である。
【図25】検討例１における半導体装置を示す要部断面図である。
【図26】検討例２における半導体装置を示す要部断面図である。
【図27】検討例３における半導体装置を示す要部断面図である。
【発明を実施するための形態】
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0014】
（実施の形態１）
＜半導体装置の構造＞
以下に図１から図６を用いて、実施の形態１における半導体装置１００について説明する。半導体装置１００は、半導体素子としてトレンチゲート構造のＭＯＳＦＥＴを含む。実施の形態１のＭＯＳＦＥＴは、ゲート電極ＧＥおよびフィールドプレート電極ＦＰを備えたスプリットゲート構造を成している。
＜半導体装置の構造＞
以下に図１から図６を用いて、実施の形態１における半導体装置１００について説明する。半導体装置１００は、半導体素子としてトレンチゲート構造のＭＯＳＦＥＴを含む。実施の形態１のＭＯＳＦＥＴは、ゲート電極ＧＥおよびフィールドプレート電極ＦＰを備えたスプリットゲート構造を成している。
【0015】
本願の主な特徴は、フィールドプレート電極ＦＰの上部の形状と、埋込み絶縁膜ＥＦ１の形状と、絶縁膜ＩＦ２の形成方法とにあるが、これらの特徴については、「半導体装置の構造」および「半導体装置の製造方法」の説明の後、図５および図６を用いて詳細に説明する。
【0016】
図１は、半導体装置１００である半導体チップの平面図である。図２および図３は、図１に示される領域１Ａを拡大した要部平面図である。図３は、図２の下方の構造体を示し、主に、半導体基板ＳＵＢに形成されたトレンチゲート構造を示している。また、図２に破線で示される孔ＣＨ１、ＣＨ２、ＣＨ３の位置は、図３に示される孔ＣＨ１、ＣＨ２、ＣＨ３の位置と一致している。図４は、図２および図３に示されるＡ－Ａ線およびＢ－Ｂ線に沿った断面図である。
【0017】
図１は、主に半導体基板ＳＵＢの上方に形成される配線パターンを示している。半導体装置１００は、セル領域ＣＲと、平面視においてセル領域ＣＲを囲む外周領域ＯＲとを有する。セル領域ＣＲには、複数のＭＯＳＦＥＴのような主要な半導体素子が形成される。外周領域ＯＲは、ゲート電極ＧＥにゲート配線ＧＷを接続させるため、および、ターミネーション領域として機能させるため等に用いられる。
【0018】
図１および図２に示されるように、セル領域ＣＲの大部分は、ソース電極ＳＥで覆われている。平面視において、ゲート配線ＧＷは、ソース電極ＳＥを囲んでいる。また、ここでは図示していないが、ソース電極ＳＥおよびゲート配線ＧＷは、ポリイミド膜のような保護膜で覆われている。上記保護膜の一部には開口部が設けられ、その開口部で露出しているソース電極ＳＥおよびゲート配線ＧＷが、ソースパッドＳＰおよびゲートパッドＧＰになる。ソースパッドＳＰ上およびゲートパッドＧＰ上に、外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップ、リードフレームまたは配線基板などに電気的に接続される。なお、外部接続用部材は、例えば、アルミニウム、金または銅からなるワイヤであるか、銅板からなるクリップなどである。
【0019】
図３に示されるように、セル領域ＣＲの半導体基板ＳＵＢには、複数のトレンチＴＲが形成されている。複数のトレンチＴＲは、ストライプ状に形成され、それぞれＹ方向に延在し、Ｘ方向において互いに隣接している。
【0020】
図４のＡ－Ａ断面にも示されるように、トレンチＴＲの内部において、トレンチＴＲの下部にはフィールドプレート電極ＦＰが形成され、トレンチＴＲの上部にはゲート電極ＧＥが形成されている。フィールドプレート電極ＦＰおよびゲート電極ＧＥは、トレンチＴＲに沿って、Ｙ方向に延在している。
【0021】
図４のＢ－Ｂ断面にも示されるように、セル領域ＣＲのフィールドプレート電極ＦＰの一部は、引き出し部ＦＰａを成している。引き出し部ＦＰａを構成するフィールドプレート電極ＦＰは、トレンチＴＲの内部において、トレンチＴＲの下部だけでなく、トレンチＴＲの上部にも形成されている。
【0022】
セル領域ＣＲにおいて、引き出し部ＦＰａ上には、孔ＣＨ３が形成されている。引き出し部ＦＰａは、孔ＣＨ３を介してソース電極ＳＥに電気的に接続される。また、セル領域ＣＲにおいて、後述するボディ領域ＰＢ上およびソース領域ＮＳ上には、孔ＣＨ１が形成されている。ボディ領域ＰＢおよびソース領域ＮＳは、孔ＣＨ１を介してソース電極ＳＥに電気的に接続される。外周領域ＯＲにおいて、ゲート電極ＧＥ上には、孔ＣＨ２が形成されている。ゲート電極ＧＥは、孔ＣＨ２を介してゲート配線ＧＷに電気的に接続される。
【0023】
以下に図４を用いて、半導体装置１００の断面構造について説明する。
【0024】
図４に示されるように、半導体装置１００は、上面ＴＳおよび下面ＢＳを有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、ｎ型のシリコンからなる。半導体基板ＳＵＢは、低濃度のｎ型のドリフト領域ＮＶを有する。実施の形態１では、ｎ型の半導体基板ＳＵＢ自体が、ドリフト領域ＮＶを構成している。なお、半導体基板ＳＵＢは、ｎ型のシリコン基板と、上記ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層との積層体であってもよい。その場合、低濃度のｎ型の半導体層がドリフト領域ＮＶを構成し、高濃度のｎ型のシリコン基板がドレイン領域ＮＤを構成する。
【0025】
半導体基板ＳＵＢの下面ＢＳから半導体基板ＳＵＢの上面ＴＳに向かって所定の深さに達するように、半導体基板ＳＵＢには、ｎ型のドレイン領域ＮＤが形成されている。ドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有している。半導体基板ＳＵＢの下面ＢＳ上には、ドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。ドレイン領域ＮＤおよびドレイン電極ＤＥは、セル領域ＣＲおよび外周領域ＯＲに渡って形成されている。半導体基板ＳＵＢ（ドレイン領域ＮＤ、ドリフト領域ＮＶ）には、ドレイン電極ＤＥからドレイン電位が供給される。
【0026】
半導体基板ＳＵＢには、半導体基板ＳＵＢの上面ＴＳから半導体基板ＳＵＢの下面ＢＳに向かって所定の深さに達する複数のトレンチＴＲが形成されている。各トレンチＴＲの深さは、例えば５μｍ以上且つ７μｍ以下である。
【0027】
図４のＡ－Ａ断面に示されるように、トレンチＴＲの内部において、トレンチＴＲの下部には、絶縁膜ＩＦ１および埋込み絶縁膜ＥＦ１を介してフィールドプレート電極ＦＰが形成されている。絶縁膜ＩＦ１の上面の位置は、フィールドプレート電極ＦＰの上面の位置よりも低くなっている。
【0028】
埋込み絶縁膜ＥＦ１は、絶縁膜ＩＦ１上のトレンチＴＲの内部に形成されている。ゲート絶縁膜ＧＩは、埋込み絶縁膜ＥＦ１上のトレンチＴＲの内部に形成されている。埋込み絶縁膜ＥＦ１から露出しているフィールドプレート電極ＦＰを覆うように、絶縁膜ＩＦ２が形成されている。絶縁膜ＩＦ２を介してゲート電極ＧＥが形成されている。フィールドプレート電極ＦＰおよびゲート電極ＧＥは、それぞれ、例えばｎ型の不純物が導入された多結晶シリコン膜からなる。また、この多結晶シリコン膜の不純物濃度は、半導体基板ＳＵＢ（ドリフト領域ＮＶ）の不純物濃度よりも高い。
【0029】
また、ゲート電極ＧＥの一部は、フィールドプレート電極ＦＰと半導体基板ＳＵＢとの間の空間であって、且つ、埋込み絶縁膜ＥＦ１、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２に囲まれた空間にも形成されている。後述の図６で説明するように、このようなゲート電極ＧＥの一部を埋込み部ＧＥａと称する。
【0030】
絶縁膜ＩＦ１および埋込み絶縁膜ＥＦ１は、半導体基板ＳＵＢとフィールドプレート電極ＦＰとの間に形成されている。絶縁膜ＩＦ２は、ゲート電極ＧＥとフィールドプレート電極ＦＰとの間に形成されている。ゲート絶縁膜ＧＩは、半導体基板ＳＵＢとゲート電極ＧＥとの間に形成されている。これらの膜によって、半導体基板ＳＵＢ、ゲート電極ＧＥおよびフィールドプレート電極ＦＰは、互いに電気的に絶縁されている。
【0031】
また、ゲート電極ＧＥ上には、絶縁膜ＩＦ３が形成されているが、絶縁膜ＩＦ３は、セル領域ＣＲとは異なる領域に、抵抗素子のような他の半導体素子を形成する際に、セル領域ＣＲを保護するための保護膜として主に使用される。従って、他の半導体素子を形成する必要が無い場合には、絶縁膜ＩＦ３は形成されていなくてもよい。
【0032】
絶縁膜ＩＦ１、埋込み絶縁膜ＥＦ１、絶縁膜ＩＦ２、絶縁膜ＩＦ３およびゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなる。絶縁膜ＩＦ１および埋込み絶縁膜ＥＦ１の各々の厚さは、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩの各々の厚さよりも厚く、例えば４００ｎｍ以上且つ６００ｎｍ以下である。絶縁膜ＩＦ２およびゲート絶縁膜ＧＩの各々の厚さは、例えば５０ｎｍ以上且つ７０ｎｍ以下である。なお、これらの厚さは、トレンチＴＲの内部における厚さであり、Ｘ方向における厚さである。
【0033】
なお、図５に示されるように、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２は、それぞれ酸化シリコン膜ＯＸ１および酸化シリコン膜ＯＸ２を含む積層膜である。
【0034】
半導体基板ＳＵＢには、半導体基板ＳＵＢの上面ＴＳから半導体基板ＳＵＢの下面ＢＳに向かって所定の深さに達するｐ型のボディ領域ＰＢが形成されている。半導体基板ＳＵＢの上面ＴＳからのボディ領域ＰＢの深さは、半導体基板ＳＵＢの上面ＴＳからのトレンチＴＲよりも浅い。ボディ領域ＰＢ内には、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有している。
【0035】
半導体基板ＳＵＢの上面ＴＳ上には、トレンチＴＲを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬの厚さは、例えば７００ｎｍ以上且つ９００ｎｍ以下である。
【0036】
層間絶縁膜ＩＬには、層間絶縁膜ＩＬおよびソース領域ＮＳを貫通し、且つ、ボディ領域ＰＢに達する孔ＣＨ１が形成されている。孔ＣＨ１の底部において、ボディ領域ＰＢには、高濃度拡散領域ＰＲが形成されている。高濃度拡散領域ＰＲは、ボディ領域ＰＢよりも高い不純物濃度を有する。高濃度拡散領域ＰＲは、主に、プラグＰＧとの接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。
【0037】
層間絶縁膜ＩＬ上には、ソース電極ＳＥが形成されている。ソース電極ＳＥは、孔ＣＨ１を介してソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲに電気的に接続され、これらの不純物領域にソース電位を供給する。
【0038】
図４のＢ－Ｂ断面に示されるように、フィールドプレート電極ＦＰの一部は、フィールドプレート電極ＦＰの引き出し部ＦＰａを成している。引き出し部ＦＰａに接している絶縁膜ＩＦ１および埋込み絶縁膜ＥＦ１の各々の上面の位置は、引き出し部ＦＰａ以外のフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１および埋込み絶縁膜ＥＦ１の各々の上面の位置よりも高くなっている。
【0039】
埋込み絶縁膜ＥＦ１から露出している引き出し部ＦＰａを覆うように、絶縁膜ＩＦ２が形成されている。埋込み絶縁膜ＥＦ１上には、絶縁膜ＩＦ３が形成されているが、上述のように絶縁膜ＩＦ３は形成されていなくてもよい。また、引き出し部ＦＰａに隣接する半導体基板ＳＵＢにはボディ領域ＰＢが形成されているが、このボディ領域ＰＢ内には、ソース領域ＮＳは、形成されていない。
【0040】
層間絶縁膜ＩＬには、層間絶縁膜ＩＬ、絶縁膜ＩＦ３および絶縁膜ＩＦ２を貫通し、且つ、引き出し部ＦＰａに達する孔ＣＨ３が形成されている。ソース電極ＳＥは、孔ＣＨ３を介して引き出し部ＦＰａに電気的に接続され、フィールドプレート電極ＦＰにソース電位を供給する。
【0041】
ここでは図示していないが、層間絶縁膜ＩＬには、層間絶縁膜ＩＬおよび絶縁膜ＩＦ３を貫通し、且つ、ゲート電極ＧＥに達する孔ＣＨ２が形成されている。ゲート配線ＧＷは、孔ＣＨ２を介してゲート電極ＧＥに電気的に接続され、ゲート電極ＧＥにゲート電位を供給する。
【0042】
孔ＣＨ１、ＣＨ２、ＣＨ３の各々の内部には、プラグＰＧが埋め込まれている。プラグＰＧは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、チタン膜および窒化チタン膜の積層膜からなる。上記導電性膜は、例えばタングステン膜である。
【0043】
ソース電極ＳＥおよびゲート配線ＧＷは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、例えばチタンタングステン膜であり、上記導電性膜は、例えば銅またはシリコンが添加されたアルミニウム合金膜である。
【0044】
【0045】
図７に示されるように、まず、上面ＴＳおよび下面ＢＳを有するｎ型の半導体基板ＳＵＢを用意する。上述のように、半導体基板ＳＵＢは、ｎ型のシリコン基板と、エピタキシャル成長法によって上記シリコン基板上に形成されたｎ型の半導体層との積層体であってもよい。
【0046】
次に、半導体基板ＳＵＢ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコン膜を形成する。次に、フォトリソグラフィ技術および異方性エッチング処理によって、上記酸化シリコン膜をパターニングすることで、ハードマスクＨＭを形成する。次に、このハードマスクＨＭを用いた異方性エッチング処理を行うことで、半導体基板ＳＵＢの上面ＴＳから半導体基板ＳＵＢの下面ＢＳに向かって所定の深さに達するように、半導体基板ＳＵＢにトレンチＴＲを形成する。その後、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、ハードマスクＨＭを除去する。
【0047】
次に、図８に示されるように、トレンチＴＲの内部および半導体基板ＳＵＢの上面ＴＳ上に、絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば熱酸化処理によって形成された酸化シリコン膜である。半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１の厚さは、例えば４００ｎｍ以上且つ６００ｎｍ以下である。なお、絶縁膜ＩＦ１は、熱酸化処理によって形成された第１酸化シリコン膜と、上記第１酸化シリコン膜上に、ＣＶＤ法を用いた成膜処理によって形成された第２酸化シリコン膜との積層膜であってもよい。
【0048】
次に、トレンチＴＲの内部を埋め込むように、例えばＣＶＤ法を用いた成膜処理によって、絶縁膜ＩＦ１上に導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、例えばｎ型の多結晶シリコン膜である。また、この多結晶シリコン膜の不純物濃度は、半導体基板ＳＵＢ（ドリフト領域ＮＶ）の不純物濃度よりも高い。トレンチＴＲの内部に導電性膜ＣＦ１を良好に埋め込むために、導電性膜ＣＦ１の成膜を、例えば、第１多結晶シリコン膜の成膜と、第２多結晶シリコン膜の成膜とのように、複数回に分けて行ってもよい。
【0049】
次に、図９に示されるように、トレンチＴＲの外部に位置する導電性膜ＣＦ１を除去することで、トレンチＴＲの内部に残された導電性膜ＣＦ１をフィールドプレート電極ＦＰとして形成する。
【0050】
具体的には、まず、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いた研磨処理によって、トレンチＴＲの外部に形成されている導電性膜ＣＦ１を除去する。次に、例えばＳＦ６ガスを用いた異方性エッチング処理を行うことで、トレンチＴＲの内部における導電性膜ＣＦ１の上面の位置を、トレンチＴＲの底部へ向かって後退させる（図９の矢印）。これにより、トレンチＴＲの内部に残された導電性膜ＣＦ１をフィールドプレート電極ＦＰとして形成する。
【0051】
次に、図１０に示されるように、フィールドプレート電極ＦＰの一部が引き出し部ＦＰａとして残されるように、フィールドプレート電極ＦＰの他部を選択的に除去する。
【0052】
具体的には、まず、Ｂ－Ｂ断面に示されるように、引き出し部ＦＰａになるフィールドプレート電極ＦＰの一部を選択的に覆うレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして、例えばＳＦ６ガスを用いた異方性エッチング処理を行うことで、引き出し部ＦＰａにならないフィールドプレート電極ＦＰの他部を除去する。すなわち、図１０のＡ－Ａ断面に示されるように、引き出し部ＦＰａにならないフィールドプレート電極ＦＰの上面の位置を、トレンチＴＲの底部へ向かって選択的に後退させる（図１０の矢印）。後退させなかったフィールドプレート電極ＦＰの一部が、引き出し部ＦＰａとなる。その後、アッシング処理を行うことで、レジストパターンＲＰ１を除去する。
【0053】
次に、図１１に示されるように、絶縁膜ＩＦ１に対して等方性エッチング処理を行うことで、絶縁膜ＩＦ１の厚さを薄くすると共に、フィールドプレート電極ＦＰの上部を絶縁膜ＩＦ１から露出させる。この際、引き出し部ＦＰａの上部も絶縁膜ＩＦ１から露出する。等方性エッチング処理は、例えばフッ酸を含む溶液を用いたウェットエッチング処理である。なお、フィールドプレート電極ＦＰの上部および引き出し部ＦＰａの上部とは、フィールドプレート電極ＦＰの上面および引き出し部ＦＰａの上面を含む箇所である。
【0054】
この時点では、半導体基板ＳＵＢの上面ＴＳ上およびトレンチＴＲの内部の絶縁膜ＩＦ１は、完全に除去されていない。また、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰおよび引き出し部ＦＰａの各々の上部の角ＣＰは、図９および図１０の異方性エッチング処理によって、突起状に加工されている。
【0055】
次に、図１２に示されるように、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰおよび引き出し部ＦＰａの各々の上部に対して、等方性エッチング処理を行う。この等方性エッチング処理は、ＣＦ４ガスを用いたケミカルドライエッチング処理である。これにより、フィールドプレート電極ＦＰおよび引き出し部ＦＰａの各々の上部の角ＣＰは、面取りされるか、丸められる。
【0056】
また、この等方性エッチング処理時には、半導体基板ＳＵＢの上面ＴＳ上およびトレンチＴＲの内部の薄くなった絶縁膜ＩＦ１が、エッチングストッパの機能を果たす。
【0057】
次に、図１３に示されるように、絶縁膜ＩＦ１に対してフッ酸を含む溶液を用いた等方性エッチング処理を行う。これにより、半導体基板ＳＵＢの上面ＴＳ上（すなわち、トレンチＴＲの外部）に位置する絶縁膜ＩＦ１を除去すると共に、断面視においてトレンチＴＲの内部に位置する絶縁膜ＩＦ１の上面の位置が、フィールドプレート電極ＦＰの上面の位置よりも更に低くなるように、トレンチＴＲの内部に位置する絶縁膜ＩＦ１をトレンチＴＲの底部へ向かって後退させる（図１３の矢印）。
【0058】
この時点で、引き出し部ＦＰａ以外のフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１の上面の位置は、引き出し部ＦＰａに接している絶縁膜ＩＦ１の上面の位置よりも更に低くなっている。
【0059】
次に、図１４に示されるように、フィールドプレート電極ＦＰおよび絶縁膜ＩＦ１を覆うように、例えばＣＶＤ法を用いた成膜処理によって、半導体基板ＳＵＢの上面ＴＳ上およびトレンチＴＲの内部に、埋込み絶縁膜ＥＦ１を形成する。埋込み絶縁膜ＥＦ１は、例えば酸化シリコン膜のような絶縁膜である。半導体基板ＳＵＢの上面ＴＳ上の埋込み絶縁膜ＥＦ１の厚さは、例えば２００ｎｍ以上且つ３００ｎｍ以下である。
【0060】
次に、図１５に示されるように、埋込み絶縁膜ＥＦ１に対してフッ酸を含む溶液を用いた等方性エッチング処理を行う。これにより、半導体基板ＳＵＢの上面ＴＳ上に位置する埋込み絶縁膜ＥＦ１を除去すると共に、断面視においてトレンチＴＲの内部に位置する埋込み絶縁膜ＥＦ１の上面の位置が、フィールドプレート電極ＦＰの上面の位置よりも低くなるように、トレンチＴＲの内部に位置する埋込み絶縁膜ＥＦ１をトレンチＴＲの底部へ向かって後退させる（図１５の矢印）。等方性エッチング処理は、例えばフッ酸を含む溶液を用いたウェットエッチング処理である。
【0061】
ここで、等方性エッチング処理は、図１４に示される起点１０から進行する。この起点１０は、フィールドプレート電極ＦＰと半導体基板ＳＵＢとの間（中間付近）に位置している。詳しくは、この起点１０は、半導体基板ＳＵＢのうち、図１４に示されるＸ方向においてフィールドプレート電極ＦＰの隣に位置する側部と、フィールドプレート電極ＦＰとの間に位置している。そのため、等方性エッチング処理の終了時には、図１５に示されるように、埋込み絶縁膜ＥＦ１の上面は、半導体基板ＳＵＢの側部に近づくに連れて上昇し、且つ、フィールドプレート電極ＦＰに近づくに連れて上昇するような曲面状を成している。
【0062】
次に、図１６に示されるように、埋込み絶縁膜ＥＦ１上に位置するトレンチＴＲの内部にゲート絶縁膜ＧＩを形成すると共に、埋込み絶縁膜ＥＦ１から露出しているフィールドプレート電極ＦＰを覆うように絶縁膜ＩＦ２を形成する。
【0063】
図５を参照して説明したように、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２は、それぞれ酸化シリコン膜ＯＸ１および酸化シリコン膜ＯＸ２を含む積層膜である。以下にそれらの製造工程について、詳細に説明する。
【0064】
まず、埋込み絶縁膜ＥＦ１上のトレンチＴＲの内部に、酸化シリコン膜ＯＸ１を形成すると共に、埋込み絶縁膜ＥＦ１から露出しているフィールドプレート電極ＦＰを覆うように酸化シリコン膜ＯＸ１を形成する。酸化シリコン膜ＯＸ１は、熱酸化処理の一種であるドライ酸化処理によって形成される。すなわち、同じく熱酸化処理の一種であるウェット酸化処理ではない。上記ドライ酸化処理は、例えば１０００℃以上且つ１２００℃以下の条件下で酸素ガスを用いて行われる。また、酸化シリコン膜ＯＸ１の厚さは、例えば２５ｎｍ以上且つ３５ｎｍ以下である。
【0065】
次に、ＣＶＤ法を用いた成膜処理によって、酸化シリコン膜ＯＸ１上に、酸化シリコン膜ＯＸ２を形成する。酸化シリコン膜ＯＸ２は、ＴＥＯＳ（Tetra Ethoxy Silane）膜であり、例えば２５ｎｍ以上且つ３５ｎｍ以下の厚さを有する。その後、酸化シリコン膜ＯＸ２の膜質を緻密化させるための熱処理を行ってもよい。そのような熱処理は、窒素ガス雰囲気中または酸素ガス雰囲気中で、例えば９００℃以上且つ１０００℃以下の温度で行われる。なお、酸化シリコン膜ＯＸ２は、埋込み絶縁膜ＥＦ１上にも形成される。
【0066】
また、フィールドプレート電極ＦＰおよび半導体基板ＳＵＢに接する絶縁膜は、酸化シリコン膜ＯＸ２ではなく、酸化シリコン膜ＯＸ１であることが好ましい。ドライ酸化処理によって形成された酸化シリコン膜ＯＸ１の方が、ＣＶＤ法を用いた成膜処理によって形成された酸化シリコン膜ＯＸ２よりも、ゲート絶縁膜ＧＩと半導体基板ＳＵＢとの界面準位の改善、および、絶縁膜ＩＦ２とフィールドプレート電極ＦＰとの界面準位の改善を図ることができる。
【0067】
次に、図１７に示されるように、トレンチＴＲの内部を埋め込むように、例えばＣＶＤ法を用いた成膜処理によって、ゲート絶縁膜ＧＩ上、絶縁膜ＩＦ２上および埋込み絶縁膜ＥＦ１上に、導電性膜ＣＦ２を形成する。導電性膜ＣＦ２は、例えばｎ型の多結晶シリコン膜である。また、この多結晶シリコン膜の不純物濃度は、半導体基板ＳＵＢ（ドリフト領域ＮＶ）の不純物濃度よりも高い。
【0068】
次に、図１８に示されるように、導電性膜ＣＦ２に対してＣＭＰ法を用いた研磨処理を行う。これにより、導電性膜ＣＦ２の厚さが薄くなり、導電性膜ＣＦ２の上面が平坦化される。次に、導電性膜ＣＦ２に対して異方性エッチング処理を行うことで、トレンチＴＲの外部に位置する導電性膜ＣＦ２を除去する。これにより、フィールドプレート電極ＦＰ上においてトレンチＴＲの内部に残された導電性膜ＣＦ２をゲート電極ＧＥとして形成する。
【0069】
なお、トレンチＴＲの外部の導電性膜ＣＦ２を完全に除去するために、異方性エッチング処理はオーバーエッチングで行われる。そのため、図１８のＡ－Ａ断面に示されるように、ゲート電極ＧＥの上面の位置は、半導体基板ＳＵＢの上面ＴＳの位置よりも低くなる。また、この異方性エッチング処理によって、引き出し部ＦＰａに接している埋込み絶縁膜ＥＦ１上および絶縁膜ＩＦ２上に形成されていた導電性膜ＣＦ２は、除去される。
【0070】
次に、図１９に示されるように、トレンチＴＲを覆うように、例えばＣＶＤ法を用いた成膜処理によって、ゲート絶縁膜ＧＩ上、ゲート電極ＧＥ上、絶縁膜ＩＦ２上および埋込み絶縁膜ＥＦ１上に、絶縁膜ＩＦ３を形成する。
【0071】
次に、図２０に示されるように、絶縁膜ＩＦ３に対して異方性エッチング処理を行う。これにより、半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ３およびゲート絶縁膜ＧＩは除去される。また、Ａ－Ａ断面に示されるように、ゲート電極ＧＥ上には、ゲート絶縁膜ＧＩに接するように、絶縁膜ＩＦ３が残される。また、Ｂ－Ｂ断面に示されるように、絶縁膜ＩＦ２上および埋込み絶縁膜ＥＦ１上には、ゲート絶縁膜ＧＩに接するように、絶縁膜ＩＦ３が残される。
【0072】
次に、図２１に示されるように、フォトリソグラフィ技術およびイオン注入法によって、例えばホウ素（Ｂ）を導入することで、半導体基板ＳＵＢに、ｐ型のボディ領域ＰＢを選択的に形成する。ボディ領域ＰＢは、半導体基板ＳＵＢの上面ＴＳからの深さがトレンチＴＲの深さよりも浅くなるように形成される。
【0073】
次に、フォトリソグラフィ技術およびイオン注入法によって、例えば砒素（Ａｓ）を導入することで、Ａ－Ａ断面に示されるように、セル領域ＣＲのボディ領域ＰＢ内に、ｎ型のソース領域ＮＳを選択的に形成する。なお、Ｂ－Ｂ断面に示されるように、引き出し部ＦＰａに隣接するボディ領域ＰＢ内には、ソース領域ＮＳを形成しない。その後、半導体基板ＳＵＢに対して熱処理を施すことで、ソース領域ＮＳおよびボディ領域ＰＢに含まれる不純物を拡散させる。
【0074】
次に、図２２に示されるように、トレンチＴＲを覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面ＴＳ上に、層間絶縁膜ＩＬを形成する。
【0075】
そして、層間絶縁膜ＩＬに、孔ＣＨ１、ＣＨ２、ＣＨ３を形成する。具体的には、まず、層間絶縁膜ＩＬ上に、ソース領域ＮＳが形成されている半導体基板ＳＵＢを開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、層間絶縁膜ＩＬおよびソース領域ＮＳを貫通し、且つ、ボディ領域ＰＢの内部に達する孔ＣＨ１を形成する。次に、イオン注入法によって、孔ＣＨ１の底部におけるボディ領域ＰＢに、例えばホウ素（Ｂ）を導入することで、ｐ型の高濃度拡散領域ＰＲを形成する。その後、アッシング処理によって上記レジストパターンを除去する。
【0076】
次に、層間絶縁膜ＩＬ上に、引き出し部ＦＰａ上およびゲート電極ＧＥ上を開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、層間絶縁膜ＩＬ、絶縁膜ＩＦ３および絶縁膜ＩＦ２を貫通し、且つ、引き出し部ＦＰａに達する孔ＣＨ３を形成する。ここでは図示していないが、孔ＣＨ３を形成する工程で、層間絶縁膜ＩＬおよび絶縁膜ＩＦ３を貫通し、且つ、ゲート電極ＧＥに達する孔ＣＨ２も形成される。その後、アッシング処理によって上記レジストパターンを除去する。
【0077】
なお、孔ＣＨ１を形成する順番と、孔ＣＨ２および孔ＣＨ３を形成する順番とは、何れが先であっても構わない。
【0078】
次に、図２３に示されるように、孔ＣＨ１、ＣＨ２、ＣＨ３の各々の内部にプラグＰＧを形成し、層間絶縁膜ＩＬ上にソース電極ＳＥおよびゲート配線ＧＷを形成する。
【0079】
具体的には、まず、孔ＣＨ１、ＣＨ２、ＣＨ３の内部および層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法を用いた成膜処理によって第１バリアメタル膜を形成する。上記第１バリアメタル膜は、例えば窒化チタン膜およびチタン膜の積層膜からなる。次に、上記第１バリアメタル膜上に、ＣＶＤ法を用いた成膜処理によって第１導電性膜を形成する。上記第１導電性膜は、例えばタングステン膜からなる。次に、ＣＭＰ法または異方性エッチング処理によって、孔ＣＨ１、ＣＨ２、ＣＨ３の外部に形成されている上記第１バリアメタル膜および上記第１導電性膜を除去する。これにより、孔ＣＨ１、ＣＨ２、ＣＨ３の内部を埋め込むように、上記第１バリアメタル膜および上記第１導電性膜からなるプラグＰＧが形成される。
【0080】
次に、層間絶縁膜ＩＬ上に、スパッタリング法によって、第２バリアメタル膜を形成する。上記第２バリアメタル膜は、例えばチタンタングステン膜からなる。次に、上記第２バリアメタル膜上に、スパッタリング法によって第２導電性膜を形成する。上記第２導電性膜は、例えば銅またはシリコンが添加されたアルミニウム合金膜である。次に、上記第２バリアメタル膜および上記第２導電性膜をパターニングすることで、ソース電極ＳＥおよびゲート配線ＧＷを形成する。
【0081】
次に、ここでは図示はしないが、ソース電極ＳＥ上およびゲート配線ＧＷ上に、例えば塗布法によって、例えばポリイミド膜からなる保護膜を形成する。上記保護膜の一部に開口部を形成することで、ソース電極ＳＥおよびゲート配線ＧＷのうち、ソースパッドＳＰおよびゲートパッドＧＰになる領域を露出させる。
【0082】
その後、以下の製造工程を経て、図４に示される構造体が得られる。まず、必要に応じて半導体基板ＳＵＢの下面ＢＳを研磨する。次に、半導体基板ＳＵＢの下面ＢＳに、イオン注入法によって、例えば砒素（Ａｓ）などを導入することで、ｎ型のドレイン領域ＮＤを形成する。なお、半導体基板ＳＵＢがｎ型のシリコン基板とｎ型の半導体層との積層体で構成されている場合、高濃度のｎ型のシリコン基板がドレイン領域ＮＤを成すので、上述のイオン注入によるドレイン領域ＮＤの形成を省略できる。次に、半導体基板ＳＵＢの下面ＢＳ上に、スパッタリング法によって、ドレイン電極ＤＥを形成する。
【0083】
＜実施の形態１の主な特徴＞
以下に図５、図２４、図２５、図２６および図２７を用いて、本願発明者らが検討を行った検討例１、検討例２および検討例３の半導体装置と、実施の形態１の主な特徴とについて説明する。図５、図２４、図２５、図２６および図２７は、図４のＡ－Ａ断面に相当するトレンチＴＲの内部を拡大した要部断面図である。
以下に図５、図２４、図２５、図２６および図２７を用いて、本願発明者らが検討を行った検討例１、検討例２および検討例３の半導体装置と、実施の形態１の主な特徴とについて説明する。図５、図２４、図２５、図２６および図２７は、図４のＡ－Ａ断面に相当するトレンチＴＲの内部を拡大した要部断面図である。
【0084】
検討例１では、図２４に示されるように、トレンチＴＲの内部に、絶縁膜ＩＦ１およびフィールドプレート電極ＦＰを形成する。次に、図２５に示されるように、１回の等方性エッチング処理によって、トレンチＴＲの内部の絶縁膜ＩＦ１を後退させる。ここで、等方性エッチング処理は、図２４に示される起点１１から進行する。次に、ドライ酸化処理を行うことで酸化シリコン膜ＯＸ１からなるゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２を形成する。
【0085】
検討例１では、実施の形態１と異なり、図１２のケミカルドライエッチング処理が行われない。従って、フィールドプレート電極ＦＰの上部の角は、突起状に加工されたままとなっている。それ故、図２５に示される突起箇所２０において電界が集中し易くなり、ゲート電極ＧＥとフィールドプレート電極ＦＰとの間で、絶縁耐性が劣化し、リーク電流が発生し易くなる。
【0086】
これに対して、実施の形態１では、図１２のケミカルドライエッチング処理を適用している。そのため、図５に示されるように、フィールドプレート電極ＦＰの上部の角が、面取りされるか、丸められる。従って、ゲート電極ＧＥとフィールドプレート電極ＦＰとの間で、電界の集中が発生する箇所が均一化されている。すなわち、電界の集中が緩和されているので、上記リーク電流の発生が抑制される。従って、半導体装置１００の信頼性を向上させることができる。
【0087】
また、検討例１では、等方性エッチング処理は、図２４に示される起点１１から進行する。それ故、図２５に示されるように、トレンチＴＲの内部に位置する絶縁膜ＩＦ１の上面のうち、フィールドプレート電極ＦＰに接する部分の位置が、半導体基板ＳＵＢの側部に接する部分の位置よりも下方に後退している。すなわち、フィールドプレート電極ＦＰに接する部分の位置が、トレンチＴＲの底部に向かって後退している。この状態でドライ酸化処理を行って絶縁膜ＩＦ２を形成すると、酸素ガスが届き難く、絶縁膜ＩＦ１の近傍の絶縁膜ＩＦ２の厚さが、局所的に薄くなり易い。従って、ゲート電極ＧＥとフィールドプレート電極ＦＰとの間で、絶縁耐性を確保し難くなる。図２５には、そのような箇所が薄膜箇所３０として示されている。
【0088】
検討例２では、薄膜箇所３０の厚さを確保するために、図２６に示されるように、ウェット酸化処理による酸化シリコン膜ＯＸ３を適用している。上記ウェット酸化処理は、例えば８５０℃以上且つ９５０℃以下の条件下で水蒸気を用いて行われる熱酸化処理である。
【0089】
フィールドプレート電極ＦＰを構成する多結晶シリコン膜の不純物濃度は、半導体基板ＳＵＢ（ドリフト領域ＮＶ）の不純物濃度よりも高いので、ウェット酸化処理を行った際には、増速酸化の影響で、絶縁膜ＩＦ２の厚さがゲート絶縁膜ＧＩの厚さよりも厚く形成され易くなる。また、絶縁膜ＩＦ１の近傍でも、絶縁膜ＩＦ２の厚さを確保し易くなる。
【0090】
一方で、上記ウェット酸化処理では、フィールドプレート電極ＦＰの酸化面のラフネスが粗くなり易い。それ故、局所的に絶縁膜ＩＦ２の厚さが薄い箇所が発生し易く、その箇所で電界の集中が発生し易くなってしまう。また、フィールドプレート電極ＦＰの突起した箇所でも、電界の集中の緩和が図り難い。
【0091】
これに対して、ドライ酸化処理では、ウェット酸化処理と比較して、増速酸化の影響は少ないが、フィールドプレート電極ＦＰの酸化面のラフネスが改善される。従って、ドライ酸化処理を適用しても、薄膜箇所３０において絶縁耐性を確保できる手段が求められる。
【0092】
そのため、実施の形態１では、図１４で埋込み絶縁膜ＥＦ１を形成し、図１５で等方性エッチング処理によって埋込み絶縁膜ＥＦ１を後退させている。その結果、図５に示されるように、埋込み絶縁膜ＥＦ１の上面は、半導体基板ＳＵＢに近づくに連れて上昇し、且つ、フィールドプレート電極ＦＰに近づくに連れて上昇するような曲面状を成している。
【0093】
従って、仮に、埋込み絶縁膜ＥＦ１の近傍において、ドライ酸化処理によって形成された酸化シリコン膜ＯＸ１の厚さが薄かったとしても、埋込み絶縁膜ＥＦ１によって、厚さを補填できる。従って、薄膜箇所３０において絶縁耐性を確保でき、半導体装置１００の信頼性を向上させることができる。
【0094】
また、埋込み絶縁膜ＥＦ１があることで、ドライ酸化処理時に、フィールドプレート電極ＦＰの露出面積が減っているので、所定の厚さの酸化シリコン膜ＯＸ１の形成時間を短縮できるという効果もある。そのため、製造工程の短時間化を行える。
【0095】
また、実施の形態１では、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２に、酸化シリコン膜ＯＸ１および酸化シリコン膜ＯＸ２の積層膜を適用しているが、酸化シリコン膜ＯＸ２は、主に、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２の厚さを調整するために設けられている。ＣＶＤ法を用いた成膜処理によって形成された酸化シリコン膜ＯＸ２は、ウェット酸化処理によって形成された酸化シリコン膜よりも、均一な厚さに形成され易い。そのため、局所的に厚さが薄い箇所が発生し難く、電界の集中の発生を抑制し易い。
【0096】
なお、酸化シリコン膜ＯＸ２が均一な厚さに形成され易いので、仮に図２５の検討例１で、酸化シリコン膜ＯＸ１上に酸化シリコン膜ＯＸ２を形成したとしても、薄膜箇所３０が局所的に薄い箇所であることには変わりはない。従って、実施の形態１のような埋込み絶縁膜ＥＦ１による厚さの補填が必要になる。
【0097】
また、酸化シリコン膜ＯＸ１上に、ＣＶＤ法を用いた成膜処理によって積層される酸化シリコン膜の層数は、酸化シリコン膜ＯＸ２の１層に限られず、複数層であってもよい。
【0098】
ところで、埋込み絶縁膜ＥＦ１の形成は、フィールドプレート電極ＦＰにケミカルドライエッチング処理が施された後であることが好ましい。例えば、図２７の検討例３に示されるように、フィールドプレート電極ＦＰの上部の角が突起状に加工された状態では、アスペクト比が高くなっている。それ故、ＣＶＤ法による成膜処理によって埋込み絶縁膜ＥＦ１を形成した際に、埋込み絶縁膜ＥＦ１に空隙４０が発生する虞がある。
【0099】
このような空隙４０が存在すると、図１５の等方性エッチング処理によって埋込み絶縁膜ＥＦ１を後退させる際に、空隙４０内にエッチング液が浸透する虞がある。そうすると、空隙４０内で埋込み絶縁膜ＥＦ１のエッチングが早まり、埋込み絶縁膜ＥＦ１の厚さが極端に薄くなる可能性があり、埋込み絶縁膜ＥＦ１がほぼ全て除去される可能性もある。何れにせよ、所望の形状の埋込み絶縁膜ＥＦ１を形成できない可能性が高くなる。
【0100】
実施の形態１のように、フィールドプレート電極ＦＰの上部の角ＣＰが、面取りされるか、丸められていれば、アスペクト比が低減されるので、埋込み絶縁膜ＥＦ１の埋込み性が改善され、空隙４０の発生を抑制できる。
【0101】
図６は、実施の形態１の半導体装置１００が、図２５の薄膜箇所３０のような箇所を有さず、絶縁耐性が向上していることを示す要部断面図である。図６では、絶縁膜ＩＦ１、絶縁膜ＩＦ２、ゲート絶縁膜ＧＩおよび埋込み絶縁膜ＥＦ１の境界を図示していない。これらの絶縁膜が、例えば酸化シリコン膜のような同系統の膜である場合、トレンチＴＲの内部において、これらの絶縁膜は、一体化された１つの統合絶縁膜ＩＦであると見做せる。
【0102】
すなわち、半導体基板ＳＵＢ、フィールドプレート電極ＦＰおよびゲート電極ＧＥの各々の間に位置するように、トレンチＴＲの内部には、統合絶縁膜ＩＦが形成されている。統合絶縁膜ＩＦによって、半導体基板ＳＵＢ、フィールドプレート電極ＦＰおよびゲート電極ＧＥは、互いに電気的に絶縁されている。
【0103】
なお、ゲート電極ＧＥの一部は、フィールドプレート電極ＦＰと半導体基板ＳＵＢとの間にも、埋込み部ＧＥａとして形成されている。
【0104】
上述のように、実施の形態１の主な特徴の１つとして、埋込み絶縁膜ＥＦ１の上面は、曲面状を成し、フィールドプレート電極ＦＰに近づくに連れて上昇している。そのため、埋込み絶縁膜ＥＦ１の近傍で、絶縁膜ＩＦ２の厚さが薄かったとしても、埋込み絶縁膜ＥＦ１によって、厚さを補填できる。
【0105】
言い換えれば、図６に示されるように、埋込み部ＧＥａとフィールドプレート電極ＦＰとの間に形成されている統合絶縁膜ＩＦの厚さＴ１は、埋込み部ＧＥａの最深部とフィールドプレート電極ＦＰとの間において最も厚くなっている。例えば、フィールドプレート電極ＦＰの最上部と埋込み部ＧＥａの最深部との中間付近の深さにおける統合絶縁膜ＩＦの厚さＴ２は、厚さＴ１よりも薄い。
【0106】
また、埋込み絶縁膜ＥＦ１の上面は、半導体基板ＳＵＢの側部に近づくに連れて上昇している。埋込み部ＧＥａと半導体基板ＳＵＢの側部との間に形成されている統合絶縁膜ＩＦの厚さＴ３は、埋込み部ＧＥａの最深部と半導体基板ＳＵＢとの間において最も厚くなっている。例えば、フィールドプレート電極ＦＰの最上部と埋込み部ＧＥａの最深部との中間付近の深さにおける統合絶縁膜ＩＦの厚さＴ４は、厚さＴ３よりも薄い。
【0107】
このように統合絶縁膜ＩＦが形成されているので、半導体基板ＳＵＢとゲート電極ＧＥとの間の絶縁耐性だけでなく、フィールドプレート電極ＦＰとゲート電極ＧＥとの間の絶縁耐性も確保できる。
【0108】
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【0109】
例えば、上記実施の形態１では、図９に示されるようにフィールドプレート電極ＦＰを形成した後、図１３に示されるように絶縁膜ＩＦ１に対して等方性エッチング処理を行う前に、図１２に示されるように絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰおよび引き出し部ＦＰａの各々の上部に対して等方性エッチング処理を行うことについて説明した。しかし、この図１２に示されるフィールドプレート電極ＦＰおよび引き出し部ＦＰａの各々の上部に対して行う等方性エッチング処理は、省略してもよい。しかしながら、上述した空隙４０の発生をより確実に抑制する上では、上記実施の形態１のように、フィールドプレート電極ＦＰを形成した後、且つ、絶縁膜ＩＦ１に対して等方性エッチング処理を行う前に、フィールドプレート電極ＦＰおよび引き出し部ＦＰａの各々の上部に対して等方性エッチング処理を行うことが好ましい。
【符号の説明】
【0110】
１００ 半導体装置
１０、１１ 等方性エッチング処理の起点
２０ 突起箇所
３０ 薄膜箇所
４０ 空隙
１Ａ 領域
ＢＳ 半導体基板の下面
ＣＦ１、ＣＦ２ 導電性膜
ＣＨ１、ＣＨ２、ＣＨ３ 孔
ＣＰ フィールドプレート電極の角
ＣＲ セル領域
ＤＥ ドレイン電極
ＥＦ１ 埋込み絶縁膜
ＦＰ フィールドプレート電極
ＦＰａ 引き出し部
ＧＥ ゲート電極
ＧＥａ 埋込み部
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＦ 統合絶縁膜
ＩＦ１、ＩＦ２、ＩＦ３ 絶縁膜
ＩＬ 層間絶縁膜
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＯＲ 外周領域
ＯＸ１、ＯＸ２、ＯＸ３ 酸化シリコン膜
ＰＢ ボディ領域
ＰＧ プラグ
ＰＲ 高濃度拡散領域
ＲＰ１ レジストパターン
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＳＥ ソース電極
ＴＲ トレンチ
ＴＳ 半導体基板の上面
１０、１１ 等方性エッチング処理の起点
２０ 突起箇所
３０ 薄膜箇所
４０ 空隙
１Ａ 領域
ＢＳ 半導体基板の下面
ＣＦ１、ＣＦ２ 導電性膜
ＣＨ１、ＣＨ２、ＣＨ３ 孔
ＣＰ フィールドプレート電極の角
ＣＲ セル領域
ＤＥ ドレイン電極
ＥＦ１ 埋込み絶縁膜
ＦＰ フィールドプレート電極
ＦＰａ 引き出し部
ＧＥ ゲート電極
ＧＥａ 埋込み部
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＦ 統合絶縁膜
ＩＦ１、ＩＦ２、ＩＦ３ 絶縁膜
ＩＬ 層間絶縁膜
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＯＲ 外周領域
ＯＸ１、ＯＸ２、ＯＸ３ 酸化シリコン膜
ＰＢ ボディ領域
ＰＧ プラグ
ＰＲ 高濃度拡散領域
ＲＰ１ レジストパターン
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＳＥ ソース電極
ＴＲ トレンチ
ＴＳ 半導体基板の上面
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】