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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025009850
(43)【公開日】2025-01-20
(54)【発明の名称】半導体パッケージ及びその製造方法
(51)【国際特許分類】
H01L 25/07 20060101AFI20250109BHJP
H10B 80/00 20230101ALI20250109BHJP
H01L 23/36 20060101ALI20250109BHJP
H01L 23/12 20060101ALI20250109BHJP
【ＦＩ】
H01L25/08 Y
H10B80/00
H01L23/36 Z
H01L23/12 501P
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024078146
(22)【出願日】2024-05-13
(31)【優先権主張番号】10-2023-0084527
(32)【優先日】2023-06-29
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】林 俊 成
(72)【発明者】
【氏名】池 永 根
【テーマコード（参考）】
5F136
【Ｆターム（参考）】
5F136BA30
5F136BB18
5F136BC05
5F136DA17
5F136DA43
5F136DA44
(57)【要約】
【課題】パッケージの全体厚さを最小化し、放熱特性を極大化した半導体パッケージ及びその製造方法を提供する。
【解決手段】本発明による半導体パッケージは、再配線基板と、再配線基板上に第１方向の右側に配置される第１半導体チップと、第１半導体チップに隣接して再配線基板上に第１方向の左側に配置される貫通ポストと、第１半導体チップ上に配置される熱放出チップと、熱放出チップに隣接して貫通ポスト上に配置される第２半導体チップと、を有し、熱放出チップは、メタルパッドと接着層を介して第１半導体チップ上に積層される。
【選択図】図１Ｂ
【解決手段】本発明による半導体パッケージは、再配線基板と、再配線基板上に第１方向の右側に配置される第１半導体チップと、第１半導体チップに隣接して再配線基板上に第１方向の左側に配置される貫通ポストと、第１半導体チップ上に配置される熱放出チップと、熱放出チップに隣接して貫通ポスト上に配置される第２半導体チップと、を有し、熱放出チップは、メタルパッドと接着層を介して第１半導体チップ上に積層される。
【選択図】図１Ｂ
【特許請求の範囲】
【請求項1】
再配線基板と、
前記再配線基板上に第１方向の右側に配置される第１半導体チップと、
前記第１半導体チップに隣接して前記再配線基板上に前記第１方向の左側に配置される貫通ポストと、
前記第１半導体チップ上に配置される熱放出チップと、
前記熱放出チップに隣接して前記貫通ポスト上に配置される第２半導体チップと、を有し、
前記熱放出チップは、メタルパッドと接着層を介して前記第１半導体チップ上に積層されることを特徴とする半導体パッケージ。
前記再配線基板上に第１方向の右側に配置される第１半導体チップと、
前記第１半導体チップに隣接して前記再配線基板上に前記第１方向の左側に配置される貫通ポストと、
前記第１半導体チップ上に配置される熱放出チップと、
前記熱放出チップに隣接して前記貫通ポスト上に配置される第２半導体チップと、を有し、
前記熱放出チップは、メタルパッドと接着層を介して前記第１半導体チップ上に積層されることを特徴とする半導体パッケージ。
【請求項2】
前記再配線基板上に配置され、前記第１半導体チップと貫通ポストを取り囲む密封材をさらに有し、
前記第１半導体チップと貫通ポストの上面は、前記密封材から露出されることを特徴とする請求項１に記載の半導体パッケージ。
前記第１半導体チップと貫通ポストの上面は、前記密封材から露出されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項3】
前記接着層は、ＴＩＭ（Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ）、ポリマー、又は酸化物を含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項4】
前記メタルパッドの下面と前記第１半導体チップの上面との間のギャップは、１μｍ以下であり、
前記ギャップに前記接着層が満たされることを特徴とする請求項１に記載の半導体パッケージ。
前記ギャップに前記接着層が満たされることを特徴とする請求項１に記載の半導体パッケージ。
【請求項5】
前記第１半導体チップは、ロジック素子を含み、
前記第２半導体チップは、メモリ素子を含むことを特徴とする請求項１に記載の半導体パッケージ。
前記第２半導体チップは、メモリ素子を含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項6】
前記熱放出チップは、内部にメタルラインを含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項7】
前記再配線基板は、多重層の配線ラインを含み、
前記第１半導体チップに結合する最上部層の第１配線ラインのピッチは、前記第１配線ラインの下部層の配線ラインのピッチより小さいことを特徴とする請求項１に記載の半導体パッケージ。
前記第１半導体チップに結合する最上部層の第１配線ラインのピッチは、前記第１配線ラインの下部層の配線ラインのピッチより小さいことを特徴とする請求項１に記載の半導体パッケージ。
【請求項8】
前記最上部層の第１配線ラインのライン幅は２μｍであり、間隔は２μｍであることを特徴とする請求項７に記載の半導体パッケージ。
【請求項9】
多重層の配線ラインを備えた再配線基板と、
前記再配線基板上に第１方向の右側に第１バンプを介して積層される第１半導体チップと、
前記第１半導体チップに隣接して前記再配線基板上に前記第１方向の左側に配置される貫通ポストと、
前記再配線基板上に配置され、前記第１半導体チップと貫通ポストを取り囲み、前記第１半導体チップと貫通ポストの上面を露出させる密封材と、
前記第１半導体チップ上にメタルパッドと接着層を介して積層された熱放出チップと、
前記熱放出チップに隣接して前記貫通ポスト上に第２バンプを介して積層された第２半導体チップと、を有することを特徴とする半導体パッケージ。
前記再配線基板上に第１方向の右側に第１バンプを介して積層される第１半導体チップと、
前記第１半導体チップに隣接して前記再配線基板上に前記第１方向の左側に配置される貫通ポストと、
前記再配線基板上に配置され、前記第１半導体チップと貫通ポストを取り囲み、前記第１半導体チップと貫通ポストの上面を露出させる密封材と、
前記第１半導体チップ上にメタルパッドと接着層を介して積層された熱放出チップと、
前記熱放出チップに隣接して前記貫通ポスト上に第２バンプを介して積層された第２半導体チップと、を有することを特徴とする半導体パッケージ。
【請求項10】
前記貫通ポストは、前記密封材を貫通して前記再配線基板と前記第２半導体チップとを接続することを特徴とする請求項９に記載の半導体パッケージ。
【請求項11】
前記貫通ポストは、前記第１方向と直交する第２方向に前記第１半導体チップの両方の少なくとも一方にさらに配置されることを特徴とする請求項９に記載の半導体パッケージ。
【請求項12】
前記再配線基板の上面に垂直な方向に、前記第１半導体チップの左側の一部は、前記第２半導体チップとオーバーラップされることを特徴とする請求項９に記載の半導体パッケージ。
【請求項13】
前記第１半導体チップに結合する最上部層の第１配線ラインのピッチは、前記第１配線ラインの下部層の配線ラインのピッチより小さいことを特徴とする請求項９に記載の半導体パッケージ。
【請求項14】
前記第２半導体チップは、前記第２バンプ、前記貫通ポスト、前記再配線基板の配線ライン、及び前記第１バンプを介して前記第１半導体チップに接続されることを特徴とする請求項９に記載の半導体パッケージ。
【請求項15】
下面上に外部接続端子が配置され、内部に配置される多重層の配線ラインを備えた再配線基板と、
前記再配線基板上に第１方向の右側に第１バンプを介して積層される第１半導体チップと、
前記第１半導体チップに隣接して前記再配線基板上に前記第１方向の左側と前記第１方向と直交する第２方向に前記第１半導体チップの両側の一部に配置される貫通ポストと、
前記再配線基板上に配置され、前記第１半導体チップと貫通ポストの側面を覆い、前記第１半導体チップと貫通ポストの上面を露出させる密封材と、
前記第１半導体チップ上にメタルパッドと接着層を介して積層される熱放出チップと、
前記熱放出チップに隣接して前記貫通ポスト上に第２バンプを介して積層される第２半導体チップと、を有することを特徴とする半導体パッケージ。
前記再配線基板上に第１方向の右側に第１バンプを介して積層される第１半導体チップと、
前記第１半導体チップに隣接して前記再配線基板上に前記第１方向の左側と前記第１方向と直交する第２方向に前記第１半導体チップの両側の一部に配置される貫通ポストと、
前記再配線基板上に配置され、前記第１半導体チップと貫通ポストの側面を覆い、前記第１半導体チップと貫通ポストの上面を露出させる密封材と、
前記第１半導体チップ上にメタルパッドと接着層を介して積層される熱放出チップと、
前記熱放出チップに隣接して前記貫通ポスト上に第２バンプを介して積層される第２半導体チップと、を有することを特徴とする半導体パッケージ。
【請求項16】
前記第２半導体チップは、前記第２バンプ、前記貫通ポスト、前記再配線基板の配線ライン、及び前記第１バンプを介して前記第１半導体チップに接続されることを特徴とする請求項１５に記載の半導体パッケージ。
【請求項17】
第１キャリア基板上に整列用メタルパッドと貫通ポストを形成する段階と、
前記整列用メタルパッド上にアクティブ面が前記第１キャリア基板に向かうように第１半導体チップを積層する段階と、
前記貫通ポストと前記第１半導体チップとを取り囲む密封材を形成する段階と、
前記貫通ポストと前記第１半導体チップの非アクティブ面に第２キャリア基板をボンディングし、前記第１キャリア基板を除去する段階と、
前記密封材を研削して（ｇｒｉｎｄｉｎｇ）、前記貫通ポストの第１面と第１半導体チップの第１バンプを露出させる段階と、
前記貫通ポストの前記第１面と前記第１半導体チップの前記第１バンプ上に再配線基板を形成する段階と、
前記再配線基板をフィルムリングマウント（ｆｉｌｍ ｒｉｎｇ ｍｏｕｎｔ）にボンディングし、前記第２キャリア基板を除去する段階と、
前記第１面に反対となる前記貫通ポストの第２面上に第２半導体チップを積層する段階と、
前記第２半導体チップに隣接して前記第１半導体チップの前記非アクティブ面上にメタルパッドと接着層を介して熱放出チップを積層する段階と、を有することを特徴とする半導体パッケージ製造方法。
前記整列用メタルパッド上にアクティブ面が前記第１キャリア基板に向かうように第１半導体チップを積層する段階と、
前記貫通ポストと前記第１半導体チップとを取り囲む密封材を形成する段階と、
前記貫通ポストと前記第１半導体チップの非アクティブ面に第２キャリア基板をボンディングし、前記第１キャリア基板を除去する段階と、
前記密封材を研削して（ｇｒｉｎｄｉｎｇ）、前記貫通ポストの第１面と第１半導体チップの第１バンプを露出させる段階と、
前記貫通ポストの前記第１面と前記第１半導体チップの前記第１バンプ上に再配線基板を形成する段階と、
前記再配線基板をフィルムリングマウント（ｆｉｌｍ ｒｉｎｇ ｍｏｕｎｔ）にボンディングし、前記第２キャリア基板を除去する段階と、
前記第１面に反対となる前記貫通ポストの第２面上に第２半導体チップを積層する段階と、
前記第２半導体チップに隣接して前記第１半導体チップの前記非アクティブ面上にメタルパッドと接着層を介して熱放出チップを積層する段階と、を有することを特徴とする半導体パッケージ製造方法。
【請求項18】
前記整列用メタルパッドと貫通ポストを形成する段階は、
前記第１キャリア基板上にグルーコーティング層を形成する段階と、
前記グルーコーティング層上にメタルシード層を形成する段階と、
前記メタルシード層上に第１方向の右側に前記整列用メタルパッドを形成する段階と、
前記メタルシード層上に前記第１方向の左側に前記貫通ポストを形成する段階と、
前記整列用メタルパッドの間、前記貫通ポストの間、及び前記貫通ポストと整列用メタルパッドの外部に露出された前記メタルシード層を除去する段階と、を含むことを特徴とする請求項１７に記載の半導体パッケージ製造方法。
前記第１キャリア基板上にグルーコーティング層を形成する段階と、
前記グルーコーティング層上にメタルシード層を形成する段階と、
前記メタルシード層上に第１方向の右側に前記整列用メタルパッドを形成する段階と、
前記メタルシード層上に前記第１方向の左側に前記貫通ポストを形成する段階と、
前記整列用メタルパッドの間、前記貫通ポストの間、及び前記貫通ポストと整列用メタルパッドの外部に露出された前記メタルシード層を除去する段階と、を含むことを特徴とする請求項１７に記載の半導体パッケージ製造方法。
【請求項19】
前記整列用メタルパッドを形成する段階は、
前記メタルシード層上に第１フォトレジスト（ＰｈｏｔｏＲｅｓｉｓｔ：ＰＲ）層を形成する段階と、
前記第１ＰＲ層をパターニングし、前記右側に第１フォトレジスト（ＰｈｏｔｏＲｅｓｉｓｔ：ＰＲ）パターンを形成する段階と、
前記第１ＰＲパターンによって露出された前記メタルシード層上にメッキを介して前記整列用メタルパッドを成長させる段階と、を含み、
前記貫通ポストを形成する段階は、
前記メタルシード層及び前記整列用メタルパッド上に第２ＰＲ層を形成する段階と、
前記第２ＰＲ層をパターニングし、前記左側に第２ＰＲパターンを形成する段階と、
前記第２ＰＲパターンによって露出された前記メタルシード層上にメッキを介して前記貫通ポストを成長させる段階と、を含むことを特徴とする請求項１８に記載の半導体パッケージ製造方法。
前記メタルシード層上に第１フォトレジスト（ＰｈｏｔｏＲｅｓｉｓｔ：ＰＲ）層を形成する段階と、
前記第１ＰＲ層をパターニングし、前記右側に第１フォトレジスト（ＰｈｏｔｏＲｅｓｉｓｔ：ＰＲ）パターンを形成する段階と、
前記第１ＰＲパターンによって露出された前記メタルシード層上にメッキを介して前記整列用メタルパッドを成長させる段階と、を含み、
前記貫通ポストを形成する段階は、
前記メタルシード層及び前記整列用メタルパッド上に第２ＰＲ層を形成する段階と、
前記第２ＰＲ層をパターニングし、前記左側に第２ＰＲパターンを形成する段階と、
前記第２ＰＲパターンによって露出された前記メタルシード層上にメッキを介して前記貫通ポストを成長させる段階と、を含むことを特徴とする請求項１８に記載の半導体パッケージ製造方法。
【請求項20】
前記貫通ポストの第１面と第１半導体チップの第１バンプを露出させる段階において、
前記密封材の厚さは、１００μｍ以下であることを特徴とする請求項１７に記載の半導体パッケージ製造方法。
前記密封材の厚さは、１００μｍ以下であることを特徴とする請求項１７に記載の半導体パッケージ製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体パッケージに関し、特に、半導体チップの下部に再配線基板を含む半導体パッケージ及びその製造方法に関する。
【背景技術】
【0002】
電子産業の飛躍的な発展及びユーザの要求によって電子機器は、さらに小型化及び軽量化されている。
電子機器の小型化及び軽量化によって、それに使用される半導体パッケージも小型化及び軽量化され、また半導体パッケージは、高性能及び大容量と共に高い信頼性が要求されている。
電子機器の小型化及び軽量化によって、それに使用される半導体パッケージも小型化及び軽量化され、また半導体パッケージは、高性能及び大容量と共に高い信頼性が要求されている。
【0003】
そのような半導体パッケージが高性能及び高容量化されることにより、半導体パッケージの消費電力が増加している。
これにより、半導体パッケージのサイズ／性能に対応し、半導体パッケージの放熱特性に対する重要度が高まりつつあり、その改善が課題となっている。
これにより、半導体パッケージのサイズ／性能に対応し、半導体パッケージの放熱特性に対する重要度が高まりつつあり、その改善が課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は上記従来の半導体パッケージにおける課題に鑑みてなされたものであって、本発明の目的は、パッケージの全体厚さを最小化し、放熱特性を極大化した半導体パッケージ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0005】
上記目的を達成するためになされた本発明による半導体パッケージは、再配線基板と、前記再配線基板上に第１方向の右側に配置される第１半導体チップと、前記第１半導体チップに隣接して前記再配線基板上に前記第１方向の左側に配置される貫通ポストと、前記第１半導体チップ上に配置される熱放出チップと、前記熱放出チップに隣接して前記貫通ポスト上に配置される第２半導体チップと、を有し、前記熱放出チップは、メタルパッドと接着層を介して前記第１半導体チップ上に積層されることを特徴とする。
【0006】
また、上記目的を達成するためになされた本発明による半導体パッケージは、多重層の配線ラインを備えた再配線基板と、前記再配線基板上に第１方向の右側に第１バンプを介して積層される第１半導体チップと、前記第１半導体チップに隣接して前記再配線基板上に前記第１方向の左側に配置される貫通ポストと、前記再配線基板上に配置され、前記第１半導体チップと貫通ポストを取り囲み、前記第１半導体チップと貫通ポストの上面を露出させる密封材と、前記第１半導体チップ上にメタルパッドと接着層を介して積層された熱放出チップと、前記熱放出チップに隣接して前記貫通ポスト上に第２バンプを介して積層された第２半導体チップと、を有することを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による半導体パッケージは、下面上に外部接続端子が配置され、内部に配置される多重層の配線ラインを備えた再配線基板と、前記再配線基板上に第１方向の右側に第１バンプを介して積層される第１半導体チップと、前記第１半導体チップに隣接して前記再配線基板上に前記第１方向の左側と前記第１方向と直交する第２方向に前記第１半導体チップの両側の一部に配置される貫通ポストと、前記再配線基板上に配置され、前記第１半導体チップと貫通ポストの側面を覆い、前記第１半導体チップと貫通ポストの上面を露出させる密封材と、前記第１半導体チップ上にメタルパッドと接着層を介して積層される熱放出チップと、前記熱放出チップに隣接して前記貫通ポスト上に第２バンプを介して積層される第２半導体チップと、を有することを特徴とする。
【0008】
上記目的を達成するためになされた本発明による半導体パッケージ製造方法は、第１キャリア基板上に整列用メタルパッドと貫通ポストを形成する段階と、前記整列用メタルパッド上にアクティブ面が前記第１キャリア基板に向かうように第１半導体チップを積層する段階と、前記貫通ポストと前記第１半導体チップとを取り囲む密封材を形成する段階と、前記貫通ポストと前記第１半導体チップの非アクティブ面に第２キャリア基板をボンディングし、前記第１キャリア基板を除去する段階と、前記密封材を研削して（ｇｒｉｎｄｉｎｇ）、前記貫通ポストの第１面と第１半導体チップの第１バンプを露出させる段階と、前記貫通ポストの前記第１面と前記第１半導体チップの前記第１バンプ上に再配線基板を形成する段階と、前記再配線基板をフィルムリングマウント（ｆｉｌｍ ｒｉｎｇ ｍｏｕｎｔ）にボンディングし、前記第２キャリア基板を除去する段階と、前記第１面に反対となる前記貫通ポストの第２面上に第２半導体チップを積層する段階と、前記第２半導体チップに隣接して前記第１半導体チップの前記非アクティブ面上にメタルパッドと接着層を介して熱放出チップを積層する段階と、を有することを特徴とする。
【発明の効果】
【0009】
本発明に係る半導体パッケージ及びその製造方法によれば、ＳｏＣである第１半導体チップの上面上に熱放出接続部を通じて熱放出チップが配置されることで、第１半導体チップの熱放出効果が極大化される。
また、密封材が１００μｍ以下の低い厚さに形成されることにより、ウォーピジ制御が容易であり、パッケージ全体の厚さを減少させる。
また、第１半導体チップは、セルフアライメントされて再配線基板上に配置される。
それにより、再配線基板内の再配線ラインが微細なラインアンドスペース（Ｌｉｎｅ＆Ｓｐａｃｅ：Ｌ／Ｓ）を有するように設計することができる。
また、密封材が１００μｍ以下の低い厚さに形成されることにより、ウォーピジ制御が容易であり、パッケージ全体の厚さを減少させる。
また、第１半導体チップは、セルフアライメントされて再配線基板上に配置される。
それにより、再配線基板内の再配線ラインが微細なラインアンドスペース（Ｌｉｎｅ＆Ｓｐａｃｅ：Ｌ／Ｓ）を有するように設計することができる。
【図面の簡単な説明】
【0010】
【図1A】本発明の一実施形態による半導体パッケージの概略構成を示す平面図である。
【図1B】本発明の一実施形態による半導体パッケージの概略構成を示す断面図である。
【図2】本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
【図3】本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
【図4A】本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
【図5】本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
【図6】本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
【図7】本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
【発明を実施するための形態】
【0011】
次に、本発明に係る半導体パッケージ及びその製造方法を実施するための形態の具体例を図面を参照しながら説明する。
図面における同じ構成要素に対しては、同じ参照符号を使用し、それらについての重複説明は省略する。
図面における同じ構成要素に対しては、同じ参照符号を使用し、それらについての重複説明は省略する。
【0012】
図１Ａ～図１Ｃは、本発明の一実施形態による半導体パッケージの概略構成を示す平面図及び断面図である。
図１Ｂは、図１ＡのＩ－Ｉ’線に沿って切断した断面図であり、図１Ｃは、図１ＢのＡ部分を拡大して示す断面図である。
図１Ａ～図１Ｃを参照すると、本実施形態の半導体パッケージ１００は、再配線基板１００、第１半導体チップ１２０、貫通ポスト１３０（ｔｈｒｏｕｇｈ ｐｏｓｔ）、第２半導体チップ１４０、熱放出チップ１５０、熱放出連結部１６０、及び密封材１７０を含む。
図１Ｂは、図１ＡのＩ－Ｉ’線に沿って切断した断面図であり、図１Ｃは、図１ＢのＡ部分を拡大して示す断面図である。
図１Ａ～図１Ｃを参照すると、本実施形態の半導体パッケージ１００は、再配線基板１００、第１半導体チップ１２０、貫通ポスト１３０（ｔｈｒｏｕｇｈ ｐｏｓｔ）、第２半導体チップ１４０、熱放出チップ１５０、熱放出連結部１６０、及び密封材１７０を含む。
【0013】
再配線基板１００は、第１半導体チップ１２０、貫通ポスト１３０、及び密封材１７０の下部に配置される。
再配線基板１００は、第１半導体チップ１２０のチップパッドを第１半導体チップ１２０の外部領域に再配線する役割を行う。
再配線基板１１０は、ボディー絶縁層１１２、再配線ライン１１４、及びビア１１６を含む。
再配線基板１００は、第１半導体チップ１２０のチップパッドを第１半導体チップ１２０の外部領域に再配線する役割を行う。
再配線基板１１０は、ボディー絶縁層１１２、再配線ライン１１４、及びビア１１６を含む。
【0014】
ボディー絶縁層１１２は、絶縁性物質、例えば、ＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）又は、ＰＩＰ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｐｏｌｙｉｍｉｄｅ）樹脂からなり、無機フィラーをさらに含む。
しかし、ボディー絶縁層１１２の材質が上述した材質に限定されるものではない。
例えば、ボディー絶縁層１１２は、ＰＩＱ（Ｐｏｌｙｍｉｄｅ Ｉｓｏｉｎｄｒｏ Ｑｕｉｒａｚｏｒｉｎｄｉｏｎｅ）、ＰＩ（Ｐｏｌｙｉｍｉｄｅ）、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）などを含み得る。
ボディー絶縁層１１２は、再配線ライン１１４の多重層構造によって多重層構造を有する。
但し、図１において、便宜上、ボディー絶縁層１１２は、単一層構造で図に示している。
一方、ボディー絶縁層１１２が多重層構造を有する場合、ボディー絶縁層１１２は、全層が同じ物質からなるか、又は少なくとも一層は、異なる物質からなる。
しかし、ボディー絶縁層１１２の材質が上述した材質に限定されるものではない。
例えば、ボディー絶縁層１１２は、ＰＩＱ（Ｐｏｌｙｍｉｄｅ Ｉｓｏｉｎｄｒｏ Ｑｕｉｒａｚｏｒｉｎｄｉｏｎｅ）、ＰＩ（Ｐｏｌｙｉｍｉｄｅ）、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）などを含み得る。
ボディー絶縁層１１２は、再配線ライン１１４の多重層構造によって多重層構造を有する。
但し、図１において、便宜上、ボディー絶縁層１１２は、単一層構造で図に示している。
一方、ボディー絶縁層１１２が多重層構造を有する場合、ボディー絶縁層１１２は、全層が同じ物質からなるか、又は少なくとも一層は、異なる物質からなる。
【0015】
再配線ライン１１４は、ボディー絶縁層１１２内に多重層に配置される。
他の層に配置された再配線ライン１１４は、ビア１１６によって互いに接続される。
再配線ライン１１４とビア１１６は、例えば、銅（Ｃｕ）からなる。
しかし、再配線ライン１１４とビア１１６の材質がＣｕに限定されるものではない。
ボディー絶縁層１１２の下面上には、外部接続端子１１５が配置される。
外部接続端子１１５は、ボディー絶縁層１１２の下面上に形成された外部接続パッド上に配置される。
外部接続パッドは、再配線ライン１１４の一部として含まれる。
しかし、一部実施形態において、外部接続パッドは、再配線ライン１１４と別途の構成要素に取り扱われ得る。
他の層に配置された再配線ライン１１４は、ビア１１６によって互いに接続される。
再配線ライン１１４とビア１１６は、例えば、銅（Ｃｕ）からなる。
しかし、再配線ライン１１４とビア１１６の材質がＣｕに限定されるものではない。
ボディー絶縁層１１２の下面上には、外部接続端子１１５が配置される。
外部接続端子１１５は、ボディー絶縁層１１２の下面上に形成された外部接続パッド上に配置される。
外部接続パッドは、再配線ライン１１４の一部として含まれる。
しかし、一部実施形態において、外部接続パッドは、再配線ライン１１４と別途の構成要素に取り扱われ得る。
【0016】
外部接続端子１１５は、外部接続パッドを通じて再配線ライン１１４に電気的に接続される。
したがって、外部接続端子１１５は、再配線基板１１０の再配線ライン１１４と第１第１バンプ１２５を介して第１半導体チップ１２０に電気的に接続される。
また、外部接続端子１１５は、半導体パッケージ１００を、外部システムのパッケージ基板や、又はモバイルのような電子装置のメインボードなどに接続され得る。
外部接続端子１１５は、導電性物質、例えば、ソルダー（ｓｏｌｄｅｒ）、錫（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）、及びアルミニウム（Ａｌ）の内の少なくとも１つを含む。
しかし、外部接続端子１１５の材質が上述した物質に限定されるものではない。
したがって、外部接続端子１１５は、再配線基板１１０の再配線ライン１１４と第１第１バンプ１２５を介して第１半導体チップ１２０に電気的に接続される。
また、外部接続端子１１５は、半導体パッケージ１００を、外部システムのパッケージ基板や、又はモバイルのような電子装置のメインボードなどに接続され得る。
外部接続端子１１５は、導電性物質、例えば、ソルダー（ｓｏｌｄｅｒ）、錫（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）、及びアルミニウム（Ａｌ）の内の少なくとも１つを含む。
しかし、外部接続端子１１５の材質が上述した物質に限定されるものではない。
【0017】
外部接続端子１１５は、第１半導体チップ１２０の下面に対応する再配線基板１１０の第１下面部分と、第１下面部分でｘ方向に外部に拡張された再配線基板１１０の第２下面部分に配置される。
このように外部接続端子１１５が第１半導体チップ１２０の下面よりさらに広い領域に配置されたパッケージ構造をファンアウト（Ｆａｎ－Ｏｕｔ：ＦＯ）パッケージ構造と称する。
一方、外部接続端子１１５が第１半導体チップ１２０の下面に対応する部分にのみ配置されたパッケージ構造をファンイン（Ｆａｎ－Ｉｎ：ＦＩ）パッケージ構造と称する。
このように外部接続端子１１５が第１半導体チップ１２０の下面よりさらに広い領域に配置されたパッケージ構造をファンアウト（Ｆａｎ－Ｏｕｔ：ＦＯ）パッケージ構造と称する。
一方、外部接続端子１１５が第１半導体チップ１２０の下面に対応する部分にのみ配置されたパッケージ構造をファンイン（Ｆａｎ－Ｉｎ：ＦＩ）パッケージ構造と称する。
【0018】
第１半導体チップ１２０は、再配線基板１１０上に第１第１バンプ１２５を通じて実装される。
第１バンプ１２５は、メタルピラー（ｐｉｌｌａｒ）を含む。
一部実施形態において、第１バンプ１２５は、メタルピラーとソルダーとを含む。
ここで、メタルピラーは、例えば、Ｃｕを含む。
しかし、メタルピラーの材質がＣｕに限定されるものではない。
第１半導体チップ１２０は、再配線基板１１０上でｘ方向にいずれか一側に偏って配置される。
例えば、図１に図示されたように、第１半導体チップ１２０は、再配線基板１１０上でｘ方向に右側に偏って配置される。
また、第１半導体チップ１２０がｘ方向に右側に偏って配置されることにより、第１半導体チップ１２０の上部の熱放出チップ１５０も右側に偏って配置される。
このような配置構造は、第１半導体チップ１２０で発生する熱を効果的に放出するためである。
第１バンプ１２５は、メタルピラー（ｐｉｌｌａｒ）を含む。
一部実施形態において、第１バンプ１２５は、メタルピラーとソルダーとを含む。
ここで、メタルピラーは、例えば、Ｃｕを含む。
しかし、メタルピラーの材質がＣｕに限定されるものではない。
第１半導体チップ１２０は、再配線基板１１０上でｘ方向にいずれか一側に偏って配置される。
例えば、図１に図示されたように、第１半導体チップ１２０は、再配線基板１１０上でｘ方向に右側に偏って配置される。
また、第１半導体チップ１２０がｘ方向に右側に偏って配置されることにより、第１半導体チップ１２０の上部の熱放出チップ１５０も右側に偏って配置される。
このような配置構造は、第１半導体チップ１２０で発生する熱を効果的に放出するためである。
【0019】
第１半導体チップ１２０は、アナログチップであり得る。
第１半導体チップ１２０は、内部に複数のロジック素子を含み得る。
ここで、ロジック素子は、多様な信号処理を実行する素子であって、例えば、ＡＮＤ、ＯＲ、ＮＯＴ、フリップフロップ（ｆｌｉｐ－ｆｌｏｐ）などを含み得る。
ロジック素子は、また、通信を支援するための素子を含み得る。
本実施形態の半導体パッケージ１００において、第１半導体チップ１２０は、例えば、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）チップでもあり得る。
第１半導体チップ１２０は、その機能によって、コントロールチップ、プロセスチップ、ＣＰＵチップなどとも言及される。
また、統合的な機能の側面で、第１半導体チップ１２０は、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）とも言及される。
一方、実施形態によって、通信を支援する素子は、他のチップ、例えば、モデム（ｍｏｄｅｍ）チップとして別途に具備され、第１半導体チップに結合された構造で再配線基板１１０上に配置される。
そのような構造の半導体パッケージに係わる実施形態については、図４Ａ及び図４Ｂの説明部分でさらに詳細に説明する。
第１半導体チップ１２０は、内部に複数のロジック素子を含み得る。
ここで、ロジック素子は、多様な信号処理を実行する素子であって、例えば、ＡＮＤ、ＯＲ、ＮＯＴ、フリップフロップ（ｆｌｉｐ－ｆｌｏｐ）などを含み得る。
ロジック素子は、また、通信を支援するための素子を含み得る。
本実施形態の半導体パッケージ１００において、第１半導体チップ１２０は、例えば、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）チップでもあり得る。
第１半導体チップ１２０は、その機能によって、コントロールチップ、プロセスチップ、ＣＰＵチップなどとも言及される。
また、統合的な機能の側面で、第１半導体チップ１２０は、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）とも言及される。
一方、実施形態によって、通信を支援する素子は、他のチップ、例えば、モデム（ｍｏｄｅｍ）チップとして別途に具備され、第１半導体チップに結合された構造で再配線基板１１０上に配置される。
そのような構造の半導体パッケージに係わる実施形態については、図４Ａ及び図４Ｂの説明部分でさらに詳細に説明する。
【0020】
第１半導体チップ１２０は、基板、及び多重配線層を含む。
一方、基板のアクティブ面上に集積回路層が形成される。
集積回路層は、複数のロジック素子を含む。
多重配線層は、基板の下面上に配置され、多重層の配線を含む。
第１半導体チップ１２０において、下面がアクティブ面である前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）であり、上面が非アクティブ面である背面（ｂａｃｋ ｓｕｒｆａｃｅ）である。
すなわち、基板を基準に多重配線層が配置された基板の下面側が第１半導体チップ１２０の前面に該当し、基板の上面側が第１半導体チップ１２０の背面に該当する。
一方、基板のアクティブ面上に集積回路層が形成される。
集積回路層は、複数のロジック素子を含む。
多重配線層は、基板の下面上に配置され、多重層の配線を含む。
第１半導体チップ１２０において、下面がアクティブ面である前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）であり、上面が非アクティブ面である背面（ｂａｃｋ ｓｕｒｆａｃｅ）である。
すなわち、基板を基準に多重配線層が配置された基板の下面側が第１半導体チップ１２０の前面に該当し、基板の上面側が第１半導体チップ１２０の背面に該当する。
【0021】
貫通ポスト１３０は、再配線基板１１０と第２半導体チップ１４０との間に配置される。
一方、再配線基板１１０と第２半導体チップ１４０との間に密封材１７０が配置される。
それにより、貫通ポスト１３０は、密封材１７０を貫通して延長される構造を有する。
貫通ポスト１３０は、再配線基板１１０と第２半導体チップ１４０とを電気的に接続する。
例えば、貫通ポスト１３０の下面は、再配線基板１１０の再配線ライン１１４に接続され、貫通ポスト１３０の上面は、第２バンプ１４５を介して第２半導体チップ１４０に接続される。
一方、再配線基板１１０と第２半導体チップ１４０との間に密封材１７０が配置される。
それにより、貫通ポスト１３０は、密封材１７０を貫通して延長される構造を有する。
貫通ポスト１３０は、再配線基板１１０と第２半導体チップ１４０とを電気的に接続する。
例えば、貫通ポスト１３０の下面は、再配線基板１１０の再配線ライン１１４に接続され、貫通ポスト１３０の上面は、第２バンプ１４５を介して第２半導体チップ１４０に接続される。
【0022】
貫通ポスト１３０は、例えば、Ｃｕを含む。
それにより、貫通ポスト１３０は、Ｃｕポストと言及される。
しかし、貫通ポスト１３０の材質がＣｕに限定されるものではない。
貫通ポスト１３０は、シード（ｓｅｅｄ）メタルを用いた電気メッキを通じて形成される。
シードメタルは、例えば、Ｃｕ、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）などの多様なメタル物質を含み得る。
本実施形態の半導体パッケージ１００において、シードメタルは、貫通ポスト１３０の一部として含まれる。
例えば、シードメタルがＣｕからなり、貫通ポスト１３０もＣｕからなる。
それにより、図１においては、シードメタルを別途に図に示していない。
それにより、貫通ポスト１３０は、Ｃｕポストと言及される。
しかし、貫通ポスト１３０の材質がＣｕに限定されるものではない。
貫通ポスト１３０は、シード（ｓｅｅｄ）メタルを用いた電気メッキを通じて形成される。
シードメタルは、例えば、Ｃｕ、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）などの多様なメタル物質を含み得る。
本実施形態の半導体パッケージ１００において、シードメタルは、貫通ポスト１３０の一部として含まれる。
例えば、シードメタルがＣｕからなり、貫通ポスト１３０もＣｕからなる。
それにより、図１においては、シードメタルを別途に図に示していない。
【0023】
第２半導体チップ１４０は、熱放出チップ１５０に隣接して貫通ポスト１３０上に実装される。
第２半導体チップ１４０は、メモリチップである。
それにより、第２半導体チップ１４０は、内部に複数のメモリ素子を含む。
第２半導体チップ１４０は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリ素子、又はフラッシュメモリのような不揮発性メモリ素子を含み得る。
本実施形態の半導体パッケージ１００において、第２半導体チップ１４０は、例えば、ＤＲＡＭ素子を含む。
一方、一部実施形態において、第２半導体チップ１４０の代わりに複数のメモリチップが積層されたパッケージ構造のメモリ素子が貫通ポスト１３０上に積層され得る。
このように、パッケージ構造のメモリ素子が貫通ポスト１３０上に積層された場合、全体半導体パッケージは、ＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）構造に該当する。
ＰＯＰ構造の半導体パッケージについては、図３の説明部分でさらに詳細に説明する。
第２半導体チップ１４０は、メモリチップである。
それにより、第２半導体チップ１４０は、内部に複数のメモリ素子を含む。
第２半導体チップ１４０は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリ素子、又はフラッシュメモリのような不揮発性メモリ素子を含み得る。
本実施形態の半導体パッケージ１００において、第２半導体チップ１４０は、例えば、ＤＲＡＭ素子を含む。
一方、一部実施形態において、第２半導体チップ１４０の代わりに複数のメモリチップが積層されたパッケージ構造のメモリ素子が貫通ポスト１３０上に積層され得る。
このように、パッケージ構造のメモリ素子が貫通ポスト１３０上に積層された場合、全体半導体パッケージは、ＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）構造に該当する。
ＰＯＰ構造の半導体パッケージについては、図３の説明部分でさらに詳細に説明する。
【0024】
第２半導体チップ１４０は、第２バンプ１４５を介してフリップチップボンディング構造で貫通ポスト１３０上に実装される。
例えば、第２バンプ１４５は、第２半導体チップ１４０のチップパッドと対応する貫通ポスト１３０の上面間に配置される。
実施形態によって、貫通ポスト１３０上にポストパッドが形成され、第２バンプ１４５は、チップパッドと対応するポストパッド間に配置される。
一方、第２半導体チップ１４０と密封材１７０との間、第２バンプ１４５との間にアンダーフィル１４７が満たされる。
実施形態によって、アンダーフィル１４７は省略され得る。
例えば、第２バンプ１４５は、第２半導体チップ１４０のチップパッドと対応する貫通ポスト１３０の上面間に配置される。
実施形態によって、貫通ポスト１３０上にポストパッドが形成され、第２バンプ１４５は、チップパッドと対応するポストパッド間に配置される。
一方、第２半導体チップ１４０と密封材１７０との間、第２バンプ１４５との間にアンダーフィル１４７が満たされる。
実施形態によって、アンダーフィル１４７は省略され得る。
【0025】
熱放出チップ１５０は、第２半導体チップ１４０に隣接して第１半導体チップ１２０上に積層される。
熱放出チップ１５０は、熱放出連結部１６０を介して第１半導体チップ１２０上に積層される。
熱放出チップ１５０は、例えば、シリコン（Ｓｉ）チップである。
熱放出チップ１５０の内部には、素子や配線が形成されない場合もある。
一般的に、Ｓｉの熱伝導率は、密封材を構成する樹脂、例えば、ＥＭＣより高い。
したがって、熱放出チップ１５０は、第１半導体チップ１２０から発生した熱の効率的な放出に寄与する。
熱放出チップ１５０は、熱放出連結部１６０を介して第１半導体チップ１２０上に積層される。
熱放出チップ１５０は、例えば、シリコン（Ｓｉ）チップである。
熱放出チップ１５０の内部には、素子や配線が形成されない場合もある。
一般的に、Ｓｉの熱伝導率は、密封材を構成する樹脂、例えば、ＥＭＣより高い。
したがって、熱放出チップ１５０は、第１半導体チップ１２０から発生した熱の効率的な放出に寄与する。
【0026】
熱放出連結部１６０は、メタルパッド１６２と接着層１６４を含む。
メタルパッド１６２は、熱放出チップ１５０の下面上に配置され、熱伝導率が高いメタルによって形成される。
例えば、メタルパッド１６２は、Ｃｕ、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、錫（Ｓｎ）、金（Ａｕ）、銀（Ａｇ）などを含み得る。
しかし、メタルパッド１６２の材質が前述したメタルに限定されるものではない。
一方、実施形態によって、熱放出チップ１５０は、下面上にパッシベーション層を含み、メタルパッド１６２は、パッシベーション層を貫通する形態に熱放出チップ１５０の下面上に配置される。
パッシベーション層は、例えば、シリコン酸化物又はシリコン窒化物などによって形成される。
メタルパッド１６２は、熱放出チップ１５０の下面上に配置され、熱伝導率が高いメタルによって形成される。
例えば、メタルパッド１６２は、Ｃｕ、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、錫（Ｓｎ）、金（Ａｕ）、銀（Ａｇ）などを含み得る。
しかし、メタルパッド１６２の材質が前述したメタルに限定されるものではない。
一方、実施形態によって、熱放出チップ１５０は、下面上にパッシベーション層を含み、メタルパッド１６２は、パッシベーション層を貫通する形態に熱放出チップ１５０の下面上に配置される。
パッシベーション層は、例えば、シリコン酸化物又はシリコン窒化物などによって形成される。
【0027】
接着層１６４は、熱放出チップ１５０を第１半導体チップ１２０上に接着して固定する。
図１Ｂに示すように、接着層１６４は、熱放出チップ１５０の下面上でメタルパッド１６２を覆い、熱放出チップ１５０の側面から若干突出する。
一方、接着層１６４は、第１半導体チップ１２０からの熱をメタルパッド１６２及び熱放出チップ１５０に効率的に伝達するために、熱伝導率の高い物質を含む。
例えば、接着層１６４は、ＴＩＭ（Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ）、熱伝導性樹脂、熱伝導性ポリマー、又はＳｉＯ２やＳｉＣＮなどのシリコン酸化物やシリコン窒化物などからなり得る。
ここで、ＴＩＭは、熱伝導率の高い物質、すなわち、熱抵抗が低い物質である、グリース（ｇｒｅａｓｅ）、テープ、エラストマ充填パッド、相転移物質などを含み得る。
図１Ｂに示すように、接着層１６４は、熱放出チップ１５０の下面上でメタルパッド１６２を覆い、熱放出チップ１５０の側面から若干突出する。
一方、接着層１６４は、第１半導体チップ１２０からの熱をメタルパッド１６２及び熱放出チップ１５０に効率的に伝達するために、熱伝導率の高い物質を含む。
例えば、接着層１６４は、ＴＩＭ（Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ）、熱伝導性樹脂、熱伝導性ポリマー、又はＳｉＯ２やＳｉＣＮなどのシリコン酸化物やシリコン窒化物などからなり得る。
ここで、ＴＩＭは、熱伝導率の高い物質、すなわち、熱抵抗が低い物質である、グリース（ｇｒｅａｓｅ）、テープ、エラストマ充填パッド、相転移物質などを含み得る。
【0028】
図１Ｃに示すように、メタルパッド１６２は、第１半導体チップ１２０とのギャップＧを保持する。
すなわち、メタルパッド１６２の下面と第１半導体チップ１２０の上面との間にギャップＧが存在し、ギャップＧには、接着層１６４が介在する。
本実施形態の半導体パッケージ１００において、ギャップＧは、例えば、１μｍ以下である。
このようにメタルパッド１６２と第１半導体チップ１２０がギャップＧを保持し、ギャップＧに接着層１６４が介在することにより、メタルパッド１６２と第１半導体チップ１２０との熱膨張率差に起因するストレスが緩和されてウォーピジ（ｗａｒｐａｇｅ）が防止される。
一方、ウォーピジ問題が大きくない場合、実施形態によって、メタルパッド１６２の下面が第１半導体チップ１２０の上面に接触する。
すなわち、メタルパッド１６２の下面と第１半導体チップ１２０の上面との間にギャップＧが存在し、ギャップＧには、接着層１６４が介在する。
本実施形態の半導体パッケージ１００において、ギャップＧは、例えば、１μｍ以下である。
このようにメタルパッド１６２と第１半導体チップ１２０がギャップＧを保持し、ギャップＧに接着層１６４が介在することにより、メタルパッド１６２と第１半導体チップ１２０との熱膨張率差に起因するストレスが緩和されてウォーピジ（ｗａｒｐａｇｅ）が防止される。
一方、ウォーピジ問題が大きくない場合、実施形態によって、メタルパッド１６２の下面が第１半導体チップ１２０の上面に接触する。
【0029】
参考までに、一般的な半導体パッケージの場合、第１半導体チップ１２０を密封材が上面と側面を取り囲み、上部に再配線基板が配置されるか、又は、基板間の接続端子を介して上部パッケージが配置される構造を有する。
そのような構造の場合、第１半導体チップ１２０が熱伝導率の低い密封材によって覆われているので、熱放出効率が大きく落ちてしまう。
しかし、本実施形態の半導体パッケージ１００の場合、第１半導体チップ１２０の上面が露出され、第１半導体チップ１２０上に熱放出連結部１６０を通じてＳｉの熱放出チップ１５０が積層されることで、熱放出効率が大きく向上する。
そのような構造の場合、第１半導体チップ１２０が熱伝導率の低い密封材によって覆われているので、熱放出効率が大きく落ちてしまう。
しかし、本実施形態の半導体パッケージ１００の場合、第１半導体チップ１２０の上面が露出され、第１半導体チップ１２０上に熱放出連結部１６０を通じてＳｉの熱放出チップ１５０が積層されることで、熱放出効率が大きく向上する。
【0030】
密封材１７０は、再配線基板１１０と第２半導体チップ１４０との間と、再配線基板１１０と熱放出チップ１５０との間に配置される。
密封材１７０は、第１半導体チップ１２０の側面を覆って密封する。
また、密封材１７０は、貫通ポスト１３０の側面を覆う。
一方、図１Ｂに示すように、密封材１７０は、再配線基板１１０と第１半導体チップ１２０との間と、第１半導体チップ１２０の下面上の第１バンプ１２５との間を満たす。
しかし、一部実施形態において、第１半導体チップ１２０の下面上の第１バンプ１２５の間にアンダーフィル（ｕｎｄｅｒｆｉｌｌ）が満たされ、密封材１７０は、第１半導体チップ１２０とアンダーフィルとの側面を覆う。
密封材１７０は、第１半導体チップ１２０の側面を覆って密封する。
また、密封材１７０は、貫通ポスト１３０の側面を覆う。
一方、図１Ｂに示すように、密封材１７０は、再配線基板１１０と第１半導体チップ１２０との間と、第１半導体チップ１２０の下面上の第１バンプ１２５との間を満たす。
しかし、一部実施形態において、第１半導体チップ１２０の下面上の第１バンプ１２５の間にアンダーフィル（ｕｎｄｅｒｆｉｌｌ）が満たされ、密封材１７０は、第１半導体チップ１２０とアンダーフィルとの側面を覆う。
【0031】
密封材１７０は、絶縁性物質、例えば、エポキシ樹脂のような熱硬化性樹脂、又はポリイミドのような熱可塑性樹脂、又はそれらに無機フィラーのような補強材が含まれた樹脂を含み得る。
例えば、密封材１７０は、ＡＢＦ、ＦＲ－４、ＢＴ樹脂などを含み得る。
また、密封材１７０は、ＥＭＣのようなモールディング物質、又は、ＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｅｎｃａｐｓｕｌａｎｔ）のような感光性材料を含み得る。
しかし、密封材１７０の材質が前述した物質に限定されるものではない。
例えば、密封材１７０は、ＡＢＦ、ＦＲ－４、ＢＴ樹脂などを含み得る。
また、密封材１７０は、ＥＭＣのようなモールディング物質、又は、ＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｅｎｃａｐｓｕｌａｎｔ）のような感光性材料を含み得る。
しかし、密封材１７０の材質が前述した物質に限定されるものではない。
【0032】
図１Ｂに示したように、密封材１７０は、第１半導体チップ１２０の上面を露出させる構造で第１半導体チップ１２０を密封する。
このように密封材１７０が第１半導体チップ１２０の上面を露出させる構造を有することにより、密封材１７０の厚さが最小化される。
例えば、密封材１７０は、第１厚さＨ１を有し、第１厚さＨ１は、１００μｍ以下である。
しかし、密封材１７０の厚さが前述した数値範囲に限定されるものではない。
このように密封材１７０が１００μｍ以下の低い厚さに形成されることにより、ウォーピジ制御が容易である。
例えば、密封材１７０が薄くなることにより、密封材１７０と第１半導体チップ１２０との熱膨張率差によるストレスが減少し、それにより、ウォーピジが減少する。
また、密封材１７０が薄く形成されることにより、薄くなった厚さほど半導体パッケージ１００の全体厚さが減少する。
このように密封材１７０が第１半導体チップ１２０の上面を露出させる構造を有することにより、密封材１７０の厚さが最小化される。
例えば、密封材１７０は、第１厚さＨ１を有し、第１厚さＨ１は、１００μｍ以下である。
しかし、密封材１７０の厚さが前述した数値範囲に限定されるものではない。
このように密封材１７０が１００μｍ以下の低い厚さに形成されることにより、ウォーピジ制御が容易である。
例えば、密封材１７０が薄くなることにより、密封材１７０と第１半導体チップ１２０との熱膨張率差によるストレスが減少し、それにより、ウォーピジが減少する。
また、密封材１７０が薄く形成されることにより、薄くなった厚さほど半導体パッケージ１００の全体厚さが減少する。
【0033】
図１Ａを参照して、再配線基板１１０と各チップ（１２０、１４０、１５０）の平面的サイズと位置関係とを簡略に見れば、再配線基板１１０は、平面視において、密封材１７０と実質的に等しいサイズを有する。
したがって、平面視において、再配線基板１１０内に第１半導体チップ１２０と貫通ポスト１３０が位置する。
また、第１半導体チップ１２０と貫通ポスト１３０の上部に配置された第２半導体チップ１４０と熱放出チップ１５０も、平面視において、再配線基板１１０内に位置する。
一方、第１半導体チップ１２０のほとんどは、熱放出チップ１５０にオーバーラップされ、第１半導体チップ１２０の一部のみが第２半導体チップ１４０とオーバーラップされる。
したがって、平面視において、再配線基板１１０内に第１半導体チップ１２０と貫通ポスト１３０が位置する。
また、第１半導体チップ１２０と貫通ポスト１３０の上部に配置された第２半導体チップ１４０と熱放出チップ１５０も、平面視において、再配線基板１１０内に位置する。
一方、第１半導体チップ１２０のほとんどは、熱放出チップ１５０にオーバーラップされ、第１半導体チップ１２０の一部のみが第２半導体チップ１４０とオーバーラップされる。
【0034】
本実施形態の半導体パッケージ１００において、ＳｏＣである第１半導体チップ１２０の上面上に熱放出連結部１６０を介して熱放出チップ１５０が配置されることにより、第１半導体チップ１２０の熱放出効果が極大化される。
また、本実施形態の半導体パッケージ１００において、密封材１７０が１００μｍ以下の低い厚さに形成されることにより、ウォーピジ制御が容易であり、パッケージ全体の厚さを減少させる。
一方、第１半導体チップ１２０と第２半導体チップ１４０との信号交換は、第２バンプ１４５、貫通ポスト１３０、再配線基板１１０の再配線１１４、及び第１バンプ１２５を通じて行われる。
本実施形態の半導体パッケージ１００において、密封材１７０の厚さが減少するので、貫通ポスト１３０の長さも減少する。
したがって、第１半導体チップ１２０と第２半導体チップ１４０との信号交換経路が短くなる。
また、本実施形態の半導体パッケージ１００において、密封材１７０が１００μｍ以下の低い厚さに形成されることにより、ウォーピジ制御が容易であり、パッケージ全体の厚さを減少させる。
一方、第１半導体チップ１２０と第２半導体チップ１４０との信号交換は、第２バンプ１４５、貫通ポスト１３０、再配線基板１１０の再配線１１４、及び第１バンプ１２５を通じて行われる。
本実施形態の半導体パッケージ１００において、密封材１７０の厚さが減少するので、貫通ポスト１３０の長さも減少する。
したがって、第１半導体チップ１２０と第２半導体チップ１４０との信号交換経路が短くなる。
【0035】
本実施形態の半導体パッケージ１００において、第１半導体チップ１２０は、セルフアライメントされて再配線基板１１０上に配置される。
それにより、再配線基板１１０内の再配線ライン１１４が微細なライン幅と間隔（Ｌｉｎｅ＆Ｓｐａｃｅ、以下、例えば、Ｌ／Ｓ（μｍ）と記載）を有するように設計することができる。
例えば、本実施形態の半導体パッケージ１００の再配線基板１１０の再配線ライン１１４において、第１半導体チップ１２０の第１バンプ１２５に接続される最上部再配線ライン１１４の場合、２／２μｍ程度のライン幅と間隔を有する。
また、それ以下の再配線ライン１１４の場合は、例えば、７／８μｍ程度のライン幅と間隔を有する。
第１半導体チップ１２０のセルフアライメントされる配置については、図８Ａ～図１０Ｇの半導体パッケージ製造方法に関連する説明部分でさらに詳細に説明する。
それにより、再配線基板１１０内の再配線ライン１１４が微細なライン幅と間隔（Ｌｉｎｅ＆Ｓｐａｃｅ、以下、例えば、Ｌ／Ｓ（μｍ）と記載）を有するように設計することができる。
例えば、本実施形態の半導体パッケージ１００の再配線基板１１０の再配線ライン１１４において、第１半導体チップ１２０の第１バンプ１２５に接続される最上部再配線ライン１１４の場合、２／２μｍ程度のライン幅と間隔を有する。
また、それ以下の再配線ライン１１４の場合は、例えば、７／８μｍ程度のライン幅と間隔を有する。
第１半導体チップ１２０のセルフアライメントされる配置については、図８Ａ～図１０Ｇの半導体パッケージ製造方法に関連する説明部分でさらに詳細に説明する。
【0036】
図２は、本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
図１Ａ～図１Ｃの説明部分で既に説明した内容は簡略に説明するか、省略する。
図２を参照すると、本実施形態の半導体パッケージ１００Ａは、熱放出チップ１５０ａの構造において、図１Ｂの半導体パッケージ１００と異なっている。
具体的には、本実施形態の半導体パッケージ１００Ａにおいて、熱放出チップ１５０ａの内部に複数のメタルライン１５５が配置される。
図１Ａ～図１Ｃの説明部分で既に説明した内容は簡略に説明するか、省略する。
図２を参照すると、本実施形態の半導体パッケージ１００Ａは、熱放出チップ１５０ａの構造において、図１Ｂの半導体パッケージ１００と異なっている。
具体的には、本実施形態の半導体パッケージ１００Ａにおいて、熱放出チップ１５０ａの内部に複数のメタルライン１５５が配置される。
【0037】
メタルライン１５５は、例えば、熱放出チップ１５０ａを垂直方向に貫通する貫通ビアである。
メタルライン１５５は、熱伝導率の高いメタルを含む。
例えば、メタルライン１５５は、Ｃｕ、Ｎｉ、Ａｌ、Ｓｎ、Ａｕ、Ａｇなどを含む。
しかし、メタルライン１５５の材質が前述したメタルに限定されるものではない。
メタルライン１５５は、熱放出チップ１５０ａのＳｉより熱伝導率が高いので、第１半導体チップ１２０からの熱をさらに効率的に放出するのに寄与する。
メタルライン１５５は、熱放出チップ１５０ａの下部に配置されたメタルパッド１６２に接続される。
しかし、メタルライン１５５の少なくとも一部は、メタルパッド１６２に接続されない。
メタルライン１５５は、熱伝導率の高いメタルを含む。
例えば、メタルライン１５５は、Ｃｕ、Ｎｉ、Ａｌ、Ｓｎ、Ａｕ、Ａｇなどを含む。
しかし、メタルライン１５５の材質が前述したメタルに限定されるものではない。
メタルライン１５５は、熱放出チップ１５０ａのＳｉより熱伝導率が高いので、第１半導体チップ１２０からの熱をさらに効率的に放出するのに寄与する。
メタルライン１５５は、熱放出チップ１５０ａの下部に配置されたメタルパッド１６２に接続される。
しかし、メタルライン１５５の少なくとも一部は、メタルパッド１６２に接続されない。
【0038】
図３は、本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
図１Ａ～図２の説明部分で既に説明した内容については、簡略に説明するか、省略する。
図３を参照すると、本実施形態の半導体パッケージ１００ｂは、第２半導体チップの代わりに、パッケージ構造のメモリ素子１４０ａが貫通ポスト１３０上に積層されるという点で、図１Ｂの半導体パッケージ１００と異なる。
本実施形態の半導体パッケージ１００ｂにおいて、メモリ素子１４０ａは、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）パッケージである。
図１Ａ～図２の説明部分で既に説明した内容については、簡略に説明するか、省略する。
図３を参照すると、本実施形態の半導体パッケージ１００ｂは、第２半導体チップの代わりに、パッケージ構造のメモリ素子１４０ａが貫通ポスト１３０上に積層されるという点で、図１Ｂの半導体パッケージ１００と異なる。
本実施形態の半導体パッケージ１００ｂにおいて、メモリ素子１４０ａは、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）パッケージである。
【0039】
さらに具体的に説明すれば、ＨＢＭパッケージであるメモリ素子１４０ａは、ベースチップ１４２、及びベースチップ１４２上に複数のコアチップ１４４を含む。
ベースチップ１４２とコアチップ１４４は、内部に貫通電極１４８を含む。
ここで、貫通電極１４８は、ＴＳＶである。
図３に示すように、コアチップ１４４の内の最上部のコアチップ１４４は、貫通電極１４８を含まない。
一方、図に示していないが、ベースチップ１４２とコアチップ１４４との間、及び隣接するコアチップ１４４の間に微細バンプと接着層が配置される。
また、微細バンプは、貫通電極１４８に接続される。
ベースチップ１４２とコアチップ１４４は、内部に貫通電極１４８を含む。
ここで、貫通電極１４８は、ＴＳＶである。
図３に示すように、コアチップ１４４の内の最上部のコアチップ１４４は、貫通電極１４８を含まない。
一方、図に示していないが、ベースチップ１４２とコアチップ１４４との間、及び隣接するコアチップ１４４の間に微細バンプと接着層が配置される。
また、微細バンプは、貫通電極１４８に接続される。
【0040】
ベースチップ１４２は、ロジック素子を含み、よって、ベースチップ１４２は、ロジックチップである。
そのようなベースチップ１４２は、コアチップ１４４の下部に配置され、コアチップ１４４の信号を統合して外部に伝達し、かつ外部からの信号及び電源をコアチップ１４４に伝達する。
それにより、ベースチップ１４２は、バッファチップ又はコントロールチップとも言及される。
一方、コアチップ１４４それぞれは、メモリチップである。
例えば、コアチップ１４４それぞれは、ＤＲＡＭチップである。
一方、コアチップ１４４は、パッドツーパッド（ｐａｄ－ｔｏ－ｐａｄ）ボンディング、ハイブリッドボンディング（Ｈｙｂｉｒｄ Ｂｏｎｄｉｎｇ：ＨＢ）、ボンディング部材を用いたボンディング、又はＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いたボンディングなどを通じてベースチップ１４２又は下部のコアチップ１４４上に積層される。
図３において、コアチップ１４４がベースチップ１４２上に４個が積層されているが、コアチップ１４４の個数が４個に限定されるものではない。
例えば、コアチップ１４４は、ベースチップ１４２上に３個以下、又は５個以上積層され得る。
そのようなベースチップ１４２は、コアチップ１４４の下部に配置され、コアチップ１４４の信号を統合して外部に伝達し、かつ外部からの信号及び電源をコアチップ１４４に伝達する。
それにより、ベースチップ１４２は、バッファチップ又はコントロールチップとも言及される。
一方、コアチップ１４４それぞれは、メモリチップである。
例えば、コアチップ１４４それぞれは、ＤＲＡＭチップである。
一方、コアチップ１４４は、パッドツーパッド（ｐａｄ－ｔｏ－ｐａｄ）ボンディング、ハイブリッドボンディング（Ｈｙｂｉｒｄ Ｂｏｎｄｉｎｇ：ＨＢ）、ボンディング部材を用いたボンディング、又はＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いたボンディングなどを通じてベースチップ１４２又は下部のコアチップ１４４上に積層される。
図３において、コアチップ１４４がベースチップ１４２上に４個が積層されているが、コアチップ１４４の個数が４個に限定されるものではない。
例えば、コアチップ１４４は、ベースチップ１４２上に３個以下、又は５個以上積層され得る。
【0041】
メモリ素子１４０ａは、第２バンプ１４５を通じて貫通ポスト１３０上に実装される。
さらに具体的には、ベースチップ１４２の下面と貫通ポスト１３０との間に第２バンプ１４５が配置される。
図に示していないが、ベースチップ１４２の下面上にチップパッドが配置され、第２バンプ１４５がチップパッド上に配置される。
また、実施形態によって、貫通ポスト１３０上にポストパッドが形成され、第２バンプ１４５は、チップパッドと対応するポストパッドとの間に配置される。
ベースチップ１４２上のコアチップ１４４は、内部密封材１４６によって密封される。
但し、コアチップ１４４の内の最上部のコアチップ１４４は、内部密封材１４６によって覆われない。
しかし、他の実施形態において、最上部のコアチップ１４４の上面が内部密封材１４６によって覆われ得る。
さらに具体的には、ベースチップ１４２の下面と貫通ポスト１３０との間に第２バンプ１４５が配置される。
図に示していないが、ベースチップ１４２の下面上にチップパッドが配置され、第２バンプ１４５がチップパッド上に配置される。
また、実施形態によって、貫通ポスト１３０上にポストパッドが形成され、第２バンプ１４５は、チップパッドと対応するポストパッドとの間に配置される。
ベースチップ１４２上のコアチップ１４４は、内部密封材１４６によって密封される。
但し、コアチップ１４４の内の最上部のコアチップ１４４は、内部密封材１４６によって覆われない。
しかし、他の実施形態において、最上部のコアチップ１４４の上面が内部密封材１４６によって覆われ得る。
【0042】
本実施形態の半導体パッケージ１００ｂにおいて、メモリ素子１４０ａがＨＢＭパッケージに限定されるものではない。
例えば、メモリ素子１４０ａは、一般的なパッケージ構造を有し得る。
例えば、メモリ素子１４０ａは、上部パッケージ基板、及び上部パッケージ基板上に積層された複数のメモリチップを含み得る。
上部パッケージ基板は、第２バンプ１４５を通じて貫通ポスト１３０上に積層され得る。
また、メモリチップは、ボンディングワイヤを介して上部パッケージ基板上に積層されるか、又はバンプとＴＳＶを介して上部パッケージ基板上に積層され得る。
本実施形態の半導体パッケージ１００ｂは、ＰＯＰ構造を有する。
具体的には、再配線基板１１０、第１半導体チップ１２０、貫通ポスト１３０、及び密封材１７０が第１パッケージＰＫＧ１を構成し、メモリ素子１４０ａが第２パッケージＰＫＧ２を構成する。
したがって、本実施形態の半導体パッケージ１００ｂは、第２パッケージＰＫＧ２が第２バンプ１４５を介して第１パッケージＰＫＧ１上に積層されたＰＯＰ構造を有する。
例えば、メモリ素子１４０ａは、一般的なパッケージ構造を有し得る。
例えば、メモリ素子１４０ａは、上部パッケージ基板、及び上部パッケージ基板上に積層された複数のメモリチップを含み得る。
上部パッケージ基板は、第２バンプ１４５を通じて貫通ポスト１３０上に積層され得る。
また、メモリチップは、ボンディングワイヤを介して上部パッケージ基板上に積層されるか、又はバンプとＴＳＶを介して上部パッケージ基板上に積層され得る。
本実施形態の半導体パッケージ１００ｂは、ＰＯＰ構造を有する。
具体的には、再配線基板１１０、第１半導体チップ１２０、貫通ポスト１３０、及び密封材１７０が第１パッケージＰＫＧ１を構成し、メモリ素子１４０ａが第２パッケージＰＫＧ２を構成する。
したがって、本実施形態の半導体パッケージ１００ｂは、第２パッケージＰＫＧ２が第２バンプ１４５を介して第１パッケージＰＫＧ１上に積層されたＰＯＰ構造を有する。
【0043】
図４Ａ及び図４Ｂは、本発明の他の実施形態による半導体パッケージの概略構成を示す断面図であって、図４Ｂは、図４Ａの半導体パッケージにおいて、第３半導体チップ１２０ａをさらに詳細に示す断面図である。
図１Ａ～図３の説明部分で既に説明した内容については、簡略に説明するか、省略する。
図４Ａ及び図４Ｂを参照すると、本実施形態の半導体パッケージ１００ｃは、第１半導体チップ１２０の下部に配置された第３半導体チップ１２０ａをさらに含むという点で、図１Ｂの半導体パッケージ１００と異なる。
図１Ａ～図３の説明部分で既に説明した内容については、簡略に説明するか、省略する。
図４Ａ及び図４Ｂを参照すると、本実施形態の半導体パッケージ１００ｃは、第１半導体チップ１２０の下部に配置された第３半導体チップ１２０ａをさらに含むという点で、図１Ｂの半導体パッケージ１００と異なる。
【0044】
本実施形態の半導体パッケージ１００ｃにおいて、第３半導体チップ１２０ａは、第１半導体チップ１２０の通信を支援するモデムチップである。
しかし、第３半導体チップ１２０ａの種類がモデムチップに限定されるものではない。
例えば、第３半導体チップ１２０ａは、第１半導体チップ１２０の動作を支援する多様な種類の集積素子を含み得る。
第３半導体チップ１２０ａは、第２半導体チップ１４０とメモリ信号を交換するための多チャネルＩ／Ｏインターフェースを含み得る。
しかし、第３半導体チップ１２０ａの種類がモデムチップに限定されるものではない。
例えば、第３半導体チップ１２０ａは、第１半導体チップ１２０の動作を支援する多様な種類の集積素子を含み得る。
第３半導体チップ１２０ａは、第２半導体チップ１４０とメモリ信号を交換するための多チャネルＩ／Ｏインターフェースを含み得る。
【0045】
図４Ｂに示すように、第３半導体チップ１２０ａは、基板１２１、下部多重配線層１２３、上部配線層１２７、及び貫通電極１２９を含む。
基板１２１は、第３半導体チップ１２０ａのボディーを構成し、Ｓｉを基盤とする。
基板１２１のアクティブ面上に集積回路層が形成される。
集積回路層は、複数のロジック素子を含む。
下部多重配線層１２３は、基板１２１の下面上に配置され、多重層の配線を含む。
一方、下部多重配線層１２３の下面上には、チップパッドが配置され、チップパッド上に第１バンプ１２５が配置される。
基板１２１は、第３半導体チップ１２０ａのボディーを構成し、Ｓｉを基盤とする。
基板１２１のアクティブ面上に集積回路層が形成される。
集積回路層は、複数のロジック素子を含む。
下部多重配線層１２３は、基板１２１の下面上に配置され、多重層の配線を含む。
一方、下部多重配線層１２３の下面上には、チップパッドが配置され、チップパッド上に第１バンプ１２５が配置される。
【0046】
上部配線層１２７は、基板１２１の上部に配置される。
上部配線層１２７内には、配線が配置され、配線は、単一層又は多重層に配置される。
多重層の配線の場合、他の層の配線は、ビアを介して互いに接続される。
上部配線層１２７の上面上には、配線に接続された上部パッドが配置される。
実施形態によって、上部配線層１２７は、省略され得る。
上部配線層１２７が省略された場合、貫通電極１２９の上面が基板１２１から露出されるか、又は貫通電極１２９の上面上の電極パッドが基板１２１から露出される。
上部配線層１２７内には、配線が配置され、配線は、単一層又は多重層に配置される。
多重層の配線の場合、他の層の配線は、ビアを介して互いに接続される。
上部配線層１２７の上面上には、配線に接続された上部パッドが配置される。
実施形態によって、上部配線層１２７は、省略され得る。
上部配線層１２７が省略された場合、貫通電極１２９の上面が基板１２１から露出されるか、又は貫通電極１２９の上面上の電極パッドが基板１２１から露出される。
【0047】
貫通電極１２９は、基板１２１を貫通し、上部配線層１２７の配線と下部多重配線層１２３の配線を互いに接続する。
貫通電極１２９は、基板１２１を構成するシリコンを貫通する構造を有するので、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）とも言及される。
貫通電極１２９は、基板１２１上の集積回路層が形成される前に形成されたビアファースト構造、集積回路層の形成後、多重配線層の形成前に形成されたビアミドル構造、及び多重配線層の形成後に形成されたビアラスト構造に区別される。
図４Ｂにおいて、貫通電極１２９は、例えば、ビアミドル構造に該当する。
貫通電極１２９は、基板１２１を構成するシリコンを貫通する構造を有するので、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）とも言及される。
貫通電極１２９は、基板１２１上の集積回路層が形成される前に形成されたビアファースト構造、集積回路層の形成後、多重配線層の形成前に形成されたビアミドル構造、及び多重配線層の形成後に形成されたビアラスト構造に区別される。
図４Ｂにおいて、貫通電極１２９は、例えば、ビアミドル構造に該当する。
【0048】
第３半導体チップ１２０ａにおいて、下面がアクティブ面である前面であり、上面が非アクティブ面である背面である。
すなわち、下部多重配線層１２３の下面が第３半導体チップ１２０ａの前面に該当し、上部配線層１２７の上面が第３半導体チップ１２０ａの背面に該当する。
アクティブ面である前面上にチップパッドが形成され、第３半導体チップ１２０ａは、第１バンプ１２５を通じて再配線基板１１０上にフリップチップ構造に実装される。
一方、第１半導体チップ１２０は、第３半導体チップ１２０ａ上にバンプを用いたボンディング、ＡＣＦを用いたボンディング、ＨＢなどを介して第１半導体チップ１２０上に積層され得る。
参考までに、ＨＢは、パッド対パッドボンディングと絶縁体対絶縁体（ｉｎｓｕｌａｔｏｒ－ｔｏ－ｉｎｓｕｌａｔｏｒ）ボンディングが複合されたボンディングを意味する。
ＡＣＦは、一方向のみに電気が通じるようにした異方性導電膜であって、微細導電粒子を接着樹脂に混合させてフィルム状態にした導電膜を意味する。
すなわち、下部多重配線層１２３の下面が第３半導体チップ１２０ａの前面に該当し、上部配線層１２７の上面が第３半導体チップ１２０ａの背面に該当する。
アクティブ面である前面上にチップパッドが形成され、第３半導体チップ１２０ａは、第１バンプ１２５を通じて再配線基板１１０上にフリップチップ構造に実装される。
一方、第１半導体チップ１２０は、第３半導体チップ１２０ａ上にバンプを用いたボンディング、ＡＣＦを用いたボンディング、ＨＢなどを介して第１半導体チップ１２０上に積層され得る。
参考までに、ＨＢは、パッド対パッドボンディングと絶縁体対絶縁体（ｉｎｓｕｌａｔｏｒ－ｔｏ－ｉｎｓｕｌａｔｏｒ）ボンディングが複合されたボンディングを意味する。
ＡＣＦは、一方向のみに電気が通じるようにした異方性導電膜であって、微細導電粒子を接着樹脂に混合させてフィルム状態にした導電膜を意味する。
【0049】
図５は、本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
図１Ａ～図４Ｂの説明部分で既に説明した内容については、簡略に説明するか、省略する。
図５を参照すると、本実施形態の半導体パッケージ１００ｄは、受動素子１８０をさらに含むという点で、図１Ｂの半導体パッケージ１００と異なる。
図１Ａ～図４Ｂの説明部分で既に説明した内容については、簡略に説明するか、省略する。
図５を参照すると、本実施形態の半導体パッケージ１００ｄは、受動素子１８０をさらに含むという点で、図１Ｂの半導体パッケージ１００と異なる。
【0050】
具体的には、本実施形態の半導体パッケージ１００ｄにおいて、受動素子１８０は、再配線基板１１０の下面上に配置される。
しかし、実施形態によって、受動素子１８０は、再配線基板１１０の上面や内部に配置される。
受動素子１８０は、抵抗、インダクター、キャパシタのような２端子素子を含む。
本実施形態の半導体パッケージ１００ｄにおいて、受動素子１８０は、ＭＬＣＣ１８２（Ｍｕｌｔｉ－Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）とＳｉキャパシタ１８４を含む。
しかし、実施形態によって、受動素子１８０は、再配線基板１１０の上面や内部に配置される。
受動素子１８０は、抵抗、インダクター、キャパシタのような２端子素子を含む。
本実施形態の半導体パッケージ１００ｄにおいて、受動素子１８０は、ＭＬＣＣ１８２（Ｍｕｌｔｉ－Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）とＳｉキャパシタ１８４を含む。
【0051】
図６は、本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
図１Ａ～図５の説明部分で既に説明した内容については、簡略に説明するか、省略する。
図６を参照すると、本実施形態の半導体パッケージ１００ｅは、第１半導体チップ１２０、貫通ポスト１３０、及び密封材１７０上に第２半導体チップ１４０と熱放出チップ１５０を密封する上部密封材１７５をさらに含む。
上部密封材１７５の材質と特性は、図１Ｂの半導体パッケージ１００の密封材１７０についての説明と同一である。
図１Ａ～図５の説明部分で既に説明した内容については、簡略に説明するか、省略する。
図６を参照すると、本実施形態の半導体パッケージ１００ｅは、第１半導体チップ１２０、貫通ポスト１３０、及び密封材１７０上に第２半導体チップ１４０と熱放出チップ１５０を密封する上部密封材１７５をさらに含む。
上部密封材１７５の材質と特性は、図１Ｂの半導体パッケージ１００の密封材１７０についての説明と同一である。
【0052】
上部密封材１７５は、図６に示すように、第２半導体チップ１４０とアンダーフィル１４７の側面、そして、熱放出チップ１５０と熱放出連結部１６０の側面を覆う。
一部実施形態において、アンダーフィル１４７が省略され、第２半導体チップ１４０と密封材１７０との間と、第２バンプ１４５間と、を上部密封材１７５が満たす。
一方、上部密封材１７５は、第２半導体チップ１４０と熱放出チップ１５０の上面は覆わない。
しかし、実施形態によって、上部密封材１７５は、第２半導体チップ１４０の上面を覆う。
そのような構造の場合、第２半導体チップ１４０の上面が熱放出チップ１５０の上面より低い。
一部実施形態において、アンダーフィル１４７が省略され、第２半導体チップ１４０と密封材１７０との間と、第２バンプ１４５間と、を上部密封材１７５が満たす。
一方、上部密封材１７５は、第２半導体チップ１４０と熱放出チップ１５０の上面は覆わない。
しかし、実施形態によって、上部密封材１７５は、第２半導体チップ１４０の上面を覆う。
そのような構造の場合、第２半導体チップ１４０の上面が熱放出チップ１５０の上面より低い。
【0053】
図７は、本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
図１Ａ～図６の説明部分で既に説明した内容については、簡略に説明するか、省略する。
図７を参照すると、本実施形態の半導体パッケージ１００ｆは、第２半導体チップ１４０と熱放出チップ１５０上に熱放出構造物１９０をさらに含むという点で、図６の半導体パッケージ１００ｅと異なる。
また、本実施形態の半導体パッケージ１００ｆの熱放出構造物１９０は、図６の半導体パッケージ１００ｅに限らず、図１Ｂ、及び図２～図５の半導体パッケージ（１００、１００ａ～１００ｄ）上にも配置され得る。
図１Ａ～図６の説明部分で既に説明した内容については、簡略に説明するか、省略する。
図７を参照すると、本実施形態の半導体パッケージ１００ｆは、第２半導体チップ１４０と熱放出チップ１５０上に熱放出構造物１９０をさらに含むという点で、図６の半導体パッケージ１００ｅと異なる。
また、本実施形態の半導体パッケージ１００ｆの熱放出構造物１９０は、図６の半導体パッケージ１００ｅに限らず、図１Ｂ、及び図２～図５の半導体パッケージ（１００、１００ａ～１００ｄ）上にも配置され得る。
【0054】
熱放出構造物１９０は、例えば、ヒートシンク（ｈｅａｔｓｉｎｋ）又はヒートスラグ（ｈｅａｔｓｌｕｇ）を含む。
熱放出構造物１９０は、上部接着層１９５を介して第２半導体チップ１４０と熱放出チップ１５０上に接着及び積層される。
上部接着層１９５は、熱伝導率が高い物質、例えば、ＴＩＭ、又は熱伝導性樹脂からなる。
熱放出構造物１９０は、上部接着層１９５を介して第２半導体チップ１４０と熱放出チップ１５０上に接着及び積層される。
上部接着層１９５は、熱伝導率が高い物質、例えば、ＴＩＭ、又は熱伝導性樹脂からなる。
【0055】
図８Ａ～図８Ｋは、本発明の一実施形態による図１Ｂの半導体パッケージの製造方法を説明するための概略断面図であり、図９は、図８Ｄの段階での半導体パッケージの平面図である。
図１Ｂを共に参照して説明し、図１Ａ～図７の説明部分で既に説明した内容については、簡略に説明するか、省略する。
図１Ｂを共に参照して説明し、図１Ａ～図７の説明部分で既に説明した内容については、簡略に説明するか、省略する。
【0056】
図８Ａを参照すると、本実施形態の半導体パッケージ製造方法は、まず、第１キャリア基板２００上に整列用メタルパッド３１０と初期貫通ポスト１３０ａを形成する。
整列用メタルパッド３１０と初期貫通ポスト１３０ａは、第１キャリア基板２００の第１接着層２１０上に形成する。
第１接着層２１０は、例えば、グルー（ｇｌｕｅ）コーティング層である。
しかし、第１接着層２１０の材質がグルーに限定されるものではない。
整列用メタルパッド３１０と初期貫通ポスト１３０ａは、メッキ（ｐｌａｔｉｎｇ）工程を通じて形成する。
整列用メタルパッド３１０と初期貫通ポスト１３０ａの製造過程については、図１０Ａ～図１０Ｈの説明部分でさらに詳細に説明する。
整列用メタルパッド３１０と初期貫通ポスト１３０ａは、第１キャリア基板２００の第１接着層２１０上に形成する。
第１接着層２１０は、例えば、グルー（ｇｌｕｅ）コーティング層である。
しかし、第１接着層２１０の材質がグルーに限定されるものではない。
整列用メタルパッド３１０と初期貫通ポスト１３０ａは、メッキ（ｐｌａｔｉｎｇ）工程を通じて形成する。
整列用メタルパッド３１０と初期貫通ポスト１３０ａの製造過程については、図１０Ａ～図１０Ｈの説明部分でさらに詳細に説明する。
【0057】
整列用メタルパッド３１０は、例えば、Ｃｕ、又はＴｉ／Ｃｕを含む。
しかし、整列用メタルパッド３１０の材質にそれに限定されるものではない。
整列用メタルパッド３１０は、微細な幅と間隔を有する。
また、整列用メタルパッド３１０は、第１半導体チップ１２０が再配線基板１１０にセルフアライメントされて積層される。
また、整列用メタルパッド３１０が微細な幅と間隔で形成することにより、再配線基板１１０に形成される再配線ライン、例えば、最上部に配置される再配線ラインの幅と間隔を非常に微細にすることができる。
しかし、整列用メタルパッド３１０の材質にそれに限定されるものではない。
整列用メタルパッド３１０は、微細な幅と間隔を有する。
また、整列用メタルパッド３１０は、第１半導体チップ１２０が再配線基板１１０にセルフアライメントされて積層される。
また、整列用メタルパッド３１０が微細な幅と間隔で形成することにより、再配線基板１１０に形成される再配線ライン、例えば、最上部に配置される再配線ラインの幅と間隔を非常に微細にすることができる。
【0058】
初期貫通ポスト１３０ａも、Ｃｕ、又はＴｉ／Ｃｕを含む。
しかし、初期貫通ポスト１３０ａの材質がそれに限定されるものではない。
初期貫通ポスト１３０ａは、整列用メタルパッド３１０より比較的大幅と間隔を有する。
初期貫通ポスト１３０ａは、整列用メタルパッド３１０が配置された領域の少なくとも一側面に２次元アレイ構造に配置する。
しかし、初期貫通ポスト１３０ａの材質がそれに限定されるものではない。
初期貫通ポスト１３０ａは、整列用メタルパッド３１０より比較的大幅と間隔を有する。
初期貫通ポスト１３０ａは、整列用メタルパッド３１０が配置された領域の少なくとも一側面に２次元アレイ構造に配置する。
【0059】
図８Ｂを参照すると、以後、整列用メタルパッド３１０上に第１半導体チップ１２０を積層する。
具体的に、第１半導体チップ１２０は、下面上に初期バンプ１２５ａを含む。
初期バンプ１２５ａは、メタルピラー（１２５－１）とソルダー（１２５－２）を含む。
メタルピラー（１２５－１）は、例えば、Ｃｕを含む。
しかし、メタルピラー（１２５－１）の材質がＣｕに限定されるものではない。
初期バンプ１２５ａが対応する整列用メタルパッド３１０と結合する方式で、第１半導体チップ１２０を整列用メタルパッド３１０上に積層する。
具体的に、第１半導体チップ１２０は、下面上に初期バンプ１２５ａを含む。
初期バンプ１２５ａは、メタルピラー（１２５－１）とソルダー（１２５－２）を含む。
メタルピラー（１２５－１）は、例えば、Ｃｕを含む。
しかし、メタルピラー（１２５－１）の材質がＣｕに限定されるものではない。
初期バンプ１２５ａが対応する整列用メタルパッド３１０と結合する方式で、第１半導体チップ１２０を整列用メタルパッド３１０上に積層する。
【0060】
図８Ｃを参照すると、第１半導体チップ１２０の積層後、第１接着層２１０上に初期貫通ポスト１３０ａと第１半導体チップ１２０を覆う初期密封材１７０ａを形成する。
図８Ｃに示すように、初期密封材１７０ａは、初期貫通ポスト１３０ａと第１半導体チップ１２０の側面と上面を覆う。
また、初期密封材１７０ａは、第１半導体チップ１２０と第１接着層２１０との間、及び初期バンプ１２５ａの間を満たす。
初期密封材１７０ａの材質及び特性は、図１Ｂの半導体パッケージ１００の密封材１７０についての説明と同一である。
図８Ｃに示すように、初期密封材１７０ａは、初期貫通ポスト１３０ａと第１半導体チップ１２０の側面と上面を覆う。
また、初期密封材１７０ａは、第１半導体チップ１２０と第１接着層２１０との間、及び初期バンプ１２５ａの間を満たす。
初期密封材１７０ａの材質及び特性は、図１Ｂの半導体パッケージ１００の密封材１７０についての説明と同一である。
【0061】
図８Ｄ及び図９を参照すると、引き続き、矢印で表示したように、第１グラインディングを通じて初期密封材１７０ａの上部一部を除去し、１次的に薄くなった初期密封材１７０ｂを形成する。
第１グラインディングを通じて初期貫通ポスト１３０ａと第１半導体チップ１２０の上面が初期密封材１７０ｂから露出される。
一方、図９から分かるように、初期貫通ポスト１３０ａは、第１半導体チップ１２０の少なくとも一側面、例えば、ｘ方向に左側に２次元アレイ構造に配置される。
また、初期貫通ポスト１３０ａの内の一部は、ｙ方向に第１半導体チップ１２０の両側の一部にも配置される。
第１グラインディングを通じて初期貫通ポスト１３０ａと第１半導体チップ１２０の上面が初期密封材１７０ｂから露出される。
一方、図９から分かるように、初期貫通ポスト１３０ａは、第１半導体チップ１２０の少なくとも一側面、例えば、ｘ方向に左側に２次元アレイ構造に配置される。
また、初期貫通ポスト１３０ａの内の一部は、ｙ方向に第１半導体チップ１２０の両側の一部にも配置される。
【0062】
図８Ｅを参照すると、初期密封材１７０ｂの形成後、第１半導体チップ１２０、初期貫通ポスト１３０ａ、及び初期密封材１７０ｂの上面上に第２キャリア基板４００を結合させる。
第２キャリア基板４００は、第２接着層４１０を介して第１半導体チップ１２０、初期貫通ポスト１３０ａ、及び初期密封材１７０ｂの上面上に接着及び固定する。
第２キャリア基板４００の結合後、整列用メタルパッド３１０、初期貫通ポスト１３０ａ、及び初期密封材１７０ｂから第１キャリア基板２００を除去する。
第１キャリア基板２００を除去するとき、第１接着層２１０も共に除去する。
しかし、一部実施形態において、第１接着層２１０は、保持し、第１キャリア基板２００のみを除去し得る。
第２キャリア基板４００は、第２接着層４１０を介して第１半導体チップ１２０、初期貫通ポスト１３０ａ、及び初期密封材１７０ｂの上面上に接着及び固定する。
第２キャリア基板４００の結合後、整列用メタルパッド３１０、初期貫通ポスト１３０ａ、及び初期密封材１７０ｂから第１キャリア基板２００を除去する。
第１キャリア基板２００を除去するとき、第１接着層２１０も共に除去する。
しかし、一部実施形態において、第１接着層２１０は、保持し、第１キャリア基板２００のみを除去し得る。
【0063】
図８Ｆを参照すると、第１キャリア基板２００の除去後、第２キャリア基板４００が下方に位置し、整列用メタルパッド３１０が上方に位置するように全体構造物を逆さまにする。
以後、矢印で表示したように、第２グラインディングを通じて整列用メタルパッド３１０と初期バンプ１２５ａの一部を除去する。
例えば、第２グラインディングを通じて初期バンプ１２５ａのソルダー（１２５－２）を除去することにより、第１半導体チップ１２０上に第１バンプ１２５を形成する。
また、第２グラインディングを通じて初期貫通ポスト１３０ａと初期密封材１７０ｂを薄くし、貫通ポスト１３０と２次的に薄くなった密封材１７０を形成する。
密封材１７０は、図１Ｂの半導体パッケージ１００の密封材１７０と実質的に同一であり、よって、第１厚さＨ１を有する。
以後、矢印で表示したように、第２グラインディングを通じて整列用メタルパッド３１０と初期バンプ１２５ａの一部を除去する。
例えば、第２グラインディングを通じて初期バンプ１２５ａのソルダー（１２５－２）を除去することにより、第１半導体チップ１２０上に第１バンプ１２５を形成する。
また、第２グラインディングを通じて初期貫通ポスト１３０ａと初期密封材１７０ｂを薄くし、貫通ポスト１３０と２次的に薄くなった密封材１７０を形成する。
密封材１７０は、図１Ｂの半導体パッケージ１００の密封材１７０と実質的に同一であり、よって、第１厚さＨ１を有する。
【0064】
図８Ｇを参照すると、引き続き、第１半導体チップ１２０、貫通ポスト１３０、及び密封材１７０上に再配線基板１１０を形成する。
再配線基板１１０は、ボディー絶縁層１１２、再配線ライン１１４、及びビア１１６を含む。
前述したように、第１半導体チップ１２０の第１バンプ１２５は、整列用メタルパッド３１０を用いてセルフアライメントされて非常に微細に形成する。
それに対応して、再配線基板１１０の再配線ライン１１４も非常に微細な幅と間隔に形成する。
例えば、再配線基板１１０の再配線ライン１１４の内の第１半導体チップ１２０の第１バンプ１２５と結合する再配線ライン１１４は、２／２μｍ程度のライン幅と間隔を有する。
再配線基板１１０は、ボディー絶縁層１１２、再配線ライン１１４、及びビア１１６を含む。
前述したように、第１半導体チップ１２０の第１バンプ１２５は、整列用メタルパッド３１０を用いてセルフアライメントされて非常に微細に形成する。
それに対応して、再配線基板１１０の再配線ライン１１４も非常に微細な幅と間隔に形成する。
例えば、再配線基板１１０の再配線ライン１１４の内の第１半導体チップ１２０の第１バンプ１２５と結合する再配線ライン１１４は、２／２μｍ程度のライン幅と間隔を有する。
【0065】
図８Ｈを参照すると、再配線基板１１０の形成後、再配線基板１１０上に外部接続端子１１５を形成する。
外部接続端子１１５については、図１Ｂの半導体パッケージ１００の外部接続端子１１５についての説明と同一である。
外部接続端子１１５については、図１Ｂの半導体パッケージ１００の外部接続端子１１５についての説明と同一である。
【0066】
図８Ｉを参照すると、以後、外部接続端子１１４をフィルムフレームマウント５００の粘着フィルム５２０上に付着させる。
フィルムフレームマウント５００は、円環状のサポートリング５１０とサポートリング５１０の開口部分を覆う粘着フィルム５２０を含む。
それにより、フィルムフレームマウント５００は、リングフレームマウントとも言及される。
再配線基板１１０の外部接続端子１１５をフィルムフレームマウント５００に付着した後、第２キャリア基板４００を第１半導体チップ１２０、貫通ポスト１３０、及び密封材１７０から除去する。
第２キャリア基板４００を除去するとき、第２接着層４１０も共に除去する。
フィルムフレームマウント５００は、円環状のサポートリング５１０とサポートリング５１０の開口部分を覆う粘着フィルム５２０を含む。
それにより、フィルムフレームマウント５００は、リングフレームマウントとも言及される。
再配線基板１１０の外部接続端子１１５をフィルムフレームマウント５００に付着した後、第２キャリア基板４００を第１半導体チップ１２０、貫通ポスト１３０、及び密封材１７０から除去する。
第２キャリア基板４００を除去するとき、第２接着層４１０も共に除去する。
【0067】
図８Ｊを参照すると、第２キャリア基板４００の除去後、第２半導体チップ１４０を貫通ポスト１３０上に積層する。
第２半導体チップ１４０は、第２バンプ１４５を介して積層する。
以後、第２半導体チップ１４０と密封材１７０との間、及び第２バンプ１４５の間をアンダーフィル１４７で満たす。
しかし、一部実施形態において、アンダーフィル１４７は省略し得る。
第２半導体チップ１４０は、第２バンプ１４５を介して積層する。
以後、第２半導体チップ１４０と密封材１７０との間、及び第２バンプ１４５の間をアンダーフィル１４７で満たす。
しかし、一部実施形態において、アンダーフィル１４７は省略し得る。
【0068】
図８Ｋを参照すると、引き続き、第２半導体チップ１４０に隣接し、第１半導体チップ１２０上に熱放出チップ１５０を積層する。
熱放出チップ１５０は、熱放出連結部１６０を用いて積層する。
熱放出連結部１６０は、メタルパッド１６２と接着層１６４を含む。
第２半導体チップ１４０を第１半導体チップ１２０上に積層することにより、図１Ｂの半導体パッケージ１００が完成する。
熱放出チップ１５０は、熱放出連結部１６０を用いて積層する。
熱放出連結部１６０は、メタルパッド１６２と接着層１６４を含む。
第２半導体チップ１４０を第１半導体チップ１２０上に積層することにより、図１Ｂの半導体パッケージ１００が完成する。
【0069】
図１０Ａ～図１０Ｇは、図８Ａの段階をさらに具体的に説明するための断面図である。
図１Ｂを共に参照して説明し、図１Ａ～図８Ｋの説明部分で既に説明した内容については、簡略に説明するか、省略する。
図１０Ａを参照すると、整列用メタルパッド３１０と初期貫通ポスト１３０ａの製造工程は、まず、第１キャリア基板２００上に第１接着層２１０を形成する。
第１接着層２１０は、例えば、グルーコーティング層である。
しかし、第１接着層２１０の材質がグルーに限定されるものではない。
図１Ｂを共に参照して説明し、図１Ａ～図８Ｋの説明部分で既に説明した内容については、簡略に説明するか、省略する。
図１０Ａを参照すると、整列用メタルパッド３１０と初期貫通ポスト１３０ａの製造工程は、まず、第１キャリア基板２００上に第１接着層２１０を形成する。
第１接着層２１０は、例えば、グルーコーティング層である。
しかし、第１接着層２１０の材質がグルーに限定されるものではない。
【0070】
図１０Ｂを参照すると、第１接着層２１０の形成後、第１接着層２１０上にメタルシード層３０１を形成する。
メタルシード層３０１は、例えば、Ｃｕ単一層、又はＴｉ／Ｃｕ多重層を含む。
しかし、メタルシード層３０１の材質及び層状構造が前述した物質及び層状構造に限定されるものではない。
一方、Ｔｉ／Ｃｕ多重層の場合、下部がＴｉ層であり、上部がＣｕ層である。
メタルシード層３０１は、例えば、Ｃｕ単一層、又はＴｉ／Ｃｕ多重層を含む。
しかし、メタルシード層３０１の材質及び層状構造が前述した物質及び層状構造に限定されるものではない。
一方、Ｔｉ／Ｃｕ多重層の場合、下部がＴｉ層であり、上部がＣｕ層である。
【0071】
図１０Ｃを参照すると、メタルシード層３０１の形成後、メタルシード層３０１上に第１フォトレジスト（ＰｈｏｔｏＲｅｓｉｓｔ：ＰＲ）パターンＰＨ１を形成する。
さらに具体的に説明すれば、まずメタルシード層３０１の全面上に薄い厚さに第１ＰＲ層６１０を形成する。
以後、第１ＰＲ層６１０にフォトリソグラフィー工程を進めて第１半導体チップ１２０が配置される部分に第１ＰＲパターンＰＨ１を形成する。
一方、第１ＰＲパターンＰＨ１は、追って形成される整列用メタルパッド３１０のサイズ及び間隔などを考慮して非常に微細な幅と間隔を有する。
一方、第１ＰＲパターンＰＨ１は、底面にメタルシード層３０１を露出させる。
さらに具体的に説明すれば、まずメタルシード層３０１の全面上に薄い厚さに第１ＰＲ層６１０を形成する。
以後、第１ＰＲ層６１０にフォトリソグラフィー工程を進めて第１半導体チップ１２０が配置される部分に第１ＰＲパターンＰＨ１を形成する。
一方、第１ＰＲパターンＰＨ１は、追って形成される整列用メタルパッド３１０のサイズ及び間隔などを考慮して非常に微細な幅と間隔を有する。
一方、第１ＰＲパターンＰＨ１は、底面にメタルシード層３０１を露出させる。
【0072】
図１０Ｄを参照すれば、第１ＰＲパターンＰＨ１の形成後、第１ＰＲパターンＰＨ１を介して露出されたメタルシード層３０１にメッキ工程を進め、初期整列用メタルパッド３１０ａを形成する。
メッキ工程は、例えば、Ｃｕメッキ工程である。
しかし、メッキ工程がＣｕメッキ工程に限定されるものではない。
メッキ工程は、例えば、Ｃｕメッキ工程である。
しかし、メッキ工程がＣｕメッキ工程に限定されるものではない。
【0073】
図１０Ｅを参照すると、初期整列用メタルパッド３１０ａの形成後、第１ＰＲ層６１０と第１ＰＲパターンＰＨ１とを除去する。
第１ＰＲ層６１０と第１ＰＲパターンＰＨ１は、ＰＲストリップ及び／又はアッシング工程を通じて除去する。
第１ＰＲ層６１０と第１ＰＲパターンＰＨ１の除去を通じてメタルシード層３０１と初期整列用メタルパッド３１０ａが露出される。
第１ＰＲ層６１０と第１ＰＲパターンＰＨ１は、ＰＲストリップ及び／又はアッシング工程を通じて除去する。
第１ＰＲ層６１０と第１ＰＲパターンＰＨ１の除去を通じてメタルシード層３０１と初期整列用メタルパッド３１０ａが露出される。
【0074】
図１０Ｆを参照すると、以後、初期整列用メタルパッド３１０ａに隣接した部分に第２ＰＲパターンＰＨ２を形成する。
さらに具体的に説明すれば、まず、メタルシード層３０１と初期整列用メタルパッド３１０ａの全面を覆う第２ＰＲ層６２０を比較的厚く形成する。
以後、第２ＰＲ層６２０にフォトリソグラフィー工程を進めて貫通ポスト１３０が配置される部分に第２ＰＲパターンＰＨ２を形成する。
一方、第２ＰＲパターンＰＨ３は、底面にメタルシード層３０１を露出させる。
さらに具体的に説明すれば、まず、メタルシード層３０１と初期整列用メタルパッド３１０ａの全面を覆う第２ＰＲ層６２０を比較的厚く形成する。
以後、第２ＰＲ層６２０にフォトリソグラフィー工程を進めて貫通ポスト１３０が配置される部分に第２ＰＲパターンＰＨ２を形成する。
一方、第２ＰＲパターンＰＨ３は、底面にメタルシード層３０１を露出させる。
【0075】
図１０Ｇを参照すると、第２ＰＲパターンＰＨ２の形成後、第２ＰＲパターンＰＨ２を介して露出されたメタルシード層３０１にメッキ工程を進め、初期貫通ポスト１３０ｂを形成する。
メッキ工程は、例えば、Ｃｕメッキ工程である。
しかし、メッキ工程がＣｕメッキ工程に限定されるものではない。
メッキ工程は、例えば、Ｃｕメッキ工程である。
しかし、メッキ工程がＣｕメッキ工程に限定されるものではない。
【0076】
図１０Ｈを参照すると、初期貫通ポスト１３０ｂの形成後、第２ＰＲ層６２０と第２ＰＲパターンＰＨ２を除去する。
第２ＰＲ層６２０と第２ＰＲパターンＰＨ２は、ＰＲストリップ及び／又はアッシング工程を通じて除去する。
第２ＰＲ層６２０と第２ＰＲパターンＰＨ２の除去を通じて初期貫通ポスト１３０ｂの間、及び初期整列用メタルパッド３１０ａの間、そして、初期貫通ポスト１３０ｂと初期整列用メタルパッド３１０ａが配置された領域の外部に、メタルシード層３０１が露出される。
引き続き、露出されたメタルシード層３０１を、エッチング工程を通じて除去することにより、初期貫通ポスト１３０ａと整列用メタルパッド３１０を形成する。
第２ＰＲ層６２０と第２ＰＲパターンＰＨ２は、ＰＲストリップ及び／又はアッシング工程を通じて除去する。
第２ＰＲ層６２０と第２ＰＲパターンＰＨ２の除去を通じて初期貫通ポスト１３０ｂの間、及び初期整列用メタルパッド３１０ａの間、そして、初期貫通ポスト１３０ｂと初期整列用メタルパッド３１０ａが配置された領域の外部に、メタルシード層３０１が露出される。
引き続き、露出されたメタルシード層３０１を、エッチング工程を通じて除去することにより、初期貫通ポスト１３０ａと整列用メタルパッド３１０を形成する。
【0077】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0078】
１００、１００ａ～１００ｆ 半導体パッケージ
１１０ 再配線基板
１１２ ボディー絶縁層
１１４ 再配線ライン
１１６ ビア
１１５ 外部接続端子
１２０ 第１半導体チップ
１２０ａ 第３半導体チップ
１２１ 基板
１２３ 下部多重配線層
１２５ 第１バンプ
１２７ 上部配線層
１２９ 貫通電極
１３０ 貫通ポスト
１３０ａ 初期貫通ポスト
１４０ 第２半導体チップ
１４０ａ メモリ素子
１４２ ベースチップ
１４４、１４４－１～４ コアチップ
１４５ 第２バンプ
１４６ 内部密封材
１４７ アンダーフィル
１４８ 貫通電極
１５０ 熱放出チップ
１６０ 熱放出接続部
１６２ メタルパッド
１６４ 接着層
１７０ 密封材
１７０ｂ 初期密封材
１７５ 上部密封材
１８０ 受動素子
１８２ ＭＬＣＣ
１８４ Ｓｉキャパシタ
１９０ 熱放出構造物
１９５ 上部接着層
２００ 第１キャリア基板
２１０ 第１接着層
３１０ 整列用メタルパッド
４００ 第２キャリア基板
４１０ 第２接着層
５００ フィルムフレームマウント
６１０、６２０ ＰＲ層
ＰＨ１、ＰＨ２ ＰＲパターン
１１０ 再配線基板
１１２ ボディー絶縁層
１１４ 再配線ライン
１１６ ビア
１１５ 外部接続端子
１２０ 第１半導体チップ
１２０ａ 第３半導体チップ
１２１ 基板
１２３ 下部多重配線層
１２５ 第１バンプ
１２７ 上部配線層
１２９ 貫通電極
１３０ 貫通ポスト
１３０ａ 初期貫通ポスト
１４０ 第２半導体チップ
１４０ａ メモリ素子
１４２ ベースチップ
１４４、１４４－１～４ コアチップ
１４５ 第２バンプ
１４６ 内部密封材
１４７ アンダーフィル
１４８ 貫通電極
１５０ 熱放出チップ
１６０ 熱放出接続部
１６２ メタルパッド
１６４ 接着層
１７０ 密封材
１７０ｂ 初期密封材
１７５ 上部密封材
１８０ 受動素子
１８２ ＭＬＣＣ
１８４ Ｓｉキャパシタ
１９０ 熱放出構造物
１９５ 上部接着層
２００ 第１キャリア基板
２１０ 第１接着層
３１０ 整列用メタルパッド
４００ 第２キャリア基板
４１０ 第２接着層
５００ フィルムフレームマウント
６１０、６２０ ＰＲ層
ＰＨ１、ＰＨ２ ＰＲパターン
【図1A】
【図1B】
【図1C】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図8F】
【図8G】
【図8H】
【図8I】
【図8J】
【図8K】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図10H】