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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025098639
(43)【公開日】2025-07-02
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09G 3/3233 20160101AFI20250625BHJP
H10K 59/123 20230101ALI20250625BHJP
H10K 59/131 20230101ALI20250625BHJP
G09G 3/20 20060101ALI20250625BHJP
【ＦＩ】
G09G3/3233
H10K59/123
H10K59/131
G09G3/20 624B
G09G3/20 611H
G09G3/20 642A
G09G3/20 642C
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023214905
(22)【出願日】2023-12-20
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】森田 哲生
(72)【発明者】
【氏名】原田 賢治
【テーマコード（参考）】
3K107
5C080
5C380
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC33
3K107DD39
3K107EE03
3K107HH05
5C080AA06
5C080BB05
5C080CC03
5C080DD03
5C080DD05
5C080FF11
5C080FF12
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ06
5C080KK02
5C080KK07
5C080KK43
5C080KK47
5C380AA01
5C380AB06
5C380AB34
5C380AB36
5C380AB37
5C380AB41
5C380AB42
5C380AC07
5C380AC08
5C380AC11
5C380AC12
5C380BA39
5C380BB02
5C380BB21
5C380CB01
5C380CB17
5C380CC04
5C380CC07
5C380CC27
5C380CC33
5C380CC39
5C380CC52
5C380CC55
5C380CC65
5C380CD017
5C380CF07
5C380CF23
5C380CF33
5C380HA12
5C380HA13
(57)【要約】
【課題】表示品位の低下を抑制することが可能な表示装置を提供することにある。
【解決手段】実施形態に係る表示装置は、基材と、基材上の表示領域に配置された複数の画素と、複数の画素の各々にデータ信号を供給するデータ信号線とを具備する。複数の画素の各々は、第１トランジスタ及び保持容量を有する画素回路と、画素回路によって駆動される発光素子とを含む。保持容量は、発光素子に供給される電流を制御する電圧が書き込まれるように構成される。第１トランジスタは、保持容量に書き込まれた電圧に基づいて発光素子に電流を供給するように構成される。表示領域に１フレームを表示する１フレーム期間は、保持容量にデータ信号に応じた電圧が書き込まれる第１期間の前に配置された第１トランジスタをオン状態にする第２期間を含む。
【選択図】図１４
【解決手段】実施形態に係る表示装置は、基材と、基材上の表示領域に配置された複数の画素と、複数の画素の各々にデータ信号を供給するデータ信号線とを具備する。複数の画素の各々は、第１トランジスタ及び保持容量を有する画素回路と、画素回路によって駆動される発光素子とを含む。保持容量は、発光素子に供給される電流を制御する電圧が書き込まれるように構成される。第１トランジスタは、保持容量に書き込まれた電圧に基づいて発光素子に電流を供給するように構成される。表示領域に１フレームを表示する１フレーム期間は、保持容量にデータ信号に応じた電圧が書き込まれる第１期間の前に配置された第１トランジスタをオン状態にする第２期間を含む。
【選択図】図１４
【特許請求の範囲】
【請求項1】
基材と、
前記基材上の表示領域に配置された複数の画素と、
前記複数の画素の各々にデータ信号を供給するデータ信号線と
を具備し、
前記複数の画素の各々は、第１トランジスタ及び保持容量を有する画素回路と、前記画素回路によって駆動される発光素子とを含み、
前記保持容量は、前記発光素子に供給される電流を制御する電圧が書き込まれるように構成され、
前記第１トランジスタは、前記保持容量に書き込まれた電圧に基づいて前記発光素子に電流を供給するように構成され、
前記表示領域に１フレームを表示する１フレーム期間は、前記保持容量に前記データ信号に応じた電圧が書き込まれる第１期間の前に配置された前記第１トランジスタをオン状態にする第２期間を含む
表示装置。
前記基材上の表示領域に配置された複数の画素と、
前記複数の画素の各々にデータ信号を供給するデータ信号線と
を具備し、
前記複数の画素の各々は、第１トランジスタ及び保持容量を有する画素回路と、前記画素回路によって駆動される発光素子とを含み、
前記保持容量は、前記発光素子に供給される電流を制御する電圧が書き込まれるように構成され、
前記第１トランジスタは、前記保持容量に書き込まれた電圧に基づいて前記発光素子に電流を供給するように構成され、
前記表示領域に１フレームを表示する１フレーム期間は、前記保持容量に前記データ信号に応じた電圧が書き込まれる第１期間の前に配置された前記第１トランジスタをオン状態にする第２期間を含む
表示装置。
【請求項2】
前記１フレーム期間は、前記第１期間の後に配置された前記発光素子に電流を供給する第３期間を含み、
前記第２期間は、前記第２期間を含む１フレーム期間の前の１フレーム期間に含まれる第３期間と、前記第２期間を含む１フレーム期間に含まれる第１期間との間に配置される
請求項１記載の表示装置。
前記第２期間は、前記第２期間を含む１フレーム期間の前の１フレーム期間に含まれる第３期間と、前記第２期間を含む１フレーム期間に含まれる第１期間との間に配置される
請求項１記載の表示装置。
【請求項3】
前記複数の画素の各々に第１電圧を供給する第１電源線と、
前記複数の画素の各々に第２電圧を供給する第２電源線と
を更に具備し、
前記１フレーム期間は、前記第１及び第２電源線から供給される第１及び第２電圧に基づいて前記保持容量に書き込まれている電圧をリセットする第４期間を含み、
前記第２期間は、前記第４期間と前記第１期間との間に配置される
請求項２記載の表示装置。
前記複数の画素の各々に第２電圧を供給する第２電源線と
を更に具備し、
前記１フレーム期間は、前記第１及び第２電源線から供給される第１及び第２電圧に基づいて前記保持容量に書き込まれている電圧をリセットする第４期間を含み、
前記第２期間は、前記第４期間と前記第１期間との間に配置される
請求項２記載の表示装置。
【請求項4】
前記画素回路は、第２トランジスタを更に有し、
前記第２トランジスタのソース端子及びドレイン端子の一方は、前記第１トランジスタのソース端子及びドレイン端子の一方と接続され、
前記第２トランジスタのソース端子及びドレイン端子の他方は、前記第１トランジスタのゲート端子及び前記保持容量の一方の端子と接続され、
前記保持容量の一方の端子には、前記第１電源線から第１電圧が供給され、
前記保持容量の他方の端子には、前記第２電源線から第２電圧が供給され、
前記第２トランジスタは、前記第４期間及び前記第１期間においてオン状態になり、前記第２期間においてオフ状態になる
請求項３記載の表示装置。
前記第２トランジスタのソース端子及びドレイン端子の一方は、前記第１トランジスタのソース端子及びドレイン端子の一方と接続され、
前記第２トランジスタのソース端子及びドレイン端子の他方は、前記第１トランジスタのゲート端子及び前記保持容量の一方の端子と接続され、
前記保持容量の一方の端子には、前記第１電源線から第１電圧が供給され、
前記保持容量の他方の端子には、前記第２電源線から第２電圧が供給され、
前記第２トランジスタは、前記第４期間及び前記第１期間においてオン状態になり、前記第２期間においてオフ状態になる
請求項３記載の表示装置。
【請求項5】
前記第２電圧は、前記第２期間において、前記第１トランジスタのソース端子及びドレイン端子の一方に供給される請求項３記載の表示装置。
【請求項6】
前記複数の画素の各々に第３電圧を供給する第３電源線を更に具備し、
前記画素回路は、第３～第５トランジスタを有し、
前記第３トランジスタのソース端子及びドレイン端子の一方は、前記第３電源線に接続され、
前記第３トランジスタのソース端子及びドレイン端子の他方は、前記第１トランジスタのソース端子及びドレイン端子の一方と接続され、
前記第４トランジスタのソース端子及びドレイン端子の一方は、前記第１トランジスタのソース端子及びドレイン端子の他方と接続され、
前記第４トランジスタのソース端子及びドレイン端子の他方は、前記発光素子及び前記第５トランジスタのソース端子及びドレイン端子の一方と接続され、
前記第５トランジスタのソース端子及びドレイン端子の一方は、前記保持容量の他方の端子と更に接続され、
前記第５トランジスタのソース端子及びドレイン端子の他方は、前記第２電源線に接続され、
前記第３トランジスタは、前記第４期間、前記第２期間及び第１期間においてオフ状態であり、前記第３期間においてオン状態であり、
前記第４トランジスタは、前記第４期間及び第１期間においてオフ状態であり、前記第２期間及び前記第３期間においてオン状態であり、
前記第５トランジスタは、前記第２期間及び前記第３期間においてオフ状態であり、前記第４期間及び前記第１期間においてオン状態である
請求項５記載の表示装置。
前記画素回路は、第３～第５トランジスタを有し、
前記第３トランジスタのソース端子及びドレイン端子の一方は、前記第３電源線に接続され、
前記第３トランジスタのソース端子及びドレイン端子の他方は、前記第１トランジスタのソース端子及びドレイン端子の一方と接続され、
前記第４トランジスタのソース端子及びドレイン端子の一方は、前記第１トランジスタのソース端子及びドレイン端子の他方と接続され、
前記第４トランジスタのソース端子及びドレイン端子の他方は、前記発光素子及び前記第５トランジスタのソース端子及びドレイン端子の一方と接続され、
前記第５トランジスタのソース端子及びドレイン端子の一方は、前記保持容量の他方の端子と更に接続され、
前記第５トランジスタのソース端子及びドレイン端子の他方は、前記第２電源線に接続され、
前記第３トランジスタは、前記第４期間、前記第２期間及び第１期間においてオフ状態であり、前記第３期間においてオン状態であり、
前記第４トランジスタは、前記第４期間及び第１期間においてオフ状態であり、前記第２期間及び前記第３期間においてオン状態であり、
前記第５トランジスタは、前記第２期間及び前記第３期間においてオフ状態であり、前記第４期間及び前記第１期間においてオン状態である
請求項５記載の表示装置。
【請求項7】
前記複数の画素の各々に第１制御信号を供給する第１制御信号線と、
前記複数の画素の各々に第２制御信号を供給する第２制御信号線と
を更に具備し、
前記第３トランジスタのオフ状態及びオン状態は、前記第１制御信号に基づいて制御され、
前記第４及び第５トランジスタのオフ状態及びオン状態は、前記第２制御信号に基づいて制御される
請求項６記載の表示装置。
前記複数の画素の各々に第２制御信号を供給する第２制御信号線と
を更に具備し、
前記第３トランジスタのオフ状態及びオン状態は、前記第１制御信号に基づいて制御され、
前記第４及び第５トランジスタのオフ状態及びオン状態は、前記第２制御信号に基づいて制御される
請求項６記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、表示装置に関する。
【背景技術】
【0002】
近年では、表示素子として機能する発光素子である有機発光ダイオード（ＯＬＥＤ）を適用した表示装置が実用化されている。
【0003】
このような表示装置において発光素子は画素回路によって駆動されるが、当該発光素子の駆動方法によっては、当該表示装置の表示品位が低下する場合がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１８－０３６２９０号公報
【特許文献2】特開２０１９－２１１６６５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、表示品位の低下を抑制することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【0006】
実施形態に係る表示装置は、基材と、前記基材上の表示領域に配置された複数の画素と、前記複数の画素の各々にデータ信号を供給するデータ信号線とを具備する。前記複数の画素の各々は、第１トランジスタ及び保持容量を有する画素回路と、前記画素回路によって駆動される発光素子とを含む。前記保持容量は、前記発光素子に供給される電流を制御する電圧が書き込まれるように構成される。前記第１トランジスタは、前記保持容量に書き込まれた電圧に基づいて前記発光素子に電流を供給するように構成される。前記表示領域に１フレームを表示する１フレーム期間は、前記保持容量に前記データ信号に応じた電圧が書き込まれる第１期間の前に配置された前記第１トランジスタをオン状態にする第２期間を含む。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係る表示装置の構成例を示す図。
【図2】画素に含まれる複数の副画素のレイアウトの一例を示す図。
【図3】画素に含まれる複数の副画素のレイアウトの他の例を示す図。
【図5】隔壁の概略的な拡大断面図。
【図6】隔壁を利用して形成される発光素子について説明するための概略的な断面図。
【図7】隔壁を利用して形成される発光素子について説明するための概略的な断面図。
【図8】隔壁を利用して形成される発光素子について説明するための概略的な断面図。
【図9】画素回路の回路構成の一例について説明するための図。
【図10】本実施形態の比較例における画素回路の動作の一例について説明するための図。
【図11】各１フレーム期間において表示されるフレームが黒色の画像である場合について説明するための図。
【図12】各１フレーム期間において表示されるフレームが白色の画像である場合について説明するための図。
【図13】黒表示から白表示に切り替えられる場合について説明するための図。
【図14】本実施形態におけるＰｒｅ－Ａｃｔｉｖａｔｅ期間の配置例を示す図。
【図15】本実施形態における画素回路の動作の一例について説明するための図。
【図16】本実施形態の比較例におけるゲート信号及び制御信号を実現するためのＳｃａｎ回路及びＥＭ回路について説明するための図。
【図17】Ｓｃａｎ回路及びＥＭ回路から構成されるゲートドライバの構成の一例を示す図。
【図18】本実施形態におけるゲート信号及び制御信号を実現するためのＳｃａｎ回路及びＥＭ回路について説明するための図。
【図19】第２実施形態における画素回路の回路構成の一例を示す図。
【図20】本実施形態における画素回路の動作の一例について説明するための図。
【図21】本実施形態におけるゲート信号及び制御信号を実現するためのＳｃａｎ回路及びＥＭ回路について説明するための図。
【図22】Ｓｃａｎ回路及びＥＭ回路から構成されるゲートドライバの構成の一例を示す図。
【発明を実施するための形態】
【0008】
一実施形態について図面を参照しながら説明する。
開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【0009】
なお、図面には、必要に応じて理解を容易にするために、互いに直交するＸ軸、Ｙ軸及びＺ軸を記載する。Ｘ軸に沿った方向を第１方向Ｘと称し、Ｙ軸に沿った方向を第２方向Ｙと称し、Ｚ軸に沿った方向を第３方向Ｚと称する。第３方向Ｚと平行に各種要素を見ることを平面視という。
【0010】
本実施形態に係る表示装置は、表示素子（発光素子）として有機発光ダイオード（ＯＬＥＤ）を備える有機エレクトロルミネッセンス表示装置であり、テレビ、パソコン、携帯端末、携帯電話等に搭載される。
【0011】
（第１実施形態）
まず、第１実施形態について説明する。図１は、本実施形態に係る表示装置ＤＳＰの構成例を示す図である。表示装置ＤＳＰは、絶縁性の基材１０の上に、画像を表示する表示領域ＤＡと、当該表示領域ＤＡの周辺の非表示領域ＮＤＡとを有している。基材１０は、ガラスであってもよいし、可撓性を有する樹脂フィルムであってもよい。
まず、第１実施形態について説明する。図１は、本実施形態に係る表示装置ＤＳＰの構成例を示す図である。表示装置ＤＳＰは、絶縁性の基材１０の上に、画像を表示する表示領域ＤＡと、当該表示領域ＤＡの周辺の非表示領域ＮＤＡとを有している。基材１０は、ガラスであってもよいし、可撓性を有する樹脂フィルムであってもよい。
【0012】
本実施形態においては、平面視における基材１０の形状が長方形である。ただし、基材１０の平面視における形状は長方形に限らず、正方形、円形または楕円形等の他の形状であってもよい。
【0013】
表示領域ＤＡは、互いに交差する第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数の画素ＰＸを備えている。画素ＰＸは、複数の副画素ＳＰを含む。一例では、複数の副画素ＳＰは、赤色の副画素ＳＰ１、緑色の副画素ＳＰ２及び青色の副画素ＳＰ３を含む。なお、複数の副画素ＳＰは、副画素ＳＰ１、ＳＰ２及びＳＰ３とともに白色等の他の色の副画素を含んでいてもよい。また、複数の副画素ＳＰは、副画素ＳＰ１、ＳＰ２及びＳＰ３のいずれかに代えて他の色の副画素を含んでいてもよい。
【0014】
なお、詳細については後述するが、複数の副画素ＳＰの各々は、画素回路と、当該画素回路によって駆動される発光素子とを含む。画素回路は、例えば複数のトランジスタ（薄膜トランジスタにより構成されたスイッチング素子）等から構成される。発光素子は、上記した有機発光ダイオードである。例えば、副画素ＳＰ１は赤色の波長域の光を放つように発光する発光素子を備え、副画素ＳＰ２は緑色の波長域の光を放つように発光する発光素子を備え、副画素ＳＰ３は青色の波長域の光を放つように発光する発光素子を備えている。
【0015】
図２は、画素ＰＸに含まれる複数の副画素ＳＰ（ＳＰ１、ＳＰ２及びＳＰ３）のレイアウトの一例を示す。ここでは、４個の画素ＰＸに着目して説明する。
【0016】
１個の画素ＰＸを構成する副画素ＳＰ１、ＳＰ２及びＳＰ３は、それぞれ第２方向Ｙに延びた略長方形状に形成され、第１方向Ｘに並んでいる。第１方向Ｘに並んだ２個の画素ＰＸに着目すると、第１方向Ｘに隣接する副画素ＳＰにおいて表示される色は互いに異なる。また、第２方向Ｙに並んだ２個の画素ＰＸに着目すると、第２方向Ｙに隣接する副画素ＳＰにおいて表示される色は同一である。なお、副画素ＳＰ１、ＳＰ２及びＳＰ３の各々の面積は、同一であってもよいし、互いに異なっていてもよい。
【0017】
図３は、画素ＰＸに含まれる複数の副画素ＳＰ（ＳＰ１、ＳＰ２及びＳＰ３）のレイアウトの他の例を示す。
【0018】
１個の画素ＰＸを構成する副画素ＳＰ１及びＳＰ２は第２方向Ｙに並び、副画素ＳＰ１及びＳＰ３は第１方向Ｘに並び、副画素ＳＰ２及びＳＰ３は第１方向Ｘに並んでいる。副画素ＳＰ１は第１方向Ｘに延びた略長方形状に形成され、副画素ＳＰ２及びＳＰ３は第２方向Ｙに延びた略長方形状に形成されている。副画素ＳＰ２の面積は副画素ＳＰ１の面積より大きく、副画素ＳＰ３の面積は副画素ＳＰ２の面積より大きい。なお、副画素ＳＰ１の形状及び面積は、副画素ＳＰ２と同一であってもよい。
【0019】
第１方向Ｘに並んだ２個の画素ＰＸに着目すると、副画素ＳＰ１及びＳＰ３が交互に配置された領域、及び、副画素ＳＰ２及びＳＰ３が交互に配置された領域では、第１方向Ｘに隣接する副画素ＳＰにおいて表示される色は互いに異なる。一方、第２方向Ｙに並んだ２個の画素ＰＸに着目すると、副画素ＳＰ１及びＳＰ２が交互に配置された領域では、第２方向Ｙに隣接する副画素ＳＰにおいて表示される色は互いに異なる。また、複数の副画素ＳＰ３が並んだ領域では、第２方向に隣接する副画素ＳＰにおいて表示される色は同一である。
【0020】
なお、図２及び図３に示す副画素ＳＰ１、ＳＰ２及びＳＰ３の外形は、当該副画素ＳＰにおいて色が表示される領域（つまり、発光領域）の外形に相当するが、簡略化して示したものであり、必ずしも実際の形状を反映したものとは限らない。
【0021】
ここで、詳細については後述するが、本実施形態における表示領域ＤＡには、リブ及び隔壁が配置されている。リブは、副画素ＳＰ１、ＳＰ２及びＳＰ３においてそれぞれ開口を有している。隔壁は、隣り合う副画素ＳＰの境界に配置され、平面視においてリブと重なっている。具体的には、隔壁は、第１方向Ｘに隣り合う開口（副画素ＳＰ）との間、及び、第２方向Ｙに隣り合う開口（副画素ＳＰ）との間に配置されている。これにより、隔壁は、全体として副画素ＳＰ１、ＳＰ２及びＳＰ３を区画するように形成された格子状を有する。換言すれば、隔壁は、リブと同様に、副画素ＳＰ１、ＳＰ２及びＳＰ３において開口を有するということもできる。
【0022】
図４は、図２中のＡ－Ａ線に沿う表示装置ＤＳＰの概略的な断面図である。表示装置ＤＳＰにおいては、上記したガラスのような光透過性を有する基材１０の上（発光素子等が配置される側の面上）にアンダーコート層と称される絶縁層１１が配置されている。
【0023】
絶縁層１１は、例えばシリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ）を有する三層積層構造を有する。なお、絶縁層１１は、三層積層構造に限られない。絶縁層１１は、三層よりも多い積層構造を有していてもよいし、単層構造または二層積層構造を有していてもよい。
【0024】
絶縁層１１の上には、回路層１２が配置されている。回路層１２は、上記したように副画素ＳＰ１、ＳＰ２及びＳＰ３の各々に含まれる発光素子を駆動する画素回路（各種回路及び配線）を有する。回路層１２は、絶縁層１３により覆われている。
【0025】
絶縁層１３は、回路層１２により生じる凹凸を平坦化する平坦化膜として機能する。図４には示されていないが、絶縁層１３には、下電極ＬＥを画素回路に接続するためのコンタクトホールが設けられている。
【0026】
下電極ＬＥ（ＬＥ１、ＬＥ２及びＬＥ３）は、絶縁層１３の上に配置されている。リブ５は、絶縁層１３と下電極ＬＥとの上に配置されている。下電極ＬＥの端部（一部）は、リブ５により覆われている。
【0027】
隔壁６は、リブ５の上に配置された下部６１と、下部６１の上面を覆う上部６２とを有する。上部６２は、下部６１よりも第１方向Ｘ及び第２方向Ｙに大きい幅を有している。これにより、隔壁６は、上部６２の両端部が下部６１の側面よりも突出した形状を有する。このような隔壁６の形状は、オーバーハング状ということができる。
【0028】
有機層ＯＲ（ＯＲ１、ＯＲ２及びＯＲ３）及び上電極ＵＥ（ＵＥ１、ＵＥ２及びＵＥ３）は、上記した下電極ＬＥ（ＬＥ１、ＬＥ２及びＬＥ３）とともに、副画素ＳＰに含まれる発光素子を構成する。
【0029】
図４に示すように、有機層ＯＲ１は、互いに離間した第１有機層ＯＲ１ａ及び第２有機層ＯＲ１ｂを含む。上電極ＵＥ１は、互いに離間した第１上電極ＵＥ１ａ及び第２上電極ＵＥ１ｂを含む。第１有機層ＯＲ１ａは、開口ＡＰ１（副画素ＳＰ１においてリブ５が有する開口）を通じて下電極ＬＥ１に接触するとともに、リブ５の一部を覆っている。第２有機層ＯＲ１ｂは、上部６２の上に位置している。第１上電極ＵＥ１ａは、下電極ＬＥ１と対向するとともに、第１有機層ＯＲ１ａを覆っている。更に、第１上電極ＵＥ１ａは、下部６１の側面に接触している。第２上電極ＵＥ１ｂは、隔壁６の上方に位置し、第２有機層ＯＲ１ｂを覆っている。
【0030】
また、図４に示すように、有機層ＯＲ２は、互いに離間した第１有機層ＯＲ２ａ及び第２有機層ＯＲ２ｂを含む。上電極ＵＥ２は、互いに離間した第１上電極ＵＥ２ａ及び第２上電極ＵＥ２ｂを含む。第１有機層ＯＲ２ａは、開口ＡＰ２（副画素ＳＰ２においてリブ５が有する開口）を通じて下電極ＬＥ２に接触するとともに、リブ５の一部を覆っている。第２有機層ＯＲ２ｂは、上部６２の上に位置している。第１上電極ＵＥ２ａは、下電極ＬＥ２と対向するとともに、第１有機層ＯＲ２ａを覆っている。更に、第１上電極ＵＥ２ａは、下部６１の側面に接触している。第２上電極ＵＥ２ｂは、隔壁６の上方に位置し、第２有機層ＯＲ２ｂを覆っている。
【0031】
また、図４に示すように、有機層ＯＲ３は、互いに離間した第１有機層ＯＲ３ａ及び第２有機層ＯＲ３ｂを含む。上電極ＵＥ３は、互いに離間した第１上電極ＵＥ３ａ及び第２上電極ＵＥ３ｂを含む。第１有機層ＯＲ３ａは、開口ＡＰ３（副画素ＳＰ３においてリブ５が有する開口）を通じて下電極ＬＥ３に接触するとともに、リブ５の一部を覆っている。第２有機層ＯＲ３ｂは、上部６２の上に位置している。第１上電極ＵＥ３ａは、下電極ＬＥ３と対向するとともに、第１有機層ＯＲ３ａを覆っている。更に、第１上電極ＵＥ３ａは、下部６１の側面に接触している。第２上電極ＵＥ３ｂは、隔壁６の上方に位置し、第２有機層ＯＲ３ｂを覆っている。
【0032】
図４に示す例において、副画素ＳＰ１、ＳＰ２及びＳＰ３は、有機層ＯＲ１、ＯＲ２及びＯＲ３の発光層が発する光の光学特性を調整するためのキャップ層ＣＰ１、ＣＰ２及びＣＰ３（光路調整層）を含む。
【0033】
キャップ層ＣＰ１は、互いに離間した第１キャップ層ＣＰ１ａ及び第２キャップ層ＣＰ１ｂを含む。第１キャップ層ＣＰ１ａは、開口ＡＰ１に位置し、第１上電極ＵＥ１ａの上に配置されている。第２キャップ層ＣＰ１ｂは、隔壁６の上方に位置し、第２上電極ＵＥ１ｂの上に配置されている。
【0034】
キャップ層ＣＰ２は、互いに離間した第１キャップ層ＣＰ２ａ及び第２キャップ層ＣＰ２ｂを含む。第１キャップ層ＣＰ２ａは、開口ＡＰ２に位置し、第１上電極ＵＥ２ａの上に配置されている。第２キャップ層ＣＰ２ｂは、隔壁６の上方に位置し、第２上電極ＵＥ２ｂの上に配置されている。
【0035】
キャップ層ＣＰ３は、互いに離間した第１キャップ層ＣＰ３ａ及び第２キャップ層ＣＰ３ｂを含む。第１キャップ層ＣＰ３ａは、開口ＡＰ３に位置し、第１上電極ＵＥ３ａの上に配置されている。第２キャップ層ＣＰ３ｂは、隔壁６の上方に位置し、第２上電極ＵＥ３ｂの上に配置されている。
【0036】
副画素ＳＰ１、ＳＰ２及びＳＰ３には、封止層ＳＥ１、ＳＥ２及びＳＥ３がそれぞれ配置されている。封止層ＳＥ１は、第１キャップ層ＣＰ１ａ、隔壁６及び第２キャップ層ＣＰ１ｂを含む副画素ＳＰ１の各部材を連続的に覆っている。封止層ＳＥ２は、第１キャップ層ＣＰ２ａ、隔壁６及び第２キャップ層ＣＰ２ｂを含む副画素ＳＰ２の各部材を連続的に覆っている。封止層ＳＥ３は、第１キャップ層ＣＰ３ａ、隔壁６及び第２キャップ層ＣＰ３ｂを含む副画素ＳＰ３の各部材を連続的に覆っている。
【0037】
図４に示す例においては、副画素ＳＰ１とＳＰ２との間の隔壁６上の第２有機層ＯＲ１ｂ、第２上電極ＵＥ１ｂ、第２キャップ層ＣＰ１ｂ及び封止層ＳＥ１と、当該隔壁６上の第２有機層ＯＲ２ｂ、第２上電極ＵＥ２ｂ、第２キャップ層ＣＰ２ｂ及び封止層ＳＥ２とが離間している。また、副画素ＳＰ２とＳＰ３との間の隔壁６上の第２有機層ＯＲ２ｂ、第２上電極ＵＥ２ｂ、第２キャップ層ＣＰ２ｂ及び封止層ＳＥ２と、当該隔壁６上の第２有機層ＯＲ３ｂ、第２上電極ＵＥ３ｂ、第２キャップ層ＣＰ３ｂ及び封止層ＳＥ３とが離間している。
【0038】
封止層ＳＥ１、ＳＥ２及びＳＥ３は、樹脂層１４（平坦化膜）により覆われている。樹脂層１４は、封止層１５により覆われている。更に、封止層１５は、樹脂層１６により覆われている。
【0039】
絶縁層１３と樹脂層１４及び１６とは、有機材料で形成されている。リブ５と封止層１５及びＳＥ（ＳＥ１、ＳＥ２及びＳＥ３）とは、例えばシリコン窒化物（ＳｉＮｘ）等の無機材料で形成されている。
【0040】
隔壁６が有する下部６１は、導電性を有している。隔壁６が有する上部６２も同様に導電性を有していてもよい。下電極ＬＥは、ＩＴＯ（Indium Tin Oxide）等の透明な導電性酸化物で形成されてもよいし、銀（Ａｇ）等の金属材料と導電性酸化物との積層構造を有していてもよい。上電極ＵＥは、ＩＴＯ等の導電性酸化物で形成されてもよい。
【0041】
下電極ＬＥの電位が上電極ＵＥの電位よりも相対的に高い場合、下電極ＬＥがアノードに相当し、上電極ＵＥがカソードに相当する。また、上電極ＵＥの電位が下電極ＬＥの電位よりも相対的に高い場合、上電極ＵＥがアノードに相当し、下電極ＬＥがカソードに相当する。
【0042】
有機層ＯＲは、一対の機能層と、これら機能層の間に配置された発光層とを含む。一例として、有機層ＯＲは、正孔注入層、正孔輸入層、電子ブロッキング層、発光層、正孔ブロッキング層、電子輸送層及び電子注入層を順に積層した構造を有している。
【0043】
キャップ層ＣＰ（ＣＰ１、ＣＰ２及びＣＰ３）は、例えば透明な複数の薄膜の多層体によって形成されている。多層体は、複数の薄膜として、無機材料によって形成された薄膜及び有機材料によって形成された薄膜を含んでもよい。また、これらの複数の薄膜は、互いに異なる屈折率を有している。多層体を構成する薄膜の材料は、上電極ＵＥの材料とは異なり、また、封止層ＳＥの材料とも異なる。なお、キャップ層ＣＰは省略されてもよい。
【0044】
隔壁６には、共通電圧が供給されている。この共通電圧は、下部６１の側面に接触した上電極ＵＥ（第１上電極ＵＥ１ａ、ＵＥ２ａ及びＵＥ３ａ）にそれぞれ供給される。下電極ＬＥ（ＬＥ１、ＬＥ２及びＬＥ３）には、副画素ＳＰ（ＳＰ１、ＳＰ２及びＳＰ３）がそれぞれ有する画素回路を通じて画素電圧が供給される。
【0045】
下電極ＬＥ１と上電極ＵＥ１との間に電位差が形成されると、第１有機層ＯＲ１ａの発光層が赤色の波長域の光を放つ。下電極ＬＥ２と上電極ＵＥ２との間に電位差が形成されると、第１有機層ＯＲ２ａの発光層が緑色の波長域の光を放つ。下電極ＬＥ３と上電極ＵＥ３との間に電位差が形成されると、第１有機層ＯＲ３ａの発光層が青色の波長域の光を放つ。
【0046】
他の例として、有機層ＯＲ１、ＯＲ２及びＯＲ３の発光層が同一色（例えば、白色）の光を放ってもよい。この場合において、表示装置ＤＳＰは、発光層が放つ光を副画素ＳＰ１、ＳＰ２及びＳＰ３に対応する色の光に変換するカラーフィルタを備えてもよい。また、表示装置ＤＳＰは、発光層が放つ光により励起して副画素ＳＰ１、ＳＰ２及びＳＰ３に応じた色の光を生成する量子ドットを含んだ層を備えてもよい。
【0047】
図５は、隔壁６の概略的な拡大断面図である。図５においては、リブ５、隔壁６、絶縁層１３及び一対の下電極ＬＥ以外の要素を省略している。一対の下電極ＬＥは、上記した下電極ＬＥ１、ＬＥ２及びＬＥ３のいずれかに相当する。
【0048】
図５に示す例において、隔壁６が有する下部６１は、リブ５の上に配置されたバリア層（ボトム部）６１１と、当該バリア層６１１の上に配置された金属層（軸部）６１２とを含む。バリア層６１１は、金属層６１２とは異なる材料で形成されており、例えばモリブデン（Ｍｏ）、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）等の金属材料によって形成されている。金属層６１２は、バリア層６１１よりも厚く形成されている。金属層６１２は、単層構造であってもよいし、単なる金属材料の積層構造であってもよい。一例として、金属層６１２は例えばアルミニウム（Ａｌ）により形成される。
【0049】
上部（トップ部）６２は、下部６１よりも薄い。図５に示す例において、上部６２は、金属層６１２の上に配置された第１層６２１と、当該第１層６２１の上に配置された第２層６２２とを含む。一例としては、第１層６２１は例えばチタン（Ｔｉ）により形成され、第２層６２２は例えばＩＴＯにより形成される。
【0050】
図５に示す例においては、下部６１の幅が上部６２に近づくにつれて小さくなる。すなわち、下部６１の側面６１ａ及び６１ｂは、第３方向Ｚに対して傾斜している。なお、上部６２は、側面６１ａから突出した端部６２ａと、側面６１ｂから突出した端部６２ｂとを有している。
【0051】
側面６１ａ及び６１ｂからの端部６２ａ及び６２ｂの突出量Ｄ（以下、隔壁６の突出量Ｄと表記）は、例えば２．０μｍ以下である。本実施形態における隔壁６の突出量Ｄは、側面６１ａ及び６１ｂの下端（バリア層６１１）と端部６２ａ及び６２ｂとの間の、隔壁６の第３方向Ｚと直交する幅方向（第１方向Ｘまたは第２方向Ｙ）における距離に相当する。
【0052】
なお、図５に示す例においては、バリア層６１１の側面と金属層６１２の側面とが揃っており、段差のない平面を形成しているが、例えばバリア層６１１の側面は、金属層６１２の側面に対してわずかに後退していてもよいし、当該金属層６１２の側面に対して突出していてもよい。また、図５においてはバリア層６１１及び金属層６１２の側面（つまり、下部６１の側面６１ａ及び６１ｂ）が第３方向Ｚに対して傾斜しているが、当該側面は第３方向Ｚと平行であってもよい。
【0053】
隔壁６の構造及び当該隔壁６の各部の材料は、例えば隔壁６を形成する手法等を考慮して、適宜、選定することができる。
【0054】
ここで、本実施形態において、隔壁６は、平面視において副画素ＳＰを区画するように形成されている。上記した有機層ＯＲは例えば異方性あるいは指向性のある真空蒸着法によって形成されるが、隔壁６が配置された状態で当該有機層ＯＲを形成するための有機材料を基材１０全体に蒸着した場合、隔壁６は図４及び図５に示すような形状を有しているため、当該隔壁６の側面には有機層ＯＲは殆ど形成されない。これによれば、隔壁６によって副画素ＳＰ毎に分断されるような有機層ＯＲ（発光素子）を形成することができる。
【0055】
図６～図８は、隔壁６を利用して形成される発光素子について説明するための概略的な断面図である。なお、図６～図８においては、基材１０、絶縁層１１及び回路層１２が省略されている。また、図６～図８に示す副画素ＳＰα、ＳＰβ及びＳＰγは、副画素ＳＰ１、ＳＰ２及びＳＰ３のいずれかに相当する。
【0056】
まず、上記したように隔壁６が配置された状態で図６に示すように基材１０全体に対して有機層ＯＲ、上電極ＵＥ、キャップ層ＣＰ及び封止層ＳＥが順に蒸着によって形成される。有機層ＯＲは、副画素ＳＰαに対応する色の光を放つ発光層を含む。オーバーハング状の隔壁６によって、有機層ＯＲは開口ＡＰを通じて下電極ＬＥと接触する第１有機層ＯＲａと隔壁６上の第２有機層ＯＲｂとに分断され、上電極ＵＥは第１有機層ＯＲａを覆う第１上電極ＵＥａと第２有機層ＯＲｂを覆う第２上電極ＵＥｂとに分断され、キャップ層ＣＰは第１上電極ＵＥａを覆う第１キャップ層ＣＰａと第２上電極ＵＥｂを覆う第２キャップ層ＣＰｂとに分断される。第１上電極ＵＥａは、隔壁６の下部６１に接触している。封止層ＳＥは、第１キャップ層ＣＰａ、隔壁６及び第２キャップ層ＣＰｂを連続的に覆っている。
【0057】
次に、図７に示すように、封止層ＳＥの上にレジストＲが形成される。レジストＲは、副画素ＳＰαを覆っている。すなわち、レジストＲは、副画素ＳＰαに位置する第１有機層ＯＲａ、第１上電極ＵＥａ及び第１キャップ層ＣＰａの直上に配置されている。レジストＲは、副画素ＳＰαと副画素ＳＰβとの間の隔壁６上の第２有機層ＯＲｂ、第２上電極ＵＥｂ及び第２キャップ層ＣＰｂのうち、副画素ＳＰα寄りの部分の直上にも位置している。すなわち、隔壁６の少なくとも一部は、レジストＲから露出している。
【0058】
更に、レジストＲをマスクとしたエッチングにより、図８に示すように有機層ＯＲ、上電極ＵＥ、キャップ層ＣＰ及び封止層ＳＥのうちレジストＲから露出した部分が除去される。これにより、副画素ＳＰαには、下電極ＬＥ、第１有機層ＯＲａ、第１上電極ＵＥａ及び第１キャップ層ＣＰａを含む発光素子が形成される。一方で、副画素ＳＰβ及びＳＰγにおいては下電極ＬＥが露出する。なお、上記したエッチングは、例えば封止層ＳＥのドライエッチング、キャップ層ＣＰのウェットエッチング及びドライエッチング、上電極ＵＥのウェットエッチング、有機層ＯＲのドライエッチングを含む。
【0059】
上記したように副画素ＳＰαの発光素子が形成されると、レジストＲが除去され、副画素ＳＰβ及びＳＰγの発光素子が、副画素ＳＰαと同様に、順に形成される。
【0060】
以上の副画素ＳＰα、ＳＰβ及びＳＰγについて例示したように副画素ＳＰ１、ＳＰ２及びＳＰ３の発光素子を形成し、更に樹脂層１４、封止層１５及び樹脂層１６を形成することにより、図４に示した表示装置ＤＳＰの構造が実現される。
【0061】
ここで、上記したように複数の副画素ＳＰの各々には、発光素子を駆動する画素回路が含まれる。以下、図９を参照して、画素回路の回路構成の一例について説明する。なお、図９に示す画素回路１００は、７つのトランジスタＴｒ１～Ｔｒ７と１つの保持容量Ｃｓｔとを有する７Ｔｒ１Ｃ画素回路である。
【0062】
以下の説明においては、図９に示すトランジスタＴｒ１～Ｔｒ７の各々のソース端子及びドレイン端子の一方を第１端子、他方を第２端子とする。また、図９に示す保持容量Ｃｓｔ（を実現する容量素子）の一方の端子を第１端子、他方の端子を第２端子とする。
【0063】
トランジスタＴｒ１の第１端子は、ノードｎ３を介して、トランジスタＴｒ２の第１端子及びトランジスタＴｒ５の第２端子と接続されている。トランジスタＴｒ１の第２端子は、データ信号Ｄａｔａを供給するデータ信号線に接続されている。データ信号Ｄａｔａは、画素に書き込まれる信号（画素信号）に相当する。なお、トランジスタＴｒ１は、例えばｎチャネル型トランジスタである。
【0064】
トランジスタＴｒ２は、副画素ＳＰに含まれる発光素子２０（つまり、画素回路１００によって駆動される発光素子２０）に電流を供給する駆動トランジスタ（ＤＲＴ）に相当する。トランジスタＴｒ２の第１端子は、ノードｎ３を介して、トランジスタＴｒ１の第１端子及びトランジスタＴｒ５の第２端子と接続されている。トランジスタＴｒ２の第２端子は、ノードｎ１を介して、トランジスタＴｒ３の第２端子、トランジスタＴｒ４の第１端子及びトランジスタＴｒ７の第１端子と接続されている。なお、トランジスタＴｒ２は、例えばｎチャネル型トランジスタである。
【0065】
トランジスタＴｒ３の第１端子は、ノードｎ２を介して、トランジスタＴｒ２のゲート端子及び保持容量Ｃｓｔの第２端子と接続されている。トランジスタＴｒ３の第２端子は、ノードｎ１を介して、トランジスタＴｒ２の第２端子、トランジスタＴｒ４の第１端子及びトランジスタＴｒ７の第１端子と接続されている。なお、トランジスタＴｒ３は、例えばｎチャネル型トランジスタである。
【0066】
トランジスタＴｒ４の第１端子は、ノードｎ１を介して、トランジスタＴｒ２の第２端子、トランジスタＴｒ３の第２端子及びトランジスタＴｒ７の第１端子と接続されている。トランジスタＴｒ４の第２端子は、電源電圧ＶＤＤＥＬを供給する電源線に接続されている。なお、トランジスタＴｒ４は、例えばｐチャネル型トランジスタである。
【0067】
トランジスタＴｒ５の第１端子は、ノードｎ４を介して、トランジスタＴｒ６の第１端子、保持容量Ｃｓｔの第１端子及び発光素子２０のアノード端子と接続されている。トランジスタＴｒ５の第２端子は、ノードｎ３を介して、トランジスタＴｒ１の第１端子及びトランジスタＴｒ２の第１端子と接続されている。なお、トランジスタＴｒ５は、例えばｐチャネル型トランジスタである。
【0068】
トランジスタＴｒ６の第１端子は、ノードｎ４を介して、トランジスタＴｒ５の第１端子、保持容量Ｃｓｔの第１端子及び発光素子２０のアノード端子と接続されている。トランジスタＴｒ６の第２端子は、初期化電圧Ｖｉｎｉを供給する電源線に接続されている。なお、トランジスタＴｒ６は、例えばｎチャネル型トランジスタである。
【0069】
トランジスタＴｒ７の第１端子は、ノードｎ１を介して、トランジスタＴｒ２の第２端子、トランジスタＴｒ３の第２端子及びトランジスタＴｒ４の第１端子と接続されている。トランジスタＴｒ７の第２端子は、電源電圧ＶＳＨを供給する電源線に接続されている。なお、トランジスタＴｒ７は、例えばｎチャネル型トランジスタである。
【0070】
また、図９に示すように、トランジスタＴｒ１のゲート端子は、ゲート信号Ｓｃａｎ２を供給するゲート信号線に接続されている。トランジスタＴｒ３のゲート端子は、ゲート信号Ｓｃａｎ１を供給するゲート信号線に接続されている。トランジスタＴｒ４～Ｔｒ６のゲート端子は、制御信号ＥＭを供給する制御信号線に接続されている。トランジスタＴｒ７のゲート端子は、ゲート信号Ｓｃａｎ３を供給するゲート信号線に接続されている。
【0071】
保持容量Ｃｓｔの第１端子は、ノードｎ４を介して、トランジスタＴｒ５の第１端子、トランジスタＴｒ６の第１端子及び発光素子２０のアノード端子と接続されている。保持容量Ｃｓｔの第２端子は、ノードｎ２を介して、トランジスタＴｒ２のゲート端子及びトランジスタＴｒ３の第１端子と接続されている。
【0072】
発光素子２０のアノード端子は、ノードｎ４を介して、トランジスタＴｒ５の第１端子、トランジスタＴｒ６の第１端子及び保持容量Ｃｓｔの第１端子と接続されている。発光素子２０のカソード端子は、電源電圧ＶＳＳＥＬを供給する電源線に接続されている。上記した電源電圧ＶＤＤＥＬは発光素子２０に供給されるアノード電圧に相当し、電源電圧ＶＳＳＥＬは発光素子２０に供給されるカソード電圧に相当する。
【0073】
以下、図１０を参照して、本実施形態の比較例における画素回路１００（７Ｔｒ１Ｃ画素回路）の動作の一例について説明する。図１０は、画素回路１００（を含む副画素ＳＰ）に対するゲート信号Ｓｃａｎ１～Ｓｃａｎ３及び制御信号ＥＭの出力例を示すタイミングチャートである。
【0074】
なお、画素回路１００を構成する複数のトランジスタにはｎチャネル型トランジスタ及びｐチャネル型トランジスタが含まれるが、ｎチャネル型トランジスタは、ゲート端子にロー（レベル）の信号が供給されるとオフ状態（非導通状態）となり、当該ゲート端子にハイ（レベル）の信号が供給されるとオン状態（導通状態）となるスイッチング素子である。一方、ｐチャネル型トランジスタは、ゲート端子にハイ（レベル）の信号が供給されるとオフ状態（非導通状態）となり、当該ゲート端子にロー（レベル）の信号が供給されるとオン状態（導通状態）となるスイッチング素子である。
【0075】
図１０に示す期間ｔ０においては、制御信号ＥＭがローであるため、画素回路１００に含まれる７つのトランジスタのうちのトランジスタＴｒ４及びＴｒ５はオン状態であり、トランジスタＴｒ６はオフ状態である。
【0076】
また、期間ｔ０においては、ゲート信号Ｓｃａｎ１～Ｓｃａｎ３がローであるため、トランジスタＴｒ１、Ｔｒ３及びＴｒ７はオフ状態である。
【0077】
これによれば、トランジスタＴｒ２のゲート電圧（前フレームのデータ信号Ｄａｔａに基づいてトランジスタＴｒ２のゲート端子に供給される電圧）によって制御された電流が発光素子２０（ＯＬＥＤ）に流れ、当該発光素子２０が発光している状態が維持されている。
【0078】
なお、期間ｔ０が終了するタイミングで、制御信号ＥＭは、ローからハイに切り替えられる。
【0079】
次に、図１０に示す期間ｔ１は、電源電圧ＶＳＨ及び初期化電圧Ｖｉｎｉに基づいて保持容量Ｃｓｔに書き込まれている電圧をリセットするリセット期間に相当する。期間ｔ１においては、制御信号ＥＭがハイであるため、トランジスタＴｒ４及びＴｒ５はオフ状態であり、トランジスタＴｒ６はオン状態である。この場合、ノードｎ４にはトランジスタＴｒ６を介して初期化電圧Ｖｉｎｉが供給されるが、当該初期化電圧Ｖｉｎｉは発光素子２０に電流が流れない値に設定されているため、期間ｔ１において当該発光素子２０には電流は流れない。
【0080】
また、期間ｔ１が開始するタイミングで、ゲート信号Ｓｃａｎ１は、ローからハイに切り替えられる。このため、期間ｔ１において、トランジスタＴｒ３はオン状態になる。更に、期間ｔ０が終了した後、期間ｔ１が開始する前に、ゲート信号Ｓｃａｎ３はローからハイに切り替えられる。このため、期間ｔ１において、トランジスタＴｒ７はオン状態である。これによれば、トランジスタＴｒ７及びＴｒ３を介して、トランジスタＴｒ２のゲート端子に電源電圧ＶＳＨが供給されている状態となる。この場合、保持容量Ｃｓｔ（の第１及び第２端子間）にはＶＳＨ－Ｖｉｎｉの電圧が印加され、前フレームの情報がリセットされる。
【0081】
なお、期間ｔ１が終了するタイミングで、ゲート信号Ｓｃａｎ３は、ハイからローに切り替えられる。
【0082】
次に、図１０に示す期間ｔ２は、保持容量Ｃｓｔにデータ信号Ｄａｔａに応じた電圧が書き込まれるサンプリング期間に相当する。期間ｔ２が開始するタイミングで、ゲート信号Ｓｃａｎ２は、ローからハイに切り替えられる。このため、期間ｔ２において、トランジスタＴｒ１はオン状態になる。また、期間ｔ２においては、ゲート信号Ｓｃａｎ３はローであるため、トランジスタＴｒ７はオフ状態である。
【0083】
この場合、トランジスタＴｒ２のゲート端子（ノードｎ２）には、トランジスタＴｒ１～Ｔｒ３を介して、データ信号Ｄａｔａ（に対応する電圧Ｖｄａｔａ）及びトランジスタＴｒ２のしきい値電圧Ｖｔｈ（つまり、Ｖｄａｔａ＋Ｖｔｈに相当する電圧）が供給される。これによれば、保持容量ＣｓｔにＶｄａｔａ＋Ｖｔｈ－Ｖｉｎｉの電圧が印加され、Ｖｄａｔａ及びＶｔｈに関する情報が保持容量Ｃｓｔに書き込まれる（つまり、トランジスタＴｒ２が発光素子２０に供給する電流を制御する電圧が保持容量Ｃｓｔに書き込まれる）。
【0084】
なお、期間ｔ２が終了するタイミングで、ゲート信号Ｓｃａｎ１は、ハイからローに切り替えられる。
【0085】
次に、図１０に示す期間ｔ３は、発光素子２０に電流を供給する（つまり、発光素子２０を発光させる）発光期間に相当する。期間ｔ３においては、ゲート信号Ｓｃａｎ１はローであるため、トランジスタＴｒ３はオフ状態である。また、期間ｔ３が開始する前にゲート信号Ｓｃａｎ２はハイからローに切り替えられているため、トランジスタＴｒ１はオフ状態である。更に、期間ｔ３が開始するタイミングで制御信号ＥＭはハイからローに切り替えられる。このため、トランジスタＴｒ４及びＴｒ５はオン状態になり、トランジスタＴｒ６はオフ状態になる。
【0086】
ここで、トランジスタＴｒ２の第１端子がソース端子であるものとすると、トランジスタＴｒ２のゲート端子－ソース端子（ノードｎ２～ノードｎ３）間の電圧Ｖｇｓは、保持容量Ｃｓｔの電圧（Ｖｄａｔａ＋Ｖｔｈ－Ｖｉｎｉ）となる。この場合、トランジスタＴｒ２がオン状態になり、トランジスタＴｒ４の第２端子に接続される電源線（電源電圧ＶＤＤＥＬを供給する電源線）からノードｎ４に向かって電流が流れる。これに伴い、ノードｎ４の電位の上昇が始まり、当該電位が発光素子２０（ＯＬＥＤ）のしきい値を超えると、当該発光素子２０に電流が流れ始め、当該発光素子２０における発光が開始される。最終的に、発光素子２０に流れる電流ＩｏｌｅｄがトランジスタＴｒ２から与えられる出力電流（トランジスタＴｒ２の飽和領域の出力電流）Ｉｄｒｔに達すると、ノードｎ４の電位上昇が止まり、発光素子２０は定常発光状態となる。
【0087】
なお、トランジスタＴｒ２のゲート端子－ソース端子間の電圧Ｖｇｓ＝Ｖｄａｔａ＋Ｖｔｈ－ＶｉｎｉをＴＦＴ飽和式であるＩｄｒｔ＝１／２Ｃｏｘ＊μ＊Ｗ／Ｌ＊（Ｖｇｓ－Ｖｔｈ）２に代入すると、Ｉｄｒｔ（＝Ｉｏｌｅｄ）＝１／２Ｃｏｘ＊μ＊Ｗ／Ｌ＊（Ｖｄａｔａ－Ｖｉｎｉ）２となる。Ｃｏｘは単位面積あたりのゲート静電容量、μはキャリア移動度、ＷはトランジスタＴｒ２のチャネル幅、ＬはトランジスタＴｒ２のチャネル長である。
【0088】
これによれば、ＩｄｒｔがトランジスタＴｒ２のしきい値電圧Ｖｔｈに依存しない値となり（つまり、トランジスタＴｒ２のしきい値電圧Ｖｔｈに依存しない電流が発光素子２０に流れることになり）、当該しきい値電圧ＶｔｈのばらつきがＩｄｒｔに与える影響を排除することができることがわかる。
【0089】
すなわち、上記した画素回路１００は（７Ｔｒ１Ｃ画素回路）は、トランジスタＴｒ２のしきい値電圧Ｖｔｈのばらつきを補正する機能（Ｖｔｈ補正機能）を有しているといえる。
【0090】
ところで、表示装置ＤＳＰは表示領域ＤＡにフレーム（画像）を順次表示するように動作するが、本実施形態の比較例において、当該表示領域ＤＡに１フレームを表示する期間（以下、１フレーム期間と表記）には、上記したリセット期間（図１０に示す期間ｔ１）、サンプリング期間（図１０に示す期間ｔ２）及び発光期間（図１０に示す期間ｔ３）が含まれる。
【0091】
ここで、図１１を参照して、各１フレーム期間において表示されるフレームが黒色の画像である場合（以下、黒表示と表記）について説明する。上記したように１フレーム期間に含まれる発光期間においては保持容量Ｃｓｔに書き込まれている電圧に基づいてトランジスタＴｒ２から発光素子２０に電流が供給されるが、黒表示時の発光期間においては、図１１に示す輝度２０１を実現するために、トランジスタＴｒ２に印加される電圧Ｖｇｓを小さくする（つまり、発光素子２０に電流を供給しないようにトランジスタＴｒ２をオフ状態にする）。この場合、黒表示時の発光期間が終了したタイミングにおいて、トランジスタＴｒ２は、当該トランジスタＴｒ２を構成する半導体層のチャネル領域内の欠陥にキャリアがトラップされていない状態（以下、非トラップ状態と表記）にある。
【0092】
次に、図１２を参照して、各１フレーム期間において表示されるフレームが白色の画像である場合（以下、白表示と表記）について説明する。この白表示時の発光期間においては、図１２に示す輝度２０２を実現するために、トランジスタＴｒ２に印加される電圧Ｖｇｓを大きくする（つまり、発光素子２０に電流を供給するようにトランジスタＴｒ２をオン状態にする）。この場合、白表示時の発光期間が終了したタイミングにおいて、トランジスタＴｒ２は、当該トランジスタＴｒ２を構成する半導体層のチャネル領域内の欠陥にキャリアがトラップされている状態（以下、トラップ状態と表記）にある。このようにトラップ状態にあるトランジスタＴｒ２は、非トラップ状態にある場合と比較して、流れる電流が小さくなる。
【0093】
なお、上記した図１１及び図１２においては、１フレーム期間に含まれるリセット期間、サンプリング期間及び発光期間の配置を模式的に示しており、「Ｒｅｓｅｔ」はリセット期間を表し、「Ｓａｍｐ」はサンプリング期間を表している。また、図１１に示す「Ｂｌａｃｋ」は黒表示時の発光期間を表し、図１２に示す「Ｗｈｉｔｅ」は白表示時の発光期間を表している。以下の図１３及び図１４においても同様である。
【0094】
ここで、図１３を参照して、黒表示から白表示に切り替えられる場合について説明する。図１３においては、ｎ－１番目の１フレーム期間に表示されるフレームが黒色の画像であり、ｎ～ｎ＋２番目の１フレーム期間に表示されるフレームが白色の画像である場合を想定している。
【0095】
まず、ｎ－１番目の１フレーム期間に含まれる発光期間においてトランジスタＴｒ２はオフ状態であるため、当該発光期間が終了したタイミングで当該トランジスタＴｒ２は非トラップ状態にある。
【0096】
次に、ｎ番目の１フレーム期間に含まれるリセット期間及びサンプリング期間において画素回路１００が動作することによって、保持容量ＣｓｔにＶｄａｔａ＋Ｖｔｈ－Ｖｉｎｉの電圧が書き込まれる（印加される）。これにより、ｎ番目の１フレーム期間に含まれる発光期間においては、保持容量Ｃｓｔに書き込まれた電圧（Ｖｄａｔａ＋Ｖｔｈ－Ｖｉｎｉ）に基づいてトランジスタＴｒ２から供給される電流Ｉｄｒｔ（＝１／２Ｃｏｘ＊μ＊Ｗ／Ｌ＊（Ｖｄａｔａ－Ｖｉｎｉ）２）に応じて発光素子２０が発光する。
【0097】
なお、ｎ番目の１フレーム期間に含まれる発光期間においてトランジスタＴｒ２はオン状態であるため、当該発光期間が終了したタイミングで当該トランジスタＴｒ２はトラップ状態にある。
【0098】
次に、ｎ＋１番目の１フレーム期間に含まれるリセット期間及びサンプリング期間において画素回路１００が動作した場合、トランジスタＴｒ２はトラップ状態にあるため、当該サンプリング期間において当該トランジスタＴｒ２に流れる電流は、上記したｎ番目の１フレーム期間に含まれるサンプリング期間において当該トランジスタＴｒ２に流れる電流よりも小さくなる。
【0099】
この場合、ｎ番目の１フレーム期間に含まれるサンプリング期間においてはＶｄａｔａ＋Ｖｔｈに相当する電圧がノードｎ２に供給されるのに対して、ｎ＋１番目の１フレーム期間に含まれるサンプリング期間においてはノードｎ２の電位がＶｄａｔａ＋Ｖｔｈに到達しない（つまり、Ｖｄａｔａ＋Ｖｔｈまで書き込みが行えず、Ｖｄａｔａ＋Ｖｔｈ＋αに相当する電圧がノードｎ２に供給される）。これによれば、保持容量ＣｓｔにＶｄａｔａ＋Ｖｔｈ－Ｖｉｎｉ＋αの電圧が書き込まれ、ｎ＋１番目の１フレーム期間において保持容量Ｃｓｔに書き込まれる電圧は、ｎ番目の１フレーム期間においてＣｓｔに書き込まれる電圧よりも高くなる。
【0100】
ｎ＋１番目の１フレーム期間に含まれる発光期間においては、このように保持容量Ｃｓｔに書き込まれた電圧（Ｖｄａｔａ＋Ｖｔｈ－Ｖｉｎｉ＋α）に基づいてトランジスタＴｒ２から供給される電流Ｉｄｒｔ（＝１／２Ｃｏｘ＊μ＊Ｗ／Ｌ＊（Ｖｄａｔａ－Ｖｉｎｉ＋α）２）に応じて発光素子２０が発光する。
【0101】
ここではｎ＋１番目の１フレーム期間について説明したが、ｎ＋２番目の１フレーム期間についても同様であるため、当該ｎ＋２番目の１フレーム期間についての詳細な説明については省略する。
【0102】
上記したように黒表示から白表示に切り替えられる場合、図１３に示す輝度２０３のように、ｎ番目の１フレーム期間においてはフレーム（白表示の１フレーム目）が電流Ｉｄｒｔ（＝１／２Ｃｏｘ＊μ＊Ｗ／Ｌ＊（Ｖｄａｔａ－Ｖｉｎｉ）２）に応じて発光素子２０が発光することによって実現される輝度で表示されるのに対して、ｎ＋１番目以降の１フレーム期間におけるフレーム（白表示の２フレーム目以降）は、電流Ｉｄｒｔ（＝１／２Ｃｏｘ＊μ＊Ｗ／Ｌ＊（Ｖｄａｔａ－Ｖｉｎｉ＋α）２）に応じて発光素子２０が発光することによって実現される輝度で表示される。
【0103】
すなわち、上記した本実施形態の比較例においては、白表示の１フレーム目を表示する１フレーム期間に含まれるサンプリング期間におけるサンプリングの進行が速い（つまり、当該サンプリング期間においてトランジスタＴｒ２に多くの電流が流れる）ため、白表示の１フレーム目の輝度が白表示の２フレーム目以降の輝度よりも低くなり、当該輝度差に基づいて表示装置ＤＳＰの表示品位が低下する。
【0104】
そこで、本実施形態においては、図１４に示すように、各１フレーム期間に含まれるリセット期間及びサンプリング期間の間にＰｒｅ－Ａｃｔｉｖａｔｅ期間を配置する。なお、Ｐｒｅ－Ａｃｔｉｖａｔｅ期間は、トランジスタＴｒ２をオン状態にするために、当該トランジスタＴｒ２に電圧Ｖｇｓを印加する期間である。
【0105】
本実施形態においては、上記したＰｒｅ－Ａｃｔｉｖａｔｅ期間にトランジスタＴｒ２をオン状態にしておくことにより、例えば白表示の１フレーム目であっても当該トランジスタＴｒ２がトラップ状態にあるため、サンプリング期間において当該トランジスタＴｒ２に流れる電流は、白表示の２フレーム目以降と同程度になる。これにより、本実施形態においては、図１４に示す輝度２０４のように、白表示の１フレーム目と２フレーム目以降とにおける輝度差を低減し、表示装置ＤＳＰの表示品位の低下を抑制することができる。
【0106】
【0107】
図１５に示すように、本実施形態においては期間ｔ１（リセット期間）及び期間ｔ２（サンプリング期間）の間に期間ｔ４（Ｐｒｅ－Ａｃｔｉｖａｔｅ期間）が配置されている。
【0108】
期間ｔ４が開始するタイミングで、ゲート信号Ｓｃａｎ１は、ハイからローに切り替えられる。このため、期間ｔ４において、トランジスタＴｒ３はオフ状態になる。
【0109】
このような期間ｔ４によれば、ゲート信号Ｓｃａｎ１を供給するゲート信号線（トランジスタＴｒ３）及びノードｎ１のカップリングにより、トランジスタＴｒ２のソース端子及びドレイン端子（ノードｎ１及びノードｎ３）の電圧をゲート電圧よりも引き落とすことができる。
【0110】
具体的には、期間ｔ４においてトランジスタＴｒ３には電流は流れないが、ノードｎ１の電圧は、ゲート信号Ｓｃａｎ１を供給するゲート信号線のカップリングの影響により低下する。これによれば、トランジスタＴｒ２のゲート端子－ドレイン端子間の電圧ＶｇｄによりトランジスタＴｒ２がオン状態になり、ノードｎ３の電圧が低下するため、本実施形態の比較例における期間ｔ１及びｔ２の間の期間と比較して、トランジスタＴｒ２に高い電圧Ｖｇｓを印加することができる。
【0111】
本実施形態においては、期間ｔ１の前に配置された期間ｔ４において画素回路１００が上記したように動作することにより、トランジスタＴｒ２をオン状態にするＰｒｅ－Ａｃｔｉｖａｔｅ期間を実現することができる。このようなＰｒｅ－Ａｃｔｉｖａｔｅ期間によれば、前のフレームが黒色の画像である場合であっても当該フレームに基づくトランジスタＴｒ２の状態（非トラップ状態）を解消し、白表示の１フレーム目の時点で２フレーム目以降と同程度の電流をトランジスタＴｒ２に流す（つまり、当該白表示の１フレーム目における輝度の低下を抑制する）ことができる。
【0112】
ここで、図１６を参照して、本実施形態の比較例におけるゲート信号Ｓｃａｎ１～Ｓｃａｎ３及び制御信号ＥＭを実現するためのＳｃａｎ回路及びＥＭ回路について簡単に説明する。
【0113】
Ｓｃａｎ回路は、ゲート信号Ｓｃａｎ１～Ｓｃａｎ３を出力するための回路であり、複数のレジスタ（回路）から構成されるシフトレジスタ（以下、Ｓｃａｎ回路用シフトレジスタと表記）を備える。Ｓｃａｎ回路は、図１６に示す水平期間（Ｈ）に従って供給されるスタート信号Ｇ１ＶＳＴ及びクロック信号Ｇ１ＣＬＫ１～Ｇ１ＣＬＫ３がＳｃａｎ回路用シフトレジスタに入力されることにより、当該Ｓｃａｎ回路用シフトレジスタの各段（ステージ）に配置されたレジスタからゲート信号Ｓｃａｎ１～Ｓｃａｎ３を出力するように動作する。なお、ゲート信号Ｓｃａｎ１～Ｓｃａｎ３は、Ｓｃａｎ回路用シフトレジスタに入力されるスタート信号Ｇ１ＶＳＴ及びクロック信号Ｇ１ＣＬＫ１～Ｇ１ＣＬＫ３がローからハイに切り替えられるタイミングに従って出力され得る。
【0114】
また、ＥＭ回路は、制御信号ＥＭを出力するための回路であり、複数のレジスタ（回路）から構成されるシフトレジスタ（以下、ＥＭ回路用シフトレジスタと表記）を備える。ＥＭ回路は、図１６に示す水平期間（Ｈ）に従って供給されるスタート信号Ｅ１ＶＳＴ及びクロック信号Ｅ１ＣＬＫがＥＭ回路用シフトレジスタに入力されることにより、当該ＥＭ用シフトレジスタの各段（ステージ）に配置されたレジスタから制御信号ＥＭを出力するように動作する。なお、制御信号ＥＭは、ＥＭ回路用シフトレジスタに入力されるスタート信号Ｅ１ＶＳＴ及びクロック信号Ｅ１ＣＬＫ１がローからハイに切り替えられるタイミングに従って出力され得る。
【0115】
また、図１７は、上記したＳｃａｎ回路及びＥＭ回路から構成されるゲートドライバの構成の一例を示す。
【0116】
図１７に示す例において、Ｓｃａｎ回路用シフトレジスタ３０１は、レジスタＳＲ１～ＳＲ４を含む複数のレジスタから構成されている。レジスタＳＲ１～ＳＲ４の各々は表示領域ＤＡの各行を構成する複数の副画素ＳＰ（に含まれる画素回路１００）に接続されるゲート信号線と接続されており、Ｓｃａｎ回路用シフトレジスタ３０１は、当該レジスタＳＲ１～ＳＲ４の各々からゲート信号Ｓｃａｎ３を順次出力するように動作する。
【0117】
具体的には、例えばレジスタＳＲ１が表示領域ＤＡのｍ＋１行を構成する複数の副画素ＳＰにゲート信号Ｓｃａｎ３を出力する場合、レジスタＳＲ２は、当該レジスタＳＲ１からゲート信号Ｓｃａｎ３が出力された後に、表示領域ＤＡのｍ＋２行を構成する複数の副画素ＳＰにゲート信号Ｓｃａｎ３を出力する。なお、レジスタＳＲ２から出力されるゲート信号Ｓｃａｎ３は、表示領域ＤＡのｍ＋１行を構成する複数の副画素ＳＰに出力されるゲート信号Ｓｃａｎ１として利用される。
【0118】
更に、例えばレジスタＳＲ２が表示領域ＤＡのｍ＋２行を構成する複数の副画素ＳＰにゲート信号Ｓｃａｎ３を出力する場合、レジスタＳＲ３は、当該レジスタＳＲ２からゲート信号Ｓｃａｎ３が出力された後に、表示領域ＤＡのｍ＋３行を構成する複数の副画素ＳＰにゲート信号Ｓｃａｎ３を出力する。なお、レジスタＳＲ３から出力されるゲート信号Ｓｃａｎ３は、表示領域ＤＡのｍ＋１を構成する複数の副画素ＳＰに出力されるゲート信号Ｓｃａｎ２及び表示領域ＤＡのｍ＋２を構成する複数の副画素ＳＰに出力されるゲート信号Ｓｃａｎ１として利用される。
【0119】
また、図１７に示す例において、ＥＭ回路用シフトレジスタ３０２は、レジスタＥＲ１～ＥＲ３を含む複数のレジスタから構成されている。レジスタＥＲ１～ＥＲ３はそれぞれＮＯＴ回路（インバータ）３０２ａと接続され、当該ＮＯＴ回路３０２ａの各々は表示領域ＤＡの各行を構成する複数の副画素ＳＰ（に含まれる画素回路１００）に接続される制御信号線に接続されている。ＥＭ回路用シフトレジスタ３０２は、レジスタＥＲ１～ＥＲ４の各々と接続されたＮＯＴ回路３０２ａから制御信号ＥＭを順次出力するように動作する。
【0120】
図１７に示すゲートドライバの構成によれば、表示領域ＤＡの行（を構成する複数の副画素ＳＰ）毎にゲート信号Ｓｃａｎ１～Ｓｃａｎ３及び制御信号ＥＭを順次出力することが可能である。
【0121】
ところで、本実施形態の比較例においては、上記した図１６に示すスタート信号ＶＳＴ及びクロック信号Ｇ１ＣＬＫ１～Ｇ１ＣＬＫ３と、スタート信号Ｅ１ＶＳＴ及びクロック信号Ｅ１ＣＬＫ１とに基づいてゲート信号Ｓｃａｎ１～Ｓｃａｎ３及び制御信号ＥＭがＳｃａｎ回路及びＥＭ回路から出力されるものとして説明したが、本実施形態においては、図１８に示すスタート信号ＶＳＴ及びクロック信号Ｇ１ＣＬＫ１～Ｇ１ＣＬＫ３と、スタート信号Ｅ１ＶＳＴ及びクロック信号Ｅ１ＣＬＫ１とに基づいてゲート信号Ｓｃａｎ１～Ｓｃａｎ３及び制御信号ＥＭがＳｃａｎ回路及びＥＭ回路から出力される。
【0122】
なお、本実施形態の比較例におけるゲート信号Ｓｃａｎ１及びＳｃａｎ２はゲート信号Ｓｃａｎ３の位相をずらすことによってタイミング形成される信号であるところ、図１５に示すように、本実施形態におけるゲート信号Ｓｃａｎ１及びＳｃａｎ２も同様にＳｃａｎ３の位相をずらすことによってタイミング形成される信号とする。また、本実施形態における制御信号ＥＭは、本実施形態の比較例における制御信号ＥＭと同様である。
【0123】
これによれば、本実施形態におけるゲート信号Ｓｃａｎ１～Ｓｃａｎ３及び制御信号ＥＭは、本実施形態の比較例におけるＳｃａｎ回路用シフトレジスタ３０１及びＥＭ回路用シフトレジスタ３０２（つまり、１系統のシフトレジスタ）を用いて実現することができるため、本実施形態は、本実施形態の比較例と比較して、周辺回路幅が大きくなることはない。
【0124】
上記したように本実施形態に係る表示装置ＤＳＰは、基材１０と、当該基材１０上の表示領域ＤＡに配置された複数の副画素ＳＰと、当該複数の副画素ＳＰの各々にデータ信号Ｄａｔａを供給するデータ信号線とを備える。複数の副画素ＳＰの各々は、トランジスタＴｒ２（第１トランジスタ）及び保持容量Ｃｓｔを有する画素回路１００と、当該画素回路１００によって駆動される発光素子２０とを含む。保持容量Ｃｓｔは、発光素子２０に供給される電流を制御する電圧が書き込まれるように構成されている。トランジスタＴｒ２は、保持容量Ｃｓｔに書き込まれた電圧に基づいて発光素子２０に電流を供給するように構成されている。表示領域ＤＡに１フレーム（画像）を表示する１フレーム期間は、保持容量Ｃｓｔにデータ信号Ｄａｔａに応じた電圧が書き込まれるサンプリング期間（第１期間）の前に配置されたトランジスタＴｒ２をオン状態にするＰｒｅ－Ａｃｔｉｖａｔｅ期間（第２期間）を含む。
【0125】
本実施形態においては、上記した構成により、表示装置ＤＳＰの表示品位の低下を抑制することができる。具体的には、本実施形態の比較例においては黒表示から白表示に切り替えられる場合に当該白表示の１フレーム目におけるサンプリングが２フレーム目以降と比べて速く進行する（つまり、最初の白書き込み時のサンプリングが他の白書き込み時より早い）ことにより当該１フレーム目の輝度が低下するのに対して、本実施形態においては、白表示の１フレーム目を表示する１フレーム期間に含まれるサンプリング期間の前のＰｒｅ－Ａｃｔｉｖａｔｅ期間においてトランジスタＴｒ２をオン状態にする（つまり、事前に当該トランジスタＴｒ２に電流を流して当該トランジスタＴｒ２をトラップ状態にしておく）ことにより、当該サンプリング期間においてトランジスタＴｒ２に流れる電流の大きさを２フレーム目と同程度にすることができるため、白表示の１フレーム目と２フレーム目以降とで輝度の差異を低減する（つまり、黒白応答を改善し、表示品位の低下を抑制する）ことが可能となる。
【0126】
換言すれば、本実施形態の比較例においては、黒表示から白表示への切り替わりにおける１フレーム目においてトランジスタＴｒ２に流れる電流が大きくなることにより、結果として当該１フレーム目の輝度が低下するのに対し、本実施形態においては、各１フレーム期間においてサンプリング期間の前にＰｒｅ－Ａｃｔｉｖａｔｅ期間が配置されるため、前フレームが黒色の画像である場合であっても当該前フレームが白色の画像である場合であっても各１フレーム期間に含まれるサンプリング期間においてトランジスタＴｒ２に流れる電流の大きさ（つまり、サンプリングの進行）を揃えることができる。
【0127】
なお、本実施形態において、１フレーム期間は電源電圧ＶＳＨ（第１電圧）及び初期化電圧Ｖｉｎｉ（第２電圧）に基づいて保持容量Ｃｓｔに書き込まれている電圧をリセットするリセット期間（第４期間）を含み、Ｐｒｅ－Ａｃｔｉｖａｔｅ期間が当該リセット期間とサンプリング期間との間に配置されるものとして説明したが、例えば、当該Ｐｒｅ－Ａｃｔｉｖａｔｅ期間は、当該１フレーム期間の前の１フレーム期間に含まれる発光期間（第３期間）と当該Ｐｒｅ－Ａｃｔｉｖａｔｅ期間を含む１フレーム期間に含まれるサンプリング期間との間（つまり、当該発光期間よりも後であって当該サンプリング期間よりも前）に配置されていればよい。
【0128】
また、本実施形態における画素回路１００はトランジスタＴｒ３（第２トランジスタ）を更に有し、当該トランジスタＴｒ３の第２端子（ソース端子及びドレイン端子の一方）はトランジスタＴｒ２の第２端子（ソース端子及びドレイン端子の一方）と接続され、トランジスタＴｒ３の第１端子（ソース端子及びドレイン端子の他方）はトランジスタＴｒ２のゲート端子及び保持容量Ｃｓｔの第２端子（一方の端子）と接続される。また、保持容量Ｃｓｔの第２端子には電源電圧ＶＳＨが供給され、当該保持容量Ｃｓｔの第１端子（他方の端子）には初期化電圧Ｖｉｎｉが供給される。トランジスタＴｒ３は、リセット期間及びサンプリング期間においてオン状態になり、Ｐｒｅ－Ａｃｔｉｖａｔｅ期間においてオフ状態になる。本実施形態においては、このような構成により、１フレーム期間にＰｒｅ－Ａｃｔｉｖａｔｅ期間を挿入することができる。
【0129】
（第２実施形態）
次に、第２実施形態について説明する。前述した第１実施形態においてはＰｒｅ－Ａｃｔｉｖａｔｅ期間にトランジスタＴｒ３をオフ状態にすることによってトランジスタＴｒ２のソース端子及びドレイン端子の電圧をゲート電圧よりも引き落とすものとして説明したが、当該Ｐｒｅ－Ａｃｔｉｖａｔｅ期間において印加されるＶｇｓの大きさが十分でない場合には、黒白応答を改善する程度が小さい可能性がある。
次に、第２実施形態について説明する。前述した第１実施形態においてはＰｒｅ－Ａｃｔｉｖａｔｅ期間にトランジスタＴｒ３をオフ状態にすることによってトランジスタＴｒ２のソース端子及びドレイン端子の電圧をゲート電圧よりも引き落とすものとして説明したが、当該Ｐｒｅ－Ａｃｔｉｖａｔｅ期間において印加されるＶｇｓの大きさが十分でない場合には、黒白応答を改善する程度が小さい可能性がある。
【0130】
そこで、本実施形態においては、前述した第１実施形態において説明したＰｒｅ－Ａｃｔｉｖａｔｅ期間においてトランジスタＴｒ２に印加される電圧Ｖｇｓを更に大きくするための構成について説明する。
【0131】
【0132】
前述した第１実施形態においてはトランジスタＴｒ４～Ｔｒ６のゲート端子が１本の制御信号線（制御信号ＥＭを供給する制御信号線）に接続されているものとして説明したが、本実施形態においては、当該制御信号線を分離する。具体的には、図１９に示すように、トランジスタＴｒ４のゲート端子は、制御信号ＥＭ１を供給する制御信号線に接続される。また、トランジスタＴｒ５及びＴｒ６のゲート端子は、制御信号ＥＭ２を供給する制御信号線に接続される。
【0133】
【0134】
図２０に示すように、制御信号ＥＭ２は期間ｔ１が開始する前にローからハイに切り替えられるため、期間ｔ１において、トランジスタＴｒ５はオフ状態であり、トランジスタＴｒ６はオン状態である。これによれば、上記したように保持容量ＣｓｔにはＶＳＨ－Ｖｉｎｉの電圧が印加される。
【0135】
また、制御信号ＥＭ２は期間ｔ１が終了した後にハイからローに切り替えられるため、期間ｔ４において、トランジスタＴｒ５はオン状態であり、トランジスタＴｒ６はオフ状態である。
【0136】
ここで、上記した制御信号ＥＭ２によれば、期間ｔ１から期間ｔ４にわたってトランジスタＴｒ６及びＴｒ５が順にオン状態になる。このため、本実施形態においては、トランジスタＴｒ６及びＴｒ５を介して期間ｔ４中にノードｎ３に初期化電圧Ｖｉｎｉが供給される。これによれば、ノードｎ３に供給された初期化電圧Ｖｉｎｉにより、トランジスタＴｒ２のソース端子及びドレイン端子の電圧をゲート電圧よりも引き落とすことができる。
【0137】
前述した第１実施形態においてはゲート信号Ｓｃａｎ１を供給するゲート信号線及びノードｎ１のカップリングによりトランジスタＴｒ２に電圧Ｖｇｓが印加されるものとして説明したが、本実施形態においては上記したように初期化電圧ＶｉｎｉによりトランジスタＴｒ２に電圧Ｖｇｓが印加される。このように本実施形態においてトランジスタＴｒ２に印加される電圧Ｖｇｓは、前述した第１実施形態においてトランジスタＴｒ２に印加される電圧Ｖｇｓよりも大きくなる。
【0138】
なお、本実施形態における制御信号ＥＭ１は、トランジスタＴｒ４にのみ供給される点以外は本実施形態における制御信号ＥＭと同様である。
【0139】
ところで、詳しい説明については省略するが、本実施形態におけるＳｃａｎ回路は、前述した第１実施形態におけるＳｃａｎ回路と同様に、図２１に示すスタート信号Ｇ１ＶＳＴ及びクロック信号Ｇ１ＣＬＫ１～Ｇ１ＣＬＫ３に基づいてゲート信号Ｓｃａｎ１～Ｓｃａｎ３を出力するように動作する。
【0140】
一方、本実施形態におけるＥＭ回路は、前述した第１実施形態におけるＥＭ回路とは異なり、図２１に示すスタート信号Ｅ１ＶＳＴ、クロック信号Ｅ１ＣＬＫ１及びＥ１ＣＬＫ２に基づいて制御信号ＥＭ１及びＥＭ２を出力するように動作する。
【0141】
また、本実施形態におけるＥＭ回路用シフトレジスタ３０２は、図２２に示すようにレジスタＥＲ１～ＥＲ３の各々と接続されたＮＯＴ回路３０２ａから制御信号ＥＭ１を出力するとともに、当該レジスタＥＲ１～ＥＲ３の各々及びクロック信号Ｅ１ＣＬＫ２を供給する信号線と接続されたＮＯＲ回路３０２ｂから制御信号ＥＭ２を出力するように構成されている。
【0142】
すなわち、本実施形態においては、前述した第１実施形態におけるＥＭ回路（ＥＭ回路用シフトレジスタ３０２）に対して、クロック信号を供給する信号線１本とＮＯＲ回路（端子）１個というシンプルな回路素子の追加で制御信号ＥＭ１及びＥＭ２を実現することが可能となる。
【0143】
【0144】
上記したように本実施形態においては、Ｐｒｅ－Ａｃｔｉｖａｔｅ期間においてトランジスタＴｒ２の第１端子に初期化電圧Ｖｉｎｉが供給される。
【0145】
なお、本実施形態におけるＰｒｅ－Ａｃｔｉｖａｔｅ期間にトランジスタＴｒ２の第１端子に初期化電圧Ｖｉｎｉを供給することを実現するために、電源電圧ＶＤＤＥＬ（第３電圧）を供給する電源線及びノードｎ１の間に配置されるトランジスタＴｒ４（第３トランジスタ）のオン状態及びオフ状態は制御信号ＥＭ１（第１制御信号）に基づいて制御され、ノードｎ３とノードｎ４との間に配置されるトランジスタＴｒ５（第４トランジスタ）及び初期化電圧Ｖｉｎｉを供給する電源線とノードｎ４との間に配置されるトランジスタＴｒ６（第５トランジスタ）は制御信号ＥＭ２（第２制御信号）に基づいて制御される。
【0146】
この場合、トランジスタＴｒ４は、リセット期間、Ｐｒｅ－Ａｃｔｉｖａｔｅ期間及びサンプリング期間においてオフ状態であり、発光期間においてオン状態であるように制御される。トランジスタＴｒ５は、リセット期間及びサンプリング期間においてオフ状態であり、Ｐｒｅ－Ａｃｔｉｖａｔｅ期間及び発光期間においてオン状態であるように制御される。トランジスタＴｒ６は、Ｐｒｅ－Ａｃｔｉｖａｔｅ期間及び発光期間においてオフ状態であり、リセット期間及びサンプリング期間においてオン状態であるように制御される。
【0147】
本実施形態においては、上記した構成により、前述した第１実施形態の構成と比較してトランジスタＴｒ２に印加される電圧Ｖｇｓを大きくすることができるため、黒白応答を更に改善することが可能となる。
【0148】
以上、本発明の実施形態として説明した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【0149】
本発明の思想の範疇において、当業者であれば、各種の変形例に想到し得るものであり、それら変形例についても本発明の範囲に属するものと解される。例えば、上述の実施形態に対して、当業者が適宜、構成要素の追加、削除、若しくは設計変更を行ったもの、または、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【0150】
また、上述の実施形態において述べた態様によりもたらされる他の作用効果について、本明細書の記載から明らかなもの、または当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【0151】
ＤＳＰ…表示装置、ＤＡ…表示領域、ＮＤＡ…非表示領域、ＰＸ…画素、ＳＰ，ＳＰ１，ＳＰ２，ＳＰ３…副画素、ＡＰ，ＡＰ１，ＡＰ２，ＡＰ３…開口、ＬＥ，ＬＥ１，ＬＥ２，ＬＥ３…下電極、ＵＥ，ＵＥ１，ＵＥ２，ＵＥ３…上電極、ＯＲ，ＯＲ１，ＯＲ２，ＯＲ３…有機層、ＳＥ，ＳＥ１，ＳＥ２，ＳＥ３…封止層、Ｔｒ１～Ｔｒ７…トランジスタ、Ｃｓｔ…保持容量、ＳＲ１～ＳＲ４…レジスタ、ＥＲ１～ＥＲ３…レジスタ、５…リブ、６…隔壁、１０…基材、１１…絶縁層、１２…回路層、１３…絶縁層、１４…樹脂層、１５…封止層、１６…樹脂層、２０…発光素子、６１…下部、６２…上部、１００…画素回路、３０１…Ｓｃａｎ回路用シフトレジスタ、３０２…ＥＭ回路用シフトレジスタ、３０２ａ…ＮＯＴ回路、３０２ｂ…ＮＯＲ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】