特開 2025-9867 半導体整流素子及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025009867

(43)【公開日】2025-01-20

(54)【発明の名称】半導体整流素子及びその製造方法

(51)【国際特許分類】

   H10D 30/66 20250101AFI20250109BHJP

   H10D 30/01 20250101ALI20250109BHJP

【ＦＩ】

H01L29/78 652J

H01L29/78 652T

H01L29/78 658A

H01L29/78 658F

H01L29/78 652S

H01L29/78 652Q

H01L29/78 658E

H01L29/78 658G

【審査請求】有

【請求項の数】25

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024085386

(22)【出願日】2024-05-27

(31)【優先権主張番号】202310809114.X

(32)【優先日】2023-07-03

(33)【優先権主張国・地域又は機関】CN

(71)【出願人】

【識別番号】318000156

【氏名又は名称】ダイオーズ インコーポレイテッド

(74)【代理人】

【識別番号】100137969

【弁理士】

【氏名又は名称】岡部 憲昭

(74)【代理人】

【識別番号】100104824

【弁理士】

【氏名又は名称】穐場 仁

(74)【代理人】

【識別番号】100121463

【弁理士】

【氏名又は名称】矢口 哲也

(72)【発明者】

【氏名】タオ ロン

(72)【発明者】

【氏名】ゼ ルイ チェン

(72)【発明者】

【氏名】ピン－ハオ ファン

(72)【発明者】

【氏名】ポール キース ガリ

(72)【発明者】

【氏名】リ－シェン チョウ

(57)【要約】      （修正有）

【課題】導体整流素子及びその製造方法を提供する。
【解決手段】半導体整流素子は、頂面及び底面を有するエピタキシャル層と、頂面から底面まで延在し、かつ、互いに対向する第１側壁４１Ｃ及び第２側壁４１Ｄと、両側壁を接続する第１底面４１Ｂとを含む第１凹溝４１と、第１凹溝に隣接し、かつ、互いに対向する第３側壁４２Ｃ及び第４側壁４２Ｄと、両側壁を接続する第２底面４２Ｂとを含む第２凹溝４２と、頂面から底面まで延在し、かつ、第１凹溝の第１側壁と少なくとも一部の第１底面に隣接する第１ドープ領域２２１と、第１ドープ領域に隣接し、かつ互いに分離しており、頂面から底面まで延在し、かつ、第２凹溝の第３側壁、第４側壁及び第２底面に隣接する第２ドープ領域２２２と、第１凹溝と第２凹溝との間の頂面に設置され、かつ、その底面が第１ドープ領域及び第２ドープ領域に隣接するゲート構造と、接触金属層と、を含む。
【選択図】図４

【特許請求の範囲】

【請求項1】

半導体整流素子において、
互いに対向する頂面及び底面を有するエピタキシャル層と、
前記頂面から前記底面まで延在し、かつ互いに対向する第１側壁及び第２側壁と、前記第１側壁と前記第２側壁を接続する第１底面とを含む第１凹溝と、
前記頂面から前記底面まで延在し、かつ前記第１凹溝に隣接する第２凹溝であって、互いに対向する第３側壁及び第４側壁と、前記第３側壁と前記第４側壁を接続する第２底面とを含む第２凹溝と、
前記頂面から前記底面まで延在し、かつ前記第１凹溝の前記第１側壁と少なくとも一部の前記第１底面に隣接する第１ドープ領域と、
前記第１ドープ領域に隣接し、かつ互いに分離されており、前記頂面から前記底面まで延在し、かつ前記第２凹溝の前記第３側壁、前記第４側壁及び前記第２底面に隣接する第２ドープ領域と、
前記第１凹溝と前記第２凹溝との間の前記頂面に設置され、かつその底面が前記第１ドープ領域と前記第２ドープ領域に隣接しているゲート構造と、前記第１凹溝、前記ゲート構造及び前記第２凹溝に沿って前記エピタキシャル層の前記頂面上に設置されている接触金属層と、を含むことを特徴とする、
半導体整流素子。

【請求項2】

前記ゲート構造は、互いに対向する第５側壁及び第６側壁を含み、前記第５側壁と前記第１凹溝の前記第２側壁は断面図から見ると一直線であり、かつ前記ゲート構造の前記第６側壁と前記第２凹溝の前記第３側壁は断面図から見ると一直線である、請求項１に記載の半導体整流素子。

【請求項3】

前記第１凹溝の前記第１側壁は前記頂面の第１部分と接続され、かつ前記第１凹溝と前記第２凹溝との間の前記頂面の一部は前記頂面の第２部分であり、かつ前記第１部分と前記第２部分がほぼ同じ水平高さに位置している、請求項１に記載の半導体整流素子。

【請求項4】

前記第１凹溝の前記第１側壁は前記頂面の第１部分と接続され、前記第１凹溝と前記第２凹溝との間の前記頂面の一部は前記頂面の第２部分であり、かつ前記第１部分の水平高さが前記第２部分の水平高さを上回る、請求項１に記載の半導体整流素子。

【請求項5】

前記頂面から前記底面まで延在し、かつ第１ドープ領域の少なくとも一部と重なり、かつその深さが前記第１ドープ領域の深さを上回る第３のドープ領域をさらに含む、
請求項１に記載の半導体整流素子。

【請求項6】

前記第３ドープ領域の前記第１ドープ領域に近い部分が高いドープ濃度を有する、請求項５に記載の半導体整流素子。

【請求項7】

前記接触金属層が、前記第１凹溝の前記第２側壁、前記第１凹溝の前記底面、前記第２凹溝の前記第３側壁及び前記第４側壁、及び前記第２凹溝の前記底面に接触している、請求項１に記載の半導体整流素子。

【請求項8】

前記第１ドープ領域がさらに前記第１凹溝の前記第１側壁に隣接している、請求項１に記載の半導体整流素子。

【請求項9】

前記第１凹溝の前記第１側壁の第１高さは前記第２側壁の第２高さを上回り、前記第２凹溝の前記第３側壁の第３高さは前記第４側壁の第４高さとほぼ同じであり、かつ前記第２高さ、前記第３高さ、前記第４高さがほぼ同じである、請求項１に記載の半導体整流素子。

【請求項10】

半導体整流素子の製造方法において、
炭化ケイ素層上にパターン化層を形成することと、
前記パターン化層をマスクとして前記炭化ケイ素層にエッチングを行い、第１凹溝及び前記第１凹溝に隣接する第２凹溝を形成することと、
前記パターン化層をマスクとして前記炭化ケイ素層にイオン注入を行うことと、
前記炭化ケイ素層に熱アニールを行うことと、
前記熱アニール後に、前記第１凹溝と前記第２凹溝との間の前記炭化ケイ素層上にゲート構造を形成することと、を含み、前記ゲート構造は、互いに対向する第１側壁及び第２側壁を有し、前記第１側壁と前記第１凹溝の１つの側壁は連続した側壁であり、かつ前記第２側壁と前記第２凹溝の１つの側壁も連続した側壁であることを特徴とする、
半導体整流素子の製造方法。

【請求項11】

前記熱アニールの前に、炭素含有層を形成して前記炭化ケイ素層を被覆することと、
前記熱アニールの後に、前記炭素含有層を除去することとをさらに含む、
請求項１０に記載の製造方法。

【請求項12】

前記第１凹溝と前記第２凹溝に充填するための第１誘電層であって、前記第１誘電層の頂面が前記炭化ケイ素層の頂面と面一である第１誘電層を形成することと、露出している、前記炭化ケイ素層の前記頂面に隣接する前記炭化ケイ素層の一部を除去して、前記炭化ケイ素層の前記頂面より低い第１表面を形成することであって、前記第１表面が前記第１凹溝の底面より高い第１表面を形成することと、前記第１表面上に前記ゲート構造を形成することと、をさらに含む、
請求項１０に記載の製造方法。

【請求項13】

前記第１表面上にゲート構造を形成することが、
前記第１表面上に第２誘電層を形成することと、
前記第２誘電層上に、頂面が前記第１誘電層の前記頂面と面一であるゲート電極層を形成することと、を含む、
請求項１２に記載の製造方法。

【請求項14】

前記第１表面と前記炭化ケイ素層の前記頂面との垂直距離が１５００～２０００オングストロームの間である、請求項１２に記載の製造方法。

【請求項15】

前記パターン化層を形成する前に、前記炭化ケイ素層内に終端ドープ領域を形成することをさらに含む、
請求項１０に記載の製造方法。

【請求項16】

前記パターン化層が前記終端ドープ領域の一部を露出し、かつ前記終端ドープ領域が前記第１凹溝に隣接する、請求項１５に記載の製造方法。

【請求項17】

前記パターン化層は前記第１凹溝を画定する開口を含み、かつ断面図から見ると、前記開口が垂直方向に沿って前記終端ドープ領域の一部と重なる、請求項１５に記載の製造方法。

【請求項18】

前記パターン化層は前記第１凹溝を画定する開口を含み、かつ断面図から見ると、前記開口が前記終端ドープ領域の垂直方向に沿った投影のカバー範囲内に位置する、請求項１５に記載の製造方法。

【請求項19】

前記第１凹溝と前記第２凹溝の間の前記炭化ケイ素層上に前記ゲート構造を形成する前に、第３誘電層を形成して、前記終端ドープ領域及び前記終端ドープ領域に隣接する前記第１凹溝の一部を被覆することをさらに含む、
請求項１５に記載の製造方法。

【請求項20】

前記炭化ケイ素層及び前記ゲート構造上に、前記第１凹溝の前記側壁及び底面と接触し、かつ前記第２凹溝の前記側壁及び底面とも接触する接触金属層を共形的に形成することと、
前記接触金属層上に第１電極層を形成することと、
前記炭化ケイ素層の下方に第２電極層を形成することと、をさらに含み、前記第１電極層と前記第２電極層が前記炭化ケイ素層の対向する両側に位置している、
請求項１０に記載の製造方法。

【請求項21】

基板を提供することと、
前記基板でエピタキシャル成長を行って前記炭化ケイ素層を形成することと、
前記基板の厚さを減らすことと、
前記基板と接触する前記第２電極層を形成することと、をさらに含む、
請求項２０に記載の製造方法。

【請求項22】

前記第１凹溝または前記第２凹溝の深さが４０００～５０００オングストロームの間である、請求項１０に記載の製造方法。

【請求項23】

前記イオン注入が斜めイオン注入を含む、請求項１０に記載の製造方法。

【請求項24】

前記イオン注入の前に、前記パターン化層の複数の側壁に側壁スペーサを形成することをさらに含む、
請求項１０に記載の製造方法。

【請求項25】

前記イオン注入が、前記パターン化層及び前記側壁スペーサをマスクとして前記炭化ケイ素層に対して行われる、請求項２４に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体整流素子の構造及びその製造方法に関し、より具体的には、炭化ケイ素上に形成された半導体整流素子を有する構造及びその製造方法に関する。

【背景技術】

【0002】

周知のように、半導体材料は、広いバンドギャップ（バンドギャップエネルギー値Ｅｇが１．１ｅＶを上回るなど）、低い導通抵抗（ＲＯＮ）、高い熱伝導性、高い動作周波数及び高い電荷キャリア飽和速度を有しており、例えばダイオードやトランジスタのような電子部品の生産、特に電源への応用に非常に適している。上記の特徴を有し、かつ電子部品を製造するために設計される材料は炭化ケイ素（ＳｉＣ）である。特に、炭化ケイ素は、その異なる多形体（例えば３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ）という面において、前に列挙した特性についてはケイ素よりも優れている。

【0003】

炭化ケイ素基板上の電子素子は、ケイ素基板上の同類素子と比べて、ダイナミック出力抵抗が低く、漏れ電流が小さく、動作温度が高く、動作周波数が高いといった数々の長所を有している。炭化ケイ素を基板とする半導体構造は、高温（例えば１７００°Ｃまたはそれ以上）のアニール工程により活性化する必要があるが、多結晶シリコンや一般的なゲート材料は、そのような高温のアニール工程に耐えることができず、工程の整合が困難になり、工程全体のコストも増加する。

【発明の概要】

【0004】

本開示の実施例は、半導体整流素子に関する。前記半導体整流素子は、互いに対向する頂面及び底面を有するエピタキシャル層と、前記頂面から前記底面まで延在し、かつ互いに対向する第１側壁及び第２側壁と、前記第１側壁と前記第２側壁を接続する第１底面とを含む第１凹溝と、前記頂面から前記底面まで延在し、かつ前記第１凹溝に隣接する第２凹溝であって、互いに対向する第３側壁及び第４側壁と、前記第３側壁と前記第４側壁を接続する第２底面とを含む第２凹溝と、前記頂面から前記底面まで延在し、かつ前記第１凹溝の前記第２側壁及び少なくとも前記第１底面の一部に隣接する第１ドープ領域と、前記第１ドープ領域に隣接し、かつ互いに分離されており、前記頂面から前記底面まで延在し、かつ前記第２凹溝の前記第３側壁、前記第４側壁及び前記第２底面に隣接する第２ドープ領域と、前記第１凹溝と前記第２凹溝との間の前記頂面に設置され、かつその底面が前記第１ドープ領域と前記第２ドープ領域に隣接しているゲート構造と、前記第１凹溝、前記ゲート構造及び前記第２凹溝に沿って前記エピタキシャル層の前記頂面上に設置されている接触金属層と、を含む。

【0005】

本開示の実施例は、半導体整流素子の製造方法に関する。前記方法は、炭化ケイ素層上にパターン化層を形成することと、前記パターン化層をマスクとして前記炭化ケイ素層にエッチングを行い、第１凹溝及び前記第１凹溝に隣接する第２凹溝を形成することと、前記パターン化層をマスクとして前記炭化ケイ素層にイオン注入を行うことと、前記炭化ケイ素層に熱アニールを行うことと、前記熱アニール後に、前記第１凹溝と前記第２凹溝との間の前記炭化ケイ素層上にゲート構造を形成することと、を含み、そのうち、前記ゲート構造は、互いに対向する第１側壁及び第２側壁を有し、前記第１側壁と前記第１凹溝の１つの側壁は連続した側壁であり、かつ前記第２側壁と前記第２凹溝の１つの側壁も連続した側壁である。

【0006】

図面と結び付けて以下の詳細な説明を閲読することにより、本開示の若干の実施例の態様を最適に理解することができる。各種の構造は比例通りに作成しなくてもよいという点に注意しなければならない。実際には、論述を明確にするという見地から、各種の構造の大きさを任意に拡大または縮小することができる。

【図面の簡単な説明】

【0007】

【図1】図１は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図2】図２は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図3】図３は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図4】図４は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図5】図５は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図6】図６は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図7】図７は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図8】図８は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図9】図９は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図10】図１０は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図11】図１１は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図12】図１２は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図13】図１３は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図14】図１４は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図15】図１５は、本件の異なる実施例に基づく半導体整流素子の上面図である。

【図16】図１６は、本件の異なる実施例に基づく半導体整流素子の上面図である。

【図17】図１７は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図18】図１８は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図19】図１９は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図20】図２０は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図21】図２１は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図22】図２２は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図23】図２３は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図24】図２４は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図25】図２５は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図26】図２６は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図27】図２７は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図28】図２８は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図29】図２９は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【図30】図３０は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。

【発明を実施するための形態】

【0008】

同一または類似する部品は、図及び詳細な記述の中では、同様の参照符号を使用して示している。本開示の若干の実施例は、以下の詳細な説明及び図面により、速やかに理解することができる。

【0009】

以下の開示では、提供される標的の様々な特徴を実施するための多くの異なる実施例または範例を提供している。以下では、部品及び配置の具体的な実例を説明している。もちろん、これらは単なる範例なので、限定的でないことが望ましい。本開示では、第２特徴の上方または上に第１特徴を形成するという引用は、第１特徴と第２特徴が直接接触を形成している実施例を含むことができ、かつ第１特徴と第２特徴との間に第１特徴と第２特徴が直接接触を形成しなくてよい別の特徴を形成する実施例を含むこともできる。また、本開示では、各実施例の中で図面符号及び／または文字が重複してもよい。この重複は簡単かつ明確にするために行われるものであり、それ自体は、議論されている各実施例及び／または配置の間の関係を示しているわけではない。

【0010】

以下では本開示の実施例について詳細に議論している。しかし、本開示が様々な特定の環境下で具体化することができる多くの適用概念を提供していることを理解しておかなければならない。議論されている具体的な実施例は説明的なものであり、本開示の範囲を限定するものではない。

【0011】

本開示では、半導体整流素子の構造及びその製造方法を提供している。一般的な半導体整流素子の製造方法と比較して、本開示の製造方法は、多結晶シリコン材料または誘電材料を形成する前に活性化工程を行うことを含むことで、炭化ケイ素上に整流素子を適切に整合している。さらに、本開示の製造方法は、ゲート構造の自己整合ステップをさらに含むことで、パターン化工程が引き起こすおそれのある基板に対する損傷を減らすと同時に、フォトマスクの使用を減らして工程全体のコストを削減することもできる。

【0012】

図１～図１４は、本件のいくつかの実施例に基づく半導体整流素子１の製造方法中の１つ以上の段階を示している。これらの図面の少なくともいくつかは、本開示の態様をより適切に理解できるよう、すでに簡略化されている。

【0013】

図１を参照すると、半導体整流素子１の前記製造方法は、半導体材料層１１の表面１１Ａ上でエピタキシャル成長を行って炭化ケイ素層１２を形成するとともに、炭化ケイ素層１２内にドープ領域２１を形成することを含む。半導体材料層１１は対向する表面１１Ａ及び表面１１Ｂを有する。いくつかの実施例では、表面１１Ａ及び表面１１Ｂは水平面であってよい。説明しやすいように、表面１１Ａ及び表面１１Ｂに直交する方向を垂直方向とし、垂直方向に直交する方向を水平方向と定義する。いくつかの実施例では、表面１１Ａは、半導体材料層１１の頂面であり、表面１１Ｂは、半導体材料層１１の底面である。いくつかの実施例では、表面１１Ａはシリコンウェハの頂面である。半導体材料層１１の材料は、多結晶シリコンまたは単結晶シリコンであってよい。半導体材料層１１はドープ領域を含むことができる。例えば、半導体材料層１１は、ｎ型トランジスタとして配置可能なｐ型ドープ領域及びｎ型ドープ領域（ｐ型トランジスタとして配置可能）を含む。Ｎ型ドープ領域にはｎ型ドーパント、例えばリン、ヒ素、その他のｎ型ドーパントまたはその組合せがドープされる。Ｐ型ドープ領域にはｐ型ドーパント、例えばホウ素、インジウム、その他のｐ型ドーパントまたはその組合せがドープされる。Ｎ型またはＰ型ドープ領域は、イオン注入工程、拡散工程及び／またはその他の適切なドープ工程を実行して形成することができる。半導体材料層１１は第１型のドープ領域を有し、表面１１Ａから表面１１Ｂまで延在し、かつ表面１１Ａ全体を被覆している。説明しやすいように、以下では、第１型はＮ型を例に説明しているが、本開示はこれに限定されず、Ｎ型（第１型）やＰ型（第２型）の半導体材料層１１は、半導体整流素子１の導電型によって調整することができる。

【0014】

炭化ケイ素層１２は、半導体材料層１１と同じ導電型、つまり第１型ドープを有する。いくつかの実施例では、エピタキシャル成長において、Ｎ型電気性を有するイオンを注入することでＮ型の炭化ケイ素層１２を形成しているので、別途イオン注入を行う必要はない。Ｎ型電気性のイオンは炭化ケイ素層１２内全体に分布しているので、炭化ケイ素層１２全体に位置するドープ領域２５を形成することができる。炭化ケイ素層１２は表面１２Ａ及び表面１２Ａと対向する表面１２Ｂを有する。いくつかの実施例では、表面１２Ａ及び表面１２Ｂは水平面であってよい。いくつかの実施例では、表面１２Ａは炭化ケイ素層１２の頂面であり、表面１２Ｂは炭化ケイ素層１２の底面である。いくつかの実施例では、炭化ケイ素層１２の表面１２Ｂの表面は半導体材料層１１の表面１１Ａと接触する。

【0015】

続いて、炭化ケイ素層１２の表面１２Ａにイオン注入を行って、第２型ドープを有するドープ領域２１を形成する。いくつかの実施例では、ドープ領域２１は回路終端としてのドープ領域であり、終端ドープ領域とも呼ばれる。いくつかの実施例では、ドープ領域２１はガードリングの役割を有する。いくつかの実施例では、ドープ領域２１は、上面図から見ると環状である（図中には描かれていない）。ドープ領域２１の形成方法は、酸化物層を炭化ケイ素層１２の表面１２Ａに形成した後、前記酸化物層上にパターン化フォトマスクを形成するというものである。パターン化されたフォトマスクを利用して前記酸化物層をパターン化し、フォトマスクを除去した後、パターン化された酸化物層をマスクとして炭化ケイ素層１２の表面１２Ａにイオン注入を行う。パターン化された酸化層は、イオン注入ステップの後、除去される。上述のドープ領域２１の形成方法については、本開示のいくつかの実施例で提供する例に基づいて説明しているが、本開示はこれに限定されない。また、ドープ領域２１はドープ領域２５の導電性を相殺するので、電気的に言えば、ドープ領域２５の被覆範囲はドープ領域２１の外の炭化ケイ素層１２の一部と画定される。

【0016】

図２を参照すると、半導体整流素子１の前記製造方法は、半導体材料の炭化ケイ素層１２の表面１２Ａ上にパターン化層５１を形成し、炭化ケイ素層１２の一部を露出させ、かつドープ領域２１の一部を被覆することを含む。いくつかの実施例では、パターン化層５１はドープ領域２１の一部及びドープ領域２１と接続する炭化ケイ素層１２の一部を露出させている。いくつかの実施例では、パターン化層５１は開口５１１及び開口５１２を有し、炭化ケイ素層１２の一部を露出させている。パターン化層５１は、フォトマスク、硬化層、誘電層（例えば酸化層や窒化層）など、後続のエッチング工程のマスクとして適合する材料層であってよい。いくつかの実施例では、パターン化層５１は酸化物（例えば酸化ケイ素）を含む。いくつかの実施例では、酸化物層を形成して炭化ケイ素層１２全体の表面１２Ａを被覆し、パターン化フォトマスクを酸化物層上に形成し、パターン化フォトマスクを使用して一部の酸化層を除去し、その後、フォトマスクを除去して、炭化ケイ素層１２の一部を露出させるパターン化層５１を形成する。

【0017】

図３を参照すると、半導体整流素子１の前記製造方法は、パターン化層５１をマスクとして炭化ケイ素層１２にエッチング工程を行って、複数の凹溝（図３に示す凹溝４１、４２）を形成することを含む。複数の凹溝は互いに隣接し、かつ炭化ケイ素層１２の表面１２Ａから表面１２Ｂまで延在する。同じエッチングステップを経て形成されるため、前記複数の凹溝はほぼ同じ深さを有する。いくつかの実施例では、複数の凹溝の底面は、概ね同じ水平面１２Ｄに位置している。いくつかの実施例では、凹溝４１の深さＤ４１は、凹溝４２の深さＤ４２とほぼ同じである。いくつかの実施例では、凹溝４１の深さＤ４１または凹溝４２の深さＤ４２は、４０００～５０００オングストロームの間である。いくつかの実施例では、凹溝４１の底面４１Ｂ及び凹溝４１の側壁４２Ｄはほぼ同じ水平高さを有し、水平面１２Ｄに位置している。いくつかの実施例では、凹溝４１の底面４１Ｂ、凹溝４１の側壁４２Ｄは同じ水平面１２Ｄに位置している。いくつかの実施例では、複数の凹溝４１、４２の深さはドープ領域２１の深さを下回る。パターン化層５１はドープ領域２１の一部を露出させており、かつ凹溝４１の深さはドープ領域２１の深さを下回るので、ドープ領域２１は凹溝４１の側壁４１Ｄ及び底面４１Ｂの一部に隣接する。また、複数の凹溝（凹溝４１、４２を含む）は、パターン化層５１をマスクとして形成されているので、パターン化層５１は複数の凹溝の複数の開口に対応している。凹溝４１の側壁４１Ｃ、４１Ｄは、パターン化層５１の対応する第１開口５１１の側壁と位置合わせされ、凹溝４２の側壁４２Ｃ、４２Ｄはパターン化層５１の対応する第２開口５１２の側壁と位置合わせされており、そのうち、側壁４１Ｃ、４１Ｄは底面４１Ｂと個別に接続され、かつ互いに対向しており、側壁４２Ｃ、４２Ｄは底面４２Ｂと個別に接続され、かつ互いに対向している。いくつかの実施例では、パターン化層５１の第１開口５１１は、図３に示すように、垂直方向に沿ってドープ領域２１の一部と重なっている。

【0018】

図４を参照すると、半導体整流素子１の前記製造方法は、パターン化層５１をマスクとして炭化ケイ素層１２にイオン注入を行い、複数のドープ領域２２を形成することを含み、そのうち、複数のドープ領域２２はドープ領域２１と同じ導電型を有する。上記の説明に類似して、ドープ領域２２はドープ領域２５の導電性を相殺するので、電気的に言えば、ドープ領域２５の被覆範囲は、ドープ領域２１、２２の外の炭化ケイ素層１２の一部と画定される。

【0019】

複数のドープ領域２２は、ドープ領域２２１及びドープ領域２２２を含む。いくつかの実施例では、ドープ領域２２１は表面１２Ａから表面１２Ｂまで延在し、かつ凹溝４１の側壁４１Ｃ及び底面４１Ｂの一部に隣接する。いくつかの実施例では、ドープ領域２２１は凹溝４１の側壁４１Ｃ及び底面４１Ｂの一部に沿って、炭化ケイ素層１２の内部まで延在している。複数のドープ領域２２を個別にその対応する凹溝側壁に沿って横方向に拡散させるために、図４に示すステップは、少なくとも１回の斜めイオン注入を含む。いくつかの実施例では、図４に示すステップは複数回のイオン注入を含み、かつそのうちの少なくとも１回は斜めイオン注入である。いくつかの実施例では、図４に示すステップは複数回の斜めイオン注入を含み、所望の横方向拡散範囲を達成するために、斜めイオン注入では回ごとに異なる傾斜角を設定することができる。いくつかの実施例では、ドープ領域２１の表面１２Ａから表面１２Ｂまでの深さは、ドープ領域２２の表面１２Ａから表面１２Ｂまでの深さ以上である。

【0020】

パターン化層５１はドープ領域２１の一部を露出させているので、ドープ領域２２１はドープ領域２１と接触している。いくつかの実施例では、図４のイオン注入ステップにおいて、露出したドープ領域２１にイオンを注入しており、図４の破線ボックスで示している領域２１１は、ドープ領域２１において二次イオンが注入された領域を表しており、よって、領域２１１は高いドープ濃度を有している。複数のドープ領域２２は、半導体整流素子１のバルクドープ領域であり、ドープ領域２１は終端ドープ領域である。領域２１１は、その後のステップで誘電材料に被覆され、バルクドープ領域としては作用せず、終端ドープ領域として作用する。説明しやすいように、領域２１１をドープ領域２１の一部として画定しており、かつ領域２１１とドープ領域２２１の境界はドープ領域２１とドープ領域２２１の境界に相当する。いくつかの実施例では、領域２１１は、ドープ領域２２１よりも高いドープ濃度を有する。いくつかの実施例では、領域２１１は、ドープ領域２１のその他の部分よりも高いドープ濃度を有する。いくつかの実施例では、ドープ領域２２はドープ領域２１とは異なるドープ濃度を有する。いくつかの実施例では、ドープ領域２１のドープ濃度は、１立方センチメートル当たり１＊１０^１７～１＊１０^１８（ｃｍ^－３）の間である。いくつかの実施例では、ドープ領域２２のドープ濃度は１＊１０^１６～１＊１０^１７ｃｍ^－３の間である。

【0021】

ドープ領域２２２は、ドープ領域２２１に隣接し、かつ互いに分離している。いくつかの実施例では、ドープ領域２２２は表面１２Ａから表面１２Ｂまで延在し、かつ凹溝４２の対向する両側壁４２Ｃ、４２Ｄ及び底面４２Ｂに隣接している。いくつかの実施例では、ドープ領域２２２は凹溝４２の側壁４２Ｃ、４２Ｄ及び底面４２Ｂに沿って炭化ケイ素層１２の内部まで延在している。ドープ領域２２２はドープ領域２２１と同じイオン注入ステップを経て形成されているので、ドープ領域２２１とほぼ同じ深さ及びドープ濃度を有している。

【0022】

図５を参照すると、半導体整流素子１の前記製造方法は、炭素含有層５２を形成して炭化ケイ素層１２を被覆した後、炭化ケイ素層１２に高温アニールを行うことを含む。いくつかの実施例では、炭素含有層５２は炭化ケイ素層１２全体を被覆する。いくつかの実施例では、炭素含有層５２は炭化ケイ素層１２を共形的に被覆している。後続で炭化ケイ素層１２に高温アニールを行ってドープ領域２１、２２中のイオンを活性化させるので、炭素含有層５２は高温でのケイ素の析出を防止することができる。炭素含有層５２が形成された後、炭化ケイ素層１２に対して高温アニールを行う。いくつかの実施例では、前記高温アニールステップの温度は１４００～２５００度（°Ｃ）の間である。いくつかの実施例では、前記高温アニールステップを実行する時間は２０～４０分の間である。炭素含有層５２は、前記高温アニールステップ後に除去される。

【0023】

図６を参照すると、半導体整流素子１の前記製造方法は、前記高温アニールステップの後、誘電層１３を形成してドープ領域２１を被覆することを含む。誘電層１３がドープ領域２１全体を被覆することを確保するために、誘電層１３はさらにドープ領域２１と隣接するドープ領域２２１の一部を被覆する。誘電層１３の形成方法は、前述のパターン化層５１の形成方法を参考にすることができるので、ここでは繰り返し説明しない。いくつかの実施例では、誘電層１３は凹溝４１の側壁４１Ｄと底面４１Ｂの一部を被覆する。いくつかの実施例では、誘電層１３は酸化物（例えば酸化ケイ素）を含む。

【0024】

図７を参照すると、半導体整流素子１の前記製造方法は、前記誘電層１３を形成した後、誘電層１４を形成して残りの凹溝４１及び凹溝４２に充填することを含む。いくつかの実施例では、蒸着工程を行って誘電材料を形成し、炭化ケイ素層１２全体を被覆した後、誘電材料にドライエッチングを行って、表面１２Ａより高い部分の誘電材料を除去することで、誘電層１４を形成する。いくつかの実施例では、前記誘電材料と炭化ケイ素層１２はエッチング選択比を有しているので、前記ドライエッチングステップは炭化ケイ素層１２の表面１２Ａで停止される。

【0025】

誘電層１４の頂面１４Ａは炭化ケイ素層１２の表面１２Ａと面一または共平面である。誘電層１４は複数の凹溝に充填される複数の部分を含むことができる。いくつかの実施例では、誘電層１４は、凹溝４１内に位置する部分誘電層１４１と、凹溝４２内に位置する部分誘電層１４２とを含む。いくつかの実施例では、部分誘電層１４１の頂面１４１Ａは炭化ケイ素層１２の表面１２Ａと面一または共平面である。いくつかの実施例では、部分誘電層１４２の頂面１４２Ａは炭化ケイ素層１２の表面１２Ａと面一または共平面である。いくつかの実施例では、部分誘電層１４２の頂面１４２Ａは部分誘電層１４２の頂面１４２Ａとほぼ同じ水平高さに位置する。さらに、後続のエッチング工程において誘電層１３と誘電層１４との間にエッチング選択比を有することができるように、誘電層１４は誘電層１３とは異なる誘電材料を有する。いくつかの実施例では、誘電層１４は窒化物（例えば窒化ケイ素）を含む。

【0026】

図８を参照すると、半導体整流素子１の前記製造方法は、炭化ケイ素層１２の一部を除去して、露出している炭化ケイ素層１２の一部の頂面を誘電層１４の頂面１４Ａより低くすることを含む。いくつかの実施例では、炭化ケイ素層１２にドライエッチングを行って、誘電層１３、１４に被覆されていない部分の炭化ケイ素層１２を除去する。ドライエッチングステップ後の炭化ケイ素層１２は露出した表面１２Ｃを有し、表面１２Ｃの水平高さは表面１２Ａの水平高さより低く、かつ複数の凹溝（４１、４２を含む）の底面の水平高さより高い。いくつかの実施例では、表面１２Ｃは水平面であってよい。いくつかの実施例では、ドライエッチングステップ後の炭化ケイ素層１２の頂面は、異なる水平高さを有する水平面を含む。いくつかの実施例では、ドライエッチングステップ後の炭化ケイ素層１２の頂面は表面１２Ａ及び表面１２Ｃを含み、かつ表面１２Ａの水平高さは表面１２Ｃの水平高さを上回る。前記ドライエッチングステップでは所定の厚さの炭化ケイ素層１２を除去しており、かつ所定の厚さは凹溝４１の深さを下回る。後続のステップで表面１２Ｃ上にゲート構造が形成されるので、除去される炭化ケイ素層１２の厚さによりゲート構造の厚さが決まる。そのため、所定の厚さは、必要とするゲート構造の厚さに基づいて調整することができる。いくつかの実施例では、前記ドライエッチングステップは、前記ドライエッチングステップを所定の時間実行することにより、除去される炭化ケイ素層１２の厚さが前記所定の厚さに達するよう制御するタイムモード（ｔｉｍｅ－ｍｏｄｅ）であってよい。いくつかの実施例では、前記所定の厚さは１０００オングストローム（ａｎｇｓｔｒｏｍｓ）～３０００オングストロームの間である。言い換えれば、炭化ケイ素層１２の表面１２Ｃから誘電層１４の頂面１４Ａ（頂面１４１Ａ、１４２Ａを含む）までの垂直距離Ｄ１２は、１０００オングストローム～３０００オングストロームの間にあるのである。いくつかの実施例では、誘電層１３に被覆されている炭化ケイ素層１２の一部は表面１２Ａを部分的に残しており、かつ表面１２Ｃと表面１２Ａの垂直距離（Ｄ１２と同じ）は１０００オングストロームから３０００オングストロームの間である。いくつかの実施例では、側壁４１Ｃ、４２Ｃ、４２Ｄはほぼ同じ高さを有する。いくつかの実施例では、側壁４１Ｄの高さは、側壁４１Ｃ、４２Ｃまたは４２Ｄの高さを上回る。

【0027】

後続のステップにおいてゲート構造が炭化ケイ素層１２の表面１２Ｃ上に形成されるので、凹溝４１、４２の間の表面１２Ｃに近い炭化ケイ素層１２内では、半導体整流素子１の動作時に通路が形成され、またドープ領域２２１、２２２がゲート構造下方の炭化ケイ素層１２において横方向に延在することで、電流の流動に有利となることに注意が必要である。上記の図４に示すように、パターン化層５１が被覆されているので、斜めイオン注入を行ってもドープ領域２２１、２２２の接触面１２Ａの範囲には限りがあるが、図８のドライエッチング工程を経ると、ドープ領域２２１、２２２の接触面１２Ｃの範囲が増加し、電流の流動に有利となり、半導体整流素子１の効率が上がる。いくつかの実施例では、前記ドライエッチングステップの後、側壁４１Ｃの高さは側壁４１Ｄの高さを下回る。いくつかの実施例では、前記ドライエッチングステップの後、ドープ領域２２１は側壁４１Ｃと表面１２Ｃのコーナが隣接する。いくつかの実施例では、前記ドライエッチングステップの後、ドープ領域２２１は側壁４１Ｃと表面１２Ｃの一部が隣接する。同様に、凹溝４２の側壁４２Ｃ及び４２Ｄの高さは、側壁４１Ｃの高さとほぼ同じである。また、ドープ領域２２２と表面１２Ｃの位置関係は、ドープ領域２２１と側壁４１Ｃの位置関係と類似しているので、ここでは繰り返し説明しない。

【0028】

図９を参照すると、半導体整流素子１の前記製造方法は、炭化ケイ素層１２の露出した表面１２Ｃ上に誘電層１５を形成することを含む。いくつかの実施例では、誘電層１５は酸化物（例えば酸化ケイ素）を含む。いくつかの実施例では、炭化ケイ素層１２を熱酸化するステップにより誘電層１５を形成する。いくつかの実施例では、誘電層１５の厚さは５０オングストロームから２００オングストロームの間である。いくつかの実施例では、誘電層１５はその後に形成されるゲート構造のゲート誘電層である。いくつかの実施例では、誘電層１５は炭化ケイ素層１２が露出している表面１２Ｃ全体を被覆する。誘電層１５は複数の部分を含み、それぞれが誘電層１４の隣接する部分の間に延在している。例えば、誘電層１５は部分誘電層１５１及び部分誘電層１５２を含む。いくつかの実施例では、その中の誘電層１５１、１５２の一部は互いに分離している。いくつかの実施例では、部分誘電層１５１は凹溝４１、４２の間の表面１２Ｃ上に延在している。いくつかの実施例では、部分誘電層１５１は部分誘電層１４１、１４２の間に位置し、かつ部分誘電層１４１、１４２と接触している。いくつかの実施例では、部分誘電層１５２は部分誘電層１４２と別の隣接する誘電層１４のその他の部分（図中未表示）との間の表面１２Ｃ上に延在している。

【0029】

図１０を参照すると、半導体整流素子１の前記製造方法は、誘電層１５上にゲート電極層１６を形成することを含む。いくつかの実施例では、ゲート電極層１６は多結晶シリコンを含む。いくつかの実施例では、蒸着ステップを行ってゲート電極材料を形成し、炭化ケイ素層１２全体を被覆した後、エッチングステップを行って、誘電層１４の頂面１４Ａより高いゲート電極材料を除去することで、ゲート電極層１６を形成する。誘電層１５と類似するように、ゲート電極層１６も複数の部分を含み、それぞれが異なる部分の誘電層１５上に形成されている。例えば、ゲート電極層１６は、部分誘電層１５１の上にあるゲート電極１６１と、部分誘電層１５２の上にある、ゲート電極１６１に隣接するゲート電極１６２とを含み、かつゲート電極１６１と１６２は互いに分離している。

【0030】

ゲート電極層１６と誘電層１４はエッチング選択比を有しており、ゲート電極材料で行われるエッチングステップは誘電層１４の頂面１４Ａで停止する。よって、ゲート電極層１６の頂面１６Ａと誘電層１４の頂面１４Ａとは、ほぼ同じ水平高さに位置する。いくつかの実施例では、ゲート電極層１６の頂面１６Ａは誘電層１４の頂面１４Ａと面一または共平面である。言い換えると、ゲート電極１６１の頂面１６１Ａは、部分誘電層１４１の頂面１４１Ａ、部分誘電層１４２の頂面１４２Ａ及びゲート電極１６２の頂面１６２Ａのうちのいずれか１つまたは複数と同じ水平高さに位置しているか、または共平面である。さらに、誘電層１４の頂面１４Ａは炭化ケイ素層１２の表面１２Ａと面一または共平面なので、ゲート電極層１６の頂面１６Ａは炭化ケイ素層１２の表面１２Ａと面一または共平面である。言い換えると、ゲート電極１６１の頂面１６１Ａ、ゲート電極１６２の頂面１６２Ａのうちのいずれか１つまたは複数は、炭化ケイ素層１２の表面１２Ａと同じ水平高さに位置しているのである。

【0031】

図１１を参照すると、半導体整流素子１の前記製造方法は、誘電層１４を除去することを含む。いくつかの実施例では、ウェットエッチングを行って凹溝４１、４２内の誘電層１４を除去している。ゲート電極１６１、部分誘電層１５１は共同でゲート構造１７１を構成し、かつゲート電極１６２、部分誘電層１５２が共同でゲート構造１７２を構成している。いくつかの実施例では、ゲート構造１７１の側壁４１Ｃに近接する側壁と側壁４１Ｃは、断面図から見ると一直線であり、しかもゲート構造１７１の側壁４２Ｄに近接する側壁と側壁４２Ｄは、断面図から見ると一直線である。ゲート構造１７２はゲート構造１７１と類似する配置を有しているので、ここでは繰り返し説明しない。

【0032】

図１２を参照すると、半導体整流素子１の前記製造方法は、炭化ケイ素層１２とゲート構造１７の上に共形的に接触金属層３１を形成することを含む。接触金属層３１は、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）、またはそれらの組合せといった適切な金属材料を含むことができる。いくつかの実施例では、接触金属層３１は凹溝４１の側壁４１Ｃ及び底面４１Ｂの一部と接触し、かつ凹溝４２の側壁４２Ｃ、４２Ｄ及び底面４２Ｂと接触している。また、接触金属層３１を形成する過程またはその後では、温度が４００～６００°Ｃであるステップを経る可能性があるので、接触金属層３１と炭化ケイ素層１２の間、及び接触金属層３１とゲート電極層１６の間に金属ケイ化物を形成する。金属ケイ化物の形成により、接触金属層３１と炭化ケイ素層１２、または接触金属層３１とゲート電極層１６の間の電気抵抗を低減することができるので、半導体整流素子１の性能を向上させることに役立つ。

【0033】

図１３を参照すると、半導体整流素子１の前記製造方法は、接触金属層３１上に第１電極層３２を形成することを含む。第１電極層３２は、例えばタングステン化チタン（ＴｉＷ）、アルミニウム・シリコン・銅合金（ＡｌＳｉＣｕ）、またはその組合せといった適切な金属材料または合金を含むことができるが、ここでは限定していない。第１電極層３２を形成した後、第１電極層３２及び接触金属層３１をエッチングすることで、一部のゲート構造１７を電気的に接続し、一部のゲート構造１７を電気的に隔離することができる。エッチングステップは必要な回路設計に基づいて行われるので、図面はエッチングステップを描いているわけではないが、当業者であれば、本開示の上記の内容に基づいてエッチングステップを調整し、必要な第１電極層３２のパターンと接触金属層３１のパターンを形成することができる。

【0034】

図１４を参照すると、半導体整流素子１の前記製造方法は、不活性化層３３を第１電極層３２上に形成すること、及び第２電極層３４を炭化ケイ素層１２の下方に形成することを含む。いくつかの実施例では、不活性化層３３は、蒸着ステップ及びパターン化ステップを経て形成することができる。不活性化層３３が第１電極層３２を露出している部分は、後続で導電プラグ（図中未表示）を形成する工程の中で導電プラグと電気的に接続するために用いられる。いくつかの実施例では、第２電極層３４は第１電極層３２と同じ導電材料を有する。第２電極層３４と第１電極層３２は炭化ケイ素層１２の対向する両側に位置している。いくつかの実施例では、第２電極層３４は半導体材料層１１の表面１１Ｂ上に形成されている。いくつかの実施例では、第２電極層３４は半導体材料層１１と接触する。いくつかの実施例では、第２電極層３４を形成する前に、半導体材料層１１に対して研磨またはエッチングを行って、半導体材料層１１の厚さを減らしている。

【0035】

図１４中の矢印は、半導体整流素子１の動作時の電流の流れる方向を示しており、ドープ領域２２１の横方向接触面１２Ｃの範囲が大きいほど、電流の流れを助けると理解することができる。上で説明しているように、前述の図４の斜めイオン注入はドープ領域２２が凹溝側壁（例えば４１Ｃ、４２Ｃ、４２Ｄ）に沿って水平に延在することを助けるが、パターン化層５１がドープ領域２２の表面１２Ａに近接する部分の水平に延在する範囲を制限する。この問題は、正に前述の図８のステップによって解決される。ドープ領域２２１のゲート構造１７１の底面における部分は、ドープ領域（トランジスタの軽ドープドレイン拡張（ＬＤＤ）に類似）を拡張する作用を提供することができ、半導体整流素子１の操作速度を高めることができる。

【0036】

自己整合ゲート工程はフォトマスクの使用を減らすことを助け、整合問題を回避するだけでなく、工程全体のコストを引き下げることもできる。しかし、従来のゲート構造自己整合工程は、ゲート構造をマスクとして基板に対してイオン注入を行うので、イオンを活性化するためのアニールステップはゲート構造の形成後に行う必要があり、自己整合ゲートが炭化ケイ素材料上に適用できなくなる。前述の図１から図１４のステップによると、本開示の高温アニールステップはゲート構造１７の形成ステップの前に行われるので、従来技術におけるアニール温度が高すぎることによりゲート構造が損傷する問題を解決することができ、炭化ケイ素材料への適用をさらに進めることができる。ドープ領域２２及びゲート構造１７は、いずれもパターン化層５１によって画定することができ、別途フォトマスクを必要とせずに、従来技術の自己整合ゲート工程の効果を達成する。また、ドープ領域２２は斜めイオン注入ステップによって形成されるので、本開示は、ドープ領域を自己整合拡張する効果を達成することができる。

【0037】

図１５、１６に示しているのは、本件の様々な実施例に基づく半導体整流素子２、３の上面図であり、ゲート構造１７が様々な配置を有することができることを表している。図１５、１６に示されているゲート構造１７の配置は説明のためのものであって、本開示を制限するものではないことに注意が必要である。

【0038】

図１５を参照すると、いくつかの実施例では、ゲート構造１７は複数のグループを含み、隣接するグループのゲート構造１７の延在方向は互いに垂直である。いくつかの実施例では、ドープ領域２１は環状であり、ゲート構造１７のすべてを包囲している。いくつかの実施例では、図１４のゲート構造１７１、１７２は互いに連結されている。いくつかの実施例では、ゲート構造１７１、１７２は同じゲート構造の両側辺に属し、そのうち、前記両側辺は互いに対向し、かつ互いに平行である。いくつかの実施例では、図１～１４は、図１５のＡ－Ａ’接線に基づく複数の段階の断面概略図である。いくつかの実施例では、図１～１４は、図１５のＢ－Ｂ’接線に基づく複数の段階の断面概略図である。いくつかの実施例では、ドープ領域２５は表面１２Ａに隣接しており、上面図から見ると、ドープ領域２２１を取り囲んでいる。

【0039】

図１６を参照すると、いくつかの実施例では、ゲート構造１７は隣接する互いに平行な複数のゲート構造１７を有する。いくつかの実施例では、ドープ領域２１は環状であり、ゲート構造１７のすべてを包囲している。いくつかの実施例では、ゲート構造１７の延在方向は半導体整流素子３の中の１側辺に平行であり、互いに連結されている。いくつかの実施例では、図１４のゲート構造１７１、１７２は互いに連結されている。いくつかの実施例では、ゲート構造１７１、１７２は同じゲート構造の両側辺に属し、そのうち、前記両側辺は互いに対向し、かつ互いに平行である。いくつかの実施例では、図１～１４は、図１６のＣ－Ｃ’接線に基づく複数の段階の断面概略図である。いくつかの実施例では、ドープ領域２５は表面１２Ａに隣接しており、かつ上面図から見ると、ドープ領域２２１を取り囲んでいる。

【0040】

上で説明した本開示の構造及び工程によると、同じ目的及び概念において、上記の工程中のステップでは、調整や順序の置換を行って、同一または類似する垂直パワー半導体素子、半導体整流素子を実現することができる。図１７～２３は、本件の他のいくつかの実施例に基づく半導体整流素子４の製造方法の中の１つ以上の段階を示している。これらの図面の少なくともいくつかは、本開示の形態をより適切に理解できるよう、すでに簡略化されている。説明を簡略化するために、以下では、前述の図１～図１４に示されている工程とは異なる部分についてのみ記述し、同一または類似のステップについては繰り返し説明しないものとする。

【0041】

図１７から図１８を参照すると、前述の図１～図３のステップにより複数の凹溝が形成されているが、異なるのは、図１８の実施例では、複数の凹溝がさらに凹溝４２に隣接する凹溝４３を含み、凹溝４３と凹溝４１は凹溝の対向する両側に位置し、かつ凹溝４１がドープ領域２１内に形成されているという点である。いくつかの実施例では、パターン化層５１はさらに、凹溝４３に対応する開口５１３を含む。いくつかの実施例では、断面図から見ると、開口５１１はドープ領域２１の垂直方向に沿った投影のカバー範囲内に位置している。いくつかの実施例では、断面図から見ると、ドープ領域２１の凹溝４１に隣接するのは側壁４１Ｃ、４１Ｄ及び底面４１Ｂである。

【0042】

図１９を参照すると、前述の図４のステップに基づいて複数のドープ領域２２が形成されているが、異なるのは、図１９に示すイオン注入のステップでは、凹溝４１が炭化ケイ素層１２のドープ領域２１によって被覆される範囲内に形成されているという点であり、そのためドープ領域２２１がドープ領域２１と重なっている。言い換えると、凹溝４１の側壁４１Ｃ、４１Ｄ及び底面４１Ｂに隣接する部分のドープ領域２１が、ドープ領域２２を形成するステップにおいて、同時にイオン注入されているということである。いくつかの実施例では、ドープ領域２２１はドープ領域２１内に形成されている。いくつかの実施例では、ドープ領域２２１のドープ濃度はドープ領域２１またはその他のドープ領域２２（ドープ領域２２２、２２３など）よりも高い。図１９のステップの後、前述の図５のステップに基づいて炭素含有層を形成した後、高温アニールステップを行い、かつ高温アニールステップの後、炭素含有層を除去する。

【0043】

図２０を参照すると、前述の図７のステップに基づいて誘電層１４が形成されているが、異なるのは、図２０に示す誘電層１４が、さらに凹溝４３内に位置する部分誘電層１４３を含み、かつ部分誘電層１４１の対向する両側壁及び底面がドープ領域２２１に隣接しているという点である。

【0044】

図２１を参照すると、前述の図８のステップに基づいて表面１２Ａに近接する一部の炭化ケイ素層１２が除去されているが、異なるのは、図２０に示す炭化ケイ素層１２は図８の誘電層１３によって被覆されておらず、そのため、炭化ケイ素層１２は異なる水平高さに位置する表面１２Ａ及び表面１２Ｃを同時に有することができないという点である。いくつかの実施例では、エッチング工程は、誘電層１４が露出しているすべての表面１２Ａ上で行われる。言い換えると、いくつかの実施例では、エッチングステップ後の炭化ケイ素層１２の頂面（表面１２Ｃに相当）は、誘電層１４の頂面１４Ａよりも低いということである。

【0045】

図２２を参照すると、前述の図６のステップに基づいて誘電層１３が形成されているが、異なるのは、図２２に示されている誘電層１３は表面１２Ｃ上に位置し、かつ凹溝４１を被覆していないという点である。いくつかの実施例では、誘電層１３は部分誘電層１４１と互いに分離されている。

【0046】

図２３を参照すると、前述の図９～図１４のステップに基づいて半導体整流素子４が形成されているが、異なるのは、図２３のゲート構造１７がゲート構造１７３、１７４をさらに含むという点である。いくつかの実施例では、誘電層１５は部分誘電層１５３、１５４をさらに含み、そのうち、部分誘電層１５３は凹溝４３に隣接する表面１２Ｃの一部上、凹溝４３の部分誘電層１５２に対向する側に位置し、部分誘電層１５４は凹溝４１と誘電層１３との間の表面１２Ｃ上に位置している。いくつかの実施例では、ゲート電極層１６は、部分誘電層１５３上に位置するゲート電極１６３と、部分誘電層１５４上に位置するゲート電極１６４をさらに含む。いくつかの実施例では、ゲート構造１７３は部分誘電層１５３及びゲート電極１６３を含み、ゲート構造１７４は部分誘電層１５４及びゲート電極１６４を含む。ゲート構造１７４は誘電層１３に隣接し、半導体整流素子４の動作及び性能に寄与しないので、ダミーゲートとも呼ばれている。

【0047】

上で説明した本開示の構造及び工程に基づき、同じ目的及び概念において、上記の工程中のステップでは、調整や順序の置換を行って、同一または類似する半導体整流素子を実現することができる。図２４～図３０は、本件の他のいくつかの実施例に基づく半導体整流素子５の製造方法の中の１つ以上の段階を示している。これらの図面の少なくともいくつかは、本開示の形態をより適切に理解できるよう、すでに簡略化されている。説明を簡略化するために、以下では、前述の図１７～図２３に示されている工程とは異なる部分についてのみ記述し、同一または類似のステップについては繰り返し説明しないものとする。

【0048】

図２４を参照すると、前述の図１８のステップに基づいて複数のドープ領域２２が形成されているが、異なるのは、図２４の実施例では、イオン注入のステップでイオンを炭化ケイ素層１２内に垂直注入しているという点である。いくつかの実施例では、イオン注入のステップは垂直イオン注入を含む。いくつかの実施例では、イオン注入のステップは斜めイオン注入を含まない。イオン注入工程のパラメータを調整することにより、形成される複数のドープ領域２２を表面１２Ａと分離させたり、表面１２Ａに隣接させたりするよう調整することができる。いくつかの実施例では、各ドープ領域２２（２２１、２２２、２２３を含む）は表面１２Ａから分離しており、かつ各ドープ領域２２（２２１、２２２、２２３を含む）と表面１２Ａの垂直距離Ｄ１３は１０００～２０００オングストロームの間である。いくつかの実施例では、各ドープ領域２２（２２１、２２２、２２３を含む）は表面１２Ａに隣接している（図１９のドープ領域２２１、２２２、２２３に類似）。

【0049】

図２５を参照すると、半導体整流素子５の前記製造方法は、パターン化層５３の開口５１１、５１２、５１３の側壁に側壁スペーサ５４を形成することをさらに含む。側壁スペーサ５４の形成は、例えば、パターン化層５３及び炭化ケイ素層１２上に誘電材料を共形的に蒸着し、その後、誘電材料に対してエッチング工程を行って水平部分の誘電材料を除去することを含む。

【0050】

図２６を参照すると、前述の図１８（または図３）のエッチングステップに基づいて複数の凹溝（４１、４２、４３を含む）が形成されているが、異なるのは、図２６の実施例は、パターン化層５３及び側壁スペーサ５４をマスクとして炭化ケイ素層１２にエッチングを行っているという点である。いくつかの実施例では、凹溝４１、４２、４３の幅はそれぞれ開口５１１、５１２、５１３の幅を下回る。いくつかの実施例では、パターン化層５３及び側壁スペーサ５４は、同じ誘電材料を含む。いくつかの実施例では、パターン化層５３及び側壁スペーサ５４を同時に（または単一エッチングステップで）除去することができる。

【0051】

図２７から図３０を参照すると、前述の図２０から図２３のステップに基づいて半導体整流素子５が形成されているが、異なるのは、図３０のドープ領域２２の形成ステップには斜めイオン注入が含まれていないため、半導体整流素子５のドープ領域２２の配置が、半導体整流素子４のドープ領域２２の配置とは若干異なる可能性があるという点である。さらに、いくつかの実施例では、半導体整流素子５のドープ領域２２と表面１２Ａが分離しているので（図２７に示す通り）、図２８のエッチングステップの所定の厚さは、複数のドープ領域２２１、２２２、２２３（特に２２２、２２３）が表面１２Ｃに接触することを確保するために、図２４に示す距離Ｄ１３以上に制御されることになる。

【0052】

以上の方法に基づいて形成された半導体整流素子４、半導体整流素子５は、半導体整流素子１と類似する構造を有しており、その従来技術に対する優位性は半導体整流素子１と同じなので、ここでは繰り返し述べない。本開示で提供する半導体整流素子は、炭化ケイ素の材料特性のお陰で、消費電力の削減とスイッチング効率の向上を提供することができるとともに、本開示で提供する製造方法は、酸化ケイ素材料上での自己整合工程を有効に整合させ、高温アニール工程がゲート構造に与える損傷を回避すると同時に、工程全体のコストを削減することもできる。

【0053】

本文中では、記述しやすいように、「の下」、「下面」、「下部」、「上方」、「上部」、「左側」、「右側」などの空間に対応する用語を使用して、図面に示す１つの部品または特徴と別の１つまたは複数の部品または特徴との関係を記述している。図面に記載されている方向の他に、空間に対応する用語は、装置の使用時または運転時の異なる方向をカバーすることもある。他の方式でも装置の方向（９０度回転、またはその他の向き）を決めることができ、かつ同様に相応の方式で本文中で使用する空間に対応する用語を解釈することもできる。部品が他の部品に「接続され」、または「連結され」ていると書かれている場合は、他の部品に直接接続または連結されていてもよいし、中間部品が存在してもよいという点を理解しておかなければならない。

【0054】

本文で使用されているように、用語の「概ね」、「ほぼ」、「基本的に」及び「約」は、小さな変化を記述及び解釈するために用いられる。イベントまたは状況と結び付けて使用される場合、前記用語は、イベントまたは状況が間違いなく発生した実例、及びイベントまたは状況が発生間近の実例を指すことができる。本文で所定の値または範囲に関して使用される場合、用語の「約」は、全体的に所定の値または範囲の±１０％、±５％、±１％または±０．５％以内にあることを意味する。本文では、範囲を１つの端点からもう１つの端点まで、または２つの端点の間として表すことができる。本文で開示しているすべての範囲には、別途明示していない限り、端点が含まれている。「ほぼ共面」という用語は、２つの表面が同一平面に沿って位置決めされている位置の差が数マイクロメートル（μｍ）以内にあること、例えば、同一平面に沿って位置決めされている位置の差が１０μｍ以内、５μｍ以内、１μｍ以内、または０．５μｍ以内にあることを指すことができる。数値または特性が「ほぼ」同一とされる場合、前記用語は、前記値の平均値の±１０％、±５％、±１％または±０．５％以内の値を指すことができる。

【0055】

前述の内容は、いくつかの実施例の特徴及び本開示の詳細な面を概述している。本開示に記載されている実施例は、同一または類似する目的を実施するため、及び／または本文で紹介している実施例の同一または類似する利点を実現するためにその他の工程及び構造を設計し、または修正するための基礎として容易に用いることができる。このような同等の構造は、本開示の主旨及び範囲から逸脱しておらず、かつ本開示の主旨及び範囲から逸脱しない状況において、各種の改変、置換及び変更を行うことができる。

【符号の説明】

【0056】

１、２、３、４、５ 半導体整流素子
１１ 半導体材料層
１１Ａ、１１Ｂ 表面
１２ 炭化ケイ素層
１２Ａ、１２Ｂ、１２Ｃ 表面
１２Ｄ 水平面
１３ 誘電層
１４ 誘電層
１４１、１４２、１４３ 部分誘電層
１４Ａ、１４１Ａ、１４２Ａ 頂面
１５ 誘電層
１５１、１５２、１５３、１５４ 部分誘電層
１６ ゲート電極層
１６１、１６２、１６３、１６４ ゲート電極
１６Ａ、１６１Ａ、１６２Ａ 頂面
１７ ゲート構造
１７１、１７２、１７３、１７４ ゲート構造
２１ ドープ領域
２１１ 領域
２２ ドープ領域
２２１、２２２、２２３ ドープ領域
２５ ドープ領域
３１ 接触金属層
３２ 第１電極層
３３ 不活性化層
３４ 第２電極層
４１ 凹溝
４１Ｂ 底面
４１Ｃ、４１Ｄ 側壁
４２ 凹溝
４２Ｂ 底面
４２Ｃ、４２Ｄ 側壁
４３ 凹溝
５１ パターン化層
５１１、５１２、５１３ 開口
５２ 炭素含有層
５３ パターン化層
５４ 側壁スペーサ
Ｄ１２、Ｄ１３ 距離
Ｄ４１、Ｄ４２ 深さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【外国語明細書】