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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025099268
(43)【公開日】2025-07-03
(54)【発明の名称】メモリシステムおよび半導体記憶装置
(51)【国際特許分類】
G11C 5/04 20060101AFI20250626BHJP
G06F 12/00 20060101ALI20250626BHJP
H10B 80/00 20230101ALI20250626BHJP
H01L 25/07 20060101ALI20250626BHJP
【ＦＩ】
G11C5/04 210
G06F12/00 550K
H10B80/00
H01L25/08 E
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023215798
(22)【出願日】2023-12-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】佐野 雄一
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160MM01
(57)【要約】
【課題】一実施形態は、メモリシステムの電気的特性の向上を図る。
【解決手段】一実施形態は、メモリシステムは、第１基板と、コントローラと、半導体記憶装置とを有する。前記半導体記憶装置は、第２基板と、複数の半導体メモリチップと、複数の接続端子とを有する。前記複数の半導体メモリチップの各々は、データ信号またはタイミング信号を転送可能な端子として、所定数の端子から構成された１チャンネル分の複数の第１端子のみを有する。前記複数の接続端子は、前記データ信号または前記タイミング信号を転送可能な端子として、前記所定数の端子から構成された前記１チャンネル分の複数の第２端子のみを含む。
【選択図】図６
【解決手段】一実施形態は、メモリシステムは、第１基板と、コントローラと、半導体記憶装置とを有する。前記半導体記憶装置は、第２基板と、複数の半導体メモリチップと、複数の接続端子とを有する。前記複数の半導体メモリチップの各々は、データ信号またはタイミング信号を転送可能な端子として、所定数の端子から構成された１チャンネル分の複数の第１端子のみを有する。前記複数の接続端子は、前記データ信号または前記タイミング信号を転送可能な端子として、前記所定数の端子から構成された前記１チャンネル分の複数の第２端子のみを含む。
【選択図】図６
【特許請求の範囲】
【請求項1】
第１基板と、
前記第１基板に実装されたコントローラと、
前記第１基板に実装された半導体記憶装置と、
を備え、
前記半導体記憶装置は、
第１面と、前記第１面とは反対側に位置した第２面とを含む第２基板と、
前記第２基板の厚さ方向から見た場合に前記第１面を覆う封止部材と、
前記第１面と前記封止部材との間に配置された複数の半導体メモリチップと、
前記第１面と前記複数の半導体メモリチップとを接続した複数のボンディングワイヤと、
前記第２面に設けられて前記第１基板に接続された複数の接続端子と、
を有し、
前記複数の半導体メモリチップの各々は、データ信号またはタイミング信号を転送可能な端子として、所定数の端子から構成された１チャンネル分の複数の第１端子のみを有し、
前記複数の接続端子は、前記データ信号または前記タイミング信号を転送可能な端子として、前記所定数の端子から構成された前記１チャンネル分の複数の第２端子のみを含む、
メモリシステム。
前記第１基板に実装されたコントローラと、
前記第１基板に実装された半導体記憶装置と、
を備え、
前記半導体記憶装置は、
第１面と、前記第１面とは反対側に位置した第２面とを含む第２基板と、
前記第２基板の厚さ方向から見た場合に前記第１面を覆う封止部材と、
前記第１面と前記封止部材との間に配置された複数の半導体メモリチップと、
前記第１面と前記複数の半導体メモリチップとを接続した複数のボンディングワイヤと、
前記第２面に設けられて前記第１基板に接続された複数の接続端子と、
を有し、
前記複数の半導体メモリチップの各々は、データ信号またはタイミング信号を転送可能な端子として、所定数の端子から構成された１チャンネル分の複数の第１端子のみを有し、
前記複数の接続端子は、前記データ信号または前記タイミング信号を転送可能な端子として、前記所定数の端子から構成された前記１チャンネル分の複数の第２端子のみを含む、
メモリシステム。
【請求項2】
前記複数の半導体メモリチップは、複数の第１半導体メモリチップと、複数の第２半導体メモリチップとを含み、
前記複数のボンディングワイヤは、前記複数の第１半導体メモリチップの各々の前記複数の第１端子に接続された複数の第１ボンディングワイヤと、前記複数の第２半導体メモリチップの各々の前記複数の第１端子に接続された複数の第２ボンディングワイヤとを含み、
前記半導体記憶装置は、前記複数の第２端子と前記複数の第１ボンディングワイヤとを電気的に接続する経路と、前記複数の第２端子と前記複数の第２ボンディングワイヤとを電気的に接続する経路とが分岐する分岐部を含む、
請求項１に記載のメモリシステム。
前記複数のボンディングワイヤは、前記複数の第１半導体メモリチップの各々の前記複数の第１端子に接続された複数の第１ボンディングワイヤと、前記複数の第２半導体メモリチップの各々の前記複数の第１端子に接続された複数の第２ボンディングワイヤとを含み、
前記半導体記憶装置は、前記複数の第２端子と前記複数の第１ボンディングワイヤとを電気的に接続する経路と、前記複数の第２端子と前記複数の第２ボンディングワイヤとを電気的に接続する経路とが分岐する分岐部を含む、
請求項１に記載のメモリシステム。
【請求項3】
前記第２基板は、前記分岐部を含む、
請求項２に記載のメモリシステム。
請求項２に記載のメモリシステム。
【請求項4】
前記分岐部は、前記第１面に設けられた複数のパッドを含み、
前記複数の第１ボンディングワイヤは、前記複数のパッドに接続され、
前記複数の第２ボンディングワイヤは、前記複数の第１ボンディングワイヤと電気的に並列に前記複数のパッドに接続されている、
請求項３に記載のメモリシステム。
前記複数の第１ボンディングワイヤは、前記複数のパッドに接続され、
前記複数の第２ボンディングワイヤは、前記複数の第１ボンディングワイヤと電気的に並列に前記複数のパッドに接続されている、
請求項３に記載のメモリシステム。
【請求項5】
前記半導体記憶装置は、前記第２基板に実装された中継部品をさらに有し、
前記中継部品は、前記分岐部を含む、
請求項２に記載のメモリシステム。
前記中継部品は、前記分岐部を含む、
請求項２に記載のメモリシステム。
【請求項6】
前記複数の第１ボンディングワイヤは、前記第２基板に接続され、前記第２基板を介して前記中継部品に電気的に接続され、
前記複数の第２ボンディングワイヤは、前記第２基板に接続され、前記第２基板を介して前記中継部品に電気的に接続されている、
請求項５に記載のメモリシステム。
前記複数の第２ボンディングワイヤは、前記第２基板に接続され、前記第２基板を介して前記中継部品に電気的に接続されている、
請求項５に記載のメモリシステム。
【請求項7】
前記第１面に沿う方向を第１方向とする場合、
前記中継部品の前記第１方向の中心は、前記第２基板の前記第１方向の中心に対して、前記第１方向に１ｍｍ以上ずれて配置されている、
請求項６に記載のメモリシステム。
前記中継部品の前記第１方向の中心は、前記第２基板の前記第１方向の中心に対して、前記第１方向に１ｍｍ以上ずれて配置されている、
請求項６に記載のメモリシステム。
【請求項8】
前記第１面に沿う方向を第１方向とする場合、
前記中継部品の前記第１方向の中心は、前記第２基板の前記第１方向の中心に対して、前記コントローラに近い側にずれて配置されている、
請求項６に記載のメモリシステム。
前記中継部品の前記第１方向の中心は、前記第２基板の前記第１方向の中心に対して、前記コントローラに近い側にずれて配置されている、
請求項６に記載のメモリシステム。
【請求項9】
前記中継部品は、複数の端子を含むパッケージ部品であり、前記第１面にフリップチップ実装されており、
前記複数の第１半導体メモリチップは、前記第２基板とは反対側から前記中継部品に積層されている、
請求項５から請求項８のうちいずれか１項に記載のメモリシステム。
前記複数の第１半導体メモリチップは、前記第２基板とは反対側から前記中継部品に積層されている、
請求項５から請求項８のうちいずれか１項に記載のメモリシステム。
【請求項10】
前記複数の第１半導体メモリチップは、前記第２基板とは反対側から前記中継部品に積層されている、
請求項９に記載のメモリシステム。
請求項９に記載のメモリシステム。
【請求項11】
前記複数の第２ボンディングワイヤは、前記複数の第１半導体メモリチップと前記複数の第２半導体メモリチップとの間を延びており、
前記複数の第２ボンディングワイヤのうち少なくとも一部の第２ボンディングワイヤの一部は、前記第２基板の厚さ方向から見た場合に、前記複数の第１半導体メモリチップのうち少なくとも一部の第１半導体メモリチップと重なる、
請求項１０に記載のメモリシステム。
前記複数の第２ボンディングワイヤのうち少なくとも一部の第２ボンディングワイヤの一部は、前記第２基板の厚さ方向から見た場合に、前記複数の第１半導体メモリチップのうち少なくとも一部の第１半導体メモリチップと重なる、
請求項１０に記載のメモリシステム。
【請求項12】
前記第１面に沿う方向を第１方向とする場合、
前記複数の第２端子は、前記第２基板の前記第１方向の中心に対して、前記コントローラに近い側に配置された第１個数の第２端子と、前記コントローラから遠い側に配置された第２個数の第２端子とを含み、
前記第１個数は、前記第２個数よりも多い、
請求項１から請求項８のうちいずれか１項に記載のメモリシステム。
前記複数の第２端子は、前記第２基板の前記第１方向の中心に対して、前記コントローラに近い側に配置された第１個数の第２端子と、前記コントローラから遠い側に配置された第２個数の第２端子とを含み、
前記第１個数は、前記第２個数よりも多い、
請求項１から請求項８のうちいずれか１項に記載のメモリシステム。
【請求項13】
第１面と、前記第１面とは反対側に位置した第２面とを含む第２基板と、
前記第２基板の厚さ方向から見た場合に前記第１面を覆う封止部材と、
前記第１面と前記封止部材との間に配置された複数の半導体メモリチップと、
前記第１面と前記複数の半導体メモリチップとを接続した複数のボンディングワイヤと、
前記第２面に設けられた複数の接続端子と、
を有し、
前記複数の半導体メモリチップの各々は、データ信号またはタイミング信号を転送可能な端子として、所定数の端子から構成された１チャンネル分の複数の第１端子のみを有し、
前記複数の接続端子は、前記データ信号または前記タイミング信号を転送可能な端子として、前記所定数の端子から構成された前記１チャンネル分の複数の第２端子のみを含む、
半導体記憶装置。
前記第２基板の厚さ方向から見た場合に前記第１面を覆う封止部材と、
前記第１面と前記封止部材との間に配置された複数の半導体メモリチップと、
前記第１面と前記複数の半導体メモリチップとを接続した複数のボンディングワイヤと、
前記第２面に設けられた複数の接続端子と、
を有し、
前記複数の半導体メモリチップの各々は、データ信号またはタイミング信号を転送可能な端子として、所定数の端子から構成された１チャンネル分の複数の第１端子のみを有し、
前記複数の接続端子は、前記データ信号または前記タイミング信号を転送可能な端子として、前記所定数の端子から構成された前記１チャンネル分の複数の第２端子のみを含む、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステムおよび半導体記憶装置に関する。
【背景技術】
【0002】
基板と、基板に実装されたコントローラと、基板に実装された半導体記憶装置とを有したメモリシステムが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許公開第２０２３／０００４３１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
一実施形態は、メモリシステムの電気的特性の向上を図る。
【課題を解決するための手段】
【0005】
一実施形態は、第１基板と、コントローラと、半導体記憶装置とを備える。前記コントローラは、前記第１基板に実装されている。前記半導体記憶装置は、前記第１基板に実装されている。前記半導体記憶装置は、第２基板と、封止部材と、複数の半導体メモリチップと、複数のボンディングワイヤと、複数の接続端子とを有する。前記第２基板は、第１面と、前記第１面とは反対側に位置した第２面とを含む。前記封止部材は、前記第２基板の厚さ方向から見た場合に前記第１面を覆う。前記複数の半導体メモリチップは、前記第１面と前記封止部材との間に配置されている。前記複数のボンディングワイヤは、前記第１面と前記複数の半導体メモリチップとを接続している。前記複数の接続端子は、前記第２面に設けられて前記第１基板に接続されている。前記複数の半導体メモリチップの各々は、データ信号またはタイミング信号を転送可能な端子として、所定数の端子から構成された１チャンネル分の複数の第１端子のみを有する。前記複数の接続端子は、前記データ信号または前記タイミング信号を転送可能な端子として、前記所定数の端子から構成された前記１チャンネル分の複数の第２端子のみを含む。
【図面の簡単な説明】
【0006】
【図1】第１実施形態のメモリシステムを示す斜視図。
【図2】第１実施形態のコントローラとＮＡＮＤパッケージとの接続関係を示す図。
【図3】第１実施形態のＮＡＮＤパッケージを示す断面図。
【図4】第１実施形態のＮＡＮＤパッケージを示す平面図。
【図5】第１実施形態のＮＡＮＤパッケージを示す下面図。
【図7】比較例のメモリシステムを示す断面図。
【図8】第１実施形態の第１変形例のＮＡＮＤパッケージを示す下面図。
【図9】第１実施形態の第２変形例のＮＡＮＤパッケージを示す断面図。
【図10】第１実施形態の第３変形例のＮＡＮＤパッケージを示す断面図。
【図11】第２実施形態のＮＡＮＤパッケージを示す断面図。
【発明を実施するための形態】
【0007】
以下、実施形態のメモリシステムおよび半導体記憶装置を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本出願で「平行」、「直交」、または「同じ」とは、それぞれ、「略平行」、「略直交」、または「略同じ」である場合を含み得る。本出願で「接続」とは、機械的な接続に限定されず、電気的な接続を含み得る。すなわち「接続」とは、対象物と直接に接続される場合に限定されず、別の部材を間に介在させて対象物と接続される場合を含み得る。
【0008】
本出願では、＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向は、以下のように定義される。＋Ｘ方向、－Ｘ方向、＋Ｙ方向、および－Ｙ方向は、後述する基板１１の第１面１１ａ（図１参照）と平行な方向である。＋Ｘ方向は、後述するコントローラ１２からＮＡＮＤパッケージ１４に向かう方向である（図１参照）。－Ｘ方向は、＋Ｘ方向とは反対の方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および－Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、後述するＮＡＮＤパッケージ１４の第３端部１４ｅ３から第４端部１４ｅ４に向かう方向である（図１参照）。－Ｙ方向は、＋Ｙ方向とは反対の方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。
【0009】
＋Ｚ方向および－Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向であり、基板１１の厚さ方向である。＋Ｚ方向は、基板１１の第２面１１ｂから第１面１１ａに向かう方向である（図１参照）。－Ｚ方向は、＋Ｚ方向とは反対の方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。Ｘ方向は、「第１方向」の一例である。以下では、＋Ｚ方向側を「上」と称し、－Ｚ方向側を「下」と称する場合がある。ただしこれら表現は説明の便宜上のものであり、重力方向を規定するものではない。
【0010】
（第１実施形態）
＜Ａ１．メモリシステムの全体構成＞
図１から図６を参照し、第１実施形態のメモリシステム１について説明する。メモリシステム１は、例えばＳＳＤ（Solid State Drive）のようなストレージデバイスである。メモリシステム１は、ホスト機器と接続され、ホスト機器の記憶装置として使用される。ホスト機器は、パーソナルコンピュータ、モバイル機器、ビデオレコーダ、または車載機器などであるが、これら例には限定されない。
＜Ａ１．メモリシステムの全体構成＞
図１から図６を参照し、第１実施形態のメモリシステム１について説明する。メモリシステム１は、例えばＳＳＤ（Solid State Drive）のようなストレージデバイスである。メモリシステム１は、ホスト機器と接続され、ホスト機器の記憶装置として使用される。ホスト機器は、パーソナルコンピュータ、モバイル機器、ビデオレコーダ、または車載機器などであるが、これら例には限定されない。
【0011】
図１は、メモリシステム１を示す斜視図である。メモリシステム１は、例えば、基板１１、コントローラ１２、ＤＲＡＭ（Dynamic Random Access Memory）１３、および複数のＮＡＮＤ型フラッシュメモリ１４（以下では便宜上「ＮＡＮＤパッケージ１４」と称する）を有する。
【0012】
基板１１は、Ｘ方向およびＹ方向に沿う板部材である。基板１１は、プリント基板であり、絶縁基材１１ｉと、絶縁基材１１ｉに設けられた配線パターン１１ｗとを含む（図６参照）。絶縁基材１１ｉは、ガラスエポキシ樹脂またはポリイミドなどの絶縁材料で形成された絶縁性の硬質部材である。配線パターン１１ｗは、絶縁基材１１ｉの表面または内部に設けられた導電部である。基板１１は、第１面１１ａと、第１面１１ａとは反対側に位置した第２面１１ｂとを有する。第１面１１ａは、＋Ｚ方向に向いた面である。第２面１１ｂは、－Ｚ方向に向いた面である。第１面１１ａおよび第２面１１ｂの各々は、Ｘ方向およびＹ方向に延びている。基板１１は、「第１基板」の一例である。
【0013】
基板１１の－Ｘ方向側の端部は、接続コネクタ１１ｃを有する。接続コネクタ１１ｃは、ホスト機器のコネクタと接続可能な接続部である。接続コネクタ１１ｃは、ホスト機器のコネクタと接続可能な複数の金属端子を有する。
【0014】
コントローラ１２は、メモリシステム１の全体を統括的に制御する部品である。コントローラ１２は、例えば、ホスト機器に対するホストインターフェース回路、ＤＲＡＭ１３を制御する制御回路、および複数のＮＡＮＤパッケージ１４を制御する制御回路などが１つの半導体チップに集積されたＳｏＣ（System on a Chip）を含む半導体パッケージである。コントローラ１２は、例えば、基板１１の第１面１１ａに実装されている。
【0015】
ＤＲＡＭ１３は、揮発性の半導体メモリチップを含む半導体パッケージである。ＤＲＡＭ１３は、ホスト機器から受信した書き込み対象データ、またはＮＡＮＤパッケージ１４から読み出された読み出し対象データなどが一時的に格納されるデータバッファである。ＤＲＡＭ１３は、例えば、基板１１の第２面１１ｂに実装されている。なお、ＤＲＡＭ１３は、基板１１に設けられることに代えて、コントローラ１２内に設けられてもよい。
【0016】
ＮＡＮＤパッケージ１４は、不揮発性の半導体メモリチップを含む半導体パッケージである。複数のＮＡＮＤパッケージ１４は、例えば、基板１１の第１面１１ａおよび第２面１１ｂに分かれて実装されている。例えば、複数のＮＡＮＤパッケージ１４は、基板１１の第１面１１ａに実装された４つのＮＡＮＤパッケージ１４（第１から第４のＮＡＮＤパッケージ１４Ａ～１４Ｄ）を含む。第１から第４のＮＡＮＤパッケージ１４Ａ～１４Ｄは、例えば、Ｘ方向に並べて配置されている。各ＮＡＮＤパッケージ１４は、「半導体記憶装置」の一例である。
【0017】
本実施形態では、ＮＡＮＤパッケージ１４は、Ｚ方向から見た場合、Ｙ方向に細長く延びた長方形状である。ＮＡＮＤパッケージ１４は、例えば、第１端部１４ｅ１、第２端部１４ｅ２、第３端部１４ｅ３、および第４端部１４ｅ４を有する。第１端部１４ｅ１および第２端部１４ｅ２は、ＮＡＮＤパッケージ１４の短手方向（Ｘ方向）に分かれた一対の端部である。第３端部１４ｅ３および第４端部１４ｅ４は、ＮＡＮＤパッケージ１４の長手方向（Ｙ方向）に分かれた一対の端部である。
【0018】
本実施形態では、ＮＡＮＤパッケージ１４のＹ方向の幅Ｗ１は、ＮＡＮＤパッケージ１４のＸ方向の幅Ｗ２よりも大きい。例えば、ＮＡＮＤパッケージ１４のＹ方向の幅Ｗ１は、ＮＡＮＤパッケージ１４のＸ方向の幅Ｗ２の１．５倍以上である。ＮＡＮＤパッケージ１４の一例では、幅Ｗ１が１０ｍｍであり、幅Ｗ２が５ｍｍである。ＮＡＮＤパッケージ１４の別の一例では、幅Ｗ１が１５ｍｍであり、幅Ｗ２が１０ｍｍである。ＮＡＮＤパッケージ１４は、後述するように複数の接続端子２７を有する（図５参照）。複数の接続端子２７の中心間距離ＰＴは、例えば、０．５ｍｍ～０．８ｍｍである。
【0019】
＜Ａ２．送受信される信号の種類＞
図２は、コントローラ１２とＮＡＮＤパッケージ１４との接続関係を示す図である。図２では説明の便宜上、ＮＡＮＤパッケージ１４は１つのみ図示する。コントローラ１２とＮＡＮＤパッケージ１４との間で送受信される信号は、例えば、８ビットのデータ信号ＤＱ（ＤＱ０～ＤＱ７）、データストローブ信号ＤＱＳ／ＤＱＳｎ、リードイネーブル信号ＲＥ／ＲＥｎ、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、ライトプロテクト信号ＷＰｎ、およびレディ／ビジー信号Ｒ／Ｂｎを含む。これら信号は、コントローラ１２とＮＡＮＤパッケージ１４との間に設けられた個別の伝送線路Ｌを介して送信および／または受信される。
図２は、コントローラ１２とＮＡＮＤパッケージ１４との接続関係を示す図である。図２では説明の便宜上、ＮＡＮＤパッケージ１４は１つのみ図示する。コントローラ１２とＮＡＮＤパッケージ１４との間で送受信される信号は、例えば、８ビットのデータ信号ＤＱ（ＤＱ０～ＤＱ７）、データストローブ信号ＤＱＳ／ＤＱＳｎ、リードイネーブル信号ＲＥ／ＲＥｎ、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、ライトプロテクト信号ＷＰｎ、およびレディ／ビジー信号Ｒ／Ｂｎを含む。これら信号は、コントローラ１２とＮＡＮＤパッケージ１４との間に設けられた個別の伝送線路Ｌを介して送信および／または受信される。
【0020】
データ信号ＤＱ（ＤＱ０～ＤＱ７）は、例えば、コントローラ１２とＮＡＮＤパッケージ１４との間で転送されるデータの内容を示す信号である。本実施形態では、データ信号ＤＱ（ＤＱ０～ＤＱ７）は、ＮＡＮＤパッケージ１４への書き込み対象データ（ライトデータ）の内容を示す信号、ＮＡＮＤパッケージ１４からの読み出し対象データ（リードデータ）の内容を示す信号、各種コマンドを示す信号、データの書き込み先または読み出し先のアドレスを示す信号などを含む。データ信号ＤＱ（ＤＱ０～ＤＱ７）は、例えば８ビットを単位として、互いに独立した８本の伝送線路Ｌを介して送受信される。なお、データ信号ＤＱは、別のビット数（例えば１６ビット）を単位として、当該別のビット数に対応した複数の伝送線路Ｌを介して送受信されてもよい。
【0021】
データストローブ信号ＤＱＳ／ＤＱＳｎは、データ信号ＤＱのラッチまたはデータ信号ＤＱの出力のために用いられるストローブ信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、例えば、トグルパターンの信号（以下「トグル信号」と称する）を含む。データストローブ信号ＤＱＳ／ＤＱＳｎは、データストローブ信号ＤＱＳと、データストローブ信号ＤＱＳｎとを含む。データストローブ信号ＤＱＳおよびデータストローブ信号ＤＱＳｎは、相補的な関係を持つ一対の信号である。例えば、データストローブ信号ＤＱＳは、正論理のデータストローブ信号である。一方で、データストローブ信号ＤＱＳｎは、データストローブ信号ＤＱＳに対して論理反転の関係を持つ、負論理のデータストローブ信号である。
【0022】
ここで、データストローブ信号ＤＱＳおよびデータストローブ信号ＤＱＳｎの各々としては、例えば、ライトデータ受信用ストローブ信号と、リードデータ送信用ストローブ信号と、リードデータ受信用ストローブ信号とがある。ライトデータ受信用ストローブ信号は、ライトデータの書き込み動作において、ライトデータとともにコントローラ１２からＮＡＮＤパッケージ１４に出力され、ＮＡＮＤパッケージ１４内でライトデータをラッチするタイミングの規定に用いられるストローブ信号である。リードデータ送信用ストローブ信号は、リードデータの読み出し動作において、後述するリードイネーブル信号ＲＥ／ＲＥｎ（またはリードイネーブル信号ＲＥ）と同期してコントローラ１２からＮＡＮＤパッケージ１４に出力され、そのエッジを受けてリードデータをＮＡＮＤパッケージ１４からコントローラ１２に出力するためにＮＡＮＤパッケージ１４内で用いられるストローブ信号である。リードデータ受信用ストローブ信号は、リードデータの読み出し動作において、ＮＡＮＤパッケージ１４内で生成され、リードデータとともにＮＡＮＤパッケージ１４からコントローラ１２に出力され、コントローラ１２内でリードデータをラッチするタイミングの規定に用いられるストローブ信号である。データストローブ信号ＤＱＳおよびデータストローブ信号ＤＱＳｎの各々は、「タイミング信号」の一例である。
【0023】
リードイネーブル信号ＲＥ／ＲＥｎは、ＮＡＮＤパッケージ１４からデータを読み出すことを可能にする信号である。リードイネーブル信号ＲＥ／ＲＥｎは、例えば、トグル信号を含み得る。リードイネーブル信号ＲＥ／ＲＥｎは、リードイネーブル信号ＲＥと、リードイネーブル信号ＲＥｎとを含む。リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎは、相補的な関係を持つ一対の信号である。例えば、リードイネーブル信号ＲＥは、正論理のリードイネーブル信号である。一方で、リードイネーブル信号ＲＥｎは、リードイネーブル信号ＲＥに対して論理反転の関係を持つ、負論理のデータストローブ信号である。リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎの各々は、「タイミング信号」の一例である。
【0024】
チップイネーブル信号ＣＥｎは、複数のＮＡＮＤパッケージ１４のなかからアクセス対象のＮＡＮＤパッケージ１４の選択を可能にし、ＮＡＮＤパッケージ１４を選択する際にアサートされる信号である。コマンドラッチイネーブル信号ＣＬＥは、コントローラ１２からＮＡＮＤパッケージ１４に出力されるコマンドを、ＮＡＮＤパッケージ１４内のコマンドレジスタにラッチすることを可能にする信号である。アドレスラッチイネーブル信号ＡＬＥは、コントローラ１２からＮＡＮＤパッケージ１４に出力されるアドレスを、ＮＡＮＤパッケージ１４内のアドレスレジスタにラッチすることを可能にする信号である。チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、およびアドレスラッチイネーブル信号ＡＬＥの各々は、「状態通知信号」の一例である。
【0025】
ライトイネーブル信号ＷＥｎは、ＮＡＮＤパッケージ１４にデータ（例えばコマンドまたはアドレス）を受け渡すことを可能にする信号である。ライトプロテクト信号ＷＰｎは、書き込みおよび消去を禁止する際にアサートされる信号である。レディ／ビジー信号Ｒ／Ｂｎは、ＮＡＮＤパッケージ１４がレディ状態であるかビジー状態であるかを区別可能に示す信号である。「レディ状態」とは、ＮＡＮＤパッケージ１４がコントローラ１２からコマンドを受け付け可能な状態である。「ビジー状態」とは、ＮＡＮＤパッケージ１４がコントローラ１２からコマンドを受け付け不可能な状態である。ライトイネーブル信号ＷＥｎ、ライトプロテクト信号ＷＰｎ、およびレディ／ビジー信号Ｒ／Ｂｎの各々は、「状態通知信号」の一例である。
【0026】
＜Ａ３．ＮＡＮＤパッケージの構成＞
次に、ＮＡＮＤパッケージ１４の構成について説明する。
図３は、ＮＡＮＤパッケージ１４を示す断面図である。以下では、ＮＡＮＤパッケージ１４として、基板１１の第１面１１ａに実装されたＮＡＮＤパッケージ１４を代表として取り上げて説明する。ＮＡＮＤパッケージ１４は、例えば、基板２１、複数の半導体メモリチップ２２、複数の接着フィルム２３、接着フィルム２４、複数のボンディングワイヤ２５、封止部材２６、および複数の接続端子２７を有する。以下では、ＮＡＮＤパッケージ１４に含まれる基板２１と、上述した基板１１とを区別するため、基板２１を「パッケージ基板２１」と称する。
次に、ＮＡＮＤパッケージ１４の構成について説明する。
図３は、ＮＡＮＤパッケージ１４を示す断面図である。以下では、ＮＡＮＤパッケージ１４として、基板１１の第１面１１ａに実装されたＮＡＮＤパッケージ１４を代表として取り上げて説明する。ＮＡＮＤパッケージ１４は、例えば、基板２１、複数の半導体メモリチップ２２、複数の接着フィルム２３、接着フィルム２４、複数のボンディングワイヤ２５、封止部材２６、および複数の接続端子２７を有する。以下では、ＮＡＮＤパッケージ１４に含まれる基板２１と、上述した基板１１とを区別するため、基板２１を「パッケージ基板２１」と称する。
【0027】
（パッケージ基板）
パッケージ基板２１は、Ｘ方向およびＹ方向に沿う板部材である。パッケージ基板２１は、プリント基板であり、絶縁基材２１ｉと、配線パターン２１ｗとを含む。絶縁基材２１ｉは、ガラスエポキシ樹脂またはポリイミドなどの絶縁材料で形成された絶縁性の硬質部材である。配線パターン２１ｗは、絶縁基材２１ｉの表面または内部に設けられた導電部である。パッケージ基板２１は、Ｚ方向から見た場合に、ＮＡＮＤパッケージ１４の外形と同じ矩形状である。パッケージ基板２１は、「第２基板」の一例である。
パッケージ基板２１は、Ｘ方向およびＹ方向に沿う板部材である。パッケージ基板２１は、プリント基板であり、絶縁基材２１ｉと、配線パターン２１ｗとを含む。絶縁基材２１ｉは、ガラスエポキシ樹脂またはポリイミドなどの絶縁材料で形成された絶縁性の硬質部材である。配線パターン２１ｗは、絶縁基材２１ｉの表面または内部に設けられた導電部である。パッケージ基板２１は、Ｚ方向から見た場合に、ＮＡＮＤパッケージ１４の外形と同じ矩形状である。パッケージ基板２１は、「第２基板」の一例である。
【0028】
パッケージ基板２１は、第１面２１ａと、第１面２１ａとは反対側に位置した第２面２１ｂとを有する。第１面２１ａは、基板１１とは反対側に向いた面（＋Ｚ方向に向いた面）である。第１面２１ａは、後述するボンディングワイヤ２５がそれぞれ接続される複数のパッド３１を有する。一方で、第２面２１ｂは、基板１１に向いた面（例えば－Ｚ方向に向いた面）である。第２面２１ｂは、後述する接続端子２７がそれぞれ接続される複数のパッド３２を有する。
【0029】
（半導体メモリチップ）
半導体メモリチップ２２は、データを記憶可能な半導体部品である。半導体メモリチップ２２は、例えば不揮発性の半導体メモリチップであり、例えばＮＡＮＤ型フラッシュメモリチップである。半導体メモリチップ２２は、複数のメモリセルトランジスタと、複数のメモリセルトランジスタを記憶素子として機能させるための周辺回路とを含む。半導体メモリチップ２２は、Ｘ方向およびＹ方向に沿う板状である。半導体メモリチップ２２は、Ｚ方向から見た場合、Ｙ方向に細長く延びた長方形状である（図４参照）。複数の半導体メモリチップ２２は、パッケージ基板２１の第１面２１ａと、後述する封止部材２６との間に配置されている。
半導体メモリチップ２２は、データを記憶可能な半導体部品である。半導体メモリチップ２２は、例えば不揮発性の半導体メモリチップであり、例えばＮＡＮＤ型フラッシュメモリチップである。半導体メモリチップ２２は、複数のメモリセルトランジスタと、複数のメモリセルトランジスタを記憶素子として機能させるための周辺回路とを含む。半導体メモリチップ２２は、Ｘ方向およびＹ方向に沿う板状である。半導体メモリチップ２２は、Ｚ方向から見た場合、Ｙ方向に細長く延びた長方形状である（図４参照）。複数の半導体メモリチップ２２は、パッケージ基板２１の第１面２１ａと、後述する封止部材２６との間に配置されている。
【0030】
本実施形態では、複数の半導体メモリチップ２２は、複数（例えば４つ）の第１半導体メモリチップ２２Ａと、複数（例えば４つ）の第２半導体メモリチップ２２Ｂとを含む。
【0031】
複数の第１半導体メモリチップ２２Ａは、接着フィルム２３を間に介在させてＺ方向に積層されている。接着フィルム２３は、例えば、ダイアタッチフィルムである。複数の第１半導体メモリチップ２２Ａは、パッケージ基板２１の第１面２１ａに積層されている。複数の第１半導体メモリチップ２２Ａは、パッケージ基板２１から離れる第１半導体メモリチップ２２Ａであるほど、＋Ｘ方向側にずれて配置されている。各第１半導体メモリチップ２２Ａは、Ｚ方向から見て別の第１半導体メモリチップ２２Ａと重ならない領域に、複数のパッド４１を有する。パッド４１は、後述するボンディングワイヤ２５が接続されるパッドである。
【0032】
本実施形態では、複数の第１半導体メモリチップ２２Ａのうち最上位の第１半導体メモリチップ２２Ａの上には、接着フィルム２４が設けられている。接着フィルム２４は、例えば、厚めのダイアタッチフィルムである。接着フィルム２４のＺ方向の厚さは、接着フィルム２３のＺ方向の厚さよりも大きい。接着フィルム２４は、最上位の第１半導体メモリチップ２２Ａのパッド４１と、最上位の第１半導体メモリチップ２２Ａのパッド４１に接続されたボンディングワイヤ２５の一部とを覆う。例えば、当該ボンディングワイヤ２５の一部は、接着フィルム２４の内部を通って延びている。
【0033】
複数の第２半導体メモリチップ２２Ｂは、複数の第１半導体メモリチップ２２Ａに対して、パッケージ基板２１とは反対側に位置する。複数の第２半導体メモリチップ２２Ｂは、接着フィルム２３を間に介在させてＺ方向に積層されている。複数の第２半導体メモリチップ２２Ｂは、パッケージ基板２１から離れる第２半導体メモリチップ２２Ｂであるほど、＋Ｘ方向側にずれて配置されている。複数の第２半導体メモリチップ２２Ｂは、接着フィルム２４を介して、複数の第１半導体メモリチップ２２Ａの上に積層されている。本実施形態では、複数の第２半導体メモリチップ２２Ｂのうち最下位の第２半導体メモリチップ２２Ｂは、上述した最上位の第１半導体メモリチップ２２Ａに対して－Ｘ方向側にずれて配置されている。各第２半導体メモリチップ２２Ｂは、Ｚ方向から見て別の第２半導体メモリチップ２２Ｂと重ならない領域に、複数のパッド４１を有する。パッド４１は、後述するボンディングワイヤ２５が接続されるパッドである。
【0034】
（ボンディングワイヤ）
ボンディングワイヤ２５は、パッケージ基板２１と半導体メモリチップ２２とを接続する電気接続部である。本実施形態では、複数のボンディングワイヤ２５は、複数の第１ボンディングワイヤ２５Ａ（図３では１つのみ図示）と、複数の第２ボンディングワイヤ２５Ｂ（図３では１つのみ図示）とを含む。
ボンディングワイヤ２５は、パッケージ基板２１と半導体メモリチップ２２とを接続する電気接続部である。本実施形態では、複数のボンディングワイヤ２５は、複数の第１ボンディングワイヤ２５Ａ（図３では１つのみ図示）と、複数の第２ボンディングワイヤ２５Ｂ（図３では１つのみ図示）とを含む。
【0035】
各第１ボンディングワイヤ２５Ａは、複数の第１半導体メモリチップ２２Ａのパッド４１と、パッケージ基板２１のパッド３１とを電気的に接続する。各第１ボンディングワイヤ２５Ａは、複数の第１半導体メモリチップ２２Ａの－Ｘ方向側の端部に設けられている。本実施形態では、各第１ボンディングワイヤ２５Ａの一端は、パッケージ基板２１のパッド３１に接合されている。各第１ボンディングワイヤ２５Ａは、パッケージ基板２１のパッド３１から複数の第１半導体メモリチップ２２Ａのパッド４１を順に経由して延びている。各第１ボンディングワイヤ２５Ａは、複数の第１半導体メモリチップ２２Ａのパッド４１を電気的に直列に接続している。
【0036】
各第２ボンディングワイヤ２５Ｂは、複数の第２半導体メモリチップ２２Ｂのパッド４１と、パッケージ基板２１のパッド３１とを電気的に接続する。各第２ボンディングワイヤ２５Ｂは、複数の第２半導体メモリチップ２２Ｂの－Ｘ方向側の端部に設けられている。各第２ボンディングワイヤ２５Ｂの一端は、パッケージ基板２１のパッド３１に接合されている。各第２ボンディングワイヤ２５Ｂは、パッケージ基板２１のパッド３１から複数の第２半導体メモリチップ２２Ｂのパッド４１を順に経由して延びている。各第２ボンディングワイヤ２５Ｂは、複数の第２半導体メモリチップ２２Ｂのパッド４１を電気的に直列に接続している。
【0037】
（封止部材）
封止部材２６は、複数の半導体メモリチップ２２および複数のボンディングワイヤ２５を保護する絶縁部である。封止部材２６は、例えば、モールド樹脂である。封止部材２６は、パッケージ基板２１の第１面２１ａに設けられ、Ｚ方向から見た場合にパッケージ基板２１の第１面２１ａを覆う。封止部材２６は、パッケージ基板２１の第１面２１ａとは反対側から複数の半導体メモリチップ２２および複数のボンディングワイヤ２５を覆う。例えば、封止部材２６は、Ｚ方向から見た場合、ＮＡＮＤパッケージ１４の外形と同じ矩形状に形成されている。
封止部材２６は、複数の半導体メモリチップ２２および複数のボンディングワイヤ２５を保護する絶縁部である。封止部材２６は、例えば、モールド樹脂である。封止部材２６は、パッケージ基板２１の第１面２１ａに設けられ、Ｚ方向から見た場合にパッケージ基板２１の第１面２１ａを覆う。封止部材２６は、パッケージ基板２１の第１面２１ａとは反対側から複数の半導体メモリチップ２２および複数のボンディングワイヤ２５を覆う。例えば、封止部材２６は、Ｚ方向から見た場合、ＮＡＮＤパッケージ１４の外形と同じ矩形状に形成されている。
【0038】
（接続端子）
接続端子２７は、ＮＡＮＤパッケージ１４と基板１１とを接続する電気接続部である。複数の接続端子２７は、基板２１の第２面２１ｂに設けられ、ＮＡＮＤパッケージ１４の外部に露出している。複数の接続端子２７は、例えば、Ｘ方向およびＹ方向に沿う格子状に配列されている（図５参照）。本実施形態では、複数の接続端子２７は、ＢＧＡ（Ball Grid Array）タイプの半田接合部である。ただし、接続端子２７は、上記例に限定されない。接続端子２７は、導電ペーストを介して外部と接続されるパッドでもよいし、リードフレームやピンのような端子でもよいし、他の態様で外部と接続される端子でもよい。
接続端子２７は、ＮＡＮＤパッケージ１４と基板１１とを接続する電気接続部である。複数の接続端子２７は、基板２１の第２面２１ｂに設けられ、ＮＡＮＤパッケージ１４の外部に露出している。複数の接続端子２７は、例えば、Ｘ方向およびＹ方向に沿う格子状に配列されている（図５参照）。本実施形態では、複数の接続端子２７は、ＢＧＡ（Ball Grid Array）タイプの半田接合部である。ただし、接続端子２７は、上記例に限定されない。接続端子２７は、導電ペーストを介して外部と接続されるパッドでもよいし、リードフレームやピンのような端子でもよいし、他の態様で外部と接続される端子でもよい。
【0039】
＜Ａ４．半導体メモリチップの端子＞
次に、半導体メモリチップ２２のパッド４１について説明する。
図４は、ＮＡＮＤパッケージ１４を示す平面図である。図４では説明の便宜上、封止部材２６の図示を省略している。各半導体メモリチップ２２は、複数のボンディングワイヤ２５がそれぞれ接続される複数のパッド４１を有する。
次に、半導体メモリチップ２２のパッド４１について説明する。
図４は、ＮＡＮＤパッケージ１４を示す平面図である。図４では説明の便宜上、封止部材２６の図示を省略している。各半導体メモリチップ２２は、複数のボンディングワイヤ２５がそれぞれ接続される複数のパッド４１を有する。
【0040】
本実施形態では、各半導体メモリチップ２２の複数のパッド４１は、データ信号またはタイミング信号を転送可能な端子として、所定数（例えば１２個）の端子から構成された１チャンネル分の複数のパッド４１Ｓのみを含む。本実施形態では、１２個のパッド４１Ｓは、「複数の第１端子」の一例である。
【0041】
本実施形態では、上記所定数の端子（１チャンネル分の端子）である１２個のパッド４１Ｓは、例えば、８ビットのデータ信号ＤＱを転送可能な８個のパッド４１Ｓ、データストローブ信号ＤＱＳを転送可能な１個のパッド４１Ｓ、データストローブ信号ＤＱＳｎを転送可能な１個のパッド４１Ｓ、リードイネーブル信号ＲＥを転送可能な１個のパッド４１Ｓ、およびリードイネーブル信号ＲＥｎを転送可能な１個のパッド４１Ｓを含む。１２個のパッド４１Ｓは、例えば、Ｙ方向に並べて配置されている。
【0042】
なお本出願で「半導体メモリチップの各々は、データ信号またはタイミング信号を転送可能な複数の端子として、所定数の端子から構成された１チャンネル分の複数の端子のみを有する」とは、データ信号またはタイミング信号を転送可能な端子としては上記所定数のパッド４１Ｓ（１チャンネル分の端子）のみを有することを意味し、データ信号およびタイミング信号の転送とは異なる目的で使用される別の端子が存在する場合を含み得る。例えば、各半導体メモリチップ２２の複数のパッド４１は、上記所定数のパッド４１Ｓ以外の端子として、複数のパッド４１Ｔを含む。複数のパッド４１Ｔは、電力供給用の端子、またはグラウンド接続用の端子などである。
【0043】
本実施形態では、パッケージ基板２１の第１面２１ａに設けられた複数のパッド３１は、複数のパッド３１Ｓと、複数のパッド３１Ｔとを含む。複数のパッド３１Ｓは、上記所定数（例えば１２個）のパッドである。複数のパッド３１Ｓは、複数のボンディングワイヤ２５を介して、各半導体メモリチップ２２の複数のパッド４１Ｓと１対１で電気的に接続される。ここで言う「１対１」とは、１つの半導体メモリチップ２２に着目した場合に、パッケージ基板２１の複数のパッド３１Ｓと、当該１つの半導体メモリチップ２２の複数のパッド４１Ｓとが１対１で電気的に接続されることを意味する。上述したように本実施形態では、各第１ボンディングワイヤ２５Ａは、複数の第１半導体メモリチップ２２Ａのパッド４１を電気的に直列に接続している。また、各第２ボンディングワイヤ２５Ｂは、複数の第２半導体メモリチップ２２Ｂのパッド４１を電気的に直列に接続している。このため、ＮＡＮＤパッケージ１４の全体で見た場合には、各パッド３１Ｓと、８つの半導体メモリチップ２２に分かれて存在する８つのパッド４１Ｓとが１対８の関係で電気的に接続される。
【0044】
同様に、複数のパッド３１Ｔは、複数のボンディングワイヤ２５を介して、各半導体メモリチップ２２の複数のパッド４１Ｔと１対１で電気的に接続される。ここで言う「１対１」とは、１つの半導体メモリチップ２２に着目した場合に、パッケージ基板２１の複数のパッド３１Ｔと、当該半導体メモリチップ２２の複数のパッド４１Ｔとが１対１で電気的に接続されることを意味する。ＮＡＮＤパッケージ１４の全体で見た場合には、各パッド３１Ｔと、８つの半導体メモリチップ２２に分かれて存在する８つのパッド４１Ｔとが１対８の関係で電気的に接続される。
【0045】
＜Ａ５．ＮＡＮＤパッケージの接続端子＞
次に、ＮＡＮＤパッケージ１４の接続端子２７について説明する。
図５は、ＮＡＮＤパッケージ１４を示す下面図である。上述したように、複数の接続端子２７は、例えば、Ｘ方向およびＹ方向に沿う格子状に配列されている。
次に、ＮＡＮＤパッケージ１４の接続端子２７について説明する。
図５は、ＮＡＮＤパッケージ１４を示す下面図である。上述したように、複数の接続端子２７は、例えば、Ｘ方向およびＹ方向に沿う格子状に配列されている。
【0046】
本実施形態では、ＮＡＮＤパッケージ１４の複数の接続端子２７は、データ信号またはタイミング信号を転送可能な端子として、上記所定数（例えば１２個）の端子から構成された１チャンネル分の複数の接続端子２７Ｓのみを含む。本実施形態では、１２個の接続端子２７Ｓは、「複数の第２端子」の一例である。
【0047】
本実施形態では、上記所定数の端子（１チャンネル分の端子）である１２個の接続端子２７Ｓは、例えば、８ビットのデータ信号ＤＱを転送可能な８個の接続端子２７Ｓ、データストローブ信号ＤＱＳを転送可能な１個の接続端子２７Ｓ、データストローブ信号ＤＱＳｎを転送可能な１個の接続端子２７Ｓ、リードイネーブル信号ＲＥを転送可能な１個の接続端子２７Ｓ、およびリードイネーブル信号ＲＥｎを転送可能な１個の接続端子２７Ｓを含む。
【0048】
ここで説明のため、Ｚ方向から見た場合にパッケージ基板２１のＸ方向の中心Ｃ１（ＮＡＮＤパッケージ１４のＸ方向の中心）をＹ方向に通る中心線ＣＬ１を定義する。本実施形態では、１２個の接続端子２７Ｓは、Ｘ方向に関して中心線ＣＬ１の両側（すなわち＋Ｘ方向側と－Ｘ方向側）とで非対称に配置されている。図５に示す例では、１２個の接続端子２７Ｓは、パッケージ基板２１のＸ方向の中心Ｃ１に対して、コントローラ１２に近い側（－Ｘ方向側）に配置された第１個数（例えば１０個）の接続端子２７Ｓと、コントローラ１２から遠い側（＋Ｘ方向側）に配置された第２個数（例えば２個）の接続端子２７Ｓとを含む。上記第１個数は、上記第２個数よりも多い。
【0049】
なお本出願で「複数の接続端子は、データ信号またはタイミング信号を転送可能な端子として、所定数の端子から構成された１チャンネル分の複数の端子のみを含む」とは、データ信号またはタイミング信号を転送可能な端子としては上記所定数の端子（１チャンネル分の端子）のみを有することを意味し、データ信号およびタイミング信号の転送とは異なる目的で使用される別の端子が存在する場合も含み得る。例えば、複数の接続端子２７は、上記所定数の接続端子２７Ｓ以外の端子として、複数の接続端子２７Ｔを含む。複数の接続端子２７Ｔは、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、ライトプロテクト信号ＷＰｎ、またはレディ／ビジー信号Ｒ／Ｂｎなどの制御信号（例えば状態通知信号）を転送可能な端子、電力供給用の端子、またはグラウンド接続用の端子などである。
【0050】
＜Ａ６．ＮＡＮＤパッケージの分岐部＞
次に図３に戻り、ＮＡＮＤパッケージ１４の分岐部ＤＰについて説明する。本実施形態では、ＮＡＮＤパッケージ１４は、分岐部ＤＰを有する。分岐部ＤＰでは、接続端子２７に含まれる複数の接続端子２７Ｓ（上記所定数の接続端子２７Ｓ）と複数の第１ボンディングワイヤ２５Ａとを電気的に接続する経路Ｐ１と、経路Ｐ１とは電気的に並列に、接続端子２７に含まれる複数の接続端子２７Ｓ（上記所定数の接続端子２７Ｓ）と複数の第２ボンディングワイヤ２５Ｂとを電気的に接続する経路Ｐ２とが分岐する。
次に図３に戻り、ＮＡＮＤパッケージ１４の分岐部ＤＰについて説明する。本実施形態では、ＮＡＮＤパッケージ１４は、分岐部ＤＰを有する。分岐部ＤＰでは、接続端子２７に含まれる複数の接続端子２７Ｓ（上記所定数の接続端子２７Ｓ）と複数の第１ボンディングワイヤ２５Ａとを電気的に接続する経路Ｐ１と、経路Ｐ１とは電気的に並列に、接続端子２７に含まれる複数の接続端子２７Ｓ（上記所定数の接続端子２７Ｓ）と複数の第２ボンディングワイヤ２５Ｂとを電気的に接続する経路Ｐ２とが分岐する。
【0051】
本実施形態では、分岐部ＤＰは、パッケージ基板２１に設けられている。分岐部ＤＰは、例えば、パッケージ基板２１に設けられた複数のパッド３１のうち上述した所定数（例えば１２個）のパッド３１Ｓを含む。各パッド３１Ｓは、複数の接続端子２７Ｓに含まれる１つの接続端子２７Ｓと電気的に接続されている。また、各パッド３１には、第１ボンディングワイヤ２５Ａと、第２ボンディングワイヤ２５Ｂとが電気的に並列に接続されている。これにより、各パッド３１は、１つの接続端子２７Ｓと各第１半導体メモリチップ２２Ａの１つのパッド４１Ｓとを電気的に接続し、且つ、当該１つの接続端子２７Ｓと各第２半導体メモリチップ２２Ｂの１つのパッド４１Ｓとを電気的に接続している。
【0052】
＜Ａ７．メモリシステムの基板の構成＞
次に、メモリシステム１の基板１１について説明する。
図６は、図１に示されたメモリシステム１のＦ６－Ｆ６線に沿う断面図である。本実施形態では、基板１１の複数の伝送線路Ｌは、データ信号ＤＱ（ＤＱ０～ＤＱ７）、データストローブ信号ＤＱＳ、データストローブ信号ＤＱＳｎ、リードイネーブル信号ＲＥ、またはリードイネーブル信号ＲＥｎが転送される複数の伝送線路Ｌ１を含む（図６では１つのみ図示）。伝送線路Ｌ１は、例えば、配線本体Ｌ１ａと、配線本体Ｌ１ａから分岐した１つ以上の接続部Ｌ１ｂとを有する。接続部Ｌ１ｂは、配線本体Ｌ１ａとＮＡＮＤパッケージ１４とを接続する配線部である。接続部Ｌ１ｂは、各伝送線路Ｌ１に関して、各ＮＡＮＤパッケージ１４に１つの接続部Ｌ１ｂのみが接続されるように設けられている。
次に、メモリシステム１の基板１１について説明する。
図６は、図１に示されたメモリシステム１のＦ６－Ｆ６線に沿う断面図である。本実施形態では、基板１１の複数の伝送線路Ｌは、データ信号ＤＱ（ＤＱ０～ＤＱ７）、データストローブ信号ＤＱＳ、データストローブ信号ＤＱＳｎ、リードイネーブル信号ＲＥ、またはリードイネーブル信号ＲＥｎが転送される複数の伝送線路Ｌ１を含む（図６では１つのみ図示）。伝送線路Ｌ１は、例えば、配線本体Ｌ１ａと、配線本体Ｌ１ａから分岐した１つ以上の接続部Ｌ１ｂとを有する。接続部Ｌ１ｂは、配線本体Ｌ１ａとＮＡＮＤパッケージ１４とを接続する配線部である。接続部Ｌ１ｂは、各伝送線路Ｌ１に関して、各ＮＡＮＤパッケージ１４に１つの接続部Ｌ１ｂのみが接続されるように設けられている。
【0053】
＜Ａ８．利点＞
図７は、比較例のメモリシステム１Ｑを示す断面図である。ここでは比較例として、各ＮＡＮＤパッケージ１４が、データ信号またはタイミング信号を転送可能な端子として、２チャンネル分の接続端子２７Ｓを有する構成について考える。言い換えると、比較例のＮＡＮＤパッケージ１４は、同じ信号に対応する接続端子２７Ｓを２つ有する。そして、伝送線路Ｌ１は、各ＮＡＮＤパッケージ１４に対して、上記２つの接続端子２７Ｓに接続される２つの接続部Ｌ１ｂを有する。
図７は、比較例のメモリシステム１Ｑを示す断面図である。ここでは比較例として、各ＮＡＮＤパッケージ１４が、データ信号またはタイミング信号を転送可能な端子として、２チャンネル分の接続端子２７Ｓを有する構成について考える。言い換えると、比較例のＮＡＮＤパッケージ１４は、同じ信号に対応する接続端子２７Ｓを２つ有する。そして、伝送線路Ｌ１は、各ＮＡＮＤパッケージ１４に対して、上記２つの接続端子２７Ｓに接続される２つの接続部Ｌ１ｂを有する。
【0054】
この比較例の構成では、配線本体Ｌ１ａから分岐した分岐部分（接続部Ｌ１ｂ）の数が多くなる。このような構成によれば、上記分岐部分による信号の反射の影響により、伝送線路Ｌ１を用いて転送される信号の信号品質が低下する場合がある。この影響は、メモリシステム１の高速化が進むに従い顕著になりやすい。また、２チャンネル分の接続端子２７ＳがＮＡＮＤパッケージ１４に設けられている場合、ＮＡＮＤパッケージ１４の小型化を図ることが難しくなりやすい。
【0055】
一方で、本実施形態では、ＮＡＮＤパッケージ１４は、複数の半導体メモリチップ２２と、複数の接続端子２７とを有する。複数の半導体メモリチップ２２の各々は、データ信号またはタイミング信号を転送可能な複数の端子として、所定数の端子から構成された１チャンネル分の複数のパッド４１Ｓのみを有する。複数の接続端子２７は、データ信号またはタイミング信号を転送可能な複数の端子として、上記所定数の端子から構成された上記１チャンネル分の複数の接続端子２７Ｓを含む。このような構成によれば、上記比較例と比べて、配線本体Ｌ１ａから分岐した分岐部分（接続部Ｌ１ｂ）の数を減らすことができる。このため、上記分岐部分による信号の反射の影響が小さくなり、伝送線路Ｌ１を用いて転送される信号の信号品質が低下しにくくなる。また、１チャンネル分の接続端子２７ＳがＮＡＮＤパッケージ１４に設けられている場合、上記比較例と比べてＮＡＮＤパッケージ１４の小型化を図りやすくなる。
【0056】
本実施形態では、複数の半導体メモリチップ２２は、複数の第１半導体メモリチップ２２Ａと、複数の第２半導体メモリチップ２２Ｂとを含む。複数のボンディングワイヤ２５は、複数の第１半導体メモリチップ２２Ａの各々の複数のパッド４１Ｓに接続された複数の第１ボンディングワイヤ２５Ａと、複数の第２半導体メモリチップ２２Ｂの各々の複数のパッド４１Ｓに接続された複数の第２ボンディングワイヤ２５Ｂとを含む。ＮＡＮＤパッケージ１４は、分岐部ＤＰを有する。分岐部ＤＰでは、複数の接続端子２７Ｓと複数の第１ボンディングワイヤ２５Ａとを電気的に接続する経路Ｐ１と、複数の第１ボンディングワイヤ２５Ａとは電気的に並列に、複数の接続端子２７Ｓと複数の第２ボンディングワイヤ２５Ｂとを電気的に接続する経路Ｐ２とが分岐する部分である。このような構成によれば、ＮＡＮＤパッケージ１４内では２チャンネル分の接続関係を実現することができ、ＮＡＮＤパッケージ１４の電気的特性（例えば高速性）などを向上させやすくなる。
【0057】
本実施形態では、パッケージ基板２１は、分岐部ＤＰを含む。このような構成によれば、パッケージ基板２１によって分岐部ＤＰを実現することができる。これにより、ＮＡＮＤパッケージ１４内に特別な追加部品を設ける場合と比べて、ＮＡＮＤパッケージ１４の小型化を図りやすくなる。
【0058】
本実施形態では、分岐部ＤＰは、パッケージ基板２１の第１面２１ａに設けられた複数のパッド３１Ｓを含む。複数の第１ボンディングワイヤ２５Ａは、複数のパッド３１Ｓに接続されている。複数の第２ボンディングワイヤ２５Ｂは、複数の第１ボンディングワイヤ２５Ａと電気的に並列に複数のパッド３１Ｓに接続されている。このような構成によれば、パッケージ基板２１のパッド３１によって分岐部ＤＰを実現することができる。これにより、ＮＡＮＤパッケージ１４の小型化を図りやすくなる。
【0059】
本実施形態では、複数の接続端子２７Ｓは、パッケージ基板２１のＸ方向の中心Ｃ１に対して、コントローラ１２に近い側に配置された第１個数の接続端子２７Ｓと、コントローラ１２から遠い側に配置された第２個数の接続端子２７Ｓとを含む。そして、上記第１個数は、上記第２個数よりも多い。このような構成によれば、接続端子２７Ｓとコントローラ１２との間の距離を短くすることができる。接続端子２７Ｓとコントローラ１２との間の距離を短くすることができると、メモリシステム１の高速化を図りやすくなる。
【0060】
＜Ａ９．変形例＞
以下、いくつかの変形例について説明する。なお各変形例において、以下に説明する以外の構成は、上述した第１実施形態の構成と同じである。
以下、いくつかの変形例について説明する。なお各変形例において、以下に説明する以外の構成は、上述した第１実施形態の構成と同じである。
【0061】
（第１変形例）
図８は、第１変形例のＮＡＮＤパッケージ１４を示す下面図である。第１変形例の複数の接続端子２７は、上述した第１実施形態と同様に、データ信号またはタイミング信号を転送可能な端子として、上記所定数（例えば１２個）の端子から構成された１チャンネル分の複数の接続端子２７Ｓのみを含む。
図８は、第１変形例のＮＡＮＤパッケージ１４を示す下面図である。第１変形例の複数の接続端子２７は、上述した第１実施形態と同様に、データ信号またはタイミング信号を転送可能な端子として、上記所定数（例えば１２個）の端子から構成された１チャンネル分の複数の接続端子２７Ｓのみを含む。
【0062】
本変形例では、１２個の接続端子２７Ｓは、Ｘ方向に関して中心線ＣＬ１の両側（すなわち＋Ｘ方向側と－Ｘ方向側）とで非対称に配置されている。本変形例では、１２個の接続端子２７Ｓは、パッケージ基板２１のＸ方向の中心Ｃ１に対して、コントローラ１２に近い側（－Ｘ方向側）に配置された第１個数（例えば６個）の接続端子２７Ｓと、コントローラ１２から遠い側（＋Ｘ方向側）に配置された第２個数（例えば４個）の接続端子２７Ｓと、第３個数（例えば２個）の接続端子２７Ｓとを含む。上記第３個数の接続端子２７Ｓは、Ｚ方向から見た場合に、パッケージ基板２１のＸ方向の中心Ｃ１を通りＹ方向に延びた中心線ＣＬ１と重なる接続端子２７Ｓである。上記第１個数は、上記第２個数よりも多い。なお本変形例は、後述する第２実施形態と組み合わされて適用されてもよい。このような構成でも、メモリシステム１の電気的特性の向上を図ることができる。
【0063】
（第２変形例）
図９は、第２変形例のＮＡＮＤパッケージ１４を示す断面図である。第２変形例では、複数の第２半導体メモリチップ２２Ｂは、接着フィルム２３を間に介在させてＺ方向に積層されている。複数の第２半導体メモリチップ２２Ｂは、パッケージ基板２１から離れる第２半導体メモリチップ２２Ｂであるほど、＋Ｘ方向側にずれて配置されている。複数の第２半導体メモリチップ２２Ｂは、接着フィルム２３を介して、複数の第１半導体メモリチップ２２Ａの上に積層されている。本変形例では、複数の第２半導体メモリチップ２２Ｂのうち最下位の第２半導体メモリチップ２２Ｂは、最上位の第１半導体メモリチップ２２Ａに対して＋Ｘ方向側にずれて配置されている。
図９は、第２変形例のＮＡＮＤパッケージ１４を示す断面図である。第２変形例では、複数の第２半導体メモリチップ２２Ｂは、接着フィルム２３を間に介在させてＺ方向に積層されている。複数の第２半導体メモリチップ２２Ｂは、パッケージ基板２１から離れる第２半導体メモリチップ２２Ｂであるほど、＋Ｘ方向側にずれて配置されている。複数の第２半導体メモリチップ２２Ｂは、接着フィルム２３を介して、複数の第１半導体メモリチップ２２Ａの上に積層されている。本変形例では、複数の第２半導体メモリチップ２２Ｂのうち最下位の第２半導体メモリチップ２２Ｂは、最上位の第１半導体メモリチップ２２Ａに対して＋Ｘ方向側にずれて配置されている。
【0064】
本変形例では、複数の第１半導体メモリチップ２２Ａには、複数の第１ボンディングワイヤ２５Ａが接続されている。複数の第２半導体メモリチップ２２Ｂには、複数の第１ボンディングワイヤ２５Ａとは電気的に並列に、複数の第２ボンディングワイヤ２５Ｂが接続されている。このような構成でも、メモリシステム１の電気的特性の向上を図ることができる。
【0065】
（第３変形例）
図１０は、第３変形例のＮＡＮＤパッケージ１４を示す断面図である。第３変形例では、１つのＮＡＮＤパッケージ１４に含まれる全て（例えば８つ）の半導体メモリチップ２２は、接着フィルム２３を間に介在させてＺ方向に積層されている。全ての半導体メモリチップ２２は、パッケージ基板２１から離れる半導体メモリチップ２２であるほど、＋Ｘ方向側にずれて配置されている。本変形例では、各ボンディングワイヤ２５は、複数の半導体メモリチップ２２の－Ｘ方向側の端部に設けられ、パッケージ基板２１のパッド３１から複数の半導体メモリチップ２２のパッド４１を順に経由して延びている。各ボンディングワイヤ２５は、全て（例えば８つ）の半導体メモリチップ２２のパッド４１を電気的に直列に接続している。本変形例では、電気的に並列に接続されたパッド４１が存在しなくてもよい。本変形例では、パッケージ基板２１の各パッド３１Ｓと複数の半導体メモリチップ２２（例えば全ての半導体メモリチップ２２である８つの半導体メモリチップ２２）に分かれて存在する複数のパッド４１Ｓ（例えば８つのパッド４１Ｓ）とを電気的に接続する経路は、上述したような経路Ｐ１と経路Ｐ２とに分かれていなくてよい。本変形例では、パッド３１Ｓごとに、当該パッド３１Ｓと、複数の半導体メモリチップ２２（例えば全ての半導体メモリチップ２２である８つの半導体メモリチップ２２）に分かれて存在する複数のパッド４１Ｓ（例えば８つのパッド４１Ｓ）とを電気的に直列に接続する１つの経路Ｐが設けられている。
図１０は、第３変形例のＮＡＮＤパッケージ１４を示す断面図である。第３変形例では、１つのＮＡＮＤパッケージ１４に含まれる全て（例えば８つ）の半導体メモリチップ２２は、接着フィルム２３を間に介在させてＺ方向に積層されている。全ての半導体メモリチップ２２は、パッケージ基板２１から離れる半導体メモリチップ２２であるほど、＋Ｘ方向側にずれて配置されている。本変形例では、各ボンディングワイヤ２５は、複数の半導体メモリチップ２２の－Ｘ方向側の端部に設けられ、パッケージ基板２１のパッド３１から複数の半導体メモリチップ２２のパッド４１を順に経由して延びている。各ボンディングワイヤ２５は、全て（例えば８つ）の半導体メモリチップ２２のパッド４１を電気的に直列に接続している。本変形例では、電気的に並列に接続されたパッド４１が存在しなくてもよい。本変形例では、パッケージ基板２１の各パッド３１Ｓと複数の半導体メモリチップ２２（例えば全ての半導体メモリチップ２２である８つの半導体メモリチップ２２）に分かれて存在する複数のパッド４１Ｓ（例えば８つのパッド４１Ｓ）とを電気的に接続する経路は、上述したような経路Ｐ１と経路Ｐ２とに分かれていなくてよい。本変形例では、パッド３１Ｓごとに、当該パッド３１Ｓと、複数の半導体メモリチップ２２（例えば全ての半導体メモリチップ２２である８つの半導体メモリチップ２２）に分かれて存在する複数のパッド４１Ｓ（例えば８つのパッド４１Ｓ）とを電気的に直列に接続する１つの経路Ｐが設けられている。
【0066】
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、中継部品６０を含むＮＡＮＤパッケージ１４´が設けられた点で第１実施形態とは異なる。なお以下に説明する以外の構成は、上述した第１実施形態の構成と同じである。
次に、第２実施形態について説明する。第２実施形態は、中継部品６０を含むＮＡＮＤパッケージ１４´が設けられた点で第１実施形態とは異なる。なお以下に説明する以外の構成は、上述した第１実施形態の構成と同じである。
【0067】
＜Ｂ１．ＮＡＮＤパッケージの構成＞
図１１は、第２実施形態のＮＡＮＤパッケージ１４´を示す断面図である。ＮＡＮＤパッケージ１４´は、例えば、パッケージ基板２１´、複数（例えば８つ）の半導体メモリチップ２２、複数の接着フィルム２３、複数のボンディングワイヤ２５、封止部材２６、複数の接続端子２７、および中継部品６０を有する。なお「中継部品」は、例えば、「分配部品」または「インターフェース部品」などと称されてもよい。
図１１は、第２実施形態のＮＡＮＤパッケージ１４´を示す断面図である。ＮＡＮＤパッケージ１４´は、例えば、パッケージ基板２１´、複数（例えば８つ）の半導体メモリチップ２２、複数の接着フィルム２３、複数のボンディングワイヤ２５、封止部材２６、複数の接続端子２７、および中継部品６０を有する。なお「中継部品」は、例えば、「分配部品」または「インターフェース部品」などと称されてもよい。
【0068】
（中継部品）
中継部品６０は、１つ以上の回路を含む半導体チップである。中継部品６０は、例えば、パッケージ基板２１と複数の半導体メモリチップ２２との間に設けられるインターフェース回路を含む。中継部品６０は、例えば、複数の半導体メモリチップ２２を制御するための制御回路を含んでもよい。本実施形態では、中継部品６０は、複数の接続端子を含むパッケージ部品である。中継部品６０は、例えば、部品本体６１と、複数の接続端子６２とを含む。
中継部品６０は、１つ以上の回路を含む半導体チップである。中継部品６０は、例えば、パッケージ基板２１と複数の半導体メモリチップ２２との間に設けられるインターフェース回路を含む。中継部品６０は、例えば、複数の半導体メモリチップ２２を制御するための制御回路を含んでもよい。本実施形態では、中継部品６０は、複数の接続端子を含むパッケージ部品である。中継部品６０は、例えば、部品本体６１と、複数の接続端子６２とを含む。
【0069】
部品本体６１は、後述するインターフェース回路６０ａを含む。部品本体６１は、板状である。部品本体６１は、第１面６１ａと、第１面６１ａとは反対側に位置した第２面６１ｂとを有する。第１面６１ａは、＋Ｚ方向に向いた面である。第２面６１ｂは、－Ｚ方向に向いた面である。インターフェース回路６０ａ（例えばインターフェース回路６０ａに含まれる素子）は、第１面６１ａよりも、第２面６１ｂに寄って配置されている。
【0070】
接続端子６２は、部品本体６１とパッケージ基板２１とを接続する電気接続部である。複数の接続端子６２は、部品本体６１の第２面６１ｂに設けられている。複数の接続端子６２は、例えば、Ｘ方向およびＹ方向に沿う格子状に配列されている。本実施形態では、複数の接続端子６２は、ＢＧＡタイプの半田接合部（いわゆるマイクロバンプ）である。ただし、接続端子６２は、上記例に限定されない。
【0071】
本実施形態では、パッケージ基板２１の第１面２１ａは、中継部品６０と電気的に接続される複数のパッド３３（図１２参照）を有する。中継部品６０は、パッケージ基板２１の第１面２１ａにフリップチップ実装されている。中継部品６０の複数の接続端子６２は、パッケージ基板２１の複数のパッド３３に接続されている。
【0072】
図１１に示すように、中継部品６０のＸ方向の中心Ｃ２は、パッケージ基板２１のＸ方向の中心Ｃ１（ＮＡＮＤパッケージ１４´のＸ方向の中心）に対して、コントローラ１２に近い側（－Ｘ方向側）にずれて配置されている。例えば、中継部品６０のＸ方向の中心Ｃ２は、パッケージ基板２１のＸ方向の中心Ｃ１に対して、コントローラ１２に近い側（－Ｘ方向側）に１ｍｍ以上ずれて配置されている。別の観点で述べると、中継部品６０のＸ方向の中心Ｃ２は、パッケージ基板２１のＸ方向の中心Ｃ１に対して、コントローラ１２に近い側（－Ｘ方向側）に所定距離以上ずれて配置されている。上記所定距離は、複数の接続端子２７の中心間距離ＰＴよりも大きな距離である。
【0073】
（半導体メモリチップ）
複数（例えば４つ）の第１半導体メモリチップ２２Ａは、パッケージ基板２１とは反対側から中継部品６０に積層されている。複数の第１半導体メモリチップ２２Ａは、接着フィルム２３を間に介在させて、中継部品６０の部品本体６１の第１面６１ａに積層されている。複数の第１半導体メモリチップ２２Ａは、パッケージ基板２１から離れる第１半導体メモリチップ２２Ａであるほど、＋Ｘ方向側にずれて配置されている。
複数（例えば４つ）の第１半導体メモリチップ２２Ａは、パッケージ基板２１とは反対側から中継部品６０に積層されている。複数の第１半導体メモリチップ２２Ａは、接着フィルム２３を間に介在させて、中継部品６０の部品本体６１の第１面６１ａに積層されている。複数の第１半導体メモリチップ２２Ａは、パッケージ基板２１から離れる第１半導体メモリチップ２２Ａであるほど、＋Ｘ方向側にずれて配置されている。
【0074】
複数（例えば４つ）の第２半導体メモリチップ２２Ｂは、Ｚ方向から見た場合に、中継部品６０を外れた位置に配置されている。例えば、複数の第２半導体メモリチップ２２Ｂは、複数の第１半導体メモリチップ２２Ａおよび中継部品６０に対して、＋Ｘ方向側に配置されている。複数の第２半導体メモリチップ２２Ｂは、接着フィルム２３を間に介在させて、パッケージ基板２１の第１面２１ａに積層されている。複数の第２半導体メモリチップ２２Ｂは、パッケージ基板２１から離れる第２半導体メモリチップ２２Ｂであるほど、＋Ｘ方向側にずれて配置されている。
【0075】
本実施形態では、最下位の第２半導体メモリチップ２２Ｂの一部は、最上位の第１半導体メモリチップ２２Ａとパッケージ基板２１との間に位置する。言い換えると、Ｚ方向から見た場合、最下位の第２半導体メモリチップ２２Ｂの一部は、最上位の第１半導体メモリチップ２２Ａの一部と重なる。
【0076】
（パッケージ基板のパッド）
本実施形態では、パッケージ基板２１の複数のパッド３１は、上記所定数（例えば１２個）のパッド３１ＳＡと、上記所定数（例えば１２個）のパッド３１ＳＢとを含む。
本実施形態では、パッケージ基板２１の複数のパッド３１は、上記所定数（例えば１２個）のパッド３１ＳＡと、上記所定数（例えば１２個）のパッド３１ＳＢとを含む。
【0077】
上記所定数のパッド３１ＳＡは、中継部品６０に対して－Ｘ方向側に位置する。別の観点で述べると、上記所定数のパッド３１ＳＡは、複数の第１半導体メモリチップ２２Ａに対して－Ｘ方向側に位置する。上記所定数のパッド３１ＳＡは、Ｙ方向に並べて配置されている。
【0078】
上記所定数のパッド３１ＳＢは、中継部品６０に対して＋Ｘ方向側に位置する。別の観点で述べると、上記所定数のパッド３１ＳＡは、複数の第２半導体メモリチップ２２Ｂに対して－Ｘ方向側に位置する。本実施形態では、上記所定数のパッド３１ＳＢは、Ｘ方向に関して、中継部品６０と、複数の第２半導体メモリチップ２２Ｂとの間に位置する。上記所定数のパッド３１ＳＢは、Ｙ方向に並べて配置されている。
【0079】
（ボンディングワイヤ）
各第１ボンディングワイヤ２５Ａは、複数の第１半導体メモリチップ２２Ａのパッド４１Ｓと、パッケージ基板２１のパッド３１ＳＡとを電気的に接続する。各第１ボンディングワイヤ２５Ａは、複数の第１半導体メモリチップ２２Ａに対して－Ｘ方向側に配置されている。各第１ボンディングワイヤ２５Ａは、複数の第１半導体メモリチップ２２Ａの－Ｘ方向側の端部に設けられている。
各第１ボンディングワイヤ２５Ａは、複数の第１半導体メモリチップ２２Ａのパッド４１Ｓと、パッケージ基板２１のパッド３１ＳＡとを電気的に接続する。各第１ボンディングワイヤ２５Ａは、複数の第１半導体メモリチップ２２Ａに対して－Ｘ方向側に配置されている。各第１ボンディングワイヤ２５Ａは、複数の第１半導体メモリチップ２２Ａの－Ｘ方向側の端部に設けられている。
【0080】
本実施形態では、各第１ボンディングワイヤ２５Ａは、中継部品６０に対して－Ｘ方向側に配置されている。各第１ボンディングワイヤ２５Ａの一端は、パッケージ基板２１のパッド３１ＳＡに接合されている。各第１ボンディングワイヤ２５Ａは、パッド３１ＳＡから複数の第１半導体メモリチップ２２Ａのパッド４１Ｓを順に経由して延びている。各第１ボンディングワイヤ２５Ａは、パッド３１ＳＡに接続され、パッケージ基板２１を介して中継部品６０に電気的に接続されている。
【0081】
各第２ボンディングワイヤ２５Ｂは、複数の第２半導体メモリチップ２２Ｂのパッド４１Ｓと、パッケージ基板２１のパッド３１ＳＢとを電気的に接続する。各第２ボンディングワイヤ２５Ｂは、複数の第２半導体メモリチップ２２Ｂに対して－Ｘ方向側に配置されている。各第２ボンディングワイヤ２５Ｂは、複数の第２半導体メモリチップ２２Ｂの－Ｘ方向側の端部に設けられている。
【0082】
本実施形態では、各第２ボンディングワイヤ２５Ｂは、中継部品６０に対して＋Ｘ方向側に配置されている。各第２ボンディングワイヤ２５Ｂの一端は、パッケージ基板２１のパッド３１ＳＢに接合されている。各第２ボンディングワイヤ２５Ｂは、パッド３１ＳＢから複数の第２半導体メモリチップ２２Ｂのパッド４１Ｓを順に経由して延びている。本実施形態では、各第２ボンディングワイヤ２５Ｂは、複数の第１半導体メモリチップ２２Ａと、複数の第２半導体メモリチップ２２Ｂとの間を通って延びている。各第２ボンディングワイヤ２５Ｂは、パッド３１ＳＢに接続され、パッケージ基板２１を介して中継部品６０に電気的に接続されている。
【0083】
本実施形態では、複数の第２ボンディングワイヤ２５Ｂのうち少なくとも一部の第２ボンディングワイヤ２５Ｂの一部は、Ｚ方向から見た場合に、複数の第１半導体メモリチップ２２Ａのうち少なくとも一部の第１半導体メモリチップ２２Ａと重なる。例えば、全ての第２ボンディングワイヤ２５Ｂの一部は、Ｚ方向から見た場合に、複数の第１半導体メモリチップ２２Ａのうち少なくとも一部の第１半導体メモリチップ２２Ａと重なる。
【0084】
＜Ｂ２．中継部品に関連した電気接続構造＞
次に、中継部品６０に関連した電気接続構造について説明する。
図１２は、図１１に示されたＦ１２線で囲まれた領域を拡大して示す断面図である。中継部品６０の複数の接続端子６２は、上記所定数（例えば１２個）の接続端子６２ＳＱと、上記所定数（例えば１２個）の接続端子６２ＳＡと、上記所定数（例えば１２個）の接続端子６２ＳＢとを含む。図１２では説明の便宜上、接続端子６２ＳＱ、接続端子６２ＳＡ、接続端子６２ＳＢは１つずつのみ図示する。
次に、中継部品６０に関連した電気接続構造について説明する。
図１２は、図１１に示されたＦ１２線で囲まれた領域を拡大して示す断面図である。中継部品６０の複数の接続端子６２は、上記所定数（例えば１２個）の接続端子６２ＳＱと、上記所定数（例えば１２個）の接続端子６２ＳＡと、上記所定数（例えば１２個）の接続端子６２ＳＢとを含む。図１２では説明の便宜上、接続端子６２ＳＱ、接続端子６２ＳＡ、接続端子６２ＳＢは１つずつのみ図示する。
【0085】
本実施形態では、パッケージ基板２１の配線パターン２１ｗは、複数の信号線２１ｗＱと、複数の信号線２１ｗＡと、複数の信号線２１ｗＢとを含む。上記所定数の接続端子６２ＳＱは、パッケージ基板２１の複数の信号線２１ｗＱを介して、ＮＡＮＤパッケージ１４´の上記所定数の接続端子２７Ｓと１対１で電気的に接続されている。上記所定数の接続端子６２ＳＡは、パッケージ基板２１の複数の信号線２１ｗＡを介して、パッケージ基板２１の複数のパッド３１ＳＡと１対１で電気的に接続されている。上記所定数の接続端子６２ＳＢは、パッケージ基板２１の複数の信号線２１ｗＢを介して、パッケージ基板２１の複数のパッド３１ＳＢと１対１で電気的に接続されている。
【0086】
本実施形態では、上記所定数の接続端子６２ＳＡは、上記所定数の接続端子６２ＳＱと比べて、－Ｘ方向側に寄って配置されている。なお、「所定数の接続端子６２ＳＡが、所定数の接続端子６２ＳＱと比べて、－Ｘ方向側に寄って配置されている」とは、上記所定数の接続端子６２ＳＡと上記所定数の接続端子６２ＳＱとで比較した場合に、－Ｘ方向側に位置する接続端子６２ＳＡの数が、－Ｘ方向側に位置する接続端子６２ＳＱの数よりも多いことを意味し、１つまたは少数の接続端子６２ＳＡが接続端子６２ＳＱと比べて＋Ｘ方向側に位置する場合も含み得る。
【0087】
本実施形態では、上記所定数の接続端子６２ＳＢは、上記所定数の接続端子６２ＳＱと比べて、＋Ｘ方向側に寄って配置されている。なお、「所定数の接続端子６２ＳＢが、所定数の接続端子６２ＳＱと比べて、＋Ｘ方向側に寄って配置されている」とは、上記所定数の接続端子６２ＳＢと上記所定数の接続端子６２ＳＱとで比較した場合に、＋Ｘ方向側に位置する接続端子６２ＳＢの数が、＋Ｘ方向側に位置する接続端子６２ＳＱの数よりも多いことを意味し、１つまたは少数の接続端子６２ＳＢが接続端子６２ＳＱと比べて－Ｘ方向側に位置する場合も含み得る。
【0088】
本実施形態では、上記所定数の接続端子６２ＳＡは、上記所定数の接続端子６２ＳＢと比べて、－Ｘ方向側に寄って配置されている。なお、「所定数の接続端子６２ＳＡが、所定数の接続端子６２ＳＢと比べて、－Ｘ方向側に寄って配置されている」とは、上記所定数の接続端子６２ＳＡと上記所定数の接続端子６２ＳＢとで比較した場合に、－Ｘ方向側に位置する接続端子６２ＳＡの数が、－Ｘ方向側に位置する接続端子６２ＳＢの数よりも多いことを意味し、１つまたは少数の接続端子６２ＳＡが接続端子６２ＳＢと比べて＋Ｘ方向側に位置する場合も含み得る。
【0089】
本実施形態では、中継部品６０は、分岐部ＤＰを含む。分岐部ＤＰでは、接続端子２７に含まれる複数の接続端子２７Ｓ（上記所定数の接続端子２７Ｓ）と複数の第１ボンディングワイヤ２５Ａとを電気的に接続する経路Ｐ１と、接続端子２７に含まれる複数の接続端子２７Ｓ（上記所定数の接続端子２７Ｓ）と複数の第２ボンディングワイヤ２５Ｂとを電気的に接続する経路Ｐ２とが分岐する。
【0090】
本実施形態では、分岐部ＤＰは、部品本体６１に設けられたインターフェース回路６０ａを含む。本実施形態では、インターフェース回路６０ａは、例えば、コントローラ１２から受信する信号に基づき、経路Ｐ１を接続するとともに経路Ｐ２を遮断する第１状態と、経路Ｐ２を接続するとともに経路Ｐ１を遮断する第２状態とを切り替える。上記第１状態では、複数の第１半導体メモリチップ２２Ａとコントローラ１２との間で信号（例えばデータ信号およびタイミング信号）が送受信される。上記第２状態では、複数の第２半導体メモリチップ２２Ｂとコントローラ１２との間で信号（例えばデータ信号およびタイミング信号）が送受信される。本実施形態では、上記第１状態と上記第２状態とにより、２チャンネル分の電気接続関係が実現される。本実施形態では、中継部品６０と、複数（例えば８つ）の半導体メモリチップ２２との間には、２チャンネル分の電気接続関係が実現される。一方で、中継部品６０とパッケージ基板２１との間（すなわち、中継部品６０と基板１１との間）は、１チャンネル分の電気接続関係が実現される。
【0091】
＜Ｂ３．利点＞
本実施形態では、ＮＡＮＤパッケージ１４´は、パッケージ基板２１に実装された中継部品６０を有する。中継部品６０は、分岐部ＤＰを含む。このような構成によれば、このような構成によれば、中継部品６０によって分岐部ＤＰを実現することができる。これにより、ＮＡＮＤパッケージ１４´内に特別な追加部品を設ける場合と比べて、ＮＡＮＤパッケージ１４´の小型化を図りやすくなる。
本実施形態では、ＮＡＮＤパッケージ１４´は、パッケージ基板２１に実装された中継部品６０を有する。中継部品６０は、分岐部ＤＰを含む。このような構成によれば、このような構成によれば、中継部品６０によって分岐部ＤＰを実現することができる。これにより、ＮＡＮＤパッケージ１４´内に特別な追加部品を設ける場合と比べて、ＮＡＮＤパッケージ１４´の小型化を図りやすくなる。
【0092】
本実施形態では、中継部品６０のＸ方向の中心Ｃ２は、パッケージ基板２１のＸ方向の中心Ｃ１に対して、Ｘ方向に１ｍｍ以上ずれて配置されている。このような構成によれば、中継部品６０とコントローラ１２との間の距離を短くすることができる。中継部品６０とコントローラ１２との間の距離を短くすることができると、メモリシステム１の高速化を図りやすくなる。
【0093】
本実施形態では、中継部品６０は、複数の接続端子６２を含むパッケージ部品であり、パッケージ基板２１の第１面２１ａにフリップチップ実装されている。このような構成によれば、フリップチップ実装が可能で実装性に優れた中継部品６０を用いて分岐部ＤＰを設けることができる。
【0094】
本実施形態では、複数の第１半導体メモリチップ２２Ａは、パッケージ基板２１とは反対側から中継部品６０に積層されている。このような構成によれば、複数の第１半導体メモリチップ２２Ａが中継部品６０に積層されない場合（複数の第１半導体メモリチップ２２Ａが中継部品６０とは異なる位置でパッケージ基板２１に積層された場合）と比べて、ＮＡＮＤパッケージ１４´のＸ方向の小型化を図りやすくなる。
【0095】
本実施形態では、複数の第１ボンディングワイヤ２５Ａは、複数（例えば４つ）の第１半導体メモリチップ２２Ａに対して－Ｘ方向側に配置されている。複数の第２ボンディングワイヤ２５Ｂは、複数（例えば４つ）の第２半導体メモリチップ２２Ｂに対して－Ｘ方向側に配置されている。このような構成によれば、例えば、複数の第１ボンディングワイヤ２５Ａが複数の第１半導体メモリチップ２２Ａに対して－Ｘ方向側に配置され、複数の第２ボンディングワイヤ２５Ｂが複数の第２半導体メモリチップ２２Ｂに対して＋Ｘ方向側に配置される場合と比べて、複数（例えば８つ）の半導体メモリチップ２２と、中継部品６０との間の配線距離を短くすることができる。
【0096】
本実施形態では、複数の第２ボンディングワイヤ２５Ｂは、複数の第１半導体メモリチップ２２Ａと複数の第２半導体メモリチップ２２Ｂとの間を延びている。このような構成によれば、複数の第２半導体メモリチップ２２Ｂとコントローラ１２との間の距離を短くすることができ、メモリシステム１の高速化を図りやすくなる。
【0097】
以上、いくつかの実施形態および変形例について説明した。なお、実施形態および変形例は、上述した例に限定されない。例えば、本出願でいう「半導体記憶装置」は、ＮＡＮＤパッケージ１４に限定されず、ＮＯＲ型メモリ、ＭＲＡＭ（Magnetoresistive Random Access Memory）、または抵抗変化型メモリなど他の種類の半導体メモリでもよい。また、本出願でいう「半導体記憶装置」は、不揮発性の半導体記憶装置に限定されず、ＤＲＡＭのような揮発性の半導体記憶装置でもよい。
【0098】
以上説明した少なくともひとつの実施形態によれば、半導体記憶装置は、複数の半導体メモリチップと、複数の接続端子とを有する。複数の半導体メモリチップの各々は、データ信号またはタイミング信号を転送可能な端子として、所定数の端子から構成された１チャンネル分の複数の第１端子のみを有する。複数の接続端子は、データ信号またはタイミング信号を転送可能な端子として、上記所定数の端子から構成された１チャンネル分の複数の第２端子のみを含む。これにより、メモリシステムの電気的特性の向上を図ることができる。
【0099】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0100】
１…メモリシステム、１１…基板（第１基板）、１２…コントローラ、１４、１４´…ＮＡＮＤパッケージ（半導体記憶装置）、２１…パッケージ基板（第２基板）、２２…半導体メモリチップ、２２Ａ…第１半導体メモリチップ、２２Ｂ…第２半導体メモリチップ、２５…ボンディングワイヤ、２５Ａ…第１ボンディングワイヤ、２５Ｂ…第２ボンディングワイヤ、２７…接続端子、２７Ｓ…所定数の接続端子（第２端子）、３１…パッド、４１…パッド、４１Ｓ…所定数のパッド（第１端子）、６０…中継部品、ＤＰ…分岐部。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】