特開 2025-99545 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025099545

(43)【公開日】2025-07-03

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 84/80 20250101AFI20250626BHJP

   H10D 89/60 20250101ALI20250626BHJP

   H10D 30/65 20250101ALI20250626BHJP

【ＦＩ】

H01L27/06 311Z

H01L27/04 H

H01L29/78 301D

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023216267

(22)【出願日】2023-12-21

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100176658

【弁理士】

【氏名又は名称】和田 謙一郎

(72)【発明者】

【氏名】清水 雄介

【テーマコード（参考）】

5F038

5F048

5F140

【Ｆターム（参考）】

5F038AV04

5F038AV06

5F038BH07

5F038CA06

5F048AC01

5F048AC03

5F048AC06

5F048AC10

5F048BA02

5F048BA14

5F048BB05

5F048BC03

5F048BC07

5F048BG12

5F048BG14

5F048CC06

5F048CC09

5F140AA38

5F140AB03

5F140AC21

5F140BA01

5F140BA02

5F140BD05

5F140BD07

5F140BE09

5F140BF04

5F140BH30

5F140BH47

5F140CB01

5F140CB04

(57)【要約】

【課題】 トランジスタの保護機能を有し小型化された半導体装置を提供する。
【解決手段】
本開示の半導体装置は、同一基板内に形成された第１トランジスタＱＰ及び第２トランジスタＱＮを備え、第１トランジスタＱＰは、Ｐ型の第１ソース領域と、Ｐ型の第１ドレイン領域と、を備えたＰチャネル型の電界効果トランジスタであり、第２トランジスタＱＮは、Ｎ型の第２ソース領域と、Ｎ型の第２ドレイン領域と、を備えたＮチャネル型の電界効果トランジスタであり、第１トランジスタＱＰの第１ドレイン領域（第１Ｐ型半導体領域６）は、第２トランジスタＱＮの第２ソース領域（第２Ｎ型半導体領域５）に隣接する位置まで延びており、第２トランジスタＱＮの第２ドレイン領域（第１Ｎ型半導体領域４）は、第１トランジスタＱＰの第１ソース領域（第２Ｐ型半導体領域１０）に隣接する位置まで延びている。
【選択図】 図１

【特許請求の範囲】

【請求項1】

同一基板内に形成された第１トランジスタ及び第２トランジスタを備え、
前記第１トランジスタは、
Ｐ型の第１ソース領域と、
Ｐ型の第１ドレイン領域と、
を備えたＰチャネル型の電界効果トランジスタであり、
前記第２トランジスタは、
Ｎ型の第２ソース領域と、
Ｎ型の第２ドレイン領域と、
を備えたＮチャネル型の電界効果トランジスタであり、
前記第１トランジスタの前記第１ドレイン領域は、前記第２トランジスタの前記第２ソース領域に隣接する位置まで延びており、
前記第２トランジスタの前記第２ドレイン領域は、前記第１トランジスタの前記第１ソース領域に隣接する位置まで延びている、
半導体装置。

【請求項2】

前記第１トランジスタの前記第１ソース領域は、第１Ｎウエル領域内に形成され、
前記第１トランジスタの前記第１ドレイン領域は、第１Ｐウエル領域内に形成され、
前記第１ドレイン領域と前記第１Ｎウエル領域との間には、第１絶縁領域が介在している、
請求項１に記載の半導体装置。

【請求項3】

前記第２トランジスタの前記第２ソース領域は、第２Ｐウエル領域内に形成され、
前記第２トランジスタの前記第２ドレイン領域は、第２Ｎウエル領域内に形成され、
前記第２ドレイン領域と、前記第２Ｐウエル領域との間には、第２絶縁領域が介在している、
請求項２に記載の半導体装置。

【請求項4】

前記第１Ｐウエル領域と前記第２Ｐウエル領域は共通のＰ型ウエル領域であって連続しており、
前記第１Ｎウエル領域と前記第２Ｎウエル領域は共通のＮ型ウエル領域であって連続しており、
前記第１絶縁領域と前記第２絶縁領域は共通の絶縁領域であって連続している、
請求項３に記載の半導体装置。

【請求項5】

前記第１絶縁領域及び前記第２絶縁領域の半導体基板表面からの深さ方向の厚みＤＺは、０．０１μｍ以上１μｍ以下である、
請求項４に記載の半導体装置。

【請求項6】

前記第１トランジスタは、
前記第１ソース領域と前記第１ドレイン領域の間のチャネルを制御する第１ゲート電極を備え、
前記第１ゲート電極は、
前記第１ソース領域と前記第１ドレイン領域との間の領域における、前記第１Ｎウエル領域、前記第１Ｐウエル領域、及び、前記第１絶縁領域を覆うように設けられ、
前記第２トランジスタは、
前記第２ソース領域と前記第２ドレイン領域の間のチャネルを制御する第２ゲート電極を備え、
前記第２ゲート電極は、
前記第２ソース領域と前記第２ドレイン領域との間の領域における、前記第２Ｐウエル領域、前記第２Ｎウエル領域、及び、前記第２絶縁領域を覆うように設けられている、
請求項３～５のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関するものである。

【背景技術】

【0002】

特許文献１は、横方向二重拡散金属酸化膜半導体（ＬＤＭＯＳ）電界効果トランジスタを含む半導体装置を開示している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０２１／０２８０７１３号明細書

【0004】

［概要］
本開示は、トランジスタの保護機能を有し小型化された半導体装置を提供する。

【0005】

本開示の半導体装置は、同一基板内に形成された第１トランジスタ及び第２トランジスタを備え、前記第１トランジスタは、Ｐ型の第１ソース領域と、Ｐ型の第１ドレイン領域と、を備えたＰチャネル型の電界効果トランジスタであり、前記第２トランジスタは、Ｎ型の第２ソース領域と、Ｎ型の第２ドレイン領域と、を備えたＮチャネル型の電界効果トランジスタであり、前記第１トランジスタの前記第１ドレイン領域は、前記第２トランジスタの前記第２ソース領域に隣接する位置まで延びており、前記第２トランジスタの前記第２ドレイン領域は、前記第１トランジスタの前記第１ソース領域に隣接する位置まで延びている。

【図面の簡単な説明】

【0006】

【図1】図１は、一部分解して示す半導体装置の斜視図である。

【図2】図２は、図１に示した半導体装置のＡ－Ａ矢印断面図である。

【図3】図３は、図１に示した半導体装置のＡ－Ａ矢印断面図である。

【図4】図４は、図１に示した半導体装置のＢ－Ｂ矢印断面図である。

【図5】図５は、図１に示した半導体装置のＢ－Ｂ矢印断面図である。

【図6】図６は、半導体装置の回路図である。

【図7】図７は、半導体装置の平面図（図７（Ａ））及びウエル領域の水平断面構成を示す図（図７（Ｂ））である。

【0007】

［詳細な説明］
以下、図面を参照して種々の例示的実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附することとし、重複する説明は省略する。

【0008】

図１は、一部分解して示す半導体装置の斜視図である。

【0009】

半導体装置１００は、半導体基板１を備えている。ＸＹＺ三次元直交座標系を設定する。半導体基板１の厚み方向をＺ軸方向とする。半導体基板１の表面から深部に向かう深さ方向をＺ軸の正方向とする。Ｚ軸に垂直な幅方向をＸ軸方向とする。Ｚ軸及びＸ軸の双方に垂直な長さ方向をＹ軸方向とする。半導体装置１００は、Ｚ軸方向から見た平面視において、幅方向（Ｘ軸方向）の中心位置を通り、長さ方向（Ｙ軸方向）に沿って延びたＰ型半導体領域６を備えている。同図において、Ｐ型半導体領域６は、基板表面を、左側領域（第１領域）と、右側領域（第２領域）の２つに分割している。

【0010】

半導体装置１００は、同一基板内に形成された第１トランジスタＱＰと、第２トランジスタＱＮを備えている。

【0011】

第１トランジスタＱＰは、Ｐチャネル型の電界効果トランジスタ（ＦＥＴ）である。第１トランジスタＱＰは、上記の第１領域内に位置する第１ＰチャネルトランジスタＱＰ_Ａと、第２領域内に位置する第２ＰチャネルトランジスタＱＰ_Ｂを備えている。第１ＰチャネルトランジスタＱＰ_Ａと、第２ＰチャネルトランジスタＱＰ_Ｂは、電気的に並列接続してよい。なお、同図には、２個の第１ＰチャネルトランジスタＱＰ_Ａと、２個の第２ＰチャネルトランジスタＱＰ_Ｂが示されているが、それぞれのトランジスタの数は、１個又は２個以上であってもよい。本例のそれぞれのＰチャネルトランジスタは、Ｐチャネル型の横方向二重拡散金属酸化膜半導体（ＬＤＭＯＳ）ＦＥＴである。

【0012】

第２トランジスタＱＮは、Ｎチャネル型の電界効果トランジスタ（ＦＥＴ）である。第２トランジスタＱＮは、上記の第１領域内に位置する第１ＮチャネルトランジスタＱＮ_Ａと、第２領域内に位置する第２ＮチャネルトランジスタＱＮ_Ｂを備えている。第１ＮチャネルトランジスタＱＮ_Ａと、第２ＮチャネルトランジスタＱＮ_Ｂは、電気的に並列接続してよい。なお、同図には、２個の第１ＮチャネルトランジスタＱＮ_Ａと、２個の第２ＮチャネルトランジスタＱＮ_Ｂが示されているが、それぞれのトランジスタの数は１個又は２個以上であってもよい。本例のそれぞれのＮチャネルトランジスタは、Ｎチャネル型のＬＤＭＯＳ－ＦＥＴである。複数の第１トランジスタＱＰと、複数の第２トランジスタＱＮは、Ｙ軸方向に沿って、交互に配置されている。

【0013】

なお、第１領域の構造と、第２領域の構造とは、中心のＰ型半導体領域６を通るＹＺ平面に対して、面対称の構造を有している。したがって、第１領域の構造と、第２領域の構造と同一であるため、以下では、第１領域の構造を対象として説明する。

【0014】

第１トランジスタＱＰの第１ゲート電極９と、ソース領域（第２Ｐ型半導体領域１０）と、コンタクト領域（第１Ｎ型半導体領域４）は、短絡されている。ソース領域（第２Ｐ型半導体領域１０）と、コンタクト領域（第１Ｎ型半導体領域４）は、これらの表面に設けられたシリサイド層により電気的に接続されている。シリサイド層上には絶縁膜が設けられる。この絶縁膜にコンタクトホールを開け、当該コンタクトホール内にコンタクト電極を形成し、当該コンタクト電極を介して、シリサイド層を第１ゲート電極９に電気的に接続することができる。

【0015】

第２トランジスタＱＮのソース領域（第２Ｎ型半導体領域５）と、コンタクト領域（第１Ｐ型半導体領域６）は、短絡されている。ソース領域（第２Ｎ型半導体領域５）と、コンタクト領域（第１Ｐ型半導体領域６）は、これらの表面に設けられたシリサイド層により電気的に接続されている。シリサイド層上には絶縁膜が設けられる。この絶縁膜にコンタクトホールを開け、当該コンタクトホール内にコンタクト電極を形成し、当該コンタクト電極を介して、シリサイド層をドレイン用電極６Ｅに電気的に接続することができる。

【0016】

第１トランジスタＱＰは、サージ電流又はサージ電圧が入力された場合などにおいて、その内部に形成されている寄生ダイオードに電流を流すことが可能であるため、第２トランジスタＱＮに対する保護回路として機能することができる。

【0017】

図２は、図１に示した半導体装置のＡ－Ａ矢印断面図である。

【0018】

同図には、第１トランジスタＱＰ（Ｐチャネル型ＤＭＯＳ－ＦＥＴ）が示されている。第１トランジスタＱＰは、半導体基板１の表面側に形成されたＮ型ウエル領域２と、Ｐ型ウエル領域３を備えている。半導体基板１の表現側の領域は、エピタキシャル半導体層とすることができる。第１トランジスタＱＰは、Ｎ型ウエル領域２内に形成されたソース領域（第２Ｐ型半導体領域１０）と、Ｐ型ウエル領域３内に形成されたドレイン領域（第１Ｐ型半導体領域６）を備えている。Ｎ型ウエル領域２上には、絶縁膜１１を介して、第１ゲート電極９が配置されている。

【0019】

絶縁膜１１は、第１ゲート電極９の直下のみに形成されるゲート絶縁膜と、半導体基板１の表面全体を被覆する絶縁膜を含むことができる。ゲート絶縁膜及び半導体基板を被覆する絶縁膜の材料として、ＳｉＯ_２又は窒化シリコンなどの無機絶縁膜を用いることができる。Ｐ型ウエル領域３の表面側には、絶縁領域８（８Ｐ）が形成されている。絶縁領域８は、ドレイン領域（第１Ｐ型半導体領域６）に隣接している。本例の絶縁領域８の材料は、ＳｉＯ_２であり、フィールド酸化膜などにより構成することができる。絶縁領域８は、窒化シリコンなどの他の絶縁材料を含んでもよく、複数の絶縁層を含んでいてもよい。第１ゲート電極９は、平面視においては、ソース領域（第２Ｐ型半導体領域１０）のＸ軸方向の一方の端部位置から、Ｎ型ウエル領域２及びＰ型ウエル領域３の端部位置を超えて、絶縁領域８上に延びている。

【0020】

Ｐ型ウエル領域３は、本来は、Ｐチャネル型ＤＭＯＳ－ＦＥＴにおけるキャリア（正孔）のドリフト領域である。第１トランジスタＱＰは、仮に第１ゲート電極９に負電位が印加された場合には、第１ゲート電極９の直下のＮ型ウエル領域２の表面にＰ型のチャネルが発生する構造を有している。なお、本例では、第１ゲート電極９と、ソース領域（第２Ｐ型半導体領域１０）と、コンタクト領域（第１Ｎ型半導体領域４）は、短絡されている。ソース領域（第２Ｐ型半導体領域１０）にはコンタクト領域（第１Ｎ型半導体領域４）が隣接し、接合している。また、ドレイン領域（第１Ｐ型半導体領域６）には、コンタクト電極を介して、ドレイン用電極６Ｅ（端子）が接続されている。

【0021】

なお、同図は、模式的な断面図であり、Ｐ型ウエル領域３と、Ｎ型ウエル領域２の間には、半導体基板１の上層部（エピタキシャル半導体層）が介在するように描かれているが、Ｐ型ウエル領域３と、Ｎ型ウエル領域２とは、接合（接触）していてもよい。Ｐ型ウエル領域３（アノード）と、Ｎ型ウエル領域２（カソード）は、ＰＮ接合しており、これらは第１ダイオードＤ１（寄生ダイオード）を構成している。

【0022】

第１トランジスタＱＰにおけるＰ型ウエル領域３は、第２トランジスタＱＮにおけるＰ型ウエル領域３（図４、図５参照）と共通であり、これらは連続している。第１トランジスタＱＰにおける第１Ｐ型半導体領域６（ドレイン領域）は、第２トランジスタＱＮにおける第１Ｐ型半導体領域６（コンタクト領域（図４、図５参照））と共通であり、これらは連続している。

【0023】

図３は、図１に示した半導体装置のＡ－Ａ矢印断面図である。

【0024】

同図に示す半導体装置１００は、図２に示した半導体基板１の詳細構造例を示したものである。半導体基板１は、基板１Ａと、基板１Ａ上に形成された埋込半導体層１Ｂと、埋込半導体層１Ｂ上に形成されたエピタキシャル半導体層１Ｃとを備えている。本例においては、基板１ＡはＰ型半導体基板、埋込半導体層１ＢはＮ型半導体層、エピタキシャル半導体層１ＣはＮ型半導体層である。

【0025】

第１トランジスタＱＰ（及び第２トランジスタＱＮ）の周囲は、素子分離を行うためのアイソレーション領域によって囲まれている。本例のアイソレーション領域は、Ｐ型の半導体領域であり、下部半導体領域１２と、上部半導体領域１３と、表面半導体領域１４とを備えている。下部半導体領域１２は、基板１Ａの表面に連続して上方に延びており、その上に上部半導体領域１３が位置する。なお、同図は模式的な断面図であり、下部半導体領域１２と、上部半導体領域１３との間には、隙間があるように描かれているが、これらは接触していてもよい。表面半導体領域１４の不純物濃度は、上部半導体領域１３の不純物濃度よりも高く、必要に応じて、表面半導体領域１４に電極を設けて、グランド電位等の適当な電位を与えることができる。また、アイソレーション領域は、トレンチを含むディープトレンチアイソレーションのような構造により構成してもよく、必要に応じて、トレンチの周囲にＮ型不純物を添加してもよい。

【0026】

本例では、第１Ｎ型半導体領域４の外側に、絶縁領域８１が配置されている。絶縁領域８１は、フィールド酸化膜などを構成する絶縁領域８と同じ材料であり、平面視において、これらは連続していてもよい。

【0027】

第１トランジスタにおける第１絶縁領域８Ｐ（８）の半導体基板表面からの深さ方向の厚みＤＺは、０．０１μｍ以上１μｍ以下である。深さ方向の厚みＤＺが上限値を超えた場合、キャリアが走行しにくくなり、下限値を下回った場合、電界緩和ができなくなるため遮断耐圧が低下する。０．１μｍ≦ＤＺ≦０．８μｍとすることもできる。０．２μｍ≦ＤＺ≦０．６μｍとすることもできる。

【0028】

図４は、図１に示した半導体装置のＢ－Ｂ矢印断面図である。

【0029】

同図には、第２トランジスタＱＮ（Ｎチャネル型ＤＭＯＳ－ＦＥＴ）が示されている。第２トランジスタＱＮは、半導体基板１の表面側に形成されたＮ型ウエル領域２と、Ｐ型ウエル領域３を備えている。半導体基板１の表現側の領域は、エピタキシャル半導体層とすることができる。第２トランジスタＱＮは、Ｐ型ウエル領域３内に形成されたソース領域（第２Ｎ型半導体領域５）と、Ｎ型ウエル領域２内に形成されたドレイン領域（第１Ｎ型半導体領域４）とを備えている。Ｐ型ウエル領域３上には、絶縁膜１１を介して、第２ゲート電極７が配置されている。第２ゲート電極７には、ゲート電極用の端子７Ｅが電気的に接続されている。

【0030】

絶縁膜１１は、第２ゲート電極７の直下のみに形成されるゲート絶縁膜と、半導体基板１の表面全体を被覆する絶縁膜を含むことができる。Ｎ型ウエル領域２の表面側には、絶縁領域８（８Ｎ）が形成されている。絶縁領域８は、ドレイン領域（第１Ｎ型半導体領域４）に隣接している。本例の絶縁領域８（８Ｎ）は、第１トランジスタＱＰにおける絶縁領域８（８Ｐ）に連続しており、これと同一の材料からなる。第２ゲート電極７は、平面視においては、ソース領域（第２Ｎ型半導体領域５）のＸ軸方向の一方の端部位置から、Ｐ型ウエル領域３及びＮ型ウエル領域２の端部位置を超えて、絶縁領域８上に延びている。

【0031】

Ｎ型ウエル領域２は、Ｎチャネル型ＤＭＯＳ－ＦＥＴにおけるキャリア（電子）のドリフト領域である。第２ゲート電極７に正電位が印加された場合には、第２ゲート電極７の直下のＰ型ウエル領域３の表面にＮ型のチャネルが発生する。ソース領域（第２Ｎ型半導体領域５）にはコンタクト領域（第１Ｐ型半導体領域６）が隣接し、接合している。また、ドレイン領域（第１Ｎ型半導体領域４）には、コンタクト電極を介して、ドレイン用電極４Ｅ（端子）が電気的に接続されている。

【0032】

なお、同図は、模式的な断面図であり、Ｐ型ウエル領域３と、Ｎ型ウエル領域２の間には、半導体基板１の上層部（エピタキシャル半導体層）が介在するように描かれているが、Ｐ型ウエル領域３と、Ｎ型ウエル領域２とは、接合（接触）していてもよい。Ｐ型ウエル領域３（アノード）と、Ｎ型ウエル領域２（カソード）は、ＰＮ接合しており、これらは第２ダイオードＤ２（寄生ダイオード）を構成している。

【0033】

Ｎチャネル型のトランジスタは、ドレイン側（第１Ｎ型半導体領域４）の電位がソースよりも高く、ソース（第２Ｎ型半導体領域５）からドレインに電子が流れる（電流はドレインからソースに流れる）。第２ダイオードＤ２には、逆バイアス電圧が印加される。

【0034】

トランジスタのドレイン／ソース間に最大定格以上の電圧が印加されると、アバランシェ降伏が生じることがある。このアバランシェ降伏時には、トランジスタ内の寄生ダイオードに、逆方向にアバランシェ電流が流れる。第２トランジスタＱＮのキャリアは電子であり、第２ダイオードＤ２が降伏し、第２ダイオードＤ２に並列接続された寄生バイポーラトランジスタが動作して、第２トランジスタＱＮが破壊することがある。

【0035】

例えば、第２トランジスタＱＮのドレイン端子にＥＳＤ（Electro StaticDischarge）のプラスサージが入力され、ソース端子に向けて放電されると、寄生バイポーラトランジスタが動作して、第２トランジスタＱＮが破壊する場合がある。第２ダイオードＤ２にアバランシェ電流が流れなければ、寄生バイポーラトランジスタの動作による第２トランジスタＱＮの破壊を抑制することができる。

【0036】

第１トランジスタＱＰは、キャリアが正孔であるので、Ｎチャネル型の第２トランジスタＱＮよりもアバランシェ降伏（衝突電離）が生じにくく、アバランシェ降伏が生じにくい。第１トランジスタＱＰは、第２トランジスタＱＮよりも大電流を流すことができる。第１トランジスタＱＰに付属する第１ダイオードＤ１が降伏する電圧の大きさは、第２ダイオードＤ２が降伏する電圧の大きさよりも小さく設定されている。サージ電圧が入力された場合、第２ダイオードＤ２に代えて、第１ダイオードＤ１に電流が流れ、第１トランジスタＱＰは、第２トランジスタＱＮを保護する。第１トランジスタＱＰと第２トランジスタＱＮを組み合わせることにより、大電流を使用した場合のサージ電流の変化に対しても第２トランジスタＱＮの破壊が抑制される。したがって、本例の半導体装置１００は、ＥＳＤに対する耐性が高くなる。

【0037】

図５は、図１に示した半導体装置のＢ－Ｂ矢印断面図である。

【0038】

同図に示す半導体装置１００は、図４に示した半導体基板１の詳細構造例を示したものである。半導体基板１は、基板１Ａと、基板１Ａ上に形成された埋込半導体層１Ｂと、埋込半導体層１Ｂ上に形成されたエピタキシャル半導体層１Ｃとを備えている。基板１Ａ、埋込半導体層１Ｂ、及び、エピタキシャル半導体層１Ｃは、図２～図４に示した各要素と同一である。

【0039】

第２トランジスタＱＮ（及び第１トランジスタＱＰ）の周囲は、素子分離を行うためのアイソレーション領域によって囲まれている。本例のアイソレーション領域は、図３に示したものと同一であり、下部半導体領域１２と、上部半導体領域１３と、表面半導体領域１４とを備えている。必要応じて、表面半導体領域１４に電極を設けて、グランド電位等の適当な電位を与えることができる。また、アイソレーション領域は、トレンチを含むディープトレンチアイソレーションのような構造により構成してもよく、必要に応じて、トレンチの周囲にＮ型不純物を添加してもよい。

【0040】

本例では、第１Ｎ型半導体領域４の外側に、絶縁領域８１が配置されている。絶縁領域８１は、フィールド酸化膜などを構成する絶縁領域８と同じ材料であり、平面視において、これらは連続していてもよい。

【0041】

次に、各半導体領域の材料と不純物濃度について説明する。

【0042】

本例の基板１Ａの材料は、シリコン（Ｓｉ）からなる。基板１Ａの材料は、炭化シリコン（ＳｉＣ）又は窒化ガリウム（ＧａＮ）などの化合物半導体から構成することもできる。基板１Ａの導電型はＰ型（第１導電型）であり、不純物濃度（Ｃ_１Ａ）は、例えば１×１０^１４ｃｍ^－３～５×１０^１８ｃｍ^－３に設定することができる。基板１Ａの厚さは、例えば２５０μｍ～８００μｍである。基板１Ａの材料をＡｌ_２Ｏ_３等の絶縁基板又は絶縁層として、ＳＯＩ(silicon on insulator)構造を採用することもできる。また、シリコンにおけるＮ型の不純物材料としては、リン（Ｐ）又は砒素（Ａｓ）等を用いることができ、Ｐ型の不純物材料としては、ボロン（Ｂ）又はアルミニウム（Ａｌ）等を用いることができる。

【0043】

埋込半導体層１Ｂの材料は、基板１Ａの半導体材料と同一とすることができる。埋込半導体層１Ｂの導電型はＮ型（第２導電型）であり、不純物濃度（Ｃ_１Ｂ）は、例えば、１×１０^１７ｃｍ^－３～１×１０^１９ｃｍ^－３とすることができる。埋込半導体層１Ｂの厚みは、例えば１μｍ～５μｍとすることができる。

【0044】

エピタキシャル半導体層１Ｃの材料は、基板１Ａの半導体材料と同一とすることができる。エピタキシャル半導体層１Ｃの導電型はＮ型（第２導電型）であり、不純物濃度（Ｃ_１Ｃ）は、例えば５×１０^１４ｃｍ^－３～１×１０^１７ｃｍ^－３とすることができる。エピタキシャル半導体層１Ｃの厚みは、例えば３μｍ～２０μｍとすることができる。本例の不純物濃度は、Ｃ_１Ｃ＜Ｃ_１Ａ＜Ｃ_１Ｂの関係を満たしている。

【0045】

Ｎ型ウエル領域２の材料は、基板１Ａの半導体材料と同一とすることができる。Ｎ型ウエル領域２の導電型はＮ型（第２導電型）であり、不純物濃度（Ｃ_２）は、例えば１×１０^１６ｃｍ^－３～１×１０^１８ｃｍ^－３とすることができる。Ｎ型ウエル領域２の厚みは、例えば０．５μｍ～４μｍとすることができる。

【0046】

Ｐ型ウエル領域３の材料は、基板１Ａの半導体材料と同一とすることができる。Ｐ型ウエル領域３の導電型はＰ型（第１導電型）であり、不純物濃度（Ｃ_３）は、例えば１×１０^１６ｃｍ^－３～１×１０^１８ｃｍ^－３とすることができる。Ｐ型ウエル領域３の厚みは、例えば０．５μｍ～４μｍとすることができる。

【0047】

第１Ｎ型半導体領域４及び第２Ｎ型半導体領域５の材料は、基板１Ａの半導体材料と同一とすることができる。第１Ｎ型半導体領域４及び第２Ｎ型半導体領域５の導電型はＮ型（第２導電型）であり、それぞれの不純物濃度（Ｃ_４、Ｃ_５）は、例えば１×１０^１９ｃｍ^－３～５×１０^２１ｃｍ^－３とすることができる。第１Ｎ型半導体領域４及び第２Ｎ型半導体領域５の厚みは、例えば０．２μｍ～１μｍとすることができる。

【0048】

第１Ｐ型半導体領域６及び第２Ｐ型半導体領域１０の材料は、基板１Ａの半導体材料と同一とすることができる。第１Ｐ型半導体領域６及び第２Ｐ型半導体領域１０の導電型はＰ型（第１導電型）であり、それぞれの不純物濃度（Ｃ_６、Ｃ_１０）は、例えば１×１０^１９ｃｍ^－３～５×１０^２１ｃｍ^－３とすることができる。第１Ｎ型半導体領域４及び第２Ｎ型半導体領域５の厚みは、例えば０．２μｍ～２μｍとすることができる。第１Ｎ型半導体領域４、第２Ｎ型半導体領域５、第１Ｐ型半導体領域６、及び第２Ｐ型半導体領域１０の厚み（深さ）は、同一であってもよい。

【0049】

第１ゲート電極９及び第２ゲート電極７の材料は、導電体であれば特に限定されないが、例えば、不純物が添加されたポリシリコンを用いることができる。

【0050】

アイソレーションを構成する下部半導体領域１２、上部半導体領域１３、表面半導体領域１４の材料は、基板１Ａの半導体材料と同一とすることができる。これらの半導体領域の導電型はＰ型（第１導電型）であり、不純物濃度は、エピタキシャル半導体層１Ｃの不純物濃度（Ｃ_１Ｃ）よりも高く設定することができる。

【0051】

第２トランジスタＱＮにおける第２絶縁領域８Ｎ（８）の半導体基板表面からの深さ方向の厚みＤＺは、０．０１μｍ以上１μｍ以下である。深さ方向の厚みＤＺが上限値を超えた場合、キャリアが走行しにくくなり、下限値を下回った場合、電界緩和ができなくなるため遮断耐圧が低下する。深さ方向の厚みＤＺが上記範囲内の場合、ＤＭＯＳ－ＦＥＴとして好適に動作する。０．１μｍ≦ＤＺ≦０．８μｍとすることもできる。０．２μｍ≦ＤＺ≦０．６μｍとすることもできる。

【0052】

図６は、半導体装置の回路図である。

【0053】

第１トランジスタＱＰと第２トランジスタＱＮは、第１配線Ｌ１と第２配線Ｌ２との間において、並列に接続されている。

【0054】

第１配線Ｌ１は、第１Ｎ型半導体領域４（図１～図５）上に位置し、第１Ｎ型半導体領域４に電気的に接続され、第１Ｎ型半導体領域４に対して平行に延びている。第１配線Ｌ１と、第１Ｎ型半導体領域４との接続は、複数の第１ビア電極によって行われている。詳細には、複数の第１ビア電極ＶＥ１（図７（Ａ）参照）は平面視において、Ｙ軸方向に沿って整列している。第１配線Ｌ１には、第１トランジスタＱＰのソース領域及びゲート電極が電気的に接続されている。第１配線Ｌ１には、第２トランジスタＱＮのドレイン領域が電気的に接続されている。

【0055】

第２配線Ｌ２は、第１Ｐ型半導体領域６（図１～図５）上に位置し、第１Ｐ型半導体領域６に電気的に接続され、第１Ｐ型半導体領域６に対して平行に延びている。第２配線Ｌ２と、第１Ｐ型半導体領域６との接続は、複数のビア電極によって行われている。詳細には、複数の第２ビア電極ＶＥ２（図７（Ａ）参照）は平面視において、Ｙ軸方向に沿って整列している。第２配線Ｌ２には、第１トランジスタＱＰのドレイン領域が電気的に接続されている。第２配線Ｌ２には、第２トランジスタＱＮのソース領域が電気的に接続されている。

【0056】

第２トランジスタＱＮは、ＤＭＯＳタイプのＮＭＯＳ－ＦＥＴであり、ゲート電極に正電位が印加された場合、ゲート電極直下にＮ型のチャネルが形成される。ドレイン領域には、正電位が与えられるので、ソース領域の電子は、Ｎ型のチャネルを通って、ドレイン領域へと流れる。すなわち、第２トランジスタＱＮがＯＮ状態の場合、電流は、ドレイン領域からソースに向けて流れる。第１トランジスタＱＰは、第２トランジスタＱＮの保護回路であり、サージ電圧などが当該回路に入力された場合、第２トランジスタＱＮを保護することができる。

【0057】

図７は、半導体装置の平面図（図７（Ａ））及びウエル領域の水平断面構成を示す図（図７（Ｂ））である。なお、同図（Ａ）においては、半導体基板上の絶縁膜を省略して示している。また、同図（Ｂ）は、半導体基板の表面に位置する絶縁領域よりも深い位置におけるウエルの水平断面構成を示している。

【0058】

同図（Ａ）に示すように、第１Ｎ型半導体領域４には、複数の第１ビア電極ＶＥ１（コンタクト電極）が設けられており、Ｙ軸方向に沿って整列している。第１Ｐ型半導体領域６には、複数の第２ビア電極ＶＥ２（コンタクト電極）が設けられており、Ｙ軸方向に沿って整列している。第２Ｐ型半導体領域１０には、第３ビア電極ＶＥ３（コンタクト電極）が設けられており、図１に示したように、第１Ｎ型半導体領域４と共に、第１ゲート電極９に電気的に接続されている。平面視において、絶縁領域８は、第１トランジスタＱＰ及び第２トランジスタＱＮの周囲を埋めるように設けられている。なお、各ビア電極の材料は、例えばタングステン（Ｗ）を用いることができるが、その他の導電材料（アルミニウム（Ａｌ）、銅（Ｃｕ）等）を用いてもよい。

【0059】

同図（Ｂ）に示すように、平面視において、深部のＮ型ウエル領域２は、左右の領域を有している。片方の領域のみに着目すると、深部のＮ型ウエル領域２は、第１トランジスタＱＰに対応する第１Ｘ軸方向幅ＸＮ１と、第２トランジスタＱＮに対応する第２Ｘ軸方向幅ＸＮ２を有している（ＸＮ１＜ＸＮ２）。平面視において、深部のＰ型ウエル領域３は、第１トランジスタＱＰに対応する第３Ｘ軸方向幅ＸＰ１と、第２トランジスタＱＮに対応する第４Ｘ軸方向幅ＸＰ２を有している（ＸＰ１＜ＸＰ２）。これらの幅は、Ｙ軸方向に沿って交互に変化し、深部のＮ型ウエル領域２とＰ型ウエル領域３の境界線は、平面視において、インターデジタル構造を構成している。

【0060】

第１ソース領域（第２Ｐ型半導体領域１０）は、第１Ｎウエル領域２１Ａ内に形成されている。第１ドレイン領域（第１Ｐ型半導体領域６）は、第１Ｐウエル領域３１Ａ内に形成されている。第１ドレイン領域（６）と第１Ｎウエル領域２１Ａとの間には、第１絶縁領域（８（８Ｐ））が介在している。第１トランジスタＱＰは、第２トランジスタＱＮと同じＤＭＯＳ―ＦＥＴの構造を有しており、第２トランジスタＱＮの保護回路としての第１ダイオードの特性の設計がしやすいという利点がある。

【0061】

第２ソース領域（第２Ｎ型半導体領域５）は、第２Ｐウエル領域３２Ａ内に形成されている。第２ドレイン領域（第１Ｎ型半導体領域４）は、第２Ｎウエル領域２２Ａ内に形成されている。第２ドレイン領域（第１Ｎ型半導体領域４）と、第２Ｐウエル領域３２Ａとの間には、第２絶縁領域（８（８Ｎ））が介在している。第２絶縁領域（８（８Ｎ））の直下の領域において、Ｎ型のキャリアがドリフトして走行する。

【0062】

第１Ｐウエル領域３１Ａと第２Ｐウエル領域３２Ａは共通のＰ型ウエル領域３であり、連続している。第１Ｎウエル領域２１Ａと第２Ｎウエル領域２２Ａは共通のＮ型ウエル領域２であり、連続している。第１絶縁領域（８Ｐ）と第２絶縁領域（８Ｎ）は共通の絶縁領域８であり、連続している。

【0063】

第１トランジスタＱＰは、第１ソース領域（第２Ｐ型半導体領域１０）と第１ドレイン領域（第１Ｐ型半導体領域６）の間のチャネルを制御する第１ゲート電極９を備えている。第１ゲート電極９は、第１ソース領域（第２Ｐ型半導体領域１０）と第１ドレイン領域（第１Ｐ型半導体領域６）との間の領域における、第１Ｎウエル領域２１Ａ、第１Ｐウエル領域３１Ａ、及び、第１絶縁領域（８Ｐ）を覆うように設けられている。第２トランジスタＱＮは、第２ソース領域（第２Ｎ型半導体領域５）と第２ドレイン領域（第１Ｎ型半導体領域４）の間のチャネルを制御する第２ゲート電極７を備えている。第２ゲート電極７は、第２ソース領域（第２Ｎ型半導体領域５）と第２ドレイン領域（第１Ｎ型半導体領域４）との間の領域における、第２Ｐウエル領域３２Ａ、第２Ｎウエル領域２２Ａ、及び、第２絶縁領域（８Ｎ）を覆うように設けられている。

【0064】

なお、Ｘ軸方向の中央を通るＹＺ面に対して、第１Ｎウエル領域２１Ａと対称な位置のＮウエル領域を第１Ｎウエル領域（２１Ｂ）とする。このＹＺ面に対して、第２Ｎウエル領域２２Ａと対称な位置のＮウエル領域を第２Ｎウエル領域（２２Ｂ）とする。このＹＺ面に対して、第１Ｐウエル領域３１Ａと対称な位置のＰウエル領域を第１Ｎウエル領域（３１Ｂ）とする。このＹＺ面に対して、第２Ｐウエル領域３２Ａと対称な位置のＰウエル領域を第２Ｎウエル領域（３２Ｂ）とする。

【0065】

第１トランジスタＱＰのＹ軸方向の長さ（第１ゲート電極９のＹ軸方向の寸法）は、第２トランジスタＱＮのＹ軸方向の長さ（第２ゲート電極７のＹ軸方向の寸法）よりも小さい。第１トランジスタＱＰは保護回路であり、保護不要の期間においては動作しないため、本例では寸法を小さく設計している。なお、必ずしも第１トランジスタＱＰのＹ軸方向の寸法を第２トランジスタＱＮよりも小さくする必要はなく、必要に応じて調整することができる。

【0066】

上述の半導体装置においては、素子分離やパワー配線を削減できるため、面積（コスト）低減や設計容易性を高めることができる。また、ＥＳＤ動作の平均電力密度（発熱）を低減できるため、放電電流に対する耐圧を高め、放電電流が入力された場合の発熱量の低下させることができ、高いＥＳＤ性能を得ることができる。

【0067】

ＥＳＤ耐性の低い第２トランジスタＱＮの近傍に、第１トランジスタＱＰが配置されており、第２トランジスタＱＮのバックゲート率（Ｐ型領域の面積の割合）を低減させて、動作させることができる。バックゲート部はオン電流（オン抵抗）に寄与しないので、バックゲート率を低下させることにより、面積（Ａ）×オン抵抗（Ｒｏｎ）を低下させることができる。

【0068】

保護回路としての第１トランジスタＱＰは、保護が必要な箇所に限定して配置することができる。すなわち、第１トランジスタＱＰは、回路構成上、第２トランジスタＱＮが破壊しやすい領域内に局所的に配置することができ、効率的な設計ができる。例えば、パワーアレイの中でボンディングパッドに近い領域、配線抵抗が低い領域、最外周部の領域などは、トランジスタが破壊しやすい。これらの耐性の弱い領域内において、保護回路としての第１トランジスタＱＰを、その他の領域内よりも多く配置することができる。

【0069】

上述の半導体装置は、（ＤＭＯＳ）ＦＥＴを搭載した半導体チップに適用することができる。また、上述の半導体装置は、（ＤＭＯＳ）ＦＥＴ以外のＦＥＴに適用することも可能である。このような半導体チップは、自動車、飛行機、船舶などに搭載される各種機器に搭載することができる。

【0070】

（付記）以上、説明したように、上述の半導体装置においては、第１トランジスタＱＰにより、第２トランジスタＱＮの保護することができるが、第１及び第２トランジスタを統合した構造を有しているため、小型である。本開示における種々の実施形態は、以下の付記として規定しうる。

【0071】

［Ａ１］ 同一基板内に形成された第１トランジスタＱＰ及び第２トランジスタＱＮを備え、前記第１トランジスタＱＰは、Ｐ型の第１ソース領域と、Ｐ型の第１ドレイン領域と、を備えたＰチャネル型の電界効果トランジスタであり、前記第２トランジスタＱＮは、Ｎ型の第２ソース領域と、Ｎ型の第２ドレイン領域と、を備えたＮチャネル型の電界効果トランジスタであり、前記第１トランジスタＱＰの前記第１ドレイン領域（第１Ｐ型半導体領域６）は、前記第２トランジスタＱＮの前記第２ソース領域（第２Ｎ型半導体領域５）に隣接する位置まで延びており、前記第２トランジスタＱＮの前記第２ドレイン領域（第１Ｎ型半導体領域４）は、前記第１トランジスタＱＰの前記第１ソース領域（第２Ｐ型半導体領域１０）に隣接する位置まで延びている、半導体装置。この半導体装置によれば、第１トランジスタＱＰが第２トランジスタＱＮと共通の要素（第１ドレイン領域（第１Ｐ型半導体領域６）、第２ドレイン領域（第１Ｎ型半導体領域４））を備えており、第２トランジスタＱＮの保護回路として機能しつつも、半導体装置は小型化することができる。

【0072】

［Ａ２］ 前記第１トランジスタＱＰの前記第１ソース領域（第２Ｐ型半導体領域１０）は、第１Ｎウエル領域（２（２１Ａ））内に形成され、前記第１トランジスタＱＰの前記第１ドレイン領域（第１Ｐ型半導体領域６）は、第１Ｐウエル領域（３（３１Ａ））内に形成され、前記第１ドレイン領域（６）と前記第１Ｎウエル領域（２１Ａ）との間には、第１絶縁領域（８（８Ｐ））が介在している、Ａ１に記載の半導体装置。

【0073】

［Ａ３］ 前記第２トランジスタＱＮの前記第２ソース領域（第２Ｎ型半導体領域５）は、第２Ｐウエル領域（３（３２Ａ））内に形成され、前記第２トランジスタＱＮの前記第２ドレイン領域（第１Ｎ型半導体領域４）は、第２Ｎウエル領域（２（２２Ａ））内に形成され、前記第２ドレイン領域（第１Ｎ型半導体領域４）と、前記第２Ｐウエル領域（３（３２Ａ））との間には、第２絶縁領域（８（８Ｎ））が介在している、Ａ２に記載の半導体装置。

【0074】

［Ａ４］ 前記第１Ｐウエル領域（３１Ａ）と前記第２Ｐウエル領域（３２Ａ）は共通のＰ型ウエル領域３であって連続しており、前記第１Ｎウエル領域（２１Ａ）と前記第２Ｎウエル領域（２２Ａ）は共通のＮ型ウエル領域２であって連続しており、前記第１絶縁領域（８Ｐ）と前記第２絶縁領域（８Ｎ）は共通の絶縁領域８であって連続している、Ａ３に記載の半導体装置。

【0075】

［Ａ５］ 前記第１絶縁領域（８Ｐ）と前記第２絶縁領域（８Ｎ）の半導体基板表面からの深さ方向の厚みＤＺは、０．０１μｍ以上１μｍ以下である、Ａ４に記載の半導体装置。深さ方向の厚みＤＺが上限値を超えた場合、キャリアが走行しにくくなり、下限値を下回った場合、電界緩和ができなくなるため遮断耐圧が低下する。

【0076】

［Ａ６］ 前記第１トランジスタ（ＱＰ）は、前記第１ソース領域（第２Ｐ型半導体領域１０）と前記第１ドレイン領域（第１Ｐ型半導体領域６）の間のチャネルを制御する第１ゲート電極（９）を備え、前記第１ゲート電極（９）は、前記第１ソース領域（第２Ｐ型半導体領域１０）と前記第１ドレイン領域（第１Ｐ型半導体領域６）との間の領域における、前記第１Ｎウエル領域（２１Ａ）、前記第１Ｐウエル領域（３１Ａ）、及び、前記第１絶縁領域（８Ｐ）を覆うように設けられ、前記第２トランジスタ（ＱＮ）は、前記第２ソース領域（第２Ｎ型半導体領域５）と前記第２ドレイン領域（第１Ｎ型半導体領域４）の間のチャネルを制御する第２ゲート電極（７）を備え、前記第２ゲート電極（７）は、前記第２ソース領域（第２Ｎ型半導体領域５）と前記第２ドレイン領域（第１Ｎ型半導体領域４）との間の領域における、前記第２Ｐウエル領域（３２Ａ）、前記第２Ｎウエル領域（２２Ａ）、及び、前記第２絶縁領域（８Ｎ）を覆うように設けられている、Ａ３～Ａ５のいずれか一項に記載の半導体装置。

【0077】

以上、種々の例示的実施形態について説明してきたが、上述した例示的実施形態に限定されることなく、様々な省略、置換、及び変更がなされてもよい。また、異なる実施形態における要素を組み合わせて他の実施形態を形成することが可能である。また、以上の説明から、本開示の種々の実施形態は、説明の目的本明細書において説明されており、本開示の範囲及び主旨から逸脱することなく種々の変更をなし得ることが、理解されるであろう。したがって、本明細書に開示した種々の実施形態は限定することを意図しておらず、真の範囲と主旨は、添付の特許請求の範囲によって示される。

【符号の説明】

【0078】

１…半導体基板、１Ａ…基板、１Ｂ…埋込半導体層、１Ｃ…エピタキシャル半導体層、２…Ｎ型ウエル領域、３…Ｐ型ウエル領域、４…第１Ｎ型半導体領域、４Ｅ…ドレイン用電極、５…第２Ｎ型半導体領域、６…第１Ｐ型半導体領域、６Ｅ…ドレイン用電極、７…第２ゲート電極、７Ｅ…ゲート電極用の端子、８，８１…絶縁領域、８Ｎ…第２絶縁領域、８Ｐ…第１絶縁領域、９…第１ゲート電極、１０…第２Ｐ型半導体領域、１１…絶縁膜、１２…下部半導体領域、１３…上部半導体領域、１４…表面半導体領域、２１Ａ、２１Ｂ…第１Ｎウエル領域、２２Ａ，２２Ｂ…第２Ｎウエル領域、３１Ａ，３１Ｂ…第１Ｐウエル領域、３２Ａ，３２Ｂ…第２Ｐウエル領域、１００…半導体装置、Ｄ１…第１ダイオード、Ｄ２…第２ダイオード、Ｌ１…第１配線、Ｌ２…第２配線、ＱＰ…第１トランジスタ、ＱＰ_Ａ…第１Ｐチャネルトランジスタ、ＱＰ_Ｂ…第２Ｐチャネルトランジスタ、ＱＮ…第２トランジスタ、ＱＮ_Ａ…第１Ｎチャネルトランジスタ、ＱＮ_Ｂ…第２Ｎチャネルトランジスタ、ＶＥ１…第１ビア電極、ＶＥ２…第２ビア電極、ＶＥ３…第３ビア電極、ＸＮ１…第１Ｘ軸方向幅、ＸＮ２…第２Ｘ軸方向幅、ＸＰ１…第３Ｘ軸方向幅、ＸＰ２…第４Ｘ軸方向幅。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】