特開 2025-9978 イメージセンサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025009978

(43)【公開日】2025-01-20

(54)【発明の名称】イメージセンサ

(51)【国際特許分類】

   H10F 39/18 20250101AFI20250109BHJP

【ＦＩ】

H01L27/146 A

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2024103094

(22)【出願日】2024-06-26

(31)【優先権主張番号】10-2023-0084509

(32)【優先日】2023-06-29

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】10-2023-0128490

(32)【優先日】2023-09-25

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】柳 制 亨

(72)【発明者】

【氏名】林 夏 珍

(72)【発明者】

【氏名】全 宅 洙

【テーマコード（参考）】

4M118

【Ｆターム（参考）】

4M118AA05

4M118AB01

4M118BA14

4M118CA04

4M118CA07

4M118CA09

4M118CA35

4M118CB20

4M118DD04

4M118FA06

4M118FA27

4M118FA28

4M118FA38

4M118GA08

4M118GB03

4M118GB07

4M118GB11

4M118GC07

4M118GD04

4M118GD15

(57)【要約】

【課題】暗電流を減少させ、光学的クロストークを減少または防止することができるイメージセンサを提供する。
【解決手段】本発明によるイメージセンサは、第１面と、第１面に反対となる第２面を含み、内部に光電変換領域を含む半導体基板と、半導体基板の第１面上に配置された伝送ゲートと、半導体基板の第１面上に配置され、伝送ゲートをカバーする埋め込み絶縁膜と、半導体基板の第１面から第２面まで延び、埋め込み絶縁膜を貫通するピクセル分離トレンチ内に配置され、半導体基板に複数のピクセルを定義するピクセル分離構造物であって、ピクセル分離構造物の一部が埋め込み絶縁膜によってカバーされるピクセル分離構造物を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１面と、前記第１面に反対となる第２面と、を含み、内部に光電変換領域を含む半導体基板と、
前記半導体基板の前記第１面上に配置された伝送ゲートと、
前記半導体基板の前記第１面上に配置され、前記伝送ゲートをカバーする埋め込み絶縁膜と、
前記半導体基板の前記第１面から前記第２面に向かって延び、前記埋め込み絶縁膜を貫通するピクセル分離トレンチ内に配置され、前記半導体基板に複数のピクセルを定義するピクセル分離構造物であって、前記ピクセル分離構造物の一部が前記埋め込み絶縁膜によってカバーされる、前記ピクセル分離構造物と、を含むことを特徴とするイメージセンサ。

【請求項2】

前記ピクセル分離構造物は、
前記ピクセル分離トレンチの内壁上に配置された絶縁ライナーと、
前記絶縁ライナー上で前記ピクセル分離トレンチの内部に配置された導電層と、
前記ピクセル分離トレンチの前記内壁上に配置され、前記導電層上に配置されたピクセル分離絶縁層と、
前記導電層と前記ピクセル分離絶縁層との間に配置されたバリア導電層と、を含むことを特徴とする請求項１に記載のイメージセンサ。

【請求項3】

前記ピクセル分離トレンチは、前記半導体基板を貫通する第１部分と、前記埋め込み絶縁膜を貫通する第２部分と、を含み、前記絶縁ライナーは、前記ピクセル分離トレンチの前記第１部分の内壁及び前記第２部分の内壁上に配置され、
前記ピクセル分離トレンチの前記第１部分内に配置された前記絶縁ライナーの第１部分は、前記バリア導電層と接触し、
前記ピクセル分離トレンチの前記第２部分内に配置された前記絶縁ライナーの第２部分は、前記埋め込み絶縁膜と接触することを特徴とする請求項２に記載のイメージセンサ。

【請求項4】

前記ピクセル分離構造物の上面は、前記埋め込み絶縁膜の上面と同じベルに配置されることを特徴とする請求項２に記載のイメージセンサ。

【請求項5】

前記導電層は、反射性金属物質を含むことを特徴とする請求項２に記載のイメージセンサ。

【請求項6】

前記導電層は、アルミニウム、銅、銀、コバルト、タングステン、白金、金、クロム、チタン、ニッケル、モリブデン、鉄、マグネシウム、イリジウム、パラジウム、及びルテニウムのうちの少なくとも１つを含むことを特徴とする請求項２に記載のイメージセンサ。

【請求項7】

前記半導体基板内に活性領域を定義する素子分離トレンチ内に配置される素子分離膜と、
前記半導体基板の前記第１面と前記埋め込み絶縁膜との間、前記伝送ゲートと前記埋め込み絶縁膜との間、及び前記素子分離膜の上面と前記埋め込み絶縁膜との間に配置されるエッチング停止膜と、をさらに含み、
前記ピクセル分離構造物の側壁は、前記素子分離膜及び前記エッチング停止膜と接触することを特徴とする請求項２に記載のイメージセンサ。

【請求項8】

前記導電層の上面は、前記素子分離膜の底面よりも低いレベルに配置されることを特徴とする請求項７に記載のイメージセンサ。

【請求項9】

前記導電層の上面は、前記素子分離膜の底面よりも高く、前記素子分離膜の上面よりも低いレベルに配置されることを特徴とする請求項７に記載のイメージセンサ。

【請求項10】

前記導電層の上面は、前記素子分離膜の前記上面よりも高いレベルに配置されることを特徴とする請求項７に記載のイメージセンサ。

【請求項11】

前記ピクセル分離絶縁層は、前記ピクセル分離絶縁層の内部にボイドを含むことを特徴とする請求項２に記載のイメージセンサ。

【請求項12】

前記半導体基板は、垂直方向に第１高さを有し、
前記ピクセル分離構造物は、前記垂直方向に前記第１高さよりも高い第２高さを有することを特徴とする請求項１に記載のイメージセンサ。

【請求項13】

第１面と、前記第１面に反対となる第２面と、を含み、内部に光電変換領域を含む半導体基板と、
前記半導体基板の前記第１面上に配置された伝送ゲートと、
前記半導体基板の前記第１面上に配置され、前記伝送ゲートをカバーするエッチング停止膜と、
前記半導体基板の前記第１面から前記第２面に向かって延びるピクセル分離トレンチ内に配置されたピクセル分離構造物であって、反射性金属物質を含む導電層を含む前記ピクセル分離構造物と、を含み、
前記エッチング停止膜の端部が前記導電層上に配置され、前記ピクセル分離構造物と前記エッチング停止膜が垂直オーバーラップしないことを特徴とするイメージセンサ。

【請求項14】

前記ピクセル分離構造物は、
前記導電層の側壁上に配置されたバリア導電層と、
前記ピクセル分離トレンチの第２部分内に配置され、前記第２部分は、前記ピクセル分離トレンチの第１部分よりも高い垂直レベルに配置された前記ピクセル分離絶縁層と、
前記ピクセル分離トレンチの内壁上で前記半導体基板の前記第１面に垂直な垂直方向に延び、前記半導体基板と前記バリア導電層との間に配置された絶縁ライナーと、をさらに含むことを特徴とする請求項１３に記載のイメージセンサ。

【請求項15】

前記エッチング停止膜上に配置され、前記伝送ゲートをカバーする埋め込み絶縁膜と、
前記半導体基板内に活性領域を定義する素子分離トレンチ内に配置された素子分離膜と、をさらに含み、
前記ピクセル分離トレンチは、前記埋め込み絶縁膜を貫通して前記垂直方向に延びることを特徴とする請求項１４に記載のイメージセンサ。

【請求項16】

前記エッチング停止膜の前記端部は、前記素子分離膜の側壁と整列され、
前記絶縁ライナーは、前記素子分離膜の前記側壁及び前記エッチング停止膜の前記端部と接触することを特徴とする請求項１５に記載のイメージセンサ。

【請求項17】

前記絶縁ライナーは、前記ピクセル分離トレンチの内壁全体上に配置され、
前記導電層の上面は、前記素子分離膜の底面よりも低いレベルに配置されることを特徴とする請求項１６に記載のイメージセンサ。

【請求項18】

前記導電層は、アルミニウム、銅、銀、コバルト、タングステン、白金、金、クロム、チタン、ニッケル、モリブデン、鉄、マグネシウム、イリジウム、パラジウム、及びルテニウムのうちの少なくとも１つを含むことを特徴とする請求項１３に記載のイメージセンサ。

【請求項19】

第１面と、前記第１面に反対となる第２面と、を含み、内部に光電変換領域を含む半導体基板と、
前記半導体基板の前記第１面上に配置された伝送ゲートと、
前記半導体基板の前記第１面から前記第２面まで延びるピクセル分離トレンチ内に配置されたピクセル分離構造物と、を含み、
前記ピクセル分離構造物は、
前記ピクセル分離トレンチ内に配置され、前記半導体基板の前記第１面に垂直な垂直方向に延びる導電層と、
前記ピクセル分離トレンチ内で前記導電層の側壁上に配置されたバリア導電層と、
前記ピクセル分離トレンチ内で前記導電層と前記バリア導電層上に配置されたピクセル分離絶縁層と、
前記ピクセル分離トレンチの内壁上で前記垂直方向に延び、前記ピクセル分離絶縁層の側壁と前記バリア導電層の側壁とをカバーする絶縁ライナーと、を含み、
前記ピクセル分離絶縁層の上面が前記半導体基板の前記第１面よりも高いレベルに配置されることを特徴とするイメージセンサ。

【請求項20】

前記半導体基板内に活性領域を定義する素子分離トレンチ内に配置された素子分離膜と、
前記半導体基板の前記第１面と前記素子分離膜上に配置され、前記伝送ゲートの上面をカバーするエッチング停止膜と、
前記エッチング停止膜の上面上に配置された埋め込み絶縁膜と、をさらに含み、
前記ピクセル分離トレンチは、前記埋め込み絶縁膜を貫通して前記垂直方向に延び、前記ピクセル分離構造物の上面が前記埋め込み絶縁膜の上面と同じベルに配置されることを特徴とする請求項１９に記載のイメージセンサ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、イメージセンサに関し、より詳細には、ディープトレンチアイソレーション（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造物を含むイメージセンサに関する。

【背景技術】

【0002】

イメージセンサは、光学イメージ信号を電気信号に変換させる装置である。イメージセンサは、複数のピクセルを有し、それぞれのピクセルは、入射される光を受光して電気信号に変換するフォトダイオード領域と、フォトダイオード領域で生成された電荷を用いてピクセル信号を出力するピクセル回路を含む。イメージセンサの集積度が増加することにより、それぞれのピクセルサイズが小さくなるので、暗電流の減少または抑制が困難な問題がある。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明の目的は、暗電流を減少させ、光学的クロストークを減少または防止することができるイメージセンサを提供することにある。

【課題を解決するための手段】

【0004】

上記目的を達成するためになされた本発明の一態様によるイメージセンサは、第１面と、前記第１面に反対となる第２面とを含み、内部に光電変換領域を含む半導体基板と、前記半導体基板の前記第１面上に配置された伝送ゲートと、前記半導体基板の前記第１面上に配置され、前記伝送ゲートをカバーする埋め込み絶縁膜と、前記半導体基板の前記第１面から前記第２面まで延び、前記埋め込み絶縁膜を貫通するピクセル分離トレンチ内に配置され、前記半導体基板に複数のピクセルを定義するピクセル分離構造物であって、前記ピクセル分離構造物の一部が前記埋め込み絶縁膜によってカバーされる前記ピクセル分離構造物と、を含む。

【0005】

上記目的を達成するためになされた本発明の他の態様によるイメージセンサは、第１面と、前記第１面に反対となる第２面とを含み、内部に光電変換領域を含む半導体基板と、前記半導体基板の前記第１面上に配置された伝送ゲートと、前記半導体基板の前記第１面上に配置され、前記伝送ゲートをカバーするエッチング停止膜と、前記半導体基板の前記第１面から前記第２面に向かって延びるピクセル分離トレンチ内に配置されたピクセル分離構造物であって、反射性金属物質を含む導電層を含む前記ピクセル分離構造物と、を含み、前記エッチング停止膜の端部が前記導電層上に配置され、前記ピクセル分離構造物と前記エッチング停止膜が垂直オーバーラップしない。

【0006】

上記目的を達成するためになされた本発明のさらに他の態様によるイメージセンサは、第１面と、前記第１面に反対となる第２面とを含み、内部に光電変換領域を含む半導体基板と、前記半導体基板の前記第１面上に配置された伝送ゲートと、前記半導体基板の前記第１面から前記第２面まで延びるピクセル分離トレンチ内に配置されたピクセル分離構造物と、を含み、前記ピクセル分離構造物は、前記ピクセル分離トレンチ内に配置され、前記半導体基板の前記第１面に垂直な垂直方向に延びる導電層と、前記ピクセル分離トレンチ内で前記導電層の側壁上に配置されたバリア導電層と、前記ピクセル分離トレンチ内で前記導電層と前記バリア導電層上に配置されたピクセル分離絶縁層と、前記ピクセル分離トレンチの内壁上で前記垂直方向に延び、前記ピクセル分離絶縁層の側壁と前記バリア導電層の側壁とをカバーする絶縁ライナーと、を含み、前記ピクセル分離絶縁層の上面が前記半導体基板の前記第１面よりも高いレベルに配置される。

【発明の効果】

【0007】

本発明によれば、イメージセンサのピクセル分離構造物が、反射性金属物質からなる導電層を含むことにより、隣接したピクセルに、光が透過または入射される場合に発生する光学的クロストークが減少または防止される効果を奏する。

【図面の簡単な説明】

【0008】

【図1】例示的な実施例によるイメージセンサの構成を示すブロック図である。

【図2】例示的な実施例によるイメージセンサの構成を示すブロック図である。

【図3】例示的な実施例によるイメージセンサのリードアウト回路図である。

【図4】例示的な実施例によるイメージセンサを示すレイアウト図である。

【図5】図４のＡ１－Ａ１’線に沿った断面図である。

【図6】図５の第１垂直レベルにおける平面図である。

【図7】図５の第２垂直レベルにおける平面図である。

【図8】例示的な実施例によるイメージセンサを示す断面図である。

【図9】図８の第２垂直レベルにおける平面図である。

【図10】例示的な実施例によるイメージセンサを示す断面図である。

【図11】例示的な実施例によるイメージセンサを示す断面図である。

【図12】図１１の第２垂直レベルにおける平面図である。

【図13】例示的な実施例によるイメージセンサを示す断面図である。

【図14】例示的な実施例によるイメージセンサを示す断面図である。

【図15】例示的な実施例によるイメージセンサを示す断面図である。

【図16】例示的な実施例によるイメージセンサを示す断面図である。

【発明を実施するための形態】

【0009】

以下、図面に基づいて本発明の技術的思想による望ましい実施例を詳細に説明する。

【0010】

図１は、例示的な実施例によるイメージセンサ１１００の構成を示すブロック図である。

【0011】

図１を参照すれば、イメージセンサ１１００は、ピクセルアレイ１１１０、コントローラ１１３０、ロウドライバ１１２０、及びピクセル信号処理部１１４０を含む。

【0012】

ピクセルアレイ１１１０は、２次元的に配列された複数の単位ピクセルを含み、各単位ピクセルは、有機光電変換素子を含む。光電変換素子は、光を吸収して電荷を生成し、生成された電荷による電気的信号（出力電圧）は、垂直信号ラインを介してピクセル信号処理部１１４０に提供される。ピクセルアレイ１１１０が含む単位画素は、ロウ（ｒｏｗ）単位で一度に１つずつ出力電圧を提供し、これにより、ピクセルアレイ１１１０の１つのロウに属する単位ピクセルは、ロウドライバ１１２０が出力する選択信号によって同時に活性化される。選択されたロウに属する単位ピクセルは、吸収した光による出力電圧を対応するカラムの出力ラインに提供する。

【0013】

コントローラ１１３０は、ピクセルアレイ１１１０が光を吸収して電荷を蓄積するか、蓄積された電荷を臨時に保存するか、又は保存された電荷による電気的信号をピクセルアレイ１１１０の外部に出力するように、ロウドライバ１１２０を制御する。また、コントローラ１１３０は、ピクセルアレイ１１１０が提供する出力電圧を感知するように、ピクセル信号処理部１１４０を制御する。

【0014】

ピクセル信号処理部１１４０は、相関二重サンプラ（ＣＤＳ）１１４２、アナログ－デジタルコンバータ（ＡＤＣ）１１４４、及びバッファ１１４６を含む。相関二重サンプラ１１４２は、ピクセルアレイ１１１０が提供した出力電圧をサンプリング及びホールドする。相関二重サンプラ１１４２は、特定のノイズレベルと、生成された出力電圧によるレベルを二重サンプリングし、その違いに該当するレベルを出力する。また、相関二重サンプラ１１４２は、ランプ信号生成器１１４８が生成したランプ信号を受信して互いに比較して比較結果を出力する。

【0015】

アナログ－デジタルコンバータ１１４４は、相関二重サンプラ１１４２から受信したレベルに対応するアナログ信号をデジタル信号に変換する。バッファ１１４６は、デジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は、順次にイメージセンサ１１００の外部に出力されてイメージプロセッサ（図示せず）に伝達される。

【0016】

図２は、例示的な実施例によるイメージセンサ２０００の構成を示すブロック図である。

【0017】

図２を参照すれば、イメージセンサ２０００は、ピクセル部２２００と周辺回路部を備える。ピクセル部２２００は、基板２０１０に光電変換層を含む複数の単位ピクセル２１００が２次元アレイ状に規則的に（例えば、規則的な間隔で）配列されて形成される。

【0018】

周辺回路部は、ピクセル部２２００周辺に配置され、垂直駆動回路２４００、カラム信号処理回路２５００、水平駆動回路２６００、出力回路２７００、制御回路２８００、及び入出力端子２９００などを備える。

【0019】

制御回路２８００は、垂直駆動回路２４００、カラム信号処理回路２５００、水平駆動回路２６００などを制御する。例えば、制御回路２８００では、垂直同期信号、水平同期信号、及びマスタークロックに基づいて、垂直駆動回路２４００、カラム信号処理回路２５００、及び水平駆動回路２６００などの動作に使用されるクロック信号や制御信号を生成する。また、制御回路２８００は、クロック信号や制御信号を、垂直駆動回路２４００、カラム信号処理回路２５００、及び水平駆動回路２６００などに入力する。

【0020】

垂直駆動回路２４００は、例えば、シフトレジスタで構成され、ピクセル駆動配線を選択し、選択されたピクセル駆動配線に単位ピクセルを駆動するためのパルスを供給して、行単位で単位ピクセルを駆動する。例えば、垂直駆動回路２４００は、ピクセル部２２００の各単位ピクセル２１００に、パルスを行単位で垂直方向に順次に選択走査する。また、垂直駆動回路２４００は、垂直信号線２３２０を介して、各単位ピクセル２１００の光電変換層で生成した電荷によるピクセル信号をカラム信号処理回路２５００に供給する。

【0021】

カラム信号処理回路２５００は、単位ピクセル２１００の列ごとに配置されて、１行分の単位ピクセル２１００から出力される信号に対し、単位ピクセル列ごとに、ノイズ除去などの信号処理を行う。例えば、カラム信号処理回路２５００は、単位ピクセル２１００固有のノイズを除去するためのＣＤＳ（Ｃｒｒｅｌａｔｅｄ－Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）や信号増幅、ＡＤ変換などの信号処理を行う。カラム信号処理回路２５００の出力端には、水平選択スイッチ（図示せず）が設けられる。

【0022】

水平駆動回路２６００は、例えば、シフトレジスタで構成され、水平走査パルスを順次に出力することにより、カラム信号処理回路２５００のそれぞれを順次に選択し、カラム信号処理回路２５００のそれぞれのピクセル信号を水平信号線２３４０に出力させる。

【0023】

出力回路２７００は、カラム信号処理回路２５００のそれぞれから、水平信号線２３４０を介して順次に供給される信号に対して信号処理を行って出力する。例えば、出力回路２７００は、バッファリングのみを行う場合もあり、黒レベル調整、列不均一補正、各種デジタル信号処理などを行う場合もある。一方、入出力端子２９００は、外部との信号交換が可能である（例えば、信号を伝送及び／または受信する）。

【0024】

図３は、例示的な実施例によるイメージセンサのリードアウト回路図である。

【0025】

図３を参照すれば、複数のピクセルＰＸは、マトリックス状（例えば、カラム及びロウ）に配列され、複数のピクセルＰＸのそれぞれは、伝送トランジスタＴＸとロジックトランジスタを含む。ここで、ロジックトランジスタは、リセットトランジスタＲＸ、選択トランジスタＳＸ、及びソースフォロワトランジスタ（またはドライブトランジスタ）ＳＦＸを含む。リセットトランジスタＲＸは、リセットゲートＲＧを含み、選択トランジスタＳＸは、選択ゲートＳＥＬを含み、ソースフォロワトランジスタＳＦＸは、ソースフォロワゲートＳＦを含み、伝送トランジスタＴＸは、伝送ゲートＴＧを含む。

【0026】

複数のピクセルＰＸのそれぞれは、光電変換領域ＰＤ及びフローティング拡散領域ＦＤをさらに含む。光電変換領域ＰＤは、外部から入射された光量に比例して光電荷を生成及び蓄積し、フォトダイオード、フォトトランジスタ（ｐｈｏｔｏ ｔｒａｎｓｉｓｔｏｒ）、フォトゲート、ＰＩＮフォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ；ＰＰＤ）、及びそれらの組み合わせが使用される。

【0027】

伝送ゲートＴＧは、光電変換領域ＰＤで生成された電荷をフローティング拡散領域ＦＤに伝送する。フローティング拡散領域ＦＤは、光電変換領域ＰＤで生成された電荷が伝送され、累積して保存する。ソースフォロワトランジスタＳＦＸのソースフォロワゲートＳＦは、フローティング拡散領域ＦＤに連結され、フローティング拡散領域ＦＤに蓄積された光電荷量によって、ソースフォロワトランジスタＳＦＸが制御される。

【0028】

リセットトランジスタＲＸは、フローティング拡散領域ＦＤに蓄積された電荷を周期的にリセットする。リセットトランジスタＲＸのドレイン電極は、フローティング拡散領域ＦＤと連結され、リセットトランジスタＲＸのソース電極は、電源電圧Ｖ_ＤＤに連結される。リセットトランジスタＲＸがターンオン（ｔｕｒｎ－ｏｎ）されれば、リセットトランジスタＲＸのソース電極に連結された電源電圧Ｖ_ＤＤがフローティング拡散領域ＦＤに伝達される。リセットトランジスタＲＸがターンオンされるとき、フローティング拡散領域ＦＤに蓄積された電荷が排出されてフローティング拡散領域ＦＤがリセットされる。

【0029】

ソースフォロワトランジスタＳＦＸは、複数のピクセルＰＸの外部に位置する電流源（図示せず）と連結されてソースフォロワバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）として機能し、フローティング拡散領域ＦＤでの電位変化を増幅し、それを出力ラインＶ_ＯＵＴに出力する。

【0030】

選択トランジスタＳＸは、行単位で複数のピクセルＰＸを選択し、選択トランジスタＳＸがターンオンされるとき、ソースフォロワトランジスタＳＦＸによって生成された出力電圧が出力部ラインＶ_ＯＵＴに伝達される。

【0031】

図４は、例示的な実施例によるイメージセンサ１００を示すレイアウト図である。図５は、図４のＡ１－Ａ１’線に沿った断面図である。図６は、図５の第１垂直レベルＬＶ１における平面図であり、図７は、図５の第２垂直レベルＬＶ２における平面図である。

【0032】

図４及び図５を参照すれば、イメージセンサ１００は、複数のピクセルＰＸを含む半導体基板１１０を含む。

【0033】

半導体基板１１０は、互いに反対となる第１面１１０Ｆ１及び第２面１１０Ｆ２を含む。例示的な実施例において、半導体基板１１０は、Ｐ型半導体基板を含む。例えば、半導体基板１１０は、Ｐ型シリコン基板からなる。例示的な実施例において、半導体基板１１０は、Ｐ型バルク基板と、その上に成長したＰ型またはＮ型エピ層を含む。他の実施例において、半導体基板１１０は、Ｎ型バルク基板と、その上に成長したＰ型またはＮ型エピ層を含む。

【0034】

半導体基板１１０内に複数のピクセルＰＸがマトリックス状に配列され、複数のピクセルＰＸ内には、それぞれ複数の光電変換領域ＰＤが配置される。光電変換領域ＰＤは、Ｎ型不純物がドーピングされた領域である。例えば、光電変換領域ＰＤは、上部及び下部間に不純物濃度差を有し、ポテンシャル傾斜を有する。または、光電変換領域ＰＤは、複数の不純物領域が垂直方向に積層された形態に形成されうる。半導体基板１１０の第１面１１０Ｆ１に隣接した一部領域内には、Ｐウェル領域（図示せず）が配置される。Ｐウェル領域は、光電変換領域ＰＤに隣接して配置され、Ｐ型不純物がドーピングされた領域である。

【0035】

半導体基板１１０の第１面１１０Ｆ１上には、アクティブ領域ＡＣＴを定義する素子分離膜１１５が形成される。素子分離膜１１５は、半導体基板１１０の第１面１１０Ｆ１に所定の深さに形成された素子分離トレンチ１１５Ｔ内に配置される。素子分離膜１１５は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはそれらの組み合わせを含む。素子分離トレンチ１１５Ｔの内壁上には、界面絶縁層１１５Ｉがさらに配置され、半導体基板１１０と素子分離膜１１５との間に界面絶縁層１１５Ｉがコンフォーマルに介在する。

【0036】

アクティブ領域ＡＣＴ上には、ピクセル回路ＰＸＴを構成するトランジスタが配置される。例えば、アクティブ領域ＡＣＴは、その上部に伝送ゲートＴＧ、ソースフォロワゲートＳＦ、選択ゲートＳＥＬ、リセットゲートＲＧが配置される半導体基板１１０の一部である。アクティブ領域ＡＣＴの一部内、例えば、伝送ゲートＴＧに隣接したアクティブ領域ＡＣＴの一部内には、フローティング拡散（ｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ）領域ＦＤが配置される。

【0037】

例示的な実施例において、伝送ゲートＴＧは、伝送トランジスタＴＸ（図３参照）を構成し、伝送トランジスタＴＸは、光電変換領域ＰＤで生成された電荷をフローティング拡散領域ＦＤに伝送するように構成される。リセットゲートＲＧは、リセットトランジスタＲＸ（図３参照）を構成し、リセットトランジスタＲＸは、フローティング拡散領域ＦＤに保存されている電荷を周期的にリセットするように構成される。ソースフォロワゲートＳＦは、ソースフォロワトランジスタＳＦＸ（図３参照）を構成し、ソースフォロワトランジスタＳＦＸは、ソースフォロワバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）の役割を果たし、フローティング拡散領域に充電された電荷による信号をバッファリングするように構成される。選択ゲートＳＥＬは、選択トランジスタＳＸ（図３参照）を構成し、選択トランジスタＳＸは、ピクセルＰＸを選択するためのスイッチング及びアドレッシングの役割を行う。

【0038】

伝送ゲートＴＧ、リセットゲートＲＧ、ソースフォロワゲートＳＦ、及び選択ゲートＳＧは、ゲート電極１２０を含む。例えば、ゲート電極１２０は、埋め込みゲートトレンチ１２０Ｔ内に配置されるか、半導体基板１１０の第１面１１０Ｆ１上に配置される。

【0039】

例示的な実施例において、ゲート電極１２０は、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、または金属含有膜のうちの少なくとも１つを含む。ゲート絶縁層１２２は、ゲート電極１２０と半導体基板１１０の第１面１１０Ｆ１との間、及び埋め込みゲートトレンチ１２０Ｔの内壁上に配置される。ゲートスペーサ１２４は、ゲート電極１２０の側壁上に配置される。

【0040】

フローティング拡散領域ＦＤは、ゲート電極１２０（例えば、伝送ゲートＴＧ）の一側上で半導体基板１１０の内部に配置される。例示的な実施例において、フローティング拡散領域ＦＤは、第１不純物がドーピングされた領域であり、例えば、第１不純物は、Ｎ型不純物である。一部例示において、第１不純物はリンまたはヒ素を含む。

【0041】

半導体基板１１０の第１面１１０Ｆ１上には、ゲート電極１２０をカバーするエッチング停止膜１３０が配置される。エッチング停止膜１３０は、ゲート電極１２０の上面とゲートスペーサ１２４の上面及び側壁をコンフォーマルにカバーし、またエッチング停止膜１３０は、素子分離膜１１５の上面上に配置される。エッチング停止膜１３０は、シリコン窒化物またはシリコン酸窒化物を含み、単一層または二重層からなる。

【0042】

エッチング停止膜１３０上には、埋め込み絶縁膜１３２が配置される。埋め込み絶縁膜１３２は、エッチング停止膜１３０上でゲート電極１２０を完全にカバーするように十分に高く配置され、埋め込み絶縁膜１３２の上面は、平坦なプロファイルを有する。例示的な実施例において、埋め込み絶縁膜１３２は、シリコン酸化物、シリコン酸窒化物、シリコン窒化物、低誘電率誘電物質のうちの少なくとも１つを含む。

【0043】

半導体基板１１０の少なくとも一部内にピクセル分離構造物１４０が配置され、ピクセル分離構造物１４０によって複数のピクセルＰＸが定義される。ピクセル分離構造物１４０は、複数の光電変換領域ＰＤのうちの１つと、それに隣接した光電変換領域ＰＤとの間に配置される。１つの光電変換領域ＰＤと、それに隣接する他の１つの光電変換領域ＰＤは、ピクセル分離構造物１４０によって物理的及び電気的に分離される。ピクセル分離構造物１４０は、マトリックス状に配列された複数の光電変換領域ＰＤのそれぞれの間に配置され、平面図において、格子状またはメッシュ状を有する。

【0044】

ピクセル分離構造物１４０は、ピクセル分離トレンチ１４０Ｔの内部に形成される。ピクセル分離トレンチ１４０Ｔは、半導体基板１１０の第１面１１０Ｆ１から第２面１１０Ｆ２まで半導体基板１１０を貫通して、半導体基板１１０の第１面１１０Ｆ１を越えて垂直方向Ｚに延びて埋め込み絶縁膜１３２を貫通する。

【0045】

ピクセル分離トレンチ１４０Ｔは、半導体基板１１０の第１面１１０Ｆ１から第２面１１０Ｆ２まで半導体基板１１０を貫通する第１部分Ｐ１と、埋め込み絶縁膜１３２を貫通し、第１部分Ｐ１よりも高い垂直レベルに（Ｚ方向に沿って）配置される第２部分Ｐ２を含む。ここで、高い垂直レベルに配置されるということは、半導体基板１１０の第２面１１０Ｆ２からより遠くに配置されることを示す。例えば、ピクセル分離トレンチ１４０Ｔの第２部分Ｐ２は、半導体基板１１０の第１面１１０Ｆ１よりも高い垂直レベルに配置され、ピクセル分離トレンチ１４０Ｔの第１部分Ｐ１は、半導体基板１１０の第１面１１０Ｆ１と同一かそれよりも低く、半導体基板１１０の第２面１１０Ｆ２よりも高い垂直レベルに配置される。

【0046】

例示的な実施例において、半導体基板１１０の第１面１１０Ｆ１上にゲート電極１２０を形成し、ゲート電極１２０の上面を覆うエッチング停止膜１３０及び埋め込み絶縁膜１３２を形成した後、埋め込み絶縁膜１３２の一部及び半導体基板１１０の一部を除去してピクセル分離トレンチ１４０Ｔを形成する。これにより、ピクセル分離トレンチ１４０の第１部分Ｐ１と第２部分Ｐ２は、連続して連結され、互いに整列された側壁を有する。

【0047】

例示的な実施例において、ピクセル分離構造物１４０は、絶縁ライナー１４２、導電層１４４、バリア導電層１４６、及びピクセル分離絶縁層１４８を含む。

【0048】

絶縁ライナー１４２は、ピクセル分離トレンチ１４０Ｔの内壁上に配置される。例えば、絶縁ライナー１４２は、ピクセル分離トレンチ１４０Ｔの第１部分Ｐ１と第２部分Ｐ２の内壁全体に配置される。絶縁ライナー１４２は、半導体基板１１０の第２面１１０Ｆ２から第１面１１０Ｆ１まで、さらに第１面１１０Ｆ１を越して埋め込み絶縁膜１３２の側壁上側まで延びる。絶縁ライナー１４２は、絶縁ライナー１４２の一部が埋め込み絶縁膜１３２の上面と同じ垂直レベルに配置されるように延びる。一部実施例において、絶縁ライナー１４２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの絶縁物質を含む。一部実施例において、絶縁ライナー１４２は、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物のような金属酸化物を含む。

【0049】

導電層１４４は、ピクセル分離トレンチ１４０Ｔの第１部分Ｐ１内に配置され、垂直方向Ｚに延びる。例示的な実施例において、導電層１４４は、反射性金属物質を含む。導電層１４４は、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、コバルト（Ｃｏ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、マグネシウム（Ｍｇ）、イリジウム（Ｉｒ）、パラジウムＰＤ、ルテニウム（Ｒｕ）のうちの少なくとも１つを含む。しかし、導電層１４４を構成する物質は、上述した金属種類に限定されず、導電層１４４は、ここに挙げられていない他の金属物質を含みうる。

【0050】

例示的な実施例において、導電層１４４は、素子分離膜１１５の底面よりも低いレベルに配置される上面を有する。導電層１４４は、反射性金属物質を含むので、ピクセル分離構造物１４０に向かって傾斜角度で入射する光をピクセルＰＸ内部に反射する。

【0051】

バリア導電層１４６は、ピクセル分離トレンチ１４０Ｔの第１部分Ｐ１内に配置され、垂直方向Ｚに延びる。バリア導電層１４６は、導電層１４４と絶縁ライナー１４２との間に介在し、これにより、導電層１４４が絶縁ライナー１４２と直接接触しない。例示的な実施例において、バリア導電層１４６は、チタン、チタン窒化物、チタンアルミニウム、チタンシリコン、コバルト、コバルトシリコンのうちの少なくとも１つを含む。

【0052】

ピクセル分離絶縁層１４８は、ピクセル分離トレンチ１４０Ｔ内で導電層１４４及びバリア導電層１４６上に配置される。例えば、ピクセル分離絶縁層１４８は、ピクセル分離トレンチ１４０Ｔの第２部分Ｐ２内及び第１部分Ｐ１の上側内に配置される。ピクセル分離絶縁層１４８は、絶縁ライナー１４２によって両側壁がカバーされる。

【0053】

例示的な実施例において、ピクセル分離絶縁層１４８は、埋め込み絶縁膜１３２の上面と同じベルに配置される上面を有し、ピクセル分離絶縁層１４８と埋め込み絶縁膜１３２との間に絶縁ライナー１４２が介在する。ピクセル分離絶縁層１４８の底面は、素子分離膜１１５の底面よりも低いレベルに配置される。例示的な実施例において、ピクセル分離絶縁層１４８は、シリコン酸化物、シリコン酸窒化物、シリコン窒化物、低誘電率誘電物質のうちの少なくとも１つを含む。

【0054】

例示的な実施例において、ピクセル分離構造物１４０がピクセル分離トレンチ１４０Ｔの第１部分Ｐ１及び第２部分Ｐ２内に配置されることにより、ピクセル分離構造物１４０の下側は、半導体基板１１０の内部を貫通するように配置され、ピクセル分離構造物１４０の上側は、埋め込み絶縁膜１３２を貫通するように配置される。

【0055】

例えば、図６には、半導体基板１１０の第１面１１０Ｆ１よりも低く、第２面１１０Ｆ２よりも高い第１垂直レベルＬＶ１でのイメージセンサ１００の平面図が図示される。図６に図示されたように、ピクセル分離トレンチ１４０Ｔの第１部分Ｐ１内に配置されるピクセル分離構造物１４０の下側（例えば、ピクセル分離構造物１４０の絶縁ライナー１４２、導電層１４４、及びバリア導電層１４６）は、半導体基板１１０の複数のピクセルＰＸを平面的に取り囲むように配置される。また、図７には、半導体基板１１０の第１面１１０Ｆ１よりも高い第２垂直レベルＬＶ２でのイメージセンサ１００の平面図が図示される。図７に図示されたように、ピクセル分離トレンチ１４０Ｔの第２部分Ｐ２内に配置されるピクセル分離構造物１４０の上側（例えば、ピクセル分離構造物１４０の絶縁ライナー１４２及びピクセル分離絶縁層１４８）は、それぞれのピクセルＰＸに対応する位置の埋め込み絶縁膜１３２を平面的に取り囲むように配置される。

【0056】

図５に例示的に図示されたように、ピクセル分離構造物１４０の側壁の上側は、埋め込み絶縁膜１３２の側壁と接触して埋め込み絶縁膜１３２によってカバーされる。ピクセル分離構造物１４０の側壁の一部は、素子分離膜１１５及びエッチング停止膜１３０と接触する。例示的な実施例において、エッチング停止膜１３０は、半導体基板１１０の上面上に延び、ピクセルトレンチ１４０Ｔの第２部分Ｐ２と出合う地点で端部１３０ＣＥを含む。例えば、絶縁ライナー１４２は、素子分離膜１１５の側壁１１５Ｓと接触してエッチング停止膜１３０の端部１３０ＣＥと接触するように配置される。

【0057】

また、ピクセル分離構造物１４０の上面は、半導体基板１１０の第１面１１０Ｆ１よりも高いレベルに配置され、埋め込み絶縁膜１３２の上面と同じベルに配置される。ピクセル分離構造物１４０の側壁は、素子分離膜１３０の端部１３０ＣＥと接触し、ピクセル分離構造物１４０は、素子分離膜１３０と垂直オーバーラップしない位置に配置される。

【0058】

例示的な実施例において、絶縁ライナー１４２がピクセル分離トレンチ１４０Ｔの第１部分Ｐ１及び第２部分Ｐ２内に配置されることにより、絶縁ライナー１４２の一部（例えば、ピクセル分離トレンチ１４０Ｔの第２部分Ｐ２内に配置される絶縁ライナー１４２の一部）は、埋め込み絶縁膜１３２とピクセル分離絶縁層１４８との間に介在し、絶縁ライナー１４２の他の一部（例えば、ピクセル分離トレンチ１４０Ｔの第２部分Ｐ２内に配置される絶縁ライナー１４２の一部）は、素子分離膜１１５とピクセル分離絶縁層１４８との間に介在し、絶縁ライナー１４２の他の一部（例えば、ピクセル分離トレンチ１４０Ｔの第１部分Ｐ１内に配置される絶縁ライナー１４２の一部）は、素子分離膜１１５とピクセル分離絶縁層１４８との間に介在し、絶縁ライナー１４２のさらに他の一部（例えば、ピクセル分離トレンチ１４０Ｔの第１部分Ｐ１内に配置される絶縁ライナー１４２の一部）は、半導体基板１１０とバリア導電層１４６との間に介在する。

【0059】

例示的な実施例において、半導体基板１１０は、垂直方向Ｚに第１高さｈ１を有する。第１高さｈ１は、半導体基板１１０の第１面１１０Ｆ１から第２面１１０Ｆ２までの垂直方向Ｚに沿った距離に対応する。ピクセル分離構造物１４０は、垂直方向Ｚに第１高さｈ１よりも高い第２高さｈ２を有する。一部の例において、第２高さｈ２は、第１高さｈ１の１０５％～２００％であるが、ピクセルＰＸの寸法、ピクセルＰＸのレイアウトなどによって第１高さｈ１に対する第２高さｈ２の割合は異なりうる。

【0060】

ピクセル分離トレンチ１４０Ｔに隣接して配置される半導体基板１１０の内部領域にバリア不純物領域１１０Ｄが配置される。それぞれのピクセルＰＸ内でバリア不純物領域１１０Ｄは、ピクセル分離構造物１４０によって平面的に取り囲まれる。バリア不純物領域１１０Ｄは、半導体基板１１０の内部に配置されるＰ型不純物がドーピングされた領域であり、Ｐ型不純物は、ホウ素（Ｂ）を含む。

【0061】

コンタクト１５０は、埋め込み絶縁膜１３２を貫通するコンタクトホール１５０Ｈ内に配置され、半導体基板１１０及びゲート電極１２０と電気的に連結される。コンタクト１５０は、バリア層１５０Ｍと埋め込み導電層１５０Ｆを含み、コンタクトホール１５０Ｈの内壁上にバリア層１５０Ｍが配置され、埋め込み導電層１５０Ｆがコンタクトホール１５０Ｈ内部を満たす。例えば、埋め込み導電層１５０Ｆの側壁及び底面上にバリア層１５０Ｍが配置される。

【0062】

例示的な実施例において、埋め込み導電層１５０Ｆは、不純物がドーピングされるか、ドーピングされていないポリシリコン、金属、金属シリサイド、金属窒化物、または金属含有膜のうちの少なくとも１つを含み、例えば、タングステン、アルミニウム、銅、タングステンシリサイド、チタンシリサイド、タングステン窒化物、チタン窒化物、ドーピングされたポリシリコンなどを含む。バリア層１５０Ｍは、チタン窒化物、タングステン窒化物、タングステンシリサイド、チタンシリサイドなどを含む。

【0063】

埋め込み絶縁膜１３２上には、コンタクト１５０と電気的に連結される配線層１５２が配置され、埋め込み絶縁膜１３２上に配線層１５２をカバーする層間絶縁膜１５４が配置される。

【0064】

半導体基板１１０の第２面１１０Ｆ２上には、背面絶縁層１６２が配置される。例示的な実施例において、背面絶縁層１６２は、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物のような金属酸化物を含む。他の実施例において、背面絶縁層１６２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電率物質などの絶縁物質を含む。

【0065】

背面絶縁層１６２上にパッシベーション層１６４が配置され、パッシベーション層１６４上には、カラーフィルタ１６６とマイクロレンズ１６８が配置される。

【0066】

一般的にピクセル分離トレンチ内にポリシリコンを使用してピクセル分離構造物を形成し、ピクセル分離構造物に負バイアスを印加して暗電流の発生を防止する。しかし、ピクセルサイズが小型化されることにより、ピクセル分離構造物を通過して、隣接したピクセルに光が透過または入射される光学的クロストークが発生する問題がある。

【0067】

例示的な実施例によれば、ピクセル分離構造物１４０が、埋め込み絶縁膜１３２を貫通するように、垂直方向Ｚに延びて配置され、ピクセル分離構造物１４０が、反射性金属物質からなる導電層１４４を含むことにより、隣接したピクセルに、光が透過または入射される場合に発生する光学的クロストークが減少または防止される。

【0068】

図８は、例示的な実施例によるイメージセンサ１００Ａを示す断面図である。図９は、図８の第２垂直レベルＬＶ２における平面図である。図８及び図９において、図１～図７と同じ参照符号は、同じ構成要素を示す。

【0069】

図８及び図９を参照すれば、ピクセル分離構造物１４０のピクセル分離絶縁層１４８は、内部にボイド１４８Ｖを含む。ボイド１４８Ｖは、ピクセル分離絶縁層１４８を構成する絶縁物質層が形成されず、空いているエア空間を示す。

【0070】

例示的な実施例において、ボイド１４８Ｖは、半導体基板１１０の第１面１１０Ｆ１よりも低い垂直レベルから半導体基板１１０の第１面１１０Ｆ１よりも高い垂直レベルまで垂直方向Ｚに相対的に大きい高さに延びる。図８に図示されたように、ボイド１４８Ｖは、埋め込み絶縁膜１３２の上面よりも低いレベルに配置され、ボイド１４８Ｖがピクセル分離構造物１４０の外部に露出しない。他の実施例において、ボイド１４８Ｖは、埋め込み絶縁膜１３２の上面と同じレベルまで延びて配置される。

【0071】

例示的な実施例において、ピクセル分離絶縁層１４８は、ステップカバレッジ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が優秀ではない物質を使用して形成される。ピクセル分離トレンチ１４０Ｔの第２部分Ｐ２内に、ピクセル分離絶縁層１４８を形成する工程で、ピクセル分離絶縁層１４８がピクセル分離トレンチ１４０Ｔの第２部分Ｐ２を完全に充填せず、これにより、ピクセル分離絶縁層１４８内にボイド１４８Ｖが残留する。ボイド１４８Ｖは、エア空間を含み、エアは、相対的に低い誘電率を有する。ピクセル分離絶縁層１４８内にボイド１４８Ｖが含まれることにより、イメージセンサ１００Ａのコンバーションゲイン（ｃｏｎｖｅｒｓｉｏｎ ｇａｉｎ）特性が向上する。

【0072】

図１０は、例示的な実施例によるイメージセンサ１００Ｂを示す断面図である。図１０において、図１～図９と同じ参照符号は、同じ構成要素を示す。

【0073】

図１０を参照すれば、ピクセル分離構造物１４０の導電層１４４及びバリア導電層１４６の上面は、素子分離膜１１５の底面よりも高いレベルに配置され、素子分離膜１１５の上面よりも低いレベルに配置される。ピクセル分離構造物１４０のピクセル分離絶縁層１４８は、導電層１４４及びバリア導電層１４６上に形成され、ピクセル分離絶縁層１４８の底面は、素子分離膜１１５の上面よりも低いレベルまたは半導体基板１１０の第１面１１０Ｆ１よりも低いレベルに配置される。

【0074】

図１１は、例示的な実施例によるイメージセンサ１００Ｃを示す断面図である。図１２は、図１１の第２垂直レベルＬＶ２における平面図である。図１１及び図１２で、図１～図１０と同じ参照符号は、同じ構成要素を示す。

【0075】

図１１及び図１２を参照すれば、ピクセル分離構造物１４０の導電層１４４及びバリア導電層１４６の上面は、素子分離膜１１５の上面よりも高いレベルに配置され、埋め込み絶縁膜１３２の上面よりも低いレベルに配置される。例えば、導電層１４４及びバリア導電層１４６は、ピクセル分離トレンチ１４０Ｔの第１部分Ｐ１及び第２部分Ｐ２の一部内に配置される。半導体基板１１０の第１面１１０Ｆ１よりも高い垂直レベルで導電層１４４と埋め込み絶縁膜１３２との間にバリア導電層１４６の一部及び絶縁ライナー１４２の一部が介在する。

【0076】

例えば、半導体基板１１０の第１面１１０Ｆ１よりも高い第２垂直レベルＬＶ２における平面図が図示された図１２に示すように、ピクセル分離トレンチ１４０Ｔの第２部分Ｐ２内に配置されるピクセル分離構造物１４０の上側（例えば、ピクセル分離構造物１４０の絶縁ライナー１４２、導電層１４４、及びバリア導電層１４６）は、それぞれのピクセルＰＸに対応する位置の埋め込み絶縁膜１３２を平面的に取り囲むように配置される。

【0077】

一部実施例において、ピクセル分離絶縁層１４８が省略され、導電層１４４及びバリア導電層１４６がピクセル分離トレンチ１４０Ｔの全高、すなわち、第１部分Ｐ１及び第２部分Ｐ２の全高内に配置される。そのような場合、導電層１４４及びバリア導電層１４６の上面が埋め込み絶縁膜１３２の上面と同じベルに配置される。

【0078】

例示的な実施例によれば、反射性金属物質を含む導電層１４４が半導体基板１１０の第１面１１０Ｆ１上で垂直方向Ｚに延びて配置されるので、ピクセル分離構造物１４０が１つのピクセルＰＸから隣接したピクセルＰＸに向かって傾斜角度で入射される光を反射し、これにより、イメージセンサ１００Ｃの光学的クロストークが減少または防止される。

【0079】

図１３は、例示的な実施例によるイメージセンサ１００Ｄを示す断面図である。図１３において、図１～図１２と同じ参照符号は、同じ構成要素を示す。

【0080】

図１３を参照すれば、コンタクト１５０は、埋め込み絶縁膜１３２を貫通するコンタクトホール１５０Ｈ内に配置され、半導体基板１１０及びゲート電極１２０と電気的に連結される。コンタクト１５０は、バリア層１５０Ｍと埋め込み導電層１５０Ｆとを含み、バリア層１５０Ｍは、ピクセル分離構造物１４０のバリア導電層１４６と同じ物質を含み、埋め込み導電層１５０Ｆは、ピクセル分離構造物１４０の導電層１４４と同じ物質を含む。

【0081】

例示的な実施例において、埋め込み導電層１５０Ｆ及び導電層１４４は、反射性金属物質を含む。例えば、埋め込み導電層１５０Ｆ及び導電層１４４は、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、コバルト（Ｃｏ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、マグネシウム（Ｍｇ）、イリジウム（Ｉｒ）、パラジウムＰＤ、ルテニウム（Ｒｕ）のうちの少なくとも１つを含む。バリア層１５０Ｍ及びバリア導電層１４６は、チタン、チタン窒化物、チタンアルミニウム、チタンシリコン、コバルト、コバルトシリコンのうちの少なくとも１つを含む。

【0082】

例示的な実施例において、半導体基板１１０上にゲート電極１２０を形成し、ゲート電極１２０をカバーする埋め込み絶縁膜１３２を形成した後、埋め込み絶縁膜１３２と、半導体基板１１０を貫通するピクセル分離トレンチ１４０Ｔと、埋め込み絶縁膜１３２を貫通するコンタクトホール１５０Ｈと、を形成する。以後、コンタクトホール１５０Ｈ内にバリア層１５０Ｍを形成する工程と、ピクセル分離トレンチ１４０Ｔ内にバリア導電層１４６を形成する工程が同じ工程段階で遂行され、コンタクトホール１５０Ｈ内に埋め込み導電層１５０Ｆを形成する工程と、ピクセル分離トレンチ１４０Ｔ内に導電層１４４を形成する工程とが、同じ工程段階において同じ工程によって遂行される。

【0083】

図１４は、例示的な実施例によるイメージセンサ１００Ｅを示す断面図である。図１４において、図１～図１３と同じ参照符号は、同じ構成要素を示す。

【0084】

図１４を参照すれば、ピクセル分離構造物１４０は、導電層１４４上に配置される埋め込み導電層１４９をさらに含む。例えば、導電層１４４がピクセル分離トレンチ１４０Ｔ内部を完全に満たさない相対的に薄肉に形成され、導電層１４４上に埋め込み導電層１４９が形成される。例示的な実施例において、導電層１４４は、反射性金属物質を含み、埋め込み導電層１４９は、シリコンゲルマニウム（ＳｉＧｅ）、ポリシリコン、金属、金属窒化物、または金属シリサイドなどを含む。

【0085】

図１５は、例示的な実施例によるイメージセンサ１００Ｆを示す断面図である。図１５において、図１～図１４と同じ参照符号は、同じ構成要素を示す。

【0086】

図１５を参照すれば、ピクセル分離トレンチ１４０Ｔは、第２部分Ｐ２の水平方向（例えば、Ｘ方向またはＹ方向）に沿う幅が第１部分Ｐ１の水平方向に沿う幅よりも広く、埋め込み絶縁膜１３２の上面と同じレベルでのピクセル分離トレンチ１４０Ｔの水平方向の幅が、半導体基板１１０の第２面１１０Ｆ２と同じレベルでのピクセル分離トレンチ１４０Ｔの水平方向の幅よりも広くなるように傾斜した側壁を有する。

【0087】

図４～図１５に基づいて説明した上述の例示的な実施例において、１つのピクセルＰＸは、それに隣接した他のピクセルＰＸから離隔して配置され、それぞれのピクセルＰＸがピクセル分離構造物１４０によって平面的に取り囲まれることが例示的に図示された。しかし、他の実施例において、複数のピクセルＰＸのうちの少なくとも１つのピクセルＰＸと、それに隣接した他の１つのピクセルＰＸとの間の少なくとも一部領域にピクセル分離構造物１４０が配置されない場合もある。例えば、２個のピクセルＰＸがフローティング拡散領域ＦＤを共有する構造において２個の隣接したピクセルＰＸ間にピクセル分離構造物１４０の分離領域またはカット領域が配置されうる。または、４個のピクセルＰＸがフローティング拡散領域ＦＤを共有する構造においてマトリックス状に配列された４個の隣接したピクセルＰＸ間にピクセル分離構造物１４０の分離領域またはカット領域が配置されうる。

【0088】

図４～図１５に基づいて説明した上述の例示的な実施例において、１つのピクセルＰＸ内で、半導体基板１１０の第１面１１０Ｆ１上に少なくとも２個のゲート電極１２０が離隔して配置されることが例示的に図示された。しかし、他の実施例において、半導体基板１１０の第１面１１０Ｆ１上に伝送ゲートＴＧのみが配置され、追加的な半導体基板上にピクセル回路ＰＸＴを構成するゲート電極１２０（例えば、選択ゲートＳＥＬ、リセットゲートＲＧ、及びソースフォロワゲートＲＧ）が配置され、半導体基板１１０と追加的な半導体基板が付着し、半導体基板１１０と追加的な半導体基板とのボンディングパッド及び／または貫通ビアなどによって半導体基板１１０と追加的な半導体基板が互いに電気的に連結される。

【0089】

図１６は、例示的な実施例によるイメージセンサ１００Ｇを示す断面図である。

【0090】

図１６を参照すれば、イメージセンサ１００Ｇは、埋め込み絶縁膜１３２、絶縁ライナー１４２、ピクセル分離絶縁層１４８が同じ物質からなり、これにより、埋め込み絶縁膜１３２と絶縁ライナー１４２との境界、絶縁ライナー１４２とピクセル分離絶縁層１４８との境界が肉眼では識別不可能である。例示的な実施例において、エッチング停止膜１３０は、半導体基板１１０の上面上に延び、ピクセルトレンチ１４０Ｔの第２部分Ｐ２と出合う地点で端部１３０ＣＥを含む。エッチング停止膜１３０の端部１３０ＣＥは、ピクセルトレンチ１４０Ｔの平面形状と対応するように第１水平方向Ｘ及び第２水平方向Ｙに延びる。

【0091】

エッチング停止膜１３０の端部１３０ＣＥは、素子分離膜１１５の側壁と整列される。例えば、素子分離膜１１５の側壁は、ピクセルトレンチ１４０Ｔと連結される素子分離膜１１５の表面を示し、エッチング停止膜１３０の端部１３０ＣＥは、垂直方向Ｚで素子分離膜１１５の側壁と整列されて配置される。

【0092】

例示的な実施例において、埋め込み絶縁膜１３２、絶縁ライナー１４２、ピクセル分離絶縁層１４８は、シリコン酸化物のような絶縁物質を含み、そのような場合、ピクセルトレンチ１４０Ｔの第１部分Ｐ１に配置された導電層１４４及びバリア導電層１４６の上面上の空間がいずれもシリコン酸化物のような絶縁物質で満たされる。

【0093】

例示的な実施例において、ピクセルトレンチ１４０Ｔを形成する工程において、エッチング停止膜１３０の一部が除去され、エッチング停止膜１３０の端部１３０ＣＥが形成されることにより、導電層１４４及びバリア導電層１４６は、エッチング停止膜１３０と垂直オーバーラップしないように配置される。

【0094】

上述した例示的な実施例によれば、イメージセンサは、半導体基板の第１面から第２面まで延び、埋め込み絶縁膜を貫通するピクセル分離構造物を含み、ピクセル分離構造物は、反射性金属物質を含む導電層を含む。上記導電層は、ピクセル分離構造物に向かって入射する光をピクセル内部に反射し、これにより、ピクセルサイズが縮まって発生するイメージセンサの光学的クロストーク（ｏｐｔｉｃａｌ ｃｒｏｓｓ－ｔａｌｋ）が減少または防止される。

【0095】

上述したように図面と明細書において例示的な実施例が開示された。本明細書で特定の用語を使用して実施例を説明したが、これは、単に本発明の技術的思想を説明するための目的で使用されたものであって、意味限定や本発明の範囲を限定するために使用されたものではない。したがって、当該技術分野の通常の知識を有する者であれば、それらから多様な変形及び均等な他の実施例が可能であるという点を理解するであろう。

【符号の説明】

【0096】

１１００、２０００ イメージセンサ
１１１０ ピクセルアレイ
１１２０ ロウドライバ
１１３０ コントローラ
１１４０ ピクセル信号処理部
１１４２ 相関二重サンプラ（ＣＤＳ）
１１４４ アナログ－デジタルコンバータ（ＡＤＣ）
１１４６ バッファ
１１４８ ランプ信号生成器
２０１０ 基板
２１００ 単位ピクセル
２２００ ピクセル部
２３２０ 垂直信号線
２３４０ 水平信号線
２４００ 垂直駆動回路
２５００ カラム信号処理回路
２６００ 水平駆動回路
２７００ 出力回路
２８００ 制御回路
２９００ 入出力端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】