特開 2025-99957 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025099957

(43)【公開日】2025-07-03

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 84/80 20250101AFI20250626BHJP

   H10D 89/60 20250101ALI20250626BHJP

   H10D 30/65 20250101ALI20250626BHJP

   H10D 30/66 20250101ALI20250626BHJP

   H10D 30/01 20250101ALI20250626BHJP

   H10D 12/00 20250101ALI20250626BHJP

   H10D 8/50 20250101ALI20250626BHJP

   H10D 62/10 20250101ALI20250626BHJP

【ＦＩ】

H01L29/78 657A

H01L27/04 H

H01L27/06 102A

H01L29/78 301D

H01L29/78 652P

H01L29/78 652M

H01L29/78 653C

H01L29/78 658F

H01L29/78 655A

H01L29/78 658A

H01L29/91 C

H01L29/06 301F

H01L29/78 652K

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023216980

(22)【出願日】2023-12-22

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】星野 義典

(72)【発明者】

【氏名】下山 浩哉

(72)【発明者】

【氏名】神原 利宗

(72)【発明者】

【氏名】野村 正孝

【テーマコード（参考）】

5F038

5F048

5F140

【Ｆターム（参考）】

5F038AV04

5F038AZ08

5F038BH16

5F038CA08

5F048AC06

5F048AC10

5F048BB05

5F048BB19

5F048BC03

5F048BC07

5F048BC12

5F048BD07

5F048CC06

5F140AA34

5F140AB06

5F140AC23

5F140BB04

5F140BC15

5F140BD04

5F140BF04

5F140BF43

5F140BF53

5F140BH30

5F140BH47

5F140CC03

5F140CD08

5F140CE06

5F140CE07

5F140DA10

(57)【要約】

【課題】ゲート絶縁型のトランジスタと検温ダイオードとを有する半導体装置において、大幅な工程の追加を伴わずに、検温ダイオードの順方向出力電圧を安定化することを可能にする。
【解決手段】検温ダイオード１２０の下層側において、トレンチ１３１は、半導体基板１０１に周期的に形成される。ソースフィールドプレート１３３は、トレンチ１３１の内部に絶縁膜を介して配置される。Ｐ型拡散層１３４は、隣接するトレンチ１３１の間に形成される。ソースフィールドプレート１３３及びＰ型拡散層１３４はソース電位に接続される。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型の半導体基板と、
前記半導体基板に形成される、スプリットゲート構造を有するゲート絶縁型のトランジスタと、
温度測定用のダイオードと、
前記半導体基板に形成される前記ダイオードの下部構造とを有し、
前記ダイオードの下部構造は、
前記半導体基板に周期的に形成されるトレンチの内部に絶縁膜を介して配置され、ソース電位が与えられるソースフィールドプレートと、
隣接する前記トレンチの間に形成され、前記ソース電位が与えられる、前記第１導電型とは反対の導電型である第２導電型の拡散層と、
前記ソースフィールドプレート及び前記拡散層を覆い、上部に前記ダイオードが形成されるダイオード下部絶縁膜とを有する、半導体装置。

【請求項2】

前記トランジスタは、
前記半導体基板に周期的に形成されるトレンチの内部に絶縁膜を介して配置されるソースフィールドプレート及びゲート電極と、
隣接する前記トレンチの間に形成され、前記半導体基板の深さ方向に積層される第１導電型の拡散層、及び前記第２導電型の拡散層とを有する、請求項１に記載の半導体装置。

【請求項3】

前記ダイオードの下部構造の前記トレンチは、前記トランジスタの前記トレンチを形成する工程において前記半導体基板に形成され、
前記ダイオードの下部構造の前記ソースフィールドプレートは、前記トランジスタの前記ソースフィールドプレートを形成する工程において形成され、
前記ダイオードの下部構造の前記第２導電型の拡散層は、前記トランジスタの前記第２導電型の拡散層を形成する工程で形成される、請求項２に記載の半導体装置。

【請求項4】

前記ダイオードの下部構造の前記トレンチのピッチは、前記トランジスタの前記トレンチのピッチよりも広い、請求項２に記載の半導体装置。

【請求項5】

前記ダイオードの下部構造の前記トレンチの底部に注入されるボロンを更に有する、請求項１に記載の半導体装置。

【請求項6】

第１導電型の半導体基板と、
前記半導体基板に形成される、スプリットゲート構造を有するゲート絶縁型のトランジスタと、
温度測定用のダイオードと、
前記半導体基板に形成される前記ダイオードの下部構造とを有し、
前記ダイオードの下部構造は、
ソース電位が与えられるソースフィールドプレートであって、前記半導体基板に周期的に形成されるトレンチの内部に絶縁膜を介して配置される第１の部分と、前記半導体基板の表面上に絶縁膜を介して配置される平板状の第２の部分とを有するソースフィールドプレートと、
前記半導体基板の表面及び前記ソースフィールドプレートを覆い、上部に前記ダイオードが形成されるダイオード下部絶縁膜とを有する、半導体装置。

【請求項7】

前記トランジスタは、
前記半導体基板に周期的に形成されるトレンチの内部に絶縁膜を介して配置されるソースフィールドプレート及びゲート電極と、
隣接する前記トレンチの間に形成され、前記半導体基板の深さ方向に積層される第１導電型の拡散層、及び前記第２導電型の拡散層とを有する、請求項６に記載の半導体装置。

【請求項8】

前記ダイオードの下部構造の前記トレンチは、前記トランジスタの前記トレンチを形成する工程において前記半導体基板に形成され、
前記ダイオードの下部構造の前記ソースフィールドプレートは、前記トランジスタの前記ソースフィールドプレートを形成する工程において形成される請求項７に記載の半導体装置。

【請求項9】

前記ダイオードの下部構造の前記トレンチの底部に注入されるボロンを更に有する、請求項６に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関し、例えば温度測定用のダイオードを含む半導体装置に関する。

【背景技術】

【0002】

関連技術として、特許文献１は、半導体装置を開示する。特許文献１に記載の半導体装置は、半導体基板と、半導体基板の温度を検出するためのポリシリコンダイオード（以下、検温ダイオードとも呼ぶ）とを有する。半導体基板は、チップ中央部に、パワーＭＯＳ（Metal Oxide Semiconductor）ＦＥＴ（Field Effect Transistor）などの絶縁ゲート型パワートランジスタが配置されるセル領域を有する。半導体基板端とセル領域との間は、環状のＰウエル領域で埋められている。ポリシリコンダイオードは、環状のＰウエル領域に配置される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－１０３２７２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に記載の半導体装置では、検温ダイオードであるポリシリコンダイオードの下層にＰウエル領域が形成されている。この場合、Ｐウエル領域にソース電位が与えられることで、ドレイン電圧又は基板電圧変動の影響を受けて検温ダイオードの出力が不安定になることを抑制できる。しかしながら、絶縁ゲート型パワートランジスタを形成する工程は、Ｐウエル領域を形成する工程を含むとは限らない。絶縁ゲート型パワートランジスタを形成する工程がＰウエルを形成する工程を含まない場合、検温ダイオードの出力安定のためだけに、Ｐウエルを形成する工程を追加する必要がある。

【0005】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

一実施の形態によれば、半導体装置が提供される。半導体装置は、ゲート絶縁型トランジスタと、検温ダイオードと、検温ダイオードの下部構造とを有する。検温ダイオードの下部構造は、周期的に形成されるトレンチ内に配置されるソースフィールドプレートと、隣接するトレンチの間に形成される拡散層とを含む。ソースフィールドプレート及び拡散層はソース電位に接続される。

【発明の効果】

【0007】

前記一実施の形態によれば、ゲート絶縁型のトランジスタと検温ダイオードとを有する半導体装置において、大幅な工程の追加を伴わずに、検温ダイオードの順方向出力電圧を安定化できる。

【図面の簡単な説明】

【0008】

【図1】図１は、本開示の実施形態１に係る半導体装置の断面構造の例を示す断面図である。

【図2】図２は、検温ダイオードの平面構造の例を示す上面図である。

【図3】図３は、半導体装置の製造工程における断面を示す。

【図4】図４は、半導体装置の製造工程における断面を示す。

【図5】図５は、半導体装置の製造工程における断面を示す断面図である。

【図6】図６は、半導体装置の製造工程における断面を示す断面図である。

【図7】図７は、半導体装置の製造工程における断面を示す断面図である。

【図8】図８は、半導体装置の製造工程における断面を示す断面図である。

【図9】図９は、半導体装置の製造工程における断面を示す断面図である。

【図10】図１０は、半導体装置の製造工程における断面を示す断面図である。

【図11】図１１は、半導体装置の製造工程における断面を示す断面図である。

【図12】図１２は、半導体装置の製造工程における断面を示す断面図である。

【図13】図１３は、半導体装置の製造工程における断面を示す断面図である。

【図14】図１４は、半導体装置の製造工程における断面を示す断面図である。

【図15】図１５は、半導体装置の製造工程における断面を示す断面図である。

【図16】図１６は、本開示の実施形態２に係る半導体装置の断面構造の例を示す断面図である。

【図17】図１７は、半導体装置の製造工程における断面を示す断面図である。

【図18】図１８は、本開示の実施形態３に係る半導体装置の断面構造の例を示す断面図である。

【図19】図１９は、検温ダイオードの平面構造の例を示す上面図である。

【図20】図２０は、半導体装置の製造工程における断面を示す断面図である。

【図21】図２１は、半導体装置の製造工程における断面を示す断面図である。

【発明を実施するための形態】

【0009】

以下、図面を参照しつつ、上記課題を解決するための手段を適用した実施形態を詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

【0010】

以下の実施の形態においては便宜上その必要があるときは、複数のセクション又は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部又は全部の変形例、応用例、詳細説明、又は補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、及び範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

【0011】

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、又は位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、及び範囲を含む）についても同様である。

【0012】

以下の実施形態において、ＭＯＳＦＥＴは、ゲート絶縁膜が酸化膜であるＦＥＴのみでなく、酸化膜以外の絶縁膜をゲート絶縁膜として使用するＦＥＴを含むものとする。また、ＭＯＳＦＥＴは、ゲート電極が金属によって形成されるＦＥＴのみではなく、金属以外の導電体がゲート電極として使用されるＦＥＴも含むものとする。以下の実施形態では、スプリットゲート構造の絶縁ゲート型トランジスタがＭＯＳＦＥＴである例を説明する。しかしながら、絶縁ゲート型トランジスタは、ＭＯＳＦＥＴには限定されない。絶縁ゲート型トランジスタは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。

【0013】

［実施形態１］
図１は、本開示の実施形態１に係る半導体装置の断面構造の例を示す。半導体装置１００は、半導体基板１０１と、絶縁ゲート型トランジスタであるＭＯＳＦＥＴ１１０と、検温ダイオード１２０とを有する。半導体基板１０１は、Ｎ型の半導体基板である。本実施形態においてＭＯＳＦＥＴ１１０は、半導体基板１０１の一方の面がソースで、他方の面がドレインとなる縦型のＭＯＳＦＥＴである。半導体装置１００は、例えば１００Ｖクラスのパワーディスクリート半導体である。

【0014】

ＭＯＳＦＥＴ１１０の領域において、半導体基板１０１には、複数のトレンチ１１１が周期的に形成される。ＭＯＳＦＥＴ１１０は、トレンチ１１１に、絶縁膜１１２を介して埋め込まれるソースフィールドプレート１１３、及びゲート電極１１４を有する。ソースフィールドプレート１１３には、ソース電位が与えられる。ＭＯＳＦＥＴ１１０は、隣接する２つのゲート電極１１４の間に、チャネルＰ拡散層１１５、及びソースＮ＋拡散層１１６を有する。ゲート電極１１４及びソースＮ＋拡散層１１６は、絶縁膜１３５及び１３６により覆われる。ＭＯＳＦＥＴ１１０は、トレンチ１１１内に、ゲート電極１１４、及びソース電位が与えられるソースフィールドプレート１３３が埋め込まれるスプリットゲート構造のトランジスタである。

【0015】

検温ダイオード１２０は、Ｐ型領域１２１と、Ｎ型領域１２２とを有する。検温ダイオード１２０は、例えばポリシリコンで形成される。Ｐ型領域１２１及びＮ型領域１２２は、例えばポリシリコンにそれぞれ不純物を導入することで形成される。ＭＯＳＦＥＴ１１０は、電流が流れることで発熱する。検温ダイオード１２０は、半導体装置１００の温度を測定するために使用される温度測定用のダイオードである。

【0016】

半導体基板１０１には、検温ダイオード１２０の下層側の領域において、複数のトレンチ１３１が形成される。トレンチ１３１の幅及び深さは、ＭＯＳＦＥＴ１１０におけるトレンチ１１１の幅及び深さと等しいものとする。また、隣接する２つのトレンチ１３１間の距離、すなわちピッチaは、トレンチ１１１のピッチｂと等しいものとする。トレンチ１３１内には、絶縁膜１３２を介して、ソースフィールドプレート１３３が配置される。絶縁膜１３２は、フィールドプレート絶縁膜とも呼ばれる。隣接する２つのトレンチ１３１の間には、Ｐ型拡散層１３４が形成される。Ｐ型拡散層１３４の基板深さ方向の底部の位置は、ＭＯＳＦＥＴ１１０におけるゲート電極１１４の底部よりも浅い。ソースフィールドプレート１３３及びＰ型拡散層１３４には、ソース電位が与えられる。

【0017】

検温ダイオード１２０の下層側の領域において、ソースフィールドプレート１３３、及びＰ型拡散層１３４の上層側には、絶縁膜１３５が形成される。絶縁膜１３５は、ソースフィールドプレート１３３、及びＰ型拡散層１３４を覆う。絶縁膜１３５の上層には検温ダイオード１２０が形成される。絶縁膜１３５は、ダイオード下部絶縁膜とも呼ばれる。検温ダイオード１２０及び絶縁膜１３５の上層側には、絶縁膜１３６が形成される。絶縁膜１３５及び１３６には、例えば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法によって形成されるシリコン酸化膜が用いられる。絶縁膜１３５及び１３６は、例えばそれぞれ１５０ｎｍ程度の膜厚を有する。

【0018】

図２は、検温ダイオード１２０の平面構造の例を示す。検温ダイオード１２０において、Ｐ型領域１２１は、図２に示されるように、例えば矩形状に形成される。Ｎ型領域１２２は、矩形状のＰ型領域１２１を取り囲むように形成される。半導体基板１０１には、検温ダイオード１２０の下部において、所定の方向に延びる複数のトレンチ１３１が、所定のピッチで形成される。また、検温ダイオード１２０の下部において、所定の方向に延びる複数のＰ型拡散層１３４が所定のピッチで形成される。図１に示されるように、トレンチ１３１には、ソースフィールドプレート１３３が配置される。

【0019】

本実施形態において、半導体装置１００は、検温ダイオード１２０の下部構造として、ソース電位が与えられるソースフィールドプレート１３３及びＰ型拡散層１３４を有する。半導体装置１００において、検温ダイオード１２０の下部構造をソース電位とすることにより、ＭＯＳＦＥＴ１１０のドレイン電位、すなわち基板電位の変動が、検温ダイオード１２０の順方向出力電圧に与える影響を抑制できる。

【0020】

また、本実施形態において、検温ダイオード１２０の下部構造は、本体セルであるＭＯＳＦＥＴ１１０の構造と似た構造を有している。検温ダイオード１２０の下部のトレンチ１３１は、ＭＯＳＦＥＴ１１０におけるトレンチ１１１と同時に形成され得る。また、検温ダイオード１２０の下部のソースフィールドプレート１３３は、ＭＯＳＦＥＴ１１０におけるソースフィールドプレート１１３と同時に形成され得る。さらに、検温ダイオード１２０の下部のＰ型拡散層１３４は、ＭＯＳＦＥＴ１１０におけるチャネルＰ拡散層１１５と同時に形成され得る。

【0021】

続いて、半導体装置１００の製造プロセスを説明する。図３から図１５は、半導体装置１００の製造工程における断面を示す。図３に示されるように、トレンチを形成する工程において、Ｎ型の半導体基板１０１のＭＯＳＦＥＴが形成される領域に、複数のトレンチ１１１が形成される。また、半導体基板１０１の検温ダイオードの下部構造が形成される領域に、複数のトレンチ１３１が形成される。次いで、図４に示されるように、フィードプレート絶縁膜を形成する工程において、半導体基板１０１の表面に、絶縁膜１４１が形成される。絶縁膜１４１は、ＭＯＳＦＥＴ１１０における絶縁膜１１２（図１を参照）に対応する。また、絶縁膜１４１は、検温ダイオードの下部構造における絶縁膜１３２に対応する。

【0022】

図５に示されるように、電極を形成する工程において、絶縁膜１４１上に、ポリシリコン１４２が堆積される。堆積されたポリシリコンは、化学機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により、平坦化される。図６に示されるように、エッチング工程において、ポリシリコン１４２が全面的にエッチングされ、トレンチ１１１及び１３１からはみ出すポリシリコン１４２が除去される。

【0023】

その後、図７に示されるように、検温ダイオードの下部構造の領域をフォトレジスト１５１で覆い、フォトレジスト１５１をマスクとしてポリシリコン１４２をエッチングすることにより、トレンチ１１１内のポリシリコン１４２の一部が除去される。トレンチ１１１内の残存するポリシリコン１４２は、ＭＯＳＦＥＴ１１０におけるソースフィールドプレート１１３に対応する。また、トレンチ１３１内のポリシリコン１４２は、検温ダイオードの下部構造におけるソースフィールドプレート１３３に対応する。

【0024】

続いて、図８に示されるように、ゲート酸化膜を形成する工程において、エッチングにより、絶縁膜１４１の一部が除去される。図９に示されるように、ゲート電極を形成する工程において、トレンチ１１１内にポリシリコンが堆積され、ゲート電極１１４が形成される。図１０に示されるように、チャネルＰ拡散層を形成する工程において、隣接する２つのトレンチ１１１の間にチャネルＰ拡散層１１５が形成される。また、隣接する２つのトレンチ１３１の間にＰ型拡散層１３４が形成される。図１１に示されるように、ソースＮ＋拡散層を形成する工程において、チャネルＰ拡散層１１５の一部にソースＮ＋拡散層１１６が形成される。

【0025】

図１２に示されるように、ダイオード下部絶縁膜を形成する工程において、半導体基板１０１の表面が絶縁膜１３５で覆われる。その後、図１３に示されるように、ポリシリコンを形成する工程において、絶縁膜１３５上の検温ダイオード１２０が形成される部分にポリシリコン１４３が形成される。図１４に示されるように、検温ダイオードを形成する工程において、ポリシリコン１４３に不純物を導入することにより、Ｐ型領域１２１とＮ型領域１２２とが形成される。その後、図１５に示されるように、半導体基板１０１の表面に、検温ダイオード１２０を覆うように絶縁膜１３６が形成される。

【0026】

［効果］
本実施形態に係る半導体装置１００は、検温ダイオード１２０の下部構造に、ソースフィールドプレート１３３が埋め込まれたトレンチ１３１と、Ｐ型拡散層１３４とを有する。ソースフィールドプレート１３３及びＰ型拡散層１３４は、それぞれソース電位に接続される。このような構成により、基板電位、つまりＭＯＳＦＥＴ１１０のドレイン電位が変動した場合でも、検温ダイオード１２０の下部構造を、ソース電位に固定することができる。その結果、基板電位が変動した場合でも、検温ダイオード１２０の出力が不安定になることを抑制できる。また、本実施形態において、トレンチ１３１に埋め込まれたソースフィールドプレート１３３は、内臓ＲＣスナバとしても機能する。このため、半導体装置１００において、リカバリサージ低減効果が期待できる。

【0027】

特許文献１との比較では、特許文献１では、検温ダイオードの下部にＰウエルが形成されるため、Ｐウエルを形成する工程が必要である。しかしながら、本体セルであるＭＯＳＦＥＴ１１０の製造工程は、Ｐウエルを形成する工程を含まない。このため、検温ダイオードの下部にＰウエルを形成する場合、ＭＯＳＦＥＴ１１０の製造工程に、フォトリソグラフィ、イオン注入、及び高温拡散の工程を追加する必要がある。これは、プロセスコストを上昇させる。

【0028】

本実施形態において、検温ダイオード１２０の下部構造は、ＭＯＳＦＥＴ１１０の構造と同様な構造である。このため、検温ダイオード１２０の下部構造におけるトレンチ１３１、ソースフィールドプレート１３３、Ｐ型拡散層１３４は、ＭＯＳＦＥＴ１１０におけるトレンチ１１１、ソースフィールドプレート１３３、及びチャネルＰ拡散層１１５とそれぞれ同時に形成できる。従って、本実施形態は、プロセスコストの上昇を伴わずに、基板電位の変動が、検温ダイオード１２０の順方向出力電圧に与える影響を抑制できる。

【0029】

なお、半導体装置１００において、検温ダイオードの下部構造におけるトレンチ１３１のピッチａは、ＭＯＳＦＥＴ１１０におけるトレンチ１１１のピッチｂよりも広くてもよい。検温ダイオードの下部構造において、トレンチ１３１のピッチａを広げることで、検温ダイオードの下部構造の耐圧を、本体セルにおける耐圧よりも高くすることができる。しかしながら、トレンチ１３１のピッチａを極端に広げると、耐圧は低下する。特に低温環境において、耐圧低下が顕著となるのを防止するため、トレンチ１３１のピッチａは、例えば、トレンチ１１１のピッチｂの１倍より広く、かつ１．１倍以下の範囲に設定されるとよい。

【0030】

トレンチ１３１のピッチａが、トレンチ１１１のピッチｂの１倍より広く、かつ１．１倍以下の範囲に設定される場合、検温ダイオード１２０の下部構造の耐圧を、ＭＯＳＦＥＴ１１０が形成される本体セルの耐圧よりも高くすることができる。この場合、ＭＯＳＦＥＴ１１０のドレイン－ソース間にＢＶＤＳＳ以上の電圧が印加され、アバランシェ降伏が発生した場合においても、検温ダイオード１２０の下部構造におけるＰ型拡散層１３４へ電流が流れず、検温ダイオード１２０の下部構造の電位変動を抑えることができる。このため、検温ダイオードの出力安定性を高めることができる。

【0031】

［実施形態２］
図１６は、本開示の実施形態２に係る半導体装置の断面構造の例を示す。図１６に示される半導体装置１００ａの構成は、検温ダイオードの下部構造におけるトレンチ１３１の底部にボロン１３７が注入されている点において、図１に示される半導体装置１００の構成と異なる。本実施形態において、検温ダイオードの下部構造におけるトレンチ１３１のピッチは、ＭＯＳＦＥＴ１１０におけるトレンチ１１１のピッチと等しくてもよいし、或いは、トレンチ１１１のピッチより広くてもよい。

【0032】

図１７は、半導体装置１００ａの製造工程における断面を示す。図３に示される工程において、半導体基板１０１に複数のトレンチ１１１が形成された後、図１７に示されるように、ボロンを注入する工程において、トレンチ１１１の底部にボロン１３７が注入される。その後の工程は、図４から図１５に示される工程と同様でよい。

【0033】

［効果］
本実施形態では、検温ダイオード１２０の下部構造において、トレンチ１３１の底部にボロン１３７が注入される。ソースフィールドプレート１３３が埋め込まれるトレンチ１３１の底部にボロン１３７が注入されることで、ボロンが注入されない場合に比べて、検温ダイオード１２０の下部構造の耐圧を高くすることができる。このような構成により、半導体装置１００において、検温ダイオード１２０の下部構造の耐圧を、ＭＯＳＦＥＴ１１０の耐圧より高くすることができる。この場合、ＭＯＳＦＥＴ１１０のドレイン－ソース間にＢＶＤＳＳ以上の電圧が印加され、アバランシェ降伏が発生した場合においても、検温ダイオード１２０の下部構造の電位変動を抑えることができる。このため、検温ダイオードの出力安定性を高めることができる。他の効果は、実施形態１で説明した効果と同様である。

【0034】

［実施形態３］
図１８は、本開示の実施形態３に係る半導体装置の断面構造の例を示す。図１９は、検温ダイオードの平面構造の例を示す。本実施形態において、検温ダイオード１２０の下部構造に配置されるソースフィールドプレートは、トレンチ１３１内に埋め込まれるソースフィールドプレート１３３ａと、平板状のソースフィールドプレート１３３ｂとを有する。ソースフィールドプレート１３３ｂは、ダイオード下部プレートとも呼ばれる。ソースフィールドプレート１３３ａは、ソースフィールドプレートの第１の部分とも呼ばれる。ソースフィールドプレート１３３ｂは、ソースフィールドプレートの第２の部分とも呼ばれる。

【0035】

本実施形態において、ソースフィールドプレート１３３ｂは、絶縁膜１３５を介して、検温ダイオード１２０の下部全体を覆う。ソースフィールドプレート１３３ａ及び１３３ｂには、ソース電位が与えられる。本実施形態に係る半導体装置１００ｂでは、図１に示される実施形態１に係る半導体装置１００とは異なり、隣接する２つのトレンチ１３１の間にＰ型拡散層１３４は形成されていない。半導体装置１００ｂは、図１６に示される半導体装置１００ａと同様に、トレンチ１３１の底部にボロン１３７が注入される構成であってもよい。本実施形態において、トレンチ１３１に埋め込まれたソースフィールドプレート１３３ａ、及びダイオード下部プレートであるソースフィールドプレート１３３ｂは、内臓ＲＣスナバとしても機能する。

【0036】

図２０及び図２１は、半導体装置１００ｂの製造工程における断面を示す。図３から図５に示される工程により、半導体基板１０１に複数のトレンチ１１１が形成され、半導体基板１０１の表面に絶縁膜１４１が形成され、絶縁膜１４１上にポリシリコン１４２が堆積される。その後、図２０に示されるように、ダイオード下部プレートを形成する工程において、検温ダイオードの下部構造の領域がフォトレジスト１５２で覆われ、フォトレジスト１５２をマスクとしてポリシリコン１４２がエッチングされる。この工程により、ＭＯＳＦＥＴ１１０の領域において、トレンチ１１１からはみ出すポリシリコン１４２が除去される。検温ダイオード１２０の下部構造に対応する領域では、図２０に示されるように、半導体基板１０１の表面のポリシリコン１４２は除去されない。

【0037】

次いで、図２１に示されるように、検温ダイオードの下部構造の領域をフォトレジスト１５３で覆い、フォトレジスト１５３をマスクとしてポリシリコン１４２をエッチングすることにより、トレンチ１１１内のポリシリコン１４２の一部を除去する。トレンチ１１１内のポリシリコン１４２は、ソースフィールドプレート１１３に対応する。その後の工程は、図１０に示される工程において、検温ダイオードの下部構造の領域ではＰ型拡散層１３４が形成されない点を除いて、図８から図１５に示される工程と同様でよい。

【0038】

本実施形態では、検温ダイオード１２０の下部構造において、検温ダイオード１２０の全体がソースフィールドプレート１３３ｂで覆われる。この場合、図１に示される実施形態１の構成に比べて、検温ダイオード１２０の下部構造の耐圧を高めることができる。本実施形態では、半導体装置１００ｂにおいて、検温ダイオード１２０の下部構造の耐圧を、ＭＯＳＦＥＴ１１０の耐圧より高くすることができる。この場合、実施形態２と同様に、ＭＯＳＦＥＴ１１０のドレイン－ソース間にＢＶＤＳＳ以上の電圧が印加され、アバランシェ降伏が発生した場合においても、検温ダイオード１２０の下部構造の電位変動を抑えることができる。

【0039】

本実施形態では、ダイオード下部プレートを形成するために、ＭＯＳＦＥＴ１１０の製造工程に対してフォトリソグラフィが追加される。しかしながら、フォトグラフィの追加は、Ｐウエルを形成する工程に比べて簡易である。このため、本実施形態は、検温ダイオードの下部構造に形成において、大幅な工程の追加は必要ない。従って、本実施形態は、プロセスコストを上昇させることなく、基板電位が変動した場合でも、検温ダイオード１２０の順方向出力電圧を安定化させることができる。

【0040】

なお、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層、及び拡散領域などの導電型（Ｐ型又はＮ型）を反転させた構成としてもよい。例えば、Ｎ型、及びＰ型の一方の導電型を第１導電型とし、他方の導電型を第２導電型とする。その場合、第１の導電型をＰ型とし、第２導電型をＮ型とすることもできるし、反対に第１導電型をＮ型とし、第２導電型をＰ型とすることもできる。

【0041】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

【符号の説明】

【0042】

１００：半導体装置
１１０：ＭＯＳＦＥＴ
１１１：トレンチ
１１２：絶縁膜
１１３：ソースフィールドプレート
１１４：ゲート電極
１１５：チャネルＰ拡散層
１１６：ソースＮ＋拡散層
１２０：検温ダイオード
１２１：Ｐ型領域
１２２：Ｎ型領域
１３１：トレンチ
１３２：絶縁膜
１３３：ソースフィールドプレート
１３４：Ｐ型拡散層
１３５、１３６：絶縁膜
１３７：ボロン
１４１：絶縁膜
１４２、１４３：ポリシリコン
１５１－１５３：フォトレジスト

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】