特許 6990516 画素データ書き込み方法および画像表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2021-12-08

(45)【発行日】2022-02-03

(54)【発明の名称】画素データ書き込み方法および画像表示装置

(51)【国際特許分類】

   G09G 3/20 20060101AFI20220127BHJP

   G09G 3/36 20060101ALI20220127BHJP

   G02F 1/133 20060101ALI20220127BHJP

   G02F 1/1343 20060101ALI20220127BHJP

   G02F 1/1368 20060101ALN20220127BHJP

【ＦＩ】

G09G3/20 642K

G09G3/36

G09G3/20 621M

G09G3/20 622D

G09G3/20 622C

G09G3/20 623C

G09G3/20 622E

G02F1/133 575

G02F1/133 510

G02F1/1343

G02F1/133 550

G02F1/1368

【請求項の数】 21

(21)【出願番号】P 2017045737

(22)【出願日】2017-03-10

(65)【公開番号】P2018151434

(43)【公開日】2018-09-27

【審査請求日】2020-02-05

(73)【特許権者】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林特許業務法人

(72)【発明者】

【氏名】市川 勉

【審査官】斎藤 厚志

(56)【参考文献】

【文献】米国特許出願公開第２０１６／００７８８２６（ＵＳ，Ａ１）

【文献】特開２０１５－１２９９０７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｇ ３／２０

Ｇ０９Ｇ ３／３６

Ｇ０２Ｆ １／１３３

Ｇ０２Ｆ １／１３４３

Ｇ０２Ｆ １／１３６８

(57)【特許請求の範囲】

【請求項1】

４種類の副画素を有し、前記４種類の副画素のうち、２種類の副画素の組が、異なる副ゲート線に接続され、かつ、副ゲート線に接続する２種類の副画素の組とは異なる２種類の副画素の組が異なるデータ線に接続されたディスプレイパネルと、前記４種類の副画素を表示するデータ電圧を生成し、データ線に印加するデータ駆動部と、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込むためのゲート信号を副ゲート線に印加するゲート駆動部と、を備え、前記副ゲート線が少なくとも３本ある画像表示装置において、
前記副ゲート線に別個のゲート信号を印加し、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込むことと、
その後、前記副ゲート線に同じゲート信号を同時に印加し、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込むことと、
と含み、
前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込む回数は、前記副ゲート線の総数より少ない、画素データ書き込み方法。

【請求項2】

前記副ゲート線の総数が６×ｎ（ｎは整数）本である場合、
前記副ゲート線の少なくともｎ本に別個のゲート信号を印加し、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込むことと、
前記副ゲート線の少なくとも２×ｎ本に同じゲート信号を同時に印加し、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込むことと、
と含む、請求項１に記載の画素データ書き込み方法。

【請求項3】

前記副ゲート線の２×ｎ本に別個のゲート信号を印加する、請求項２に記載の画素データ書き込み方法。

【請求項4】

前記副ゲート線の３×ｎ本に別個のゲート信号を印加する、請求項２に記載の画素データ書き込み方法。

【請求項5】

前記副ゲート線の３×ｎ本に同じゲート信号を同時に印加する、請求項４に記載の画素データ書き込み方法。

【請求項6】

前記同じゲート信号を印加する前記副ゲート線に対応するデータ線に、データ電圧としてゼロを印加する、請求項１から５のいずれか一項に記載の画素データ書き込み方法。

【請求項7】

別個のゲート信号を印加する副ゲート線と同じゲート信号を印加する副ゲート線を、画素フレームごとに変更する、請求項１から６のいずれか一項に記載の画素データ書き込み方法。

【請求項8】

前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込む時間が１．５倍である、請求項５から７のいずれか一項に記載の画素データ書き込み方法。

【請求項9】

前記ディスプレイパネルが、（３８４０×３）列×２１６０行＝８，２９４，４００×３個の前記副画素を有し、リフレッシュ周期１２０Ｈｚの場合、前記データ線に印加されたデータ電圧を前記副ゲート線１本に印加する時間が、約２．９μｓである、請求項５から８のいずれか一項に記載の画素データ書き込み方法。

【請求項10】

前記４種類の副画素は、Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブルー）、Ｗ（ホワイト）の４種類の副画素である、請求項１から９のいずれか一項に記載の画素データ書き込み方法。

【請求項11】

４種類の副画素を有し、前記４種類の副画素のうち、２種類の副画素の組が、異なる副ゲート線に接続され、かつ、副ゲート線に接続する２種類の副画素の組とは異なる２種類の副画素の組が異なるデータ線に接続されたディスプレイパネルと、
前記４種類の副画素を表示するデータ電圧を生成し、データ線に印加するデータ駆動部と、
前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込むためのゲート信号を副ゲート線に印加するゲート駆動部と、
を備えた画像表示装置において、
前記ゲート駆動部は、前記副ゲート線の総数より少ない回数で、前記副ゲート線の全てにゲート信号を印加し、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込む、画像表示装置。

【請求項12】

前記ゲート駆動部は、複数のＤ型フリップフロップ、及び、複数のＯＲゲートで構成される、請求項１１に記載の画像表示装置。

【請求項13】

前記複数のＤ型フリップフロップは、シフトレジスタとして機能する、請求項１２に記載の画像表示装置。

【請求項14】

前記ゲート駆動部は、前記副ゲート線のうち、任意の数の副ゲート線に、同じゲート信号を同時に印加する、請求項１１から１３のいずれか一項に記載の画像表示装置。

【請求項15】

前記データ駆動部は、前記任意の数の副ゲート線に対応するデータ線に、データ電圧としてゼロを印加する、請求項１４に記載の画像表示装置。

【請求項16】

前記ゲート駆動部は、同じゲート信号を印加する任意の数の副ゲート線を画素フレームごとに変更する、請求項１４または１５に記載の画像表示装置。

【請求項17】

前記副ゲート線の総数が６×ｎ（ｎは整数）本の場合、同じゲート信号を印加する前記副ゲート線の数は、３×ｎ（ｎは整数）本である、請求項１４から１６のいずれか一項に記載の画像表示装置。

【請求項18】

４×ｎ（ｎは整数）に相当する回数で、前記副ゲート線の全てにゲート信号を印加し、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込む、請求項１７に記載の画像表示装置。

【請求項19】

前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込む時間が１．５倍である、請求項１７または１８に記載の画像表示装置。

【請求項20】

前記ディスプレイパネルが、（３８４０×３）列×２１６０行＝８，２９４，４００×３個の前記副画素を有し、リフレッシュ周期１２０Ｈｚの場合、前記データ線に印加されたデータ電圧を前記副ゲート線１本に印加する時間が、約２．９μｓである、請求項１７から１９のいずれか一項に記載の画像表示装置。

【請求項21】

前記４種類の副画素は、Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブルー）、Ｗ（ホワイト）の４種類の副画素である、請求項１２から２０のいずれか一項に記載の画像表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、データ書き込み時間を伸張し、データを確実に書き込むことができる画素データ書き込み方法および画像表示装置に関する。

【背景技術】

【0002】

近年、ディスプレイパネルでは、通常のＲ（レッド）、Ｇ（グリーン）、Ｂ（ブルー）副画素とは別にＷ（ホワイト）の副画素を備えたＲＧＢＷディスプレイパネルが使用されている。そして、副画素にＷを追加することで、輝度の向上や消費電力の抑制が可能となっている。例えば、特許文献１には、ＲＧＢＷパネルを用いた表示装置が開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】韓国公開特許第１０－２０１１－００７７８９９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＦＨＤ（フルハイビジョン）からＵＨＤ（ウルトラハイビジョン）４Ｋへと解像度が増加し、また画像のリフレッシュ周期も高速化が求められている。それに伴い、ＲＧＢＷディスプレイパネルにおけるデータ書き込み時間も、より短くなってきている。この場合、副ゲート線の駆動が不十分となってデータ書き込みが不確実となる可能性もある。

【0005】

そこで、本発明は、リフレッシュ周期が短くても、データ書き込み時間を伸張し、確実なデータの書き込みが可能な画素データ書き込み方法および画像表示装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

上述した課題を解決し、目的を達成するために、本発明における画素データ書き込み方法は、４種類の副画素を有し、前記４種類の副画素のうち、２種類の副画素の組が、異なる副ゲート線に接続され、かつ、副ゲート線に接続する２種類の副画素の組とは異なる２種類の副画素の組が異なるデータ線に接続されたディスプレイパネルと、前記ＲＧＢＷの４種類の副画素を表示するデータ電圧を生成し、データ線に印加するデータ駆動部と、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込むためのゲート信号を副ゲート線に印加するゲート駆動部と、を備え、前記副ゲート線が少なくとも３本ある画像表示装置において、前記副ゲート線に別個のゲート信号を印加し、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込むことと、前記副ゲート線に同じゲート信号を同時に印加し、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込むことと、と含み、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込む回数は、前記副ゲート線の回数より少ない、ことを特徴とする。

【0007】

また、本発明の一実施態様では、前記副ゲート線の総数が６×ｎ（ｎは整数）本である場合、前記副ゲート線の少なくともｎ本に別個のゲート信号を印加し、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込むことと、前記副ゲート線の少なくとも２×ｎ本に同じゲート信号を同時に印加し、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込むことと、と含む、ことを特徴とする。

【0008】

また、本発明の一実施態様では、前記副ゲート線の２×ｎ本に別個のゲート信号を印加する、ことを特徴とする。

【0009】

また、本発明の一実施態様では、前記副ゲート線の３×ｎ本に別個のゲート信号を印加する、ことを特徴とする。

【0010】

また、本発明の一実施態様では、前記副ゲート線の３×ｎ本に同じゲート信号を印加する、ことを特徴とする。

【0011】

また、本発明の一実施態様では、前記同じゲート信号を印加する前記副ゲート線に対応するデータ線に、データ電圧としてゼロを印加する、ことを特徴とする。

【0012】

また、本発明の一実施態様では、別個のゲート信号を印加する副ゲート線と同じゲート信号を印加する副ゲート線を、画素フレームごとに変更する、ことを特徴とする。

【0013】

また、本発明の一実施態様では、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込む時間が１．５倍である、ことを特徴とする。

【0014】

また、本発明の一実施態様では、前記ディスプレイパネルが、（３８４０×３）列×２１６０行＝８，２９４，４００×３個の前記副画素を有し、リフレッシュ周期１２０Ｈｚの場合、前記データ線に印加されたデータ電圧を前記副ゲート線１本に印加する時間が、約２．９μｓである、ことを特徴とする。

【0015】

また、本発明の一実施態様では、前記４種類の副画素は、Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブルー）、Ｗ（ホワイト）の４種類の副画素である、ことを特徴とする。

【0016】

また、本発明における画像表示装置は、４種類の副画素を有し、前記４種類の副画素のうち、２種類の副画素の組が、異なる副ゲート線に接続され、かつ、副ゲート線に接続する２種類の副画素の組とは異なる２種類の副画素の組が異なるデータ線に接続されたディスプレイパネルと、前記ＲＧＢＷの４種類の副画素を表示するデータ電圧を生成し、データ線に印加するデータ駆動部と、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込むためのゲート信号を副ゲート線に印加するゲート駆動部と、を備えた画像表示装置において、前記ゲート駆動部は、前記副ゲート線の総数より少ない回数で、前記副ゲート線の全てにゲート信号を印加し、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込む、ことを特徴とする。

【0017】

また、本発明の一実施態様では、前記ゲート駆動部は、複数のＤ型フリップフロップ、及び、複数のＯＲゲートで構成される、ことを特徴とする。

【0018】

また、本発明の一実施態様では、前記複数のＤ型フリップフロップは、シフトレジスタとして機能する、ことを特徴とする。

【0019】

また、本発明の一実施態様では、前記ゲート駆動部は、前記副ゲート線のうち、任意の数の副ゲート線に、同じゲート信号を印加する、ことを特徴とする。

【0020】

また、本発明の一実施態様では、前記データ駆動部は、前記任意の数の副ゲート線に対応するデータ線に、データ電圧としてゼロを印加する、ことを特徴とする。

【0021】

また、本発明の一実施態様では、前記ゲート駆動部は、同じゲート信号を印加する任意の数の副ゲート線を画素フレームごとに変更する、ことを特徴とする。

【0022】

また、本発明の一実施態様では、前記副ゲート線の総数が６×ｎ（ｎは整数）本の場合、同じゲート信号を印加する前記副ゲート線の数は、３×ｎ（ｎは整数）本である、ことを特徴とする。

【0023】

また、本発明の一実施態様では、４×ｎ（ｎは整数）に相当する回数で、前記副ゲート線の全てにゲート信号を印加し、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込む、ことを特徴とする。

【0024】

また、本発明の一実施態様では、前記データ線に印加されたデータ電圧を前記４種類の副画素に書き込む時間が１．５倍である、ことを特徴とする。

【0025】

また、本発明の一実施態様では、前記ディスプレイパネルが、（３８４０×３）列×２１６０行＝８，２９４，４００×３個の前記副画素を有し、リフレッシュ周期１２０Ｈｚの場合、前記データ線に印加されたデータ電圧を前記副ゲート線１本に印加する時間が、約２．９μｓである、ことを特徴とする。

【0026】

また、本発明の一実施態様では、前記４種類の副画素は、Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブルー）、Ｗ（ホワイト）の４種類の副画素である、ことを特徴とする。

【発明の効果】

【0027】

本発明によれば、データ書き込み時間を伸張することができるので、確実なデータの書き込みが可能となり、表示画質の劣化を防ぐことができるという効果を奏する。

【図面の簡単な説明】

【0028】

【図1】第１の実施の形態に係る画像表示装置のブロック図である。

【図2】ゲート駆動部の構成を示す図である。

【図3】第Ｎフレームにおいて、副ゲート線が順番に駆動し、各副画素に副画素データが順番に書き込まれる場合を説明する図である。

【図4】第Ｎフレームにおいて、本実施の形態に係る画像表示装置がジグザク状のインターレース書き込みを行い、各副画素に副画素データを書き込む方法を説明する図である。

【図5】第Ｎ＋１フレームにおいて、本実施の形態に係る画像表示装置がジグザク状のインターレース書き込みを行い、各副画素に副画素データを書き込む方法を説明する図である。

【図6】第２の実施の形態に係る画像表示装置のブロック図である。

【図7】第２の実施の形態に係るゲート駆動部の構成を示す図である。

【図8】第Ｎフレームにおいて、本実施の形態に係る画像表示装置がノーマルなインターレース書き込みを行い、各副画素に副画素データを書き込む方法を説明する図である。

【図9】第Ｎ＋１フレームにおいて、本実施の形態に係る画像表示装置がノーマルなインターレース書き込みを行い、各副画素に副画素データを書き込む方法を説明する図である。

【発明を実施するための形態】

【0029】

以下、添付図面を参照して、本発明による画素データ書き込み方法および画像表示装置を実施するための形態について、図面に基づいて説明する。

【0030】

本願発明の目的、長所および新規な特徴は、添付の図面と関連する以下の詳細な説明からより明白になる。異なる図面において、同一または機能的に類似の要素を示すために、同一の参照符号が使用される。図面は概略を示しており、図面の縮尺は正確でないことを理解されたい。

【0031】

（第１の実施の形態）
第１の実施の形態について、添付図面を参照して説明する。図１は、第１の実施の形態に係る画像表示装置のブロック図である。図１に示すように、画像表示装置１は、ディスプレイパネル２、グレイスケール電圧生成器３、信号制御部４、データ駆動部５、ゲート駆動部６、及び、バックライトユニット７を備えている。

【0032】

ディスプレイパネル２は、ＲＧＢ画像を表示する。ディスプレイパネル２は、ゲート駆動部６からゲート信号（走査信号）を受信する複数の副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂ、及び、データ駆動部５からデータ電圧を受信する複数のデータ線ＤＬｍ～ＤＬｍ＋５を含む。副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂは、互いにほぼ平行に列方向に延び、データ線ＤＬｍ～ＤＬｍ＋５は、互いにほぼ平行に行方向に延びている。

【0033】

さらに、ディスプレイパネル２は、副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５、及び、データ線ＤＬｍ～ＤＬｍ＋５に接続され、マトリックス状に配置された複数の副画素を備えている。本発明の説明のため、ディスプレイパネル２は、１２列×６行＝７２個の副画素を備えている前提となっているが、実際には、４Ｋ解像度である（３８４０×３）列×２１６０行＝８，２９４，４００×３個の副画素、または、それ以上の副画素を備えても良い。そして、ディスプレイパネル２は、Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブルー）、及び、Ｗ（ホワイト）の４種類の副画素を備えている。

【0034】

本実施の形態では、４種類の副画素は、最初の行は、ＷＲＧＢの順番に並んでおり、２行目は、ＧＢＷＲの順番に並んでいる。３行目は再びＷＲＧＢの順番に並んでおり、以下、同じ配置を繰り返している。なお、この並びは任意であり、ＷＲＧＢの４種類の副画素が循環的に配置されていれば良い。ディスプレイパネル２は、ＷＲＧＢの４種類の副画素が配置されている仕様のものであれば、ＬＣＤディスプレイ、ＯＬＥＤディスプレイ等を問わずあらゆるディスプレイに適用可能である。

【0035】

ディスプレイパネル２は、スイッチング素子ＴＲを備えている。副画素｛Ｗ，Ｇ｝と副画素｛Ｒ，Ｂ｝は、副画素｛Ｗ，Ｇ｝と副画素｛Ｒ，Ｂ｝の副画素対毎に異なる副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂに、スイッチング素子ＴＲを介して接続している。例えば、副ゲート線ＧＬｎ，ａには、スイッチング素子ＴＲを介して副画素｛Ｗ，Ｇ｝が接続され、ゲート線ＧＬｎ，ｂには、スイッチング素子ＴＲを介して副画素｛Ｒ，Ｂ｝が接続されている。また、ディスプレイパネル２は、｛Ｗ，Ｒ｝と｛Ｇ，Ｂ｝の副画素でそれぞれデータ線ＤＬｍ～ＤＬｍ＋５を共有しており、各副画素は、スイッチング素子ＴＲを介してデータ線ＤＬｍ～ＤＬｍ＋５に接続している。例えば、データ線ＤＬｍには、スイッチング素子ＴＲを介して副画素｛Ｗ，Ｒ｝が接続され、データ線ＤＬｍ＋１には、スイッチング素子ＴＲを介して副画素｛Ｇ，Ｂ｝が接続されている。そのため、ディスプレイパネル２は、ゲート線（副ゲート線）の数が通常のＲＧＢＷディスプレイパネルと比べて２倍となる一方、データ線の数が通常のＲＧＢＷディスプレイパネルと比べて半分で構成されている。

【0036】

グレイスケール電圧生成器３は、各副画素で表現可能な全グレイスケールに対応する全グレイスケール電圧、又は、全グレイスケールの一部分に対応する基準グレイスケール電圧を生成する。

【0037】

信号制御部４は、データ駆動部５、ゲート駆動部６、及び、バックライトユニット７の動作を制御する。信号制御部４は、外部のグラフィックコントローラ（図示せず）から入力映像信号ＲＧＢ、及び、入力映像信号ＲＧＢの表示を制御する入力制御信号を受信する。

【0038】

入力画像信号ＲＧＢは、例えば、４０９６（２^１４）のグレイスケールで表現することができる、各副画素の輝度に関する情報を含む。入力制御信号は、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、メインクロック信号ＭＣＬＫ、及び、データイネーブル信号ＤＥを含む。

【0039】

信号制御部４は、入力映像信号ＲＧＢ、及び、入力制御信号に基づいて入力映像信号ＲＧＢをディスプレイパネル２の動作条件に適合するように処理して、映像信号ＤＡＴＡ、ゲート制御信号ＣＯＮＴ１、及び、データ制御信号ＣＯＮＴ２を生成する。ゲート制御信号ＣＯＮＴ１はゲート駆動部６に供給され、データ制御信号ＣＯＮＴ２、及び、映像信号ＤＡＴＡはデータ駆動部５に供給される。

【0040】

ゲート制御信号ＣＯＮＴ１は、走査動作の開始を指示する走査開始信号、及び、ゲートオン電圧の出力期間を制御する少なくとも一つのクロック信号を含む。ゲート制御信号ＣＯＮＴ１は、ゲートオン電圧の持続時間を制限する出力イネーブル信号をさらに含んでも良い。

【0041】

データ制御信号ＣＯＮＴ２は、副画素の列に対する画像信号ＤＡＴＡの伝送の開始をデータ駆動部５に通知するための水平開始時間、及び、データ線ＤＬｍ～ＤＬｍ＋５にデータ電圧の印加を指示するためのロード信号を含んでも良い。データ制御信号ＣＯＮＴ２は、共通電圧に対するデータ電圧の極性を反転させるための反転信号ＲＶＳをさらに含んでも良い。

【0042】

データ駆動部５は、ディスプレイパネル２のデータ線ＤＬｍ～ＤＬｍ＋５に接続され、映像信号ＤＡＴＡを受信して、映像信号ＤＡＴＡに対応するグレイスケール電圧を選択してアナログデータ電圧を生成し、データ線ＤＬｍ～ＤＬｍ＋５に印加する。しかしながら、グレイスケール電圧生成器３がデータ駆動部５に基準グレイスケール電圧を供給する場合、データ駆動部５は基準グレイスケール電圧を分割して、所望のデータ電圧を生成する。

【0043】

ゲート駆動部６は、ディスプレイパネル２の副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂに接続され、各副ゲート線にゲートオン電圧とゲートオフ電圧の組み合わせを含むゲート信号を印加する。そして、画像を表示する場合には、信号制御部４から伝達されるゲート制御信号ＣＯＮＴ１に応じてディスプレイパネル２の副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂにゲートオン電圧を印加して副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂに接続されたスイッチング素子ＴＲをターンオンさせる。ターンオンされたスイッチング素子ＴＲを介してデータ線ＤＬｍ～ＤＬｍ＋５に印加されたデータ電圧が各副画素ＷＲＧＢに印加される。

【0044】

なお、これらの動作を、１水平期間（水平同期信号ＨＳＹＮＣとデータイネーブル信号ＤＥの１期間と一致している）単位で繰り返すことにより、ゲートオン電圧が、全ての副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂに順次印加され、データ電圧が全ての副画素ＷＲＧＢに印加されることにより、１フレームの画像が表示される。

【0045】

図２は、ゲート駆動部６の構成を示す図である。本図では、ゲート駆動部６の機能のうち、本願発明に関係する副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂのオン（スイッチング素子ＴＲのターンオン）に関係する部分のみ示している。図２の様に、ゲート駆動部６は、複数のＤ型フリップフロップ（Ｄ－ＦＦ（Ａ～Ｐ））、及び、複数のＯＲゲート８（Ａ～Ｌ）で構成される。そして、複数のＤ－ＦＦ（Ａ～Ｐ）は、シフトレジスタとして機能する。ゲート駆動部６を用いてデータを書き込む方法を、以後、ジグザク状のインターレース書き込み方法と呼ぶ。

【0046】

次に、ゲート駆動部６の動作について、以下に詳細に説明する。第Ｎフレームにおいて副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂをオンする場合を考える。初めに、ＣＴＬ０からのコントロール信号と、ＣＫ０からの立ち上がりのクロック信号がＤ－ＦＦ（Ａ）に入力される。その結果、Ｄ－ＦＦ（Ａ）の出力はＨとなる。Ｄ－ＦＦ（Ａ）の出力Ｈは、ＯＲゲート８（Ａ）に入力される。その結果、ＯＲゲート８（Ａ）の出力はＨとなり、副ゲート線ＧＬｎ，ａがオンする。

【0047】

次に、Ｄ－ＦＦ（Ａ）の出力Ｈと、ＣＫ０からの次の立ち上がりのクロック信号がＤ－ＦＦ（Ｂ）に入力される。その結果、Ｄ－ＦＦ（Ｂ）の出力はＨとなる。Ｄ－ＦＦ（Ｂ）の出力Ｈは、ＯＲゲート８（Ｂ）に入力される。ＯＲゲート８（Ｂ）の出力はＨとなり、副ゲート線ＧＬｎ＋１，ｂがオンする。

【0048】

次に、Ｄ－ＦＦ（Ｂ）の出力Ｈと、ＣＫ０からの次の立ち上がりのクロック信号がＤ－ＦＦ（Ｃ）に入力される。その結果、Ｄ－ＦＦ（Ｃ）の出力はＨとなる。Ｄ－ＦＦ（Ｃ）の出力Ｈは、ＯＲゲート８（Ｃ）に入力される。ＯＲゲート８（Ｃ）の出力はＨとなり、副ゲート線ＧＬｎ＋２，ａがオンする。

【0049】

次に、Ｄ－ＦＦ（Ｃ）の出力Ｈと、ＣＫ０からの次の立ち上がりのクロック信号がＤ－ＦＦ（Ｄ）に入力される。その結果、Ｄ－ＦＦ（Ｄ）の出力はＨとなる。Ｄ－ＦＦ（Ｄ）の出力Ｈは、ＯＲゲート８（Ｄ）、ＯＲゲート８（Ｅ）、及び、ＯＲゲート８（Ｆ）に同時に入力される。ＯＲゲート８（Ｄ）、ＯＲゲート８（Ｅ）、及び、ＯＲゲート８（Ｆ）の出力はＨとなり、副ゲート線ＧＬｎ，ｂ、ＧＬｎ＋１，ａ、及び、ＧＬｎ＋２，ｂが同時にオンする。

【0050】

以下、同様に、副ゲート線ＧＬｎ＋３，ｂ、ＧＬｎ＋４，ａ、ＧＬｎ＋５，ｂが順次オンし、次に、副ゲート線ＧＬｎ＋３，ａ、ＧＬｎ＋４，ｂ、ＧＬｎ＋５，ａが同時にオンする。

【0051】

さらに、第Ｎ＋１フレームにおいて副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂをオンする場合を考える。初めに、ＣＴＬ１からのコントロール信号と、ＣＫ１からの立ち上がりのクロック信号がＤ－ＦＦ（Ｅ）に入力される。その結果、Ｄ－ＦＦ（Ｅ）の出力はＨとなる。Ｄ－ＦＦ（Ｅ）の出力Ｈは、ＯＲゲート８（Ｄ）に入力される。その結果、ＯＲゲート８（Ｄ）の出力はＨとなり、副ゲート線ＧＬｎ，ｂがオンする。

【0052】

次に、Ｄ－ＦＦ（Ｅ）の出力Ｈと、ＣＫ１からの次の立ち上がりのクロック信号がＤ－ＦＦ（Ｆ）に入力される。その結果、Ｄ－ＦＦ（Ｆ）の出力はＨとなる。Ｄ－ＦＦ（Ｆ）の出力Ｈは、ＯＲゲート８（Ｅ）に入力される。ＯＲゲート８（Ｅ）の出力はＨとなり、副ゲート線ＧＬｎ＋１，ａがオンする。

【0053】

次に、Ｄ－ＦＦ（Ｆ）の出力Ｈと、ＣＫ１からの次の立ち上がりのクロック信号がＤ－ＦＦ（Ｇ）に入力される。その結果、Ｄ－ＦＦ（Ｇ）の出力はＨとなる。Ｄ－ＦＦ（Ｇ）の出力Ｈは、ＯＲゲート８（Ｆ）に入力される。ＯＲゲート８（Ｆ）の出力はＨとなり、副ゲート線ＧＬｎ＋２，ｂがオンする。

【0054】

次に、Ｄ－ＦＦ（Ｇ）の出力Ｈと、ＣＫ１からの次の立ち上がりのクロック信号がＤ－ＦＦ（Ｈ）に入力される。その結果、Ｄ－ＦＦ（Ｈ）の出力はＨとなる。Ｄ－ＦＦ（Ｈ）の出力Ｈは、ＯＲゲート８（Ａ）、ＯＲゲート８（Ｂ）、及び、ＯＲゲート８（Ｃ）に同時に入力される。ＯＲゲート８（Ａ）、ＯＲゲート８（Ｂ）、及び、ＯＲゲート８（Ｃ）の出力はＨとなり、副ゲート線ＧＬｎ，ａ、ＧＬｎ＋１，ｂ、及び、ＧＬｎ＋２，ａが同時にオンする。

【0055】

以下、同様に、副ゲート線ＧＬｎ＋３，ａ、ＧＬｎ＋４，ｂ、ＧＬｎ＋５，ａが順次オンし、次に、副ゲート線ＧＬｎ＋３，ｂ、ＧＬｎ＋４，ａ、ＧＬｎ＋５，ｂが同時にオンする。

【0056】

よって、ゲート駆動部６は、１フレームあたり８回のクロックタイミングで副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂをオンする。ゲート駆動部６を用いて、ジグザク状のインターレース書き込み方法で画素データを書き込み方法については、後ほど詳しく説明する。

【0057】

バックライトユニット７は、ディスプレイパネル２に光を供給する。バックライトユニット７は、ディスプレイパネル２に光を供給するバックライト（図示せず）と、バックライトに電流を供給するインバータ（図示せず）とを含む。インバータ駆動信号は、画像の同期信号に同期させることができる。

【0058】

信号制御部４、データ駆動部５、及び、ゲート駆動部６は、少なくとも一つのＩＣチップの形態でディスプレイパネル２上に直接実装されても良く、テープキャリアパッケージ（ＴＣＰ）の形態でディスプレイパネル２に取り付けられているフレキシブルプリント回路フィルム（図示せず）に実装されても良い。また、信号制御部４、データ駆動部５、及び、ゲート駆動部６は、別の印刷回路基板（図示せず）に実装されても良い。

【0059】

さらに、データ駆動部５、及び、ゲート駆動部６は、薄膜プロセスにより、データ線ＤＬｍ～ＤＬｍ＋５、副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂ、及び、スイッチング素子ＴＲと一緒にディスプレイパネル２上に集積化されても良い。信号制御部４、データ駆動部５、及び、ゲート駆動部６は、単一のチップの形態で集積化されても良い。信号制御部４、データ駆動部５、及び、ゲート駆動部６のうちの少なくとも一つ、又は、信号制御部４を含む回路素子、データ駆動部５を含む回路素子、及び、ゲート駆動部６を含む回路素子を単一のチップの外部に設けても良い。

【0060】

（画素データ書き込み方法）
本実施の形態に係る画像表示装置１においては、前述した様に、ディスプレイパネル２は、｛Ｗ，Ｒ｝と｛Ｇ，Ｂ｝の副画素でそれぞれデータ線ＤＬｍ～ＤＬｍ＋５を共有しており、各副画素は、スイッチング素子ＴＲを介してデータ線ＤＬｍ～ＤＬｍ＋５に接続している。そのため、ディスプレイパネル２は、データ線の数が通常のＲＧＢＷディスプレイパネルと比べて半分で構成されている。

【0061】

そして、本実施の形態に係る画像表示装置１が図２で説明したゲート駆動部６の構成を有しない場合には、副ゲート線は、ＧＬｎ，ａ～ＧＬｎ＋５，ｂの順番に駆動し、各副画素に副画素データが書き込まれる。以下に、副ゲート線を順番に駆動し、各副画素に副画素データを順番に書き込む方法について説明する。図３は、第Ｎフレームにおいて、副ゲート線が順番に駆動し、各副画素に副画素データが順番に書き込まれる場合を説明する図である。なお、図３において、“－”は、Ｎ－１フレームに書き込まれた副画素データを表す。

【0062】

第Ｎフレームにおいて、全ての副画素に副画素データを書き込むために、以下の１２回のステップを必要とする。
・第１ステップ：副ゲート線ＧＬｎ，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した１行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第２ステップ：副ゲート線ＧＬｎ，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した１行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第３ステップ：副ゲート線ＧＬｎ＋１，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した２行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第４ステップ：副ゲート線ＧＬｎ＋１，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した２行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第５ステップ：副ゲート線ＧＬｎ＋２，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した３行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第６ステップ：副ゲート線ＧＬｎ＋２，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した３行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第７ステップ：副ゲート線ＧＬｎ＋３，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した４行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第８ステップ：副ゲート線ＧＬｎ＋３，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した４行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第９ステップ：副ゲート線ＧＬｎ＋４，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した５行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第１０ステップ：副ゲート線ＧＬｎ＋４，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した５行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第１１ステップ：副ゲート線ＧＬｎ＋５，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した６行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第１２ステップ：副ゲート線ＧＬｎ＋５，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した６行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。

【0063】

これにより第Ｎフレームの書き込み動作を終了する。そして、以後のフレーム（Ｎ＋１，Ｎ＋２,・・・）においても、上述した１２回のステップが繰り返される。一方、副ゲート線ではなくゲート線を備え、その本数を副ゲート線の半分の６本とした上で、副画素｛Ｗ，Ｒ，Ｇ，Ｂ｝が各ゲート線に接続されているタイプのＲＧＢＷディスプレイパネルでは、半分の６回のステップで全ての副画素に副画素データを書くことが可能である。従って、副ゲート線を１２本備えているタイプのＲＧＢＷディスプレイパネルは、ゲート線を６本備えているタイプのＲＧＢＷディスプレイパネルに比べて、データを書き込みための時間が１／２と短くなる。その代わり、データ線の数を１２本から６本へと削減できるので、外部に設けるデータドライバＩＣの数が削減可能な他、ＰＣＢの小型化やＴ－ＣＯＮＴのピン数削減などによるコスト削減が可能である。なお、データ駆動部に関しても、ＧＩＰ（Ｇａｔｅ－ｉｎ－Ｐａｎｅｌ）で構成するためにコスト増加などの問題は無い。

【0064】

（ジグザク状のインターレース書き込み方法）
前述した様に、ＦＨＤ（フルハイビジョン）からＵＨＤ（ウルトラハイビジョン）４Ｋへと解像度が増加している。そのため、また画像のリフレッシュ周期も高速化が、具体的には、６０Ｈｚから１２０Ｈｚへと求められており、したがってＲＧＢＷディスプレイパネルにおけるデータ書き込み時間も、より短くなってきている。具体的には、副ゲート線１本あたりの書き込みに費やせる時間は、４Ｋ解像度でリフレッシュ周期１２０Ｈｚの場合は約１．９μｓと非常に短い。この場合、副ゲート線の駆動が不十分となってデータ書き込みが不確実となる可能性もある。

【0065】

これに対して、本実施の形態に係る画像表示装置１では、図２で説明したゲート駆動部６の構成を備え、ジグザク状のインターレース書き込みを行い、各副画素に副画素データを書き込む。以下に、ジグザク状のインターレース書き込み方法について説明する。図４は、第Ｎフレームにおいて、本実施の形態に係る画像表示装置１がジグザク状のインターレース書き込みを行い、各副画素に副画素データを書き込む方法を説明する図である。なお、図４において、“－”は、Ｎ－１フレームに書き込まれた副画素データを表す。

【0066】

第Ｎフレームにおいて、全ての副画素に副画素データを書き込むために、以下の８回のステップを必要とする。
・第１ステップ：副ゲート線ＧＬｎ，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した１行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第２ステップ：副ゲート線ＧＬｎ＋１，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した２行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第３ステップ：副ゲート線ＧＬｎ＋２，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した３行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第４ステップ：副ゲート線ＧＬｎ，ｂ、ＧＬｎ＋１，ａ、及び、ＧＬｎ＋２，ｂの同時駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した１行目の副画素｛Ｒ，Ｂ｝、２行目の副画素｛Ｗ，Ｇ｝、及び、３行目の副画素｛Ｒ，Ｂ｝に対するデータ“０”の書き込み。
・第５ステップ：副ゲート線ＧＬｎ＋３，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した４行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第６ステップ：副ゲート線ＧＬｎ＋４，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した５行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第７ステップ：副ゲート線ＧＬｎ＋５，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した６行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第８ステップ：副ゲート線ＧＬｎ＋３，ａ、ＧＬｎ＋４，ｂ、及び、ＧＬｎ＋５，ａの同時駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した４行目の副画素｛Ｗ，Ｇ｝、５行目の副画素｛Ｒ，Ｂ｝、及び、３行目の副画素｛Ｗ，Ｇ｝に対するデータ“０”の書き込み。
これにより第Ｎフレームの書き込み動作を終了する。

【0067】

本実施の形態に係る画像表示装置１では、８回のステップで各副画素に副画素データが書き込まれる。従って、副ゲート線が、ＧＬｎ，ａ～ＧＬｎ＋５，ｂの順番に駆動し、１２回のステップで各副画素に副画素データが書き込まれる場合と比べて、書きこむステップが８／１２＝２／３減少する。この結果、１回当たりのデータ書き込み時間を、３／２＝１．５倍伸張することができ、副ゲート線１本あたりの書き込みに費やせる時間は、４Ｋ，１２０Ｈｚの場合、約１．９μｓ→約２．９μｓとなり、書き込み不具合を防止することができる。

【0068】

本発明においては、各フレーム内でデータ書き込みを行う副画素の数を副ゲート線単位で間引くことにより、データ書き込み時間の伸張を行う。ただし、書き込みを行わなかった副画素で前フレームのデータが残存する場合、表示画像内の物体やテクスチャの端部において偽色が派生したり、線の崩れが生じるなどし、表示画質が劣化する。そこで本発明では更に、複数行内の複数の副ゲート線について書き込みを行った後、当該行の書き込みを行わなかった複数の副ゲート線について同時にまとめて“０”データを書き込むことにより、画像劣化を防いでいる。

【0069】

一方、第Ｎ＋１フレームにおいては、第Ｎフレームで通常のデータ書き込みを行う副ゲート線すなわち副画素と、同時にまとめて“０”データ書き込みを行う副ゲート線すなわち副画素を入れ換えて同様の書き込み動作を行う。図５は、第Ｎ＋１フレームにおいて、本実施の形態に係る画像表示装置１がジグザク状のインターレース書き込みを行い、各副画素に副画素データを書き込む方法を説明する図である。なお、図５において、“－”は、Ｎフレームに書き込まれた画素データを表す。

【0070】

第Ｎ＋１フレームにおいて、全ての副画素に副画素データを書き込むために、以下の８回のステップを必要とする。
・第１ステップ：副ゲート線ＧＬｎ，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した１行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第２ステップ：副ゲート線ＧＬｎ＋１，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した２行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第３ステップ：副ゲート線ＧＬｎ＋２，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した３行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第４ステップ：副ゲート線ＧＬｎ，ａ、ＧＬｎ＋１，ｂ、及び、ＧＬｎ＋２，ａの同時駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した１行目の副画素｛Ｗ，Ｇ｝、２行目の副画素｛Ｒ，Ｂ｝、及び、３行目の副画素｛Ｗ，Ｇ｝に対するデータ“０”の書き込み。
・第５ステップ：副ゲート線ＧＬｎ＋３，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した４行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第６ステップ：副ゲート線ＧＬｎ＋４，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した５行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第７ステップ：副ゲート線ＧＬｎ＋５，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した６行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第８ステップ：副ゲート線ＧＬｎ＋３，ｂ、ＧＬｎ＋４，ａ、及び、ＧＬｎ＋５，ｂの同時駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した４行目の副画素｛Ｒ，Ｂ｝、５行目の副画素｛Ｗ，Ｇ｝、及び、３行目の副画素｛Ｒ，Ｂ｝に対するデータ“０”の書き込み。
これにより第Ｎ＋１フレームの書き込み動作を終了する。

【0071】

このように、第Ｎフレームと第Ｎ＋１フレームにおいて、通常のデータ書き込みを行う副ゲート線すなわち副画素と、同時にまとめて“０”データ書き込みを行う副ゲート線すなわち副画素を入れ換えて書き込み動作を行うことにより、画像劣化を防ぐことができる。

【0072】

第１の実施の形態によれば、ＲＧＢＷの４種類の副画素を有する画像表示装置において、４種類の副画素のうち、２種類の副画素の組を異なる副ゲート線に接続して、かつ、副ゲート線に接続する２種類の副画素の組とは異なる２種類の副画素の組を異なるデータ線に接続することにより、ゲート線（副ゲート線）の数が通常のＲＧＢＷディスプレイパネルと比べて２倍で、データ線の数が通常のＲＧＢＷディスプレイパネルと比べて半分で構成されている場合でも、画素データを書き込む回数を減少させることにより、１回当たりのデータ書き込み時間を伸張することができるので、確実なデータの書き込みが可能となる。その結果、表示画質の劣化を防ぐことができる。

【0073】

（第２の実施の形態）
次に、本発明にかかる画像表示装置の第２の実施の形態について説明する。なお、以下に説明する第２の実施の形態においては、第１の実施の形態と共通する構成については図中に同符号を付してその説明を省略する。第２の実施の形態では、第１の実施の形態と比べて、データを書き込む順番が異なっており、これは、ゲート線ドライバの構成を異ならせることにより実現している。

【0074】

図６は、第２の実施の形態に係る画像表示装置のブロック図である。図２に示すように、画像表示装置１１は、ディスプレイパネル２、グレイスケール電圧生成器３、信号制御部４、データ駆動部５、ゲート駆動部１６、及び、バックライトユニット７を備えている。

【0075】

ディスプレイパネル２は、ＲＧＢ画像を表示する。ディスプレイパネル２は、ゲート駆動部６からゲート信号（走査信号）を受信する複数の副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂ、及び、データ駆動部５からデータ電圧を受信する複数のデータ線ＤＬｍ～ＤＬｍ＋５を含む。副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂは、互いにほぼ平行に行方向に延び、データ線ＤＬｍ～ＤＬｍ＋５は、互いにほぼ平行に列方向に延びている。

【0076】

さらに、ディスプレイパネル２は、副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５、及び、データ線ＤＬｍ～ＤＬｍ＋５に接続され、マトリックス状に配置された複数の副画素を備えている。ディスプレイパネル２は、Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブルー）、及び、Ｗ（ホワイト）の４種類の副画素を備えている。

【0077】

ディスプレイパネル２は、スイッチング素子ＴＲを備えている。副画素｛Ｗ，Ｇ｝と副画素｛Ｒ，Ｂ｝は、副画素｛Ｗ，Ｇ｝と副画素｛Ｒ，Ｂ｝の副画素対毎に異なる副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂに、スイッチング素子ＴＲを介して接続している。また、ディスプレイパネル２は、｛Ｗ，Ｒ｝と｛Ｇ，Ｂ｝の副画素でそれぞれデータ線ＤＬｍ～ＤＬｍ＋５を共有しており、各副画素は、スイッチング素子ＴＲを介してデータ線ＤＬｍ～ＤＬｍ＋５に接続している。そのため、ディスプレイパネル２は、ゲート線（副ゲート線）の数が通常のＲＧＢＷディスプレイパネルと比べて２倍となる一方、データ線の数が通常のＲＧＢＷディスプレイパネルと比べて半分で構成されている。

【0078】

グレイスケール電圧生成器３は、各副画素で表現可能な全グレイスケールに対応する全グレイスケール電圧、又は、全グレイスケールの一部分に対応する基準グレイスケール電圧を生成する。

【0079】

信号制御部４は、データ駆動部５、ゲート駆動部６、及び、バックライトユニット７の動作を制御する。信号制御部４は、外部のグラフィックコントローラ（図示せず）から入力映像信号ＲＧＢ、及び、入力映像信号ＲＧＢの表示を制御する入力制御信号を受信し、これらの信号に基づいて、映像信号ＤＡＴＡ、ゲート制御信号ＣＯＮＴ１、及び、データ制御信号ＣＯＮＴ２を生成する。

【0080】

データ駆動部５は、ディスプレイパネル２のデータ線ＤＬｍ～ＤＬｍ＋５に接続され、映像信号ＤＡＴＡを受信して、映像信号ＤＡＴＡに対応するグレイスケール電圧を選択してアナログデータ電圧を生成し、データ線ＤＬｍ～ＤＬｍ＋５に印加する。しかしながら、グレイスケール電圧生成器３がデータ駆動部５に基準グレイスケール電圧を供給する場合、データ駆動部５は基準グレイスケール電圧を分割して、所望のデータ電圧を生成する。

【0081】

バックライトユニット７は、ディスプレイパネル２に光を供給する。

【0082】

ゲート駆動部１６は、ディスプレイパネル２の副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂに接続され、各副ゲート線にゲートオン電圧とゲートオフ電圧の組み合わせを含むゲート信号を印加する。そして、画像を表示する場合には、信号制御部４から伝達されるゲート制御信号ＣＯＮＴ１に応じてディスプレイパネル２の副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂにゲートオン電圧を印加して副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂに接続されたスイッチング素子ＴＲをターンオンさせる。ターンオンされたスイッチング素子ＴＲを介してデータ線ＤＬｍ～ＤＬｍ＋５に印加されたデータ電圧が各副画素ＷＲＧＢに印加される。

【0083】

図７は、ゲート駆動部１６の構成を示す図である。ゲート駆動部１６の回路構成は、第１の実施の形態に係るゲート駆動部６と同一であるが、各出力と副ゲート線との対応関係が異なっている。本図では、ゲート駆動部１６の機能のうち、本願発明に関係する副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂのオン（スイッチング素子ＴＲのターンオン）に関係する部分のみ示している。図７の様に、ゲート駆動部６は、複数のＤ型フリップフロップ（Ｄ－ＦＦ（Ａ～Ｐ））、及び、複数のＯＲゲート８（Ａ～Ｌ）で構成される。そして、複数のＤ－ＦＦ（Ａ～Ｐ）は、シフトレジスタとして機能する。ゲート駆動部１６を用いてデータを書き込む方法を、以後、ノーマルなインターレース書き込み方法と呼ぶ。

【0084】

次に、ゲート駆動部１６の動作について、以下に詳細に説明する。第Ｎフレームにおいて副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂをオンする場合を考える。初めに、ＣＴＬ０からのコントロール信号と、ＣＫ０からの立ち上がりのクロック信号がＤ－ＦＦ（Ａ）に入力される。その結果、Ｄ－ＦＦ（Ａ）の出力はＨとなる。Ｄ－ＦＦ（Ａ）の出力Ｈは、ＯＲゲート８（Ａ）に入力される。その結果、ＯＲゲート８（Ａ）の出力はＨとなり、副ゲート線ＧＬｎ，ａがオンする。

【0085】

次に、Ｄ－ＦＦ（Ａ）の出力Ｈと、ＣＫ０からの次の立ち上がりのクロック信号がＤ－ＦＦ（Ｂ）に入力される。その結果、Ｄ－ＦＦ（Ｂ）の出力はＨとなる。Ｄ－ＦＦ（Ｂ）の出力Ｈは、ＯＲゲート８（Ｂ）に入力される。ＯＲゲート８（Ｂ）の出力はＨとなり、副ゲート線ＧＬｎ，ｂがオンする。

【0086】

次に、Ｄ－ＦＦ（Ｂ）の出力Ｈと、ＣＫ０からの次の立ち上がりのクロック信号がＤ－ＦＦ（Ｃ）に入力される。その結果、Ｄ－ＦＦ（Ｃ）の出力はＨとなる。Ｄ－ＦＦ（Ｃ）の出力Ｈは、ＯＲゲート８（Ｃ）に入力される。ＯＲゲート８（Ｃ）の出力はＨとなり、副ゲート線ＧＬｎ＋２，ａがオンする。

【0087】

次に、Ｄ－ＦＦ（Ｃ）の出力Ｈと、ＣＫ０からの次の立ち上がりのクロック信号がＤ－ＦＦ（Ｄ）に入力される。その結果、Ｄ－ＦＦ（Ｄ）の出力はＨとなる。Ｄ－ＦＦ（Ｄ）の出力Ｈは、ＯＲゲート８（Ｄ）、ＯＲゲート８（Ｅ）、及び、ＯＲゲート８（Ｆ）に同時に入力される。ＯＲゲート８（Ｄ）、ＯＲゲート８（Ｅ）、及び、ＯＲゲート８（Ｆ）の出力はＨとなり、副ゲート線ＧＬｎ＋１，ａ、ＧＬｎ＋１，ｂ、及び、ＧＬｎ＋３，ａが同時にオンする。

【0088】

以下、同様に、副ゲート線ＧＬｎ＋２，ｂ、ＧＬｎ＋４，ａ、ＧＬｎ＋４，ｂが順次オンし、次に、副ゲート線ＧＬｎ＋３，ｂ、ＧＬｎ＋５，ａ、ＧＬｎ＋５，ｂが同時にオンする。

【0089】

さらに、第Ｎ＋１フレームにおいて副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂをオンする場合を考える。初めに、ＣＴＬ１からのコントロール信号と、ＣＫ１からの立ち上がりのクロック信号がＤ－ＦＦ（Ｅ）に入力される。その結果、Ｄ－ＦＦ（Ｅ）の出力はＨとなる。Ｄ－ＦＦ（Ｅ）の出力Ｈは、ＯＲゲート８（Ｄ）に入力される。その結果、ＯＲゲート８（Ｄ）の出力はＨとなり、副ゲート線ＧＬｎ＋１，ａがオンする。

【0090】

次に、Ｄ－ＦＦ（Ｅ）の出力Ｈと、ＣＫ１からの次の立ち上がりのクロック信号がＤ－ＦＦ（Ｆ）に入力される。その結果、Ｄ－ＦＦ（Ｆ）の出力はＨとなる。Ｄ－ＦＦ（Ｆ）の出力Ｈは、ＯＲゲート８（Ｅ）に入力される。ＯＲゲート８（Ｅ）の出力はＨとなり、副ゲート線ＧＬｎ＋１，ｂがオンする。

【0091】

次に、Ｄ－ＦＦ（Ｆ）の出力Ｈと、ＣＫ１からの次の立ち上がりのクロック信号がＤ－ＦＦ（Ｇ）に入力される。その結果、Ｄ－ＦＦ（Ｇ）の出力はＨとなる。Ｄ－ＦＦ（Ｇ）の出力Ｈは、ＯＲゲート８（Ｆ）に入力される。ＯＲゲート８（Ｆ）の出力はＨとなり、副ゲート線ＧＬｎ＋３，ａがオンする。

【0092】

次に、Ｄ－ＦＦ（Ｇ）の出力Ｈと、ＣＫ１からの次の立ち上がりのクロック信号がＤ－ＦＦ（Ｈ）に入力される。その結果、Ｄ－ＦＦ（Ｈ）の出力はＨとなる。Ｄ－ＦＦ（Ｈ）の出力Ｈは、ＯＲゲート８（Ａ）、ＯＲゲート８（Ｂ）、及び、ＯＲゲート８（Ｃ）に同時に入力される。ＯＲゲート８（Ａ）、ＯＲゲート８（Ｂ）、及び、ＯＲゲート８（Ｃ）の出力はＨとなり、副ゲート線ＧＬｎ，ａ、ＧＬｎ，ｂ、及び、ＧＬｎ＋２，ａが同時にオンする。

【0093】

以下、同様に、副ゲート線ＧＬｎ＋３，ｂ、ＧＬｎ＋５，ａ、ＧＬｎ＋５，ｂが順次オンし、次に、副ゲート線ＧＬｎ＋２，ｂ、ＧＬｎ＋４，ａ、ＧＬｎ＋４，ｂが同時にオンする。

【0094】

よって、ゲート駆動部１６は、１フレームあたり８回のクロックタイミングで副ゲート線ＧＬｎ，ａ～ＧＬｎ＋５，ｂをオンする。

【0095】

（ノーマルなインターレース書き込み方法）
本実施の形態に係る画像表示装置１１では、図７で説明したゲート駆動部１６の構成を備え、ノーマルなインターレース書き込みを行い、各副画素に副画素データを書き込む。以下に、ノーマルなインターレース書き込み方法について説明する。図８は、第Ｎフレームにおいて、本実施の形態に係る画像表示装置１１がノーマルなインターレース書き込みを行い、各副画素に副画素データを書き込む方法を説明する図である。なお、図８において、“－”は、Ｎ－１フレームに書き込まれた副画素データを表す。

【0096】

第Ｎフレームにおいて、全ての副画素に副画素データを書き込むために、以下の８回のステップを必要とする。
・第１ステップ：副ゲート線ＧＬｎ，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した１行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第２ステップ：副ゲート線ＧＬｎ，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した１行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第３ステップ：副ゲート線ＧＬｎ＋２，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した３行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第４ステップ：副ゲート線ＧＬｎ＋１，ａ、ＧＬｎ＋１，ｂ、及び、ＧＬｎ＋３，ａの同時駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した２行目の副画素｛Ｗ，Ｒ，Ｇ，Ｂ｝、及び、４行目の副画素｛Ｗ，Ｇ｝に対するデータ“０”の書き込み。
・第５ステップ：副ゲート線ＧＬｎ＋２，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した３行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第６ステップ：副ゲート線ＧＬｎ＋４，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した５行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第７ステップ：副ゲート線ＧＬｎ＋４，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した５行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第８ステップ：副ゲート線ＧＬｎ＋３，ｂ、ＧＬｎ＋５，ａ、及び、ＧＬｎ＋５，ｂの同時駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した４行目の副画素｛Ｒ，Ｂ｝、及び、６行目の副画素｛Ｗ，Ｒ，Ｇ，Ｂ｝に対するデータ“０”の書き込み。
これにより第Ｎフレームの書き込み動作を終了する。

【0097】

本実施の形態に係る画像表示装置１１では、８回のステップで各副画素に副画素データが書き込まれる。従って、副ゲート線が、ＧＬｎ，ａ～ＧＬｎ＋５，ｂの順番に駆動し、１２回のステップで各副画素に副画素データが書き込まれる場合と比べて、書きこむステップが８／１２＝２／３減少する。この結果、１回当たりのデータ書き込み時間を、３／２＝１．５倍伸張することができ、副ゲート線１本あたりの書き込みに費やせる時間は、４Ｋ，１２０Ｈｚの場合、約１．９μｓ→約２．９μｓとなり、書き込み不具合を防止することができる。

【0098】

本発明においては、各フレーム内でデータ書き込みを行う副画素の数を副ゲート線単位で間引くことにより、データ書き込み時間の伸張を行う。ただし、書き込みを行わなかった副画素で前フレームのデータが残存する場合、表示画像内の物体やテクスチャの端部において偽色が派生したり、線の崩れが生じるなどし、表示画質が劣化する。そこで本発明では更に、複数行内の複数の副ゲート線について書き込みを行った後、当該行の書き込みを行わなかった複数の副ゲート線について同時にまとめて“０”データを書き込むことにより、画像劣化を防いでいる。

【0099】

一方、第Ｎ＋１フレームにおいては、第Ｎフレームで通常のデータ書き込みを行う副ゲート線すなわち副画素と、同時にまとめて“０”データ書き込みを行う副ゲート線すなわち副画素を入れ換えて同様の書き込み動作を行う。図９は、第Ｎ＋１フレームにおいて、本実施の形態に係る画像表示装置１がノーマルなインターレース書き込みを行い、各副画素に副画素データを書き込む方法を説明する図である。なお、図９において、“－”は、Ｎフレームに書き込まれた副画素データを表す。

【0100】

第Ｎ＋１フレームにおいて、全ての副画素に副画素データを書き込むために、以下の８回のステップを必要とする。
・第１ステップ：副ゲート線ＧＬｎ＋１，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した２行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第２ステップ：副ゲート線ＧＬｎ＋１，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した２行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第３ステップ：副ゲート線ＧＬｎ＋３，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した４行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第４ステップ：副ゲート線ＧＬｎ，ａ、ＧＬｎ，ｂ、及び、ＧＬｎ＋２，ａの同時駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した１行目の副画素｛Ｗ，Ｒ，Ｇ，Ｂ｝、及び、３行目の副画素｛Ｗ，Ｇ｝に対するデータ“０”の書き込み。
・第５ステップ：副ゲート線ＧＬｎ＋３，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した４行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第６ステップ：副ゲート線ＧＬｎ＋５，ａの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した６行目の副画素｛Ｗ，Ｇ｝に対するデータ書き込み。
・第７ステップ：副ゲート線ＧＬｎ＋５，ｂの駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した６行目の副画素｛Ｒ，Ｂ｝に対するデータ書き込み。
・第８ステップ：副ゲート線ＧＬｎ＋２，ｂ、ＧＬｎ＋４，ａ、及び、ＧＬｎ＋４，ｂの同時駆動、及び、データ線ＤＬｍ～ＤＬｍ＋５を介した３行目の副画素｛Ｒ，Ｂ｝、及び、５行目の副画素｛Ｗ，Ｒ，Ｇ，Ｂ｝に対するデータ“０”の書き込み。
これにより第Ｎ＋１フレームの書き込み動作を終了する。

【0101】

このように、第Ｎフレームと第Ｎ＋１フレームにおいて、通常のデータ書き込みを行う副ゲート線すなわち副画素と、同時にまとめて“０”データ書き込みを行う副ゲート線すなわち副画素を入れ換えて書き込み動作を行うことにより、画像劣化を防ぐことができる。

【0102】

第２の実施の形態によれば、第１の実施の形態と比べて信ゲート駆動部の構成が異なるものの第１の実施の形態と同様に、ＲＧＢＷの４種類の副画素を有する画像表示装置において、４種類の副画素のうち、２種類の副画素の組を異なる副ゲート線に接続して、かつ、副ゲート線に接続する２種類の副画素の組とは異なる２種類の副画素の組を異なるデータ線に接続することにより、ゲート線（副ゲート線）の数が通常のＲＧＢＷディスプレイパネルと比べて２倍で、データ線の数が通常のＲＧＢＷディスプレイパネルと比べて半分で構成されている場合でも、画素データを書き込む回数を減少させることにより、１回当たりのデータ書き込み時間を伸張することができるので、確実なデータの書き込みが可能となる。その結果、表示画質の劣化を防ぐことができる。

【0103】

以上、本発明の好ましい実施の形態について詳細に説明したが、当該技術分野における通常の知識を有する者であればこれから様々な変形及び均等な実施の形態が可能である。

【0104】

第１及び第２の実施形態に係る画像表示装置では、副ゲート線６本をゲートオンするために、副ゲート線３本に順次個別のゲートオン信号を印加し、データ線に印加された個別のデータ電圧を順次印加し、さらに副ゲート線３本に同一のゲートオン信号を印加し、３本のデータ線にデータ電圧としてゼロを印加することにより、表示画質のレベルを維持しながらディスプレイパネル２に画素データを書き込む回数を２／３減少させている。しかしながら、個別のゲートオン信号を印加する副ゲート線の本数と同一のゲートオン信号を印加する副ゲート線の本数の割合はこれに限られない。個別のゲートオン信号を印加する副ゲート線の本数と同一のゲートオン信号を印加する副ゲート線の本数の割合は、表示画像の画質が要求されるレベルを満足すれば、任意に変更可能である。例えば、副ゲート線１本に個別のゲートオン信号を印加し、さらに副ゲート線２本に同一のゲートオン信号を印加することも可能である。

【0105】

さらに、ダミーの処理ステップを入れるなどして、個別のゲートオン信号を副ゲート線に印加する回数と、同一のゲートオン信号を副ゲート線に印加する回数の割合とを、任意に変更することが可能である。

【0106】

よって、本発明の権利範囲はこれに限定されるものではなく、特許請求の範囲で定義される本発明の基本概念を用いた当業者の様々な変形や改良形態も本発明に含まれる。

【符号の説明】

【0107】

１、１１ 画像表示装置
２ ディスプレイパネル
３ グレイスケール電圧生成器
４ 信号制御部
５ データ駆動部
６、１６ ゲート駆動部
７ バックライトユニット
８ ＯＲゲート
ＴＲ スイッチング素子
Ｄ－ＦＦ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】