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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2021-12-20
(45)【発行日】2022-01-17
(54)【発明の名称】テストパターンの抽出方法及び抽出プログラム
(51)【国際特許分類】
G03F 7/20 20060101AFI20220107BHJP
G03F 1/84 20120101ALI20220107BHJP
【ＦＩ】
G03F7/20 521
G03F1/84
【請求項の数】
4
(21)【出願番号】P 2018003864
(22)【出願日】2018-01-12
(65)【公開番号】P2019124768
(43)【公開日】2019-07-25
【審査請求日】2020-12-15
(73)【特許権者】
【識別番号】515152878
【氏名又は名称】ＡＬＩＴＥＣＳ株式会社
(74)【代理人】
【識別番号】110000305
【氏名又は名称】特許業務法人青莪
(72)【発明者】
【氏名】小林 尚弘
(72)【発明者】
【氏名】滝川 忠宏
【審査官】今井 彰
(56)【参考文献】
【文献】特許第５４１４４５５（ＪＰ，Ｂ２）
【文献】特開２０１６－５７５３４（ＪＰ，Ａ）
【文献】特開２０１１－３６４４（ＪＰ，Ａ）
【文献】特開２００８－２１１０７６（ＪＰ，Ａ）
【文献】特開２００５－１５６８６５（ＪＰ，Ａ）
【文献】特開２００６－１８９７２４（ＪＰ，Ａ）
【文献】米国特許第７４３４１９７（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０３Ｆ １／２０－１／８６、７／２０－７／２４、９／００－９／０２
Ｈ０１Ｌ ２１／０２７、２１／３０
Ｇ０６Ｆ １７／５０
(57)【特許請求の範囲】
【請求項1】
リソグラフィプロセスに関連するモデルを較正するためのテストパターン又は半導体検査装置で欠陥検査を行うためのテストパターンを抽出するテストパターンの抽出方法であって、半導体デバイスの設計レイアウトデータを入力する工程と、
前記設計レイアウトデータに含まれるパターンを第１パターンとし、第１パターンの各々を所定量拡大するプラスサイジング処理を行う工程と、
前記プラスサイジング処理により隣接する第１パターンが相互に連結されて生成するアイランドパターンを第２パターンとし、各第２パターンの中心を特定する工程と、
前記第２パターンの中心に位置する第１パターンをテストパターンとして抽出する工程とを含むことを特徴とするテストパターンの抽出方法。
【請求項2】
前記テストパターンとして抽出する工程は、前記第１パターンが存する平面上の直交する２方向をＸ方向及びＹ方向とし、前記第２パターンの中心に対応する第１パターンの部分を起点としてＸ方向及びＹ方向に走査して第１パターンのエッジを検出する工程と、このエッジを跨ぐ線状の測定箇所をテストパターンとする工程とを有することを特徴とする請求項１記載のテストパターンの抽出方法。
【請求項3】
コンピュータにインストールすることにより、リソグラフィプロセスに関連するモデルを較正するためのテストパターン又は半導体検査装置で欠陥検査を行うためのテストパターンを抽出するテストパターンの抽出プログラムであって、半導体デバイスの設計レイアウトデータを入力する手順と、
前記設計レイアウトデータに含まれるパターンを第１パターンとし、第１パターンの各々を所定量拡大するプラスサイジング処理を行う手順と、
前記プラスサイジング処理により隣接する第１パターンが相互に連結されて生成するアイランドパターンを第２パターンとし、各第２パターンの中心を特定する手順と、
前記第２パターンの中心に位置する第１パターンをテストパターンとして抽出する手順とをコンピュータに実行させるためのテストパターンの抽出プログラム。
【請求項4】
前記テストパターンとして抽出する手順は、前記第１パターンが存する平面上の直交する２方向をＸ方向及びＹ方向とし、前記第２パターンの中心に対応する第１パターンの部分を起点としてＸ方向及びＹ方向に走査して第１パターンのエッジを検出する手順と、このエッジを跨ぐ線状の測定箇所をテストパターンとする手順とを含む請求項３記載のテストパターンの抽出プログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、リソグラフィプロセスに関連するモデルを較正するためのテストパターン又は半導体検査装置で欠陥検査を行うためのテストパターンを抽出するテストパターンの抽出方法及び抽出プログラムに関する。
【背景技術】
【0002】
半導体デバイスの製造工程には、レジストパターンを形成する工程がある。レジストパターンは、所謂リソグラフィプロセスを用いて形成される。即ち、半導体基板の表面に感光性材料であるレジストを塗布し、レジストに対してマスクパターンを露光し、現像することでレジストパターンが形成される。近年の半導体デバイスの微細化に伴い、レジストパターンを精度良く形成することが難しくなっており、光近接効果補正（OPC：Optical Proximity Correction）や超解像技術（RET：Resolution Enhancement Techniques）が適用されている。これらの光近接効果補正や超解像技術を適用するためには、リソグラフィプロセスを記述したリソグラフィモデルが用いられる。そして、テストパターンを使用してリソグラフィモデルを較正することで精度を高めている（例えば、特許文献１参照）。
【0003】
ところで、リソグラフィモデル較正用のテストパターンとしては、リソグラフィの影響範囲内に所定の規則性を持って配置されたパターンが用いられる。このようなテストパターンを最初から作成しようとすると、作業工数が大きい。そこで、既存の半導体デバイスの設計レイアウトデータからテストパターンを抽出することで、作業工数を小さくすることが可能である。テストパターンの抽出方法としては、設計レイアウトデータのパターンレイアウトを目視等の手作業を含む方法で確認しつつ、所定の規則性を持つ評価パターンを選び出してテストパターンとして選択する方法が一般である。然し、１つの設計レイアウトデータの中に１０００万個以上の評価パターンが含まれることがあり、膨大な量の評価候補パターンを１つずつ目視等の手作業を含む方法で確認するには時間がかるため、テストパターンを効率良く抽出することが難しいという問題があった。また、設計レイアウトデータから半導体検査装置で欠陥検査を行うためのテストパターンを抽出する場合も同様に、テストパターンを効率良く抽出することが難しいという問題があった。
【0004】
一方で、半導体ウェーハやマスク上の微細なパターンの欠陥検査を行う場合、全面検査を実施して問題のある箇所を抽出する方法や、検査箇所を絞り込んで該当箇所をチェックする方法がある。全面検査を実施する場合には、検査時間が膨大になるという課題がある。検査箇所を絞り込む場合には、検査時間は短縮できるが、事前にどの場所を選択するか、意味のある場所を選択することが課題となる。他方で、欠陥検査を行うためのテストパターンとして、専用パターンを作成することも考えられるが、最初からこのような専用パターンを作成するには膨大な作業工数が必要となる。そこで、既存の半導体デバイスの設計レイアウトデータから検査装置での欠陥検査を行う意味のあるテストパターンを抽出することは有効となる。テストパターンの抽出方法としては、設計レイアウトデータのパターンレイアウトを目視等の手作業を含む方法で確認しつつ、欠陥検査を行う意味のあるパターンをテストパターンとして選択する方法が一般である。ただし、前記のとおり大量に存在するパターンの中からテストパターンを効率良く抽出することが難しいという課題がある。このため、半導体検査装置で欠陥検査をおこなうためのテストパターンを抽出する場合においても、テストパターンを効率良く抽出することが難しいという問題があった。
【先行技術文献】
【特許文献】
【0005】
【文献】特許第５４１４４５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、半導体デバイスの設計レイアウトデータからテストパターンを効率良く抽出することが可能なテストパターンの抽出方法及び抽出プログラムを提供することをその課題とするものである。
【課題を解決するための手段】
【0007】
上記課題を解決するために、リソグラフィプロセスに関連するモデルを較正するためのテストパターン又は半導体検査装置で欠陥検査を行うためのテストパターンを抽出する本発明のテストパターンの抽出方法は、半導体デバイスの設計レイアウトデータを入力する工程と、前記設計レイアウトデータに含まれるパターンを第１パターンとし、第１パターンの各々を所定量拡大するプラスサイジング処理を行う工程と、前記プラスサイジング処理により隣接する第１パターンが相互に連結されて生成するアイランドパターンを第２パターンとし、各第２パターンの中心を特定する工程と、前記第２パターンの中心に位置する第１パターンをテストパターンとして抽出する工程とを含むことを特徴とする。
【0008】
本発明において、前記テストパターンとして抽出する工程は、前記第１パターンが存する平面上の直交する２方向をＸ方向及びＹ方向とし、前記第２パターンの中心に対応する第１パターンの部分を起点としてＸ方向及びＹ方向に走査して第１パターンのエッジを検出する工程と、このエッジを跨ぐ線状の測定箇所（以下「ゲージ」ともいう）をテストパターンとする工程とを有することが好ましい。
【0009】
ところで、半導体デバイスの製造プロセスとしては、パターンをウェーハに焼き付けるためのリソグラフィプロセス、パターン形成されたものに対して、個々の形状を完成させるエッチングプロセス、イオン注入プロセス、ウェーハ表面を研磨する化学的機械式研磨（ＣＭＰ）プロセスなどがある。これらの製造プロセスでは、それぞれに応じた物理モデルによるシミュレーションで、ウェーハ上のパターン形成がどのようにおこなわれているかを予測することができる。本発明においては、前記各第２パターンの中心を特定する工程にて、半導体製造プロセスの物理モデルの影響範囲よりも大きい第２パターンを選別し、選別した第２パターンの中心を特定することが好ましい。リソグラフィプロセスに関連するモデルを較正するためのテストパターンを抽出する場合、前記影響範囲は、ＮＡやλによって定まるリソグラフィの影響範囲である。
【0010】
また、上記課題を解決するために、コンピュータにインストールすることにより、リソグラフィプロセスに関連するモデルを較正するためのテストパターン又は半導体検査装置で欠陥検査を行うためのテストパターンを抽出する本発明のテストパターンの抽出プログラムは、半導体デバイスの設計レイアウトデータを入力する手順と、前記設計レイアウトデータに含まれるパターンを第１パターンとし、第１パターンの各々を所定量拡大するプラスサイジング処理を行う手順と、前記プラスサイジング処理により隣接する第１パターンが相互に連結されて生成するアイランドパターンを第２パターンとし、各第２パターンの中心を特定する手順と、前記第２パターンの中心に位置する第１パターンをテストパターンとして抽出する手順とをコンピュータに実行させることを特徴とする。
【0011】
本発明において、前記テストパターンとして抽出する手順は、前記第１パターンが存する平面上の直交する２方向をＸ方向及びＹ方向とし、前記第２パターンの中心に対応する第１パターンの部分を起点としてＸ方向及びＹ方向に走査して第１パターンのエッジを検出する手順と、このエッジを跨ぐ線状の測定箇所（ゲージ）をテストパターンとする手順とを含むことが好ましい。
【0012】
前記各第２パターンの中心を特定する手順は、半導体製造プロセスの物理モデルの影響範囲よりも大きい第２パターンを選別する手順と、選別された第２パターンの中心を特定する手順とを含むことが好ましい。
【0013】
本発明によれば、プラスサイジング処理により第２パターンとすることで、この第２パターンに含まれる第１パターンは所定の規則を持って配置されたものであると判定することができる。そして、第２パターンの中心に位置する第１パターンをテストパターンとして抽出することで、当該テストパターンを中心とするリソグラフィの影響範囲内では所定の規則を持って第１パターンが配置されていると判定することができ、リソグラフィモデル較正に適したテストパターンを取得することができる。しかも、プラスサイジング処理という図形演算を用いるため、従来例の如く目視等の手作業を含む方法で確認する必要がなく、テストパターンを効率良く抽出することができる。
【図面の簡単な説明】
【0014】
【図1】本発明の実施形態のテストパターンの抽出方法を実施するテストパターン抽出装置の構成を示す模式図。
【図2】本発明の実施形態のテストパターンの抽出方法のルーチンを示すフローチャート。
【図3】プラスサイジング処理を説明する図。
【図4】ゲージの形成方法を説明する図。
【図5】本発明の変形例におけるゲージの形成方法を説明する図。
【図6】本発明の変形例にてスクリーニング工程で除去される記述パターン及び十字パターンを説明する図。
【図7】本発明の変形例のテストパターンの抽出方法のルーチンを示すフローチャート。
【図8】本発明の変形例のプラスサイジング処理を説明する図。
【図9】本発明の変形例における第１パターンを示す図。
【発明を実施するための形態】
【0015】
以下、図面を参照して、リソグラフィプロセスに関連するモデルを較正するためのテストパターンを抽出する場合を例として、本発明の実施の形態のテストパターンの抽出方法について説明する。図１は、本発明の実施形態のリソグラフィモデル較正用テストパターンの抽出方法を実施するテストパターン抽出装置の構成を示す。テストパターン抽出装置Ｍは、制御部１、記憶媒体２、入力部３、抽出部４、出力部５及びデータベースＤＢを備える。記憶媒体２には、後述するルーチンのプログラムが格納され、このプログラムが制御部１により読み出されて実行されることで、本発明の実施形態のリソグラフィモデル較正用テストパターンの抽出方法が実施される。
【0016】
入力部３は、データベースＤＢに格納された半導体デバイスの設計レイアウトデータの読み出し。読み出した設計レイアウトデータを抽出部４に入力するものである。設計レイアウトデータとしては、例えば、ＯＰＣの評価用に作成された、パターン幅や間隔値を変えながら均一ピッチで作成された評価データや、フロアプラン（Floor Plan）工程、プレースメント（Placement）工程、クロック合成（Clock Synthesis）工程、配線（Route）工程といった複数の工程を経て作成される複雑な形状を持ち、複数のバリエーションで形成され且つ実際の回路動作を行うためのレイアウトを含んだ実製品の設計レイアウトデータを用いることができる。このような設計レイアウトデータは公知であるため、ここでは詳細な説明を省略する。データベースＤＢへの設計レイアウトデータの入力は、図示省略するユーザインターフェイスを用いてユーザが行ってもよく、図示省略する装置から自動的に入力されるように構成してもよい。
【0017】
抽出部４は、入力部３から入力される設計レイアウトデータから、後述する複数のステップを経てテストパターンを抽出するものである。出力部５は、抽出部４により抽出されたテストパターンを所定の出力先に出力するものである。出力先には、テストパターン（後述のゲージＲｇ）を格納するメモリ等の記憶手段やデータベースのほか、リソグラフィモデルを較正するシミュレータ（コンピュータ）が含まれるものとする。
【0018】
次に、リソグラフィモデル較正用テストパターンの抽出方法の実施形態について、ラインアンドスペースパターンをテストパターンとして抽出する場合を例に説明する。
【0019】
図２は、リソグラフィモデル較正用テストパターンの抽出方法のルーチンを示すフローチャートである。本ルーチンによれば、先ず、入力部３によりデータベースＤＢの設計レイアウトデータを抽出部４に入力する（ステップＳ１）。次に、図３も参照して、設計レイアウトデータに含まれるパターンを第１パターン１１とし、第１パターン１１の各々を所定量拡大するプラスサイジング処理を行う（ステップＳ２）。このプラスサイジング処理により、Ｘ方向に隣接する第1パターン１１の間隔ｄ１が比較的狭いもの、即ち、隣接する第１パターン１１が規則性を持って並んでいるものは、隣接する第１パターン１１が相互に連結されてアイランドパターン１２となる。一方、Ｘ方向に隣接する第１パターン１１の間隔ｄ２が比較的広いもの、即ち、隣接する第１パターン１１が規則性を持って並んでいないものは、隣接する第１パターン１１が相互に連結されず、アイランドパターンとはならない。
【0020】
上記ステップＳ２のプラスサイジング処理により生成したアイランドパターン１２を第２パターンとし、各第２パターン１２の中心Ｃ（Ｘｃ，Ｙｃ）を特定する（ステップＳ３）。これにより、規則性を持って並ぶ第１パターン１１群の中心Ｃ（Ｘｃ，Ｙｃ）が特定される。そして、第２パターン１２の中心Ｃ（Ｘｃ，Ｙｃ）に位置する第１パターン１１、即ち、規則性を持って並ぶ第１パターン１１群の中心Ｃ（Ｘｃ，Ｙｃ）に位置する第１パターン１１をテストパターンＰｔとして抽出する（ステップＳ４）。
【0021】
ここで、上記ステップＳ４は、以下のサブステップＳ４１及びＳ４２を有することが好ましい。即ち、サブステップＳ４１では、図４も参照して、第１パターン１１が存する平面上の直交する２方向をＸ方向及びＹ方向とし、第２パターン１２の中心Ｃに対応する第１パターン１１の部分を起点としてＸ方向及びＹ方向に走査して第１パターン１１のエッジ１１ｅを検出する。具体的には、第１パターンのポリゴンエッジとの交点を検出する。このとき、図４に示すようにＹ方向にのびるラインパターン（スペースパターン）上に起点があるときは、当該ラインパターン（スペースパターン）のＸ方向両側のエッジが検出される。図示しないが、Ｘ方向にのびるラインパターン（スペースパターン）上に起点があるときは、当該ラインパターン（スペースパターン）のＹ方向両側のエッジが検出される。そして、サブステップＳ４２では、このエッジ１１ｅを跨ぐ線状の測定箇所（ゲージ）Ｒｇを形成し、このラインパターン（スペース領域）のゲージＲｇ（より具体的には、ゲージＲｇの両端のＸ座標及びＹ座標）をテストパターンとする。エッジ１１ｅからゲージＲｇ端部までのはみ出し量ｄｐは、予め規定しておけばよい。
【0022】
最後に、上記ステップＳ４で抽出したテストパターンを所定の出力先に出力し（ステップＳ５）、本ルーチンを終了する。
【0023】
以上説明したように、本実施形態によれば、プラスサイジング処理により第２パターン（アイランドパターン）１２とすることで、この第２パターン１２に含まれる第１パターン１１群は規則的に配列されたものであると判定することができる。但し、第２パターン１２の周辺部に位置する第１パターン１１は、精度良く形成することが比較的難しく、テストパターンとしては不向きである。そこで、第２パターン１２の中心Ｃに位置する第１パターン１１をテストパターンＴｐとして抽出することで、周囲にパターンが規則的に配置されたテストパターンＴｐを取得することができる。しかも、プラスサイジング処理という図形演算を用いてテストパターンＴｐを抽出することができるため、従来例の如く目視等の手作業を含む方法で確認する必要がなく、テストパターンを効率良く抽出することができる。
【0024】
以上、本発明の実施形態について説明したが、本発明は上記に限定されるものではない。上記実施形態においては、ラインアンドスペースをテストパターンとして抽出する場合を例に説明したが、図５に示すように、第１パターンがドットパターン（ビアホール形成用パターン）である場合にも本発明を適用することができる。即ち、ラインアンドスペースパターンとドットパターンの双方がテストパターンとして抽出できる。ドットパターンの場合、図５に示すように、第２パターン１２の中心Ｃに位置する第１パターン１１の部分によっては、当該部分を起点としてＸ方向及びＹ方向に走査しても第１パターン１１のエッジ１１ｅを検出することができず、ゲージＲｇを形成できない場合がある。この場合、当該部分に最も近い第１パターン１１の中心Ｃｓを起点としてＸ方向及びＹ方向に走査すれば、第１パターン１１のエッジ１１ｅを検出することができるため、ゲージＲｇを確実に形成することができる。
【0025】
上記実施形態では、Ｘ方向及びＹ方向の双方にプラスサイジングしているが、いずれか一方にプラスサイジングしてランドパターンを形成するようにしてもよい。
【0026】
また、上記実施形態では、所定距離だけプラスサイジングすることにより、アイランドパターンを形成する場合を例に説明したが、プラスサイジングの拡大量を変えることで、連結される第１パターン１１の間隔が変わるため、形成されるアイランドパターン（第２パターン）１２の形状や数等を変えることができる。これにより、第２パターン１２の中心Ｃが変わるため、異なるテストパターンＰｔを抽出することができる。
【0027】
また、上記実施形態では、第１パターンの全てに対してプラスサイジング処理を行う場合を例に説明したが、第１パターンには、例えば、図６に示す「Ｐ４０」のように、ラインアンドスペースパターンの周囲に配置される、ラインアンドスペースパターンの内容（ピッチや線幅）を記述したパターン（以下「記述パターン」という）が含まれる。このような記述パターンをプラスサイジング処理すると、記述パターン自体がアイランドパターンとして形成され、その中心に位置する記述パターンがテストパターンとして抽出される場合がある。また、記述パターンとラインアンドスペースパターンとを含むアイランドパターンが形成されると、アイランドパターンの中心がずれてしまうという場合がある。これら何れの場合も、好適なテストパターンを抽出することができない。そこで、図７に示すように、プラスサイジング処理（ステップＳ２）の前に、スクリーニング工程を行い（ステップＳ１０）、スクリーニング工程により選別された第１パターンに対してプラスサイジング処理を行うようにしてもよい。スクリーニング工程にて記述パターンを除く場合、数字やアルファベットを構成するＸ方向又はＹ方向に対して斜めにのびるパターン１１ａを含むパターン群を除くようにしてもよい。また、プラスサイジング後の図形が矩形になっていないものを除くようにしてもよい。また、スクリーニング工程で除くパターンの形状（例えば、フォトマスクの位置合わせ用の十字パターン１１ｂ）を予め登録しておき、登録された形状のパターンを除くようにしてもよいが、スクリーニングの方法はこれらに限らない。
【0028】
また、上記実施形態では、全ての第２パターンの中心を特定しているが、第２パターン形成後（プラスサイジング処理後）に第２パターンを選別する工程（ステップＳ１１）を行ってもよい。即ち、当該ステップＳ１１では、リソグラフィの影響領域内で規則性を持つテストパターンを抽出することを目的とするため、ＮＡやλによって定まるリソグラフィの影響領域に対して大きすぎる（ある一定量大きく超える）サイズを有する第２パターンや、リソグラフィの影響範囲よりも小さいサイズを有する第２パターンを除くことで、リソグラフィの影響領域に対して適切な第２パターンを選別する。この選別された第２パターンに対して上記ステップＳ３にて行うことで、特定される第２パターンの数を効果的に減らすことができ、有利である。
【0029】
また、上記実施形態では、Ｘ方向に間隔ｄ１を存して配置されるラインアンドスペースパターン（以下「ＬＳパターン」という）が１つのアイランドパターン（第２パターン）１２を形成する場合を例に説明したが、図８に示すように、Ｘ方向に間隔を存して配置されるＬＳパターン（以下「第１ＬＳパターン」という）１１ｃと、第１ＬＳパターン１１ｃとＹ方向に間隔ｄ１ａを存して配置される他のＬＳパターン（以下「第２ＬＳパターン」という）１１ｄとが１つのアイランドパターン１２を形成する場合がある。この場合、第１ＬＳパターン１１ｃと第２ＬＳパターン１１ｄのＹ方向の長さによっては、アイランドパターン１２の中心Ｃに位置する第１パターン１１の部分が端部となり、この中心Ｃからリソグラフィの影響範囲Ｒｒ内で規則性を持って並ぶ第１パターン１１を抽出することできないことがある。この場合、当該中心ＣをＹ方向に移動させて第１パターン１１のＹ方向中央部分に位置させることが好ましい。これによれば、移動後の中心Ｃａからリソグラフィの影響範囲Ｒｒ内で、規則性を持って並ぶ第１パターン１１のゲージＲｇをテストパターンＰｔとして抽出することができる。
【0030】
また、図８に示す例では、図中左側の第１パターン１１のゲージＲｇと右側の第１パターン１１のゲージＲｇの双方がテストパターンとして抽出されるが、第１パターン１１及びゲージＲｇの形状は同一である。そこで、両ゲージＲｇが、各ゲージＲｇからリソグラフィの影響範囲内で同じ形状を構成する場合には、いずれか一方のゲージＲｇの抽出を省略してもよい。入力する設計レイアウトデータによってはテストパターンＰｔとして抽出されるゲージＲｇの数が１０００万個程度になる場合もあり、このような場合に抽出するゲージＲｇの数を効果的に減らすことができれば、抽出したゲージを絞り込みやすくなり、有利である。
【0031】
また、上記実施形態では、リソグラフィの影響領域を所定領域としてそれより大きいサイズの第２パターン１２の中心ＣをテストパターンＰｔとして特定しているが、所定領域未満の第２パターン１２であっても、その中心Ｃを特定して、テストパターンＰｔを抽出することが望ましい場合がある。例えば、図９に示すように、Ｘ方向にラインパターンの本数を５本，４本，３本，２本，１本のように変化させたラインアンドスペースパターンを等ピッチＰｃ１で配置し、Ｙ方向にライン幅を５０ｎｍ，４０ｎｍ，３０ｎｍ，２０ｎｍ，１０ｎｍのように変化させたラインアンドスペースパターンを等ピッチＰｃ２で配置した、計２５個（＝５×５個）のラインアンドスペースパターンのレイアウトがある。このようなレイアウトは、リソグラフィプロセスへのパターン粗密の影響を得るために配置されるものであるため、図中右端に位置する１本のラインパターンもテストパターンとして抽出することが望まれる。ところが、ラインパターンの本数が少ないラインアンドスペースパターンは、プラスサイジングして得たアイランドパターン１２の領域が小さくなる。また、プラスサイジングの拡大量によっては、ラインパターンの線幅が細いものでは、隣接するラインパターンが連結されずにアイランドパターン１２が形成されない場合もある。そこで、ランドパターン１２の面積が所定面積未満であったり、ランドパターン１２が形成されない場合であっても、ラインアンドスペースパターンの規則性（Ｘ方向のピッチＰｃ１、Ｙ方向のピッチＰｃ２）を抽出したテストパターンＰｔから予測して、残りのパターンを特定してもよい。図中左上のランドパターン１２の中心Ｃと、その右のランドパターンの中心Ｃ１と、下のランドパターンの中心Ｃ２とが特定されれば、Ｘ方向及びＹ方向のピッチＰｃ１，ピッチＰｃ２を特定することができ、当該規則性に従い他の中心Ｃを夫々特定することができる。そして、上記実施形態と同様の方法により、各中心Ｃに位置する第１パターン１１のゲージＲｇをテストパターンＰｔとして抽出することができる。
【0032】
また、上記実施形態では、リソグラフィプロセスに関連するモデルを較正するためのテストパターンを抽出する場合を例に説明したが、テストパターンはこれに限定されず、例えば、半導体検査装置で欠陥検査を行うためのテストパターン（測長パターンを含む）を抽出する場合にも本発明を適用することができる。この場合、上記実施形態で述べた「リソグラフィの影響範囲」は、「半導体製造プロセスの物理モデルの影響範囲」と読み替えればよい。
【符号の説明】
【0033】
１１…第１パターン，設計レイアウトデータに含まれるパターン、１２…第２パターン，アイランドパターン、Ｐｔ…テストパターン、Ｒｇ…ゲージ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】