特許 6997033 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2021-12-20

(45)【発行日】2022-01-17

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220107BHJP

   H01L 29/78 20060101ALI20220107BHJP

   H01L 21/8234 20060101ALI20220107BHJP

   H01L 27/088 20060101ALI20220107BHJP

   H01L 21/265 20060101ALI20220107BHJP

【ＦＩ】

H01L29/78 301S

H01L29/78 301D

H01L27/088 B

H01L21/265 V

H01L21/265 R

【請求項の数】 9

(21)【出願番号】P 2018082685

(22)【出願日】2018-04-24

(65)【公開番号】P2019192741

(43)【公開日】2019-10-31

【審査請求日】2020-09-15

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】関川 宏昭

(72)【発明者】

【氏名】森 隆弘

(72)【発明者】

【氏名】石井 裕二

【審査官】市川 武宜

(56)【参考文献】

【文献】特開２０１０－１８６８７８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／００５４６９４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／０３６４５９８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体基板の第１面にドリフト領域を形成する工程と、
前記第１面に配置される第１部分と、前記第１部分及び前記ドリフト領域を取り囲むように前記第１面に配置される第２部分とを有するボディ領域を形成する工程と、
前記ドリフト領域上に開口を有するハードマスクを前記第１面上に形成する工程と、
前記ハードマスクを用いたイオン注入で逆導電型領域を前記第１面に形成する工程と、
前記ハードマスクを用いた異方性エッチングで前記第１面に溝を形成する工程と、
前記溝に絶縁分離膜を埋め込む工程と、
前記ボディ領域に取り囲まれるように前記第１面にソース領域を形成する工程と、
前記ドリフト領域に取り囲まれるように前記第１面にドレイン領域を形成する工程とを備え、
前記イオン注入は、前記開口の前記第１部分側に位置する前記ハードマスクの第１縁部の下方にイオンが注入されるように前記第１面に対して傾斜して行われ、
前記ボディ領域及び前記逆導電型領域の導電型は、前記ソース領域、前記ドレイン領域及び前記ドリフト領域とは反対の導電型である、半導体装置の製造方法。

【請求項2】

前記逆導電型領域を形成する工程の前に、前記開口に対して前記第１縁部と反対側に位置する前記ハードマスクの第２縁部を覆うフォトレジストを形成する工程をさらに備え、
前記逆導電型領域は、平面視において前記ドレイン領域を取り囲み、
前記ソース領域は、平面視において前記逆導電型領域を取り囲み、
前記イオン注入は、平面視において第１方向に沿って行われる第１イオン注入と、平面視において前記第１方向と直交する第２方向に沿って行われる第２イオン注入と、平面視において前記第１方向の逆方向である第３方向に沿って行われる第３イオン注入と、前記第２方向の逆方向である第４方向に沿って行われる第４イオン注入とにより行われ、
前記第１方向、前記第２方向、前記第３方向及び前記第４方向は、平面視における前記ドレイン領域の延在方向とは異なる、請求項１に記載の半導体装置の製造方法。

【請求項3】

前記逆導電型領域を形成する工程は、溝を形成する工程の前に行われる、請求項１に記載の半導体装置の製造方法。

【請求項4】

前記逆導電型領域を形成する工程は、前記絶縁分離膜を形成する工程の後に行われる、
請求項１に記載の半導体装置の製造方法。

【請求項5】

前記逆導電型領域を形成する工程は、前記溝を形成する工程の後であって、前記絶縁分離膜を埋め込む工程の前に行われる、請求項１に記載の半導体装置の製造方法。

【請求項6】

前記逆導電型領域のチャネル長方向における幅は前記絶縁分離膜の深さよりも小さい、請求項１に記載の半導体装置の製造方法。

【請求項7】

前記幅は前記深さの０．５倍以上である、請求項６に記載の半導体装置の製造方法。

【請求項8】

第１面を有する半導体基板を準備する工程と、
前記第１面にドリフト領域を形成する工程と、
前記第１面に配置される第１部分と、前記第１部分及び前記ドリフト領域を取り囲むように前記第１面に配置される第２部分とを有するボディ領域を形成する工程と、
前記ドリフト領域上に開口を有するハードマスクを前記第１面上に形成する工程と、
前記ハードマスクを用いた異方性エッチングで前記第１面に溝を形成する工程と、
前記ハードマスクを用いたイオン注入で前記溝の側面及び底面に逆導電型領域を形成する工程と、
前記溝に絶縁分離膜を埋め込む工程と、
前記ボディ領域に取り囲まれるように前記第１面にソース領域を形成する工程と、
前記ドリフト領域に取り囲まれるように前記第１面にドレイン領域を形成する工程とを備え、
前記イオン注入は、前記側面及び前記底面にイオンが注入されるように前記第１面に対して傾斜して行われ、
前記ボディ領域及び前記逆導電型領域の導電型は、前記ソース領域、前記ドレイン領域及び前記ドリフト領域とは反対の導電型である、半導体装置の製造方法。

【請求項9】

第１面を有する半導体基板を準備する工程と、
前記第１面に、第１ドリフト領域と、第２ドリフト領域とを形成する工程と、
前記第１面に配置される第１部分と、前記第１部分及び前記第１ドリフト領域を取り囲むように前記第１面に配置される第２部分とを有する第１ボディ領域と、前記第１面に配置される第３部分と、前記第３部分及び前記第２ドリフト領域を取り囲むように前記第１面に配置される第４部分とを有する第２ボディ領域とを形成する工程と、
前記第１ドリフト領域上に第１開口を有するとともに、前記第２ドリフト領域上に第２開口を有するハードマスクを前記第１面上に形成する工程と、
前記ハードマスクを用いた異方性エッチングで前記第１面に第１溝及び第２溝を形成する工程と、
フォトレジストを形成する工程と、
前記ハードマスク及び前記フォトレジストを用いたイオン注入で、前記第１開口の前記第１部分側に位置する前記ハードマスクの第１縁部の下方に第１逆導電型領域を形成するとともに、前記第２溝の底面及び側面に第２逆導電型領域を形成する工程と、
前記第１溝に第１絶縁分離膜を埋め込むとともに、前記第２溝に第２絶縁分離膜を埋め込む工程と、
前記第１ボディ領域に取り囲まれるように前記第１面に第１ソース領域を形成するとともに、前記第２ボディ領域に取り囲まれるように前記第１面に第２ソース領域を形成する工程と、
前記第１ドリフト領域に取り囲まれるように前記第１面に第１ドレイン領域を形成するとともに、前記第２ドリフト領域に取り囲まれるように前記第１面に第２ドレイン領域を形成する工程とを備え、
前記フォトレジストは、前記第１開口に対して前記第１縁部と反対側に位置する前記ハードマスクの第２縁部を覆うように形成され、
前記イオン注入は、前記第１縁部の下方にイオンが注入されるとともに、前記側面及び前記底面にイオンが注入されるように、前記第１面に対して傾斜して行われ、
前記第１ボディ領域、前記第２ボディ領域、前記第１逆導電型領域及び前記第２逆導電型領域の導電型は、前記第１ソース領域、前記第２ソース領域、前記第１ドレイン領域、前記第２ドレイン領域、前記第１ドリフト領域及び前記第２ドリフト領域とは反対の導電型である、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

従来から、特開２００９－１３００２１号公報（特許文献１）に記載の半導体装置が知られている。

【0003】

特許文献１に記載の半導体装置は、基板と、ゲート酸化層と、Ｌｏｃｏｓ（Local oxidation of silicon）酸化層と、ゲートポリサイド電極とを有している。基板は、第１面を有している。

【0004】

基板は、ｎ＋ソース領域と、ｎ＋ドレイン領域と、ｐ＋拡散層と、ｐ－ボディ領域と、ｎ－ドリフト層とを有している。ｎ＋ソース領域、ｎ＋ドレイン領域及びｐ＋拡散層は、第１面に形成されている。ｐ－ボディ領域は、ｎ＋ソース領域を取り囲むように第１面に形成されている。ｎ－ドリフト領域は、ｎ＋ドレイン領域及びｐ＋拡散層を取り囲み、かつｎ＋ソース領域との間でｐ－ボディ領域を挟み込むように第１面に形成されている。

【0005】

ゲート酸化層は、ｎ＋ソース領域とｎ－ドリフト領域とに挟み込まれているｐ－ボディ領域上に形成されている。Ｌｏｃｏｓ酸化層は、ｎ＋ドレイン領域とｐ＋拡散層とに挟み込まれるように第１面に形成されている。ゲートポリサイド電極は、ゲート酸化層上に形成されている。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２００９－１３００２１号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

特許文献１に記載の半導体装置において、ｐ＋拡散層は、例えば、フォトレジストをマスクとするイオン注入で形成することができる。しかしながら、この場合には、フォトレジストの開口がずれて形成されることにより、ｐ＋拡散層のチャネル長方向における幅が広くなってしまうおそれがある。ｐ＋拡散層のチャネル長方向における幅が広くなってしまうと、ｎ＋ソース領域、ｎ＋ドレイン領域、ｐ－ボディ領域、ｎ－ドリフト領域、ゲート酸化層及びゲートポリサイド電極で構成されるＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）トランジスタのオン抵抗が上昇してしまう。

【0008】

その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0009】

一実施形態に係る半導体装置の製造方法は、ドリフト領域を形成する工程と、ボディ領域を形成する工程と、ハードマスクを形成する工程と、逆導電型領域を形成する工程と、溝を形成する工程と、溝に絶縁分離膜を埋め込む工程と、ソース領域を形成する工程と、ドレイン領域を形成する工程とを備える。

【0010】

ドリフト領域は、半導体基板の第１面に形成される。ボディ領域は、第１面に配置される第１部分と、第１部分及びドリフト領域を取り囲むように第１面に配置される第２部分とを有する。ハードマスクは、ドリフト領域上に開口を有しており、第１面上に形成される。逆導電型領域は、ハードマスクを用いたイオン注入で第１面に形成される。溝は、ハードマスクを用いた異方性エッチングで第１面に形成される。ソース領域は、ボディ領域に取り囲まれるように第１面に形成される。ドレイン領域は、ドリフト領域に取り囲まれるように第１面に形成される。

【0011】

イオン注入は、開口の第１部分側に位置するハードマスクの第１縁部の下方にイオンが注入されるように第１面に対して傾斜して行われる。ボディ領域及び逆導電型領域の導電型は、ソース領域、ドレイン領域及びドリフト領域とは反対の導電型である。

【発明の効果】

【0012】

一実施形態に係る半導体装置によると、逆導電型領域を自己整合的に形成することができるため、逆導電型領域がチャネル長方向において拡幅して形成されることを抑制することができ、ひいては、オン抵抗の上昇を抑制することができる。

【図面の簡単な説明】

【0013】

【図1】第１実施形態に係る半導体装置の概略上面図である。

【図2】入出力回路ＩＯＣにおける第１実施形態に係る半導体装置の上面図である。

【図3】図２のＩＩＩ－ＩＩＩにおける断面図である。

【図4】第１実施形態に係る半導体装置の製造方法を示す工程図である。

【図5】第１イオン注入工程Ｓ１における第１実施形態に係る半導体装置の断面図である。

【図6】ハードマスク形成工程Ｓ２における第１実施形態に係る半導体装置の断面図である。

【図7】フォトレジスト形成工程Ｓ３における第１実施形態に係る半導体装置の断面図である。

【図8】第２イオン注入工程Ｓ４における第１実施形態に係る半導体装置の断面図である。

【図9】第２イオン注入工程Ｓ４における第１実施形態に係る半導体装置の上面図である。

【図10】絶縁分離膜形成工程Ｓ５における第１実施形態に係る半導体装置の断面図である。

【図11】ゲート絶縁膜形成工程Ｓ６における第１実施形態に係る半導体装置の断面図である。

【図12】ゲート電極形成工程Ｓ７における第１実施形態に係る半導体装置の断面図である。

【図13】第３イオン注入工程Ｓ８における第１実施形態に係る半導体装置の断面図である。

【図14】サイドウォールスペーサ形成工程Ｓ９における第１実施形態に係る半導体装置の断面図である。

【図15】第４イオン注入工程Ｓ１０における第１実施形態に係る半導体装置の断面図である。

【図16】シリサイド膜形成工程Ｓ１１における第１実施形態に係る半導体装置の断面図である。

【図17】層間絶縁膜形成工程Ｓ１２における第１実施形態に係る半導体装置の断面図である。

【図18】コンタクトプラグ形成工程Ｓ１３における第１実施形態に係る半導体装置の断面図である。

【図19】幅Ｗとオン抵抗との関係を示すグラフである。

【図20】第２実施形態に係る半導体装置の製造方法を示す工程図である。

【図21】フォトレジスト形成工程Ｓ３における第２実施形態に係る半導体装置の断面図である。

【図22】第２イオン注入工程Ｓ４における第２実施形態に係る半導体装置の断面図である。

【図23】第３実施形態に係る半導体装置の製造方法を示す工程図である。

【図24】フォトレジスト形成工程Ｓ３における第３実施形態に係る半導体装置の断面図である。

【図25】第２イオン注入工程Ｓ４における第３実施形態に係る半導体装置の断面図である。

【図26】第３実施形態の第１変形例に係る半導体装置の断面図である。

【図27】第２イオン注入工程Ｓ４における第３実施形態の第１変形例に係る半導体装置の断面図である。

【図28】第３実施形態の第２変形例に係る半導体装置の断面図である。

【図29】第２イオン注入工程Ｓ４における第３実施形態の第２変形例に係る半導体装置の断面図である。

【発明を実施するための形態】

【0014】

実施形態の詳細を、図面を参照して説明する。以下の図面においては、同一又は相当する部分に同一の参照符号を付すものとし、重複する説明は繰り返さない。なお、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。

【0015】

（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成を説明する。

【0016】

図１に示されるように、第１実施形態に係る半導体装置は、入出力回路ＩＯＣと、ロジック回路ＬＯＧと、電源回路ＰＷＣと、アナログ回路ＡＮＬと、ドライバ回路ＤＲＣと、プリドライバ回路ＰＤＣとを有している。但し、第１実施形態に係る半導体装置の回路構成は、これに限られるものではない。

【0017】

図２に示されるように、入出力回路ＩＯＣは、トランジスタＴｒを有している。トランジスタＴｒは、ＬＤＭＯＳトランジスタである。図３に示されるように、第１実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。

【0018】

半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第１面ＦＳ及び第２面ＳＳは、半導体基板ＳＵＢの主面を構成している。第２面ＳＳは、第１面ＦＳの反対面である。半導体基板ＳＵＢは、例えば単結晶のシリコン（Ｓｉ）で形成されている。

【0019】

半導体基板ＳＵＢには、ソース領域ＳＲと、ドレイン領域ＤＲＡと、逆導電型領域ＲＣＲと、ボディ領域ＢＲと、ドリフト領域ＤＲＩと、ボディコンタクト領域ＢＣＲとが形成されている。

【0020】

逆導電型領域ＲＣＲ、ボディ領域ＢＲ及びボディコンタクト領域ＢＣＲの導電型は、ソース領域ＳＲ、ドレイン領域ＤＲＡ及びドリフト領域ＤＲＩとは反対の導電型である。例えば、逆導電型領域ＲＣＲ、ボディ領域ＢＲ及びボディコンタクト領域ＢＣＲの導電型はｎ型であり、ソース領域ＳＲ、ドレイン領域ＤＲＡ及びドリフト領域ＤＲＩの導電型はｐ型である。

【0021】

ソース領域ＳＲは、第１面ＦＳに形成されている。ソース領域ＳＲは、第１部分ＳＲａと、第２部分ＳＲｂとを有している。第１部分ＳＲａは、第２部分ＳＲｂよりもドリフト領域ＤＲＩ側に位置している。第１部分ＳＲａ中における不純物濃度は、第２部分ＳＲｂ中における不純物濃度よりも低い。つまり、ソース領域ＳＲは、ＬＤＤ（Lightly Doped Diffusion）構造を有している。

【0022】

ドレイン領域ＤＲＡは、第１面ＦＳに形成されている。逆導電型領域ＲＣＲは、ソース領域ＳＲ及びドレイン領域ＤＲＡとの間において、第１面ＦＳに形成されている。逆導電型領域ＲＣＲは、幅Ｗを有している。幅Ｗは、チャネル長方向（ソース領域ＳＲからドレイン領域ＤＲＡに向かう方向）における逆導電型領域ＲＣＲの幅である。ボディコンタクト領域ＢＣＲは、第１面ＦＳに形成されている。

【0023】

ボディ領域ＢＲは、ソース領域ＳＲ及びボディコンタクト領域ＢＣＲを取り囲むように第１面ＦＳに形成されている。ボディ領域ＢＲは、第１部分ＢＲａと、第２部分ＢＲｂとを有している。第１部分ＢＲａは、ソース領域ＳＲ及びボディコンタクト領域ＢＣＲを取り囲むように第１面ＦＳに形成されている。第２部分ＢＲｂは、第１部分ＢＲａ及びドリフト領域ＤＲＩを取り囲むように第１面ＦＳに形成されている。第１部分ＢＲａ中における不純物濃度は、第２部分ＢＲｂ中における不純物濃度よりも高い。ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡ及び逆導電型領域ＲＣＲを取り囲んでいる。ボディ領域ＢＲは、ソース領域ＳＲとドリフト領域ＤＲＩとに挟み込まれている部分を有している。

【0024】

第１実施形態に係る半導体装置は、絶縁分離膜ＩＳＬをさらに有している。絶縁分離膜ＩＳＬは、第１面ＦＳに形成されている。絶縁分離膜ＩＳＬは、ドレイン領域ＤＲＡと逆導電型領域ＲＣＲとに挟み込まれるように第１面ＦＳに形成されている。絶縁分離膜ＩＳＬは、例えばシリコン酸化物（ＳｉＯ_２）で形成されている。

【0025】

より具体的には、絶縁分離膜ＩＳＬは、ドレイン領域ＤＲＡと逆導電型領域ＲＣＲとに挟み込まれるように第１面ＦＳに形成された溝ＴＲに埋め込まれている。溝ＴＲは、第１面ＦＳから第２面ＳＳに向かって延在している。絶縁分離膜ＩＳＬは、深さＤを有している。深さＤは、絶縁分離膜ＩＳＬの底面と第１面ＦＳとの間の距離である。幅Ｗは、深さＤよりも小さいことが好ましい（深さＤの１．０倍未満であることが好ましい）。また、幅Ｗは、深さＤの０．５倍以上であることが好ましい。

【0026】

第１実施形態に係る半導体装置は、ゲート絶縁膜ＧＯをさらに有している。ゲート絶縁膜ＧＯは、第１面ＦＳ上に形成されている。より具体的には、ソース領域ＳＲとドリフト領域ＤＲＩとに挟み込まれているボディ領域ＢＲ上に形成されている。ゲート絶縁膜ＧＯは、例えばシリコン酸化物で形成されている。

【0027】

第１実施形態に係る半導体装置は、ゲート電極ＧＥをさらに有している。ゲート電極ＧＥは、ゲート絶縁膜ＧＯ上に形成されている。すなわち、ゲート電極ＧＥは、ゲート絶縁膜ＧＯで絶縁されながら、ソース領域ＳＲとドリフト領域ＤＲＩとに挟み込まれているボディ領域ＢＲと対向している。ゲート電極ＧＥは、絶縁分離膜ＩＳＬ上に達するように延在していてもよい。ゲート電極ＧＥは、例えば不純物がドープされた多結晶のシリコンで形成されている。

【0028】

トランジスタＴｒは、ソース領域ＳＲ、ドレイン領域ＤＲＡ、ボディ領域ＢＲ、ドリフト領域ＤＲＩ、ゲート絶縁膜ＧＯ及びゲート電極ＧＥで構成されている。

【0029】

図２に示されるように、ドレイン領域ＤＲＡは、平面視において（第１面ＦＳに直交する方向から見て）、方向ＤＲ１に沿って延在している。絶縁分離膜ＩＳＬは、平面視において、ドレイン領域ＤＲＡを取り囲んでいる。逆導電型領域ＲＣＲは、平面視において、ドレイン領域ＤＲＡ及び絶縁分離膜ＩＳＬを取り囲んでいる。ドリフト領域ＤＲＩは、平面視において、ドレイン領域ＤＲＡ、絶縁分離膜ＩＳＬ及び逆導電型領域ＲＣＲを取り囲んでいる。また、ソース領域ＳＲは、平面視において、ドレイン領域ＤＲＡ、絶縁分離膜ＩＳＬ、逆導電型領域ＲＣＲ及びドリフト領域ＤＲＩを取り囲んでいる。

【0030】

図３に示されるように、第１実施形態に係る半導体装置は、サイドウォールスペーサＳＷＳをさらに有している。サイドウォールスペーサＳＷＳは、ゲート電極ＧＥの側面に形成されている。サイドウォールスペーサＳＷＳは、第１部分ＳＲａ上に位置している。サイドウォールスペーサＳＷＳは、例えばシリコン窒化物で形成されている。

【0031】

第１実施形態に係る半導体装置は、シリサイド膜ＳＩＬをさらに有している。シリサイド膜ＳＩＬは、ソース領域ＳＲ上、ドレイン領域ＤＲＡ上、ボディコンタクト領域ＢＣＲ上及びゲート電極ＧＥ上に形成されている。シリサイド膜ＳＩＬは、例えばコバルト（Ｃｏ）、チタン（Ｔｉ）等とシリコンとの化合物で形成されている。

【0032】

第１実施形態に係る半導体装置は、層間絶縁膜ＩＬＤと、複数のコンタクトプラグＣＰと、複数の配線ＷＬとをさらに有している。層間絶縁膜ＩＬＤは、トランジスタＴｒを覆うように第１面ＦＳ上に形成されている。層間絶縁膜ＩＬＤは、例えばシリコン酸化物で形成されている。

【0033】

複数のコンタクトプラグＣＰは、層間絶縁膜ＩＬＤ中に形成されている。複数のコンタクトプラグＣＰは、それぞれ、シリサイド膜ＳＩＬを介してソース領域ＳＲ、ドレイン領域ＤＲＡ、ボディコンタクト領域ＢＣＲ及びゲート電極ＧＥに電気的に接続されている。コンタクトプラグＣＰは、例えばタングステン（Ｗ）で形成されている。なお、図示されていないが、コンタクトプラグＣＰと層間絶縁膜ＩＬＤとの間には、チタン、窒化チタン（ＴｉＮ）等のバリアメタルが形成されていてもよい。

【0034】

複数の配線ＷＬは、層間絶縁膜ＩＬＤ上に形成されている。複数の配線ＷＬは、それぞれ、複数のコンタクトプラグＣＰに電気的に接続されている。配線ＷＬは、例えばアルミニウム（Ａｌ）、アルミニウム合金等で形成されている。

【0035】

上記においては、配線層の数が１である場合の例を示した。しかしながら、第１実施形態に係る半導体装置は、より多数の配線層を有していてもよい。

【0036】

以下に、第１実施形態に係る半導体装置の製造方法を説明する。
図４に示されるように、第１実施形態に係る半導体装置の製造方法は、第１イオン注入工程Ｓ１と、ハードマスク形成工程Ｓ２と、フォトレジスト形成工程Ｓ３と、第２イオン注入工程Ｓ４と、絶縁分離膜形成工程Ｓ５とを有している。第１実施形態に係る半導体装置の製造方法は、さらに、ゲート絶縁膜形成工程Ｓ６と、ゲート電極形成工程Ｓ７と、第３イオン注入工程Ｓ８と、サイドウォールスペーサ形成工程Ｓ９と、第４イオン注入工程Ｓ１０と、シリサイド膜形成工程Ｓ１１とを有している。

【0037】

第１実施形態に係る半導体装置の製造方法は、さらに、層間絶縁膜形成工程Ｓ１２と、コンタクトプラグ形成工程Ｓ１３と、配線形成工程Ｓ１４とを有している。

【0038】

図５に示されるように、第１イオン注入工程Ｓ１においては、ボディ領域ＢＲ、ドリフト領域ＤＲＩが形成される。ボディ領域ＢＲ及びドリフト領域ＤＲＩは、例えばイオン注入で形成されている。

【0039】

ハードマスク形成工程Ｓ２においては、図６に示されるように、ハードマスクＨＭが形成される。ハードマスクＨＭは、第１面ＦＳ上に形成される。ハードマスクＨＭと第１面ＦＳとの間には、絶縁膜ＤＬが形成される。

【0040】

ハードマスクＨＭは、開口ＯＰを有している。開口ＯＰは、ドリフト領域ＤＲＩ上に形成されている。ハードマスクＨＭは、縁部ＯＰａと、縁部ＯＰｂとを有している。縁部ＯＰａは、開口ＯＰの第１部分ＢＲａ側に位置する。縁部ＯＰｂは、開口ＯＰに対して、縁部ＯＰａとは反対側に位置する。

【0041】

絶縁膜ＤＬは、例えば熱酸化で形成される。ハードマスクＨＭの形成においては、第１に、ハードマスクＨＭを構成する材料が、ＣＶＤ（Chemical Vapor Deposition）で形成される。第２に、成膜されたハードマスクＨＭを構成する材料が、フォトリソグラフィ及びエッチングを用いてパターンニングされる。

【0042】

フォトレジスト形成工程Ｓ３においては、図７に示されるように、フォトレジストＰＲが形成される。フォトレジストＰＲは、縁部ＯＰｂを覆うように形成されている。フォトレジストＰＲは、フォトレジストＰＲを構成する感光性有機材料を塗布するとともに、塗布されたフォトレジストＰＲを構成する感光性有機材料を露光・現像することで形成される。

【0043】

第２イオン注入工程Ｓ４においては、図８に示されるように、逆導電型領域ＲＣＲが形成される。逆導電型領域ＲＣＲは、ハードマスクＨＭをマスクとするイオン注入で形成される。第２イオン注入工程Ｓ４におけるイオン注入は、イオンが縁部ＯＰａの下方に入り込むように第１面ＦＳに対して傾斜して行われる。なお、縁部ＯＰｂがフォトレジストＰＲで覆われていることにより、縁部ＯＰｂの下方には、イオンが入り込まない。第２イオン注入工程Ｓ４が行われた後には、フォトレジストＰＲは除去される。

【0044】

第２イオン注入工程Ｓ４におけるイオン注入は、図９に示されるように、第１イオン注入ＩＩ１と、第２イオン注入ＩＩ２と、第３イオン注入ＩＩ３と、第４イオン注入ＩＩ４とにより行われてもよい。第１イオン注入ＩＩ１は、平面視において、第１方向に沿って行われる。第２イオン注入ＩＩ２は、平面視において、第２方向に沿って行われる。第３イオン注入ＩＩ３は、平面視において、第３方向に沿って行われる。第４イオン注入ＩＩ４は、平面視において、第４方向に沿って行われる。

【0045】

第１方向と第２方向とは、互いに直交している。第３方向は、第１方向の反対方向である。第４方向は、第２方向の反対方向である。第１方向、第２方向、第３方向及び第４方向は、方向ＤＲ１（平面視におけるドレイン領域ＤＲＡの延在方向）と異なることが好ましい。

【0046】

絶縁分離膜形成工程Ｓ５においては、図１０に示されるように、絶縁分離膜ＩＳＬが形成される。絶縁分離膜形成工程Ｓ５は、溝形成工程Ｓ５１と、埋め込み工程Ｓ５２とを有している。溝形成工程Ｓ５１においては、溝ＴＲの形成が行われる。溝ＴＲは、ハードマスクＨＭをマスクとしてＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことにより形成される。これにより、不要な逆導電型領域ＲＣＲの部分は除去されることになる。

【0047】

埋め込み工程Ｓ５２においては、絶縁分離膜ＩＳＬを構成する材料が溝ＴＲに埋め込まれる。具体的には、第１に、絶縁分離膜ＩＳＬを構成する材料が、ＣＶＤ等で溝ＴＲに充填される。第２に、溝ＴＲに充填された絶縁分離膜ＩＳＬを構成する材料が、ＣＭＰ（Chemical Mechanical Polishing）等で平坦化される。第３に、絶縁分離膜ＩＳＬを構成する材料に対してウェットエッチングを行うことにより、絶縁分離膜ＩＳＬの段差調整が行われる。なお、絶縁分離膜ＩＳＬの形成が終了した後は、ハードマスクＨＭ及び絶縁膜ＤＬは、エッチング等で除去される。

【0048】

ゲート絶縁膜形成工程Ｓ６においては、図１１に示されるように、ゲート絶縁膜ＧＯが形成される。ゲート絶縁膜ＧＯの形成は、例えば熱酸化により行われる。

【0049】

ゲート電極形成工程Ｓ７においては、図１２に示されるように、ゲート電極ＧＥが形成される。ゲート電極ＧＥの形成においては、第１に、ゲート電極ＧＥを構成する材料が、ＣＶＤ等で成膜される。第２に、成膜されたゲート電極ＧＥを構成する材料が、フォトリソグラフィ及びエッチングでパターンニングされる。

【0050】

第３イオン注入工程Ｓ８においては、図１３に示されるように、第１部分ＳＲａが形成される。第１部分ＳＲａの形成は、イオン注入で行われる。サイドウォールスペーサ形成工程Ｓ９においては、図１４に示されるように、サイドウォールスペーサＳＷＳが形成される。サイドウォールスペーサＳＷＳの形成は、サイドウォールスペーサＳＷＳを構成する材料をＣＶＤ等で成膜するとともに、成膜されたサイドウォールスペーサＳＷＳを構成する材料をエッチバックすることで形成される。

【0051】

第４イオン注入工程Ｓ１０においては、図１５に示されるように、第２部分ＳＲｂ、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲが形成される。第２部分ＳＲｂ、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲの形成は、イオン注入で行われる。

【0052】

シリサイド膜形成工程Ｓ１１においては、図１６に示されるように、シリサイド膜ＳＩＬが形成される、シリサイド膜ＳＩＬの形成においては、第１に、コバルト、チタン等が第１面ＦＳ上に成膜される。第２に、成膜されたコバルト、チタン等に対する熱処理が行われる。これにより、成膜されたコバルト、チタン等とシリコンとが反応し、シリサイド化が進行する。第３に、シリコンと未反応のコバルト、チタン等がエッチング等で除去される。

【0053】

層間絶縁膜形成工程Ｓ１２においては、図１７に示されるように、層間絶縁膜ＩＬＤが形成される。層間絶縁膜ＩＬＤは、層間絶縁膜ＩＬＤを構成する材料をＣＶＤ等で成膜するとともに、成膜された層間絶縁膜ＩＬＤを構成する材料をＣＭＰ等で平坦化することで形成される。

【0054】

コンタクトプラグ形成工程Ｓ１３においては、図１８に示されるように、コンタクトプラグＣＰが形成される。コンタクトプラグＣＰの形成においては、第１に、層間絶縁膜ＩＬＤ中にコンタクトホールが形成される。第２に、コンタクトホール中に、コンタクトプラグＣＰを構成する材料がＣＶＤ等で埋め込まれる。第３に、コンタクトホールからはみ出したコンタクトプラグＣＰを構成する材料が、ＣＭＰ等で除去される。

【0055】

配線形成工程Ｓ１４においては、配線ＷＬが形成される。配線ＷＬは、配線ＷＬを構成する材料をスパッタリング等で成膜するとともに、成膜された配線ＷＬを構成する材料をフォトリソグラフィ及びエッチングでパターンニングして形成される。以上により、図２及び図３に示される第１実施形態に係る半導体装置の構造が形成される。なお、上記においては、配線層の数が１である場合について説明したが、配線層の数が複数である場合には、層間絶縁膜ＩＬＤを形成する工程、ビアプラグを形成する工程及び配線を形成する工程が順次繰り返される。

【0056】

以下に、第１実施形態に係る半導体装置及び第１実施形態に係る半導体装置の製造方法の効果を説明する。

【0057】

第１実施形態に係る半導体装置は、上記のとおり、逆導電型領域ＲＣＲを有している。逆導電型領域ＲＣＲは、ドリフト領域ＤＲＩとのｐｎ接合により空乏層を形成している。この空乏層により、ゲート絶縁膜ＧＯ直下に位置する半導体基板ＳＵＢ中での電界が緩和され、発生したホットキャリアがゲート絶縁膜ＧＯに向かって加速されにくくなる。そのため、第１実施形態に係る半導体装置によると、ホットキャリア注入によるゲート絶縁膜ＧＯの劣化が抑制され、ひいては、半導体装置の信頼性が向上する。

【0058】

逆導電型領域ＲＣＲがフォトレジストをマスクとするイオン注入で形成される場合、フォトレジストの開口幅のばらつきに起因して、幅Ｗにばらつきが生じるおそれがある。第１実施形態に係る半導体装置においては、図１９に示されるように、幅Ｗが大きくなるほど、オン抵抗が上昇する。

【0059】

第１実施形態に係る半導体装置において、逆導電型領域ＲＣＲは、絶縁分離膜ＩＳＬと同一のマスク（ハードマスクＨＭ）を用いて自己整合的に形成することができるため、幅Ｗを精度よく制御することができる。したがって、第１実施形態に係る半導体装置及び第１実施形態に係る半導体装置の製造方法によると、半導体装置の信頼性を向上させつつ、オン抵抗の上昇を抑制することができる。

【0060】

第１実施形態に係る半導体装置の製造方法において、第２イオン注入工程Ｓ４が第１イオン注入ＩＩ１～第４イオン注入ＩＩ４により行われ、かつ第１方向～第４方向が、方向ＤＲ１（平面視におけるドレイン領域ＤＲＡの延在方向）と異なる場合、逆導電型領域ＲＣＲに対する重畳的なイオン注入が行われにくくなるため、逆導電型領域ＲＣＲの不純物濃度を均一化することができる。

【0061】

図１９に示されるように、幅Ｗが深さＤよりも大きくなると、オン抵抗の上昇が顕著になる。第１実施形態に係る半導体装置及び第１実施形態に係る半導体装置の製造方法において、幅Ｗが深さＤよりも小さい場合、オン抵抗の上昇を抑制することができる。幅Ｗが過度に小さい場合、逆導電型領域ＲＣＲによる電界緩和効果が乏しくなる。第１実施形態に係る半導体装置及び第１実施形態に係る半導体装置の製造方法において、幅Ｗが深さＤの０．５倍以上である場合には、オン抵抗の上昇を抑制しつつ、半導体装置の信頼性を向上させることができる。

【0062】

（第２実施形態）
第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と同一であるため、説明は省略する。

【0063】

以下に、第２実施形態に係る半導体装置の製造方法を説明する。以下においては、第１実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0064】

図２０に示されるように、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と同様に、第１イオン注入工程Ｓ１と、ハードマスク形成工程Ｓ２と、フォトレジスト形成工程Ｓ３と、第２イオン注入工程Ｓ４と、絶縁分離膜形成工程Ｓ５とを有している。第２実施形態に係る半導体装置の製造方法は、さらに、ゲート絶縁膜形成工程Ｓ６と、ゲート電極形成工程Ｓ７と、第３イオン注入工程Ｓ８と、サイドウォールスペーサ形成工程Ｓ９と、第４イオン注入工程Ｓ１０と、シリサイド膜形成工程Ｓ１１とを有している。

【0065】

また、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と同様に、層間絶縁膜形成工程Ｓ１２と、コンタクトプラグ形成工程Ｓ１３と、配線形成工程Ｓ１４とを有している。

【0066】

しかしながら、第２実施形態に係る半導体装置の製造方法においては、フォトレジスト形成工程Ｓ３、第２イオン注入工程Ｓ４及び絶縁分離膜形成工程Ｓ５の順序が、第１実施形態に係る半導体装置の製造方法と異なっている。

【0067】

第２実施形態に係る半導体装置の製造方法において、絶縁分離膜形成工程Ｓ５は、図２１及び図２２に示されるように、ハードマスク形成工程Ｓ２の後であって、フォトレジスト形成工程Ｓ３及び第２イオン注入工程Ｓ４の前に行われる。

【0068】

以下に、第２実施形態に係る半導体装置及び第２実施形態に係る半導体装置の製造方法の効果を説明する。以下においては、第１実施形態に係る半導体装置及び第１実施形態に係る半導体装置の製造方法の効果と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0069】

第１実施形態に係る半導体装置の製造方法においては、第２イオン注入工程Ｓ４が絶縁分離膜形成工程Ｓ５の後に行われる。そのため、第１実施形態に係る半導体装置の製造方法においては、ハードマスクＨＭのエッチングが完了した時点で、エッチング装置から半導体装置を一旦搬出し、洗浄等を行う必要がある。

【0070】

他方で、第２実施形態に係る半導体装置においては、絶縁分離膜形成工程Ｓ５がハードマスク形成工程Ｓ２の直後に行われる。そのため、第２実施形態に係る半導体装置の製造方法においては、ハードマスクＨＭのエッチングが完了した時点で半導体装置をエッチング装置から一旦搬出して洗浄等を行う必要がなく、エッチングガスを切り替えてそのまま溝ＴＲを形成するためのエッチングを継続することができる。このように、第２実施形態に係る半導体装置の製造方法によると、製造工程を簡略化することができる。

【0071】

（第３実施形態）
第３実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と同一であるため、説明は省略する。

【0072】

図２３に示されるように、第３実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と同様に、第１イオン注入工程Ｓ１と、ハードマスク形成工程Ｓ２と、フォトレジスト形成工程Ｓ３と、第２イオン注入工程Ｓ４と、絶縁分離膜形成工程Ｓ５とを有している。第３実施形態に係る半導体装置の製造方法は、さらに、ゲート絶縁膜形成工程Ｓ６と、ゲート電極形成工程Ｓ７と、第３イオン注入工程Ｓ８と、サイドウォールスペーサ形成工程Ｓ９と、第４イオン注入工程Ｓ１０と、シリサイド膜形成工程Ｓ１１とを有している。

【0073】

また、第３実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と同様に、層間絶縁膜形成工程Ｓ１２と、コンタクトプラグ形成工程Ｓ１３と、配線形成工程Ｓ１４とを有している。

【0074】

しかしながら、第３実施形態に係る半導体装置の製造方法においては、フォトレジスト形成工程Ｓ３、第２イオン注入工程Ｓ４及び絶縁分離膜形成工程Ｓ５の順序が、第１実施形態に係る半導体装置の製造方法と異なっている。

【0075】

第３実施形態に係る半導体装置の製造方法においては、溝形成工程Ｓ５１は、図２４に示されるように、ハードマスク形成工程Ｓ２の後であって、フォトレジスト形成工程Ｓ３及び第２イオン注入工程Ｓ４の前に行われる。埋め込み工程Ｓ５２は、図２５に示されるように、フォトレジスト形成工程Ｓ３及び第２イオン注入工程Ｓ４の後に行われる。

【0076】

なお、図２５に示されるように、フォトレジスト形成工程Ｓ３において、フォトレジストＰＲは、逆導電型領域ＲＣＲが縁部ＯＰａの下方にある領域以外に形成されないようにするために、縁部ＯＰｂ側から縁部ＯＰａ側に向かって延在している。なお、フォトレジストＰＲの縁部ＯＰａ側への延在量は、第２イオン注入工程Ｓ４におけるイオン注入の角度に応じて適宜決定される。

【0077】

以下に、第３実施形態に係る半導体装置及び第３実施形態に係る半導体装置の製造方法の効果を説明する。以下においては、第１実施形態に係る半導体装置及び第１実施形態に係る半導体装置の製造方法の効果と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0078】

上記のとおり、第１実施形態に係る半導体装置の製造方法においては、ハードマスクＨＭのエッチングが完了した時点で、エッチング装置から半導体装置を一旦搬出し、洗浄等を行う必要がある。

【0079】

他方で、第３実施形態に係る半導体装置においては、溝形成工程Ｓ５１がハードマスク形成工程Ｓ２の直後に行われる。そのため、第３実施形態に係る半導体装置の製造方法においては、ハードマスクＨＭのエッチングが完了した時点で半導体装置をエッチング装置から一旦搬出して洗浄等を行う必要がなく、エッチングガスを切り替えてそのまま溝ＴＲを形成するためのエッチングを継続することができる。このように、第３実施形態に係る半導体装置の製造方法によると、製造工程を簡略化することができる。

【0080】

＜第３実施形態の第１変形例＞
以下に、第３実施形態の第１変形例に係る半導体装置の構成を説明する。以下においては、第３実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0081】

図２６に示されるように、第３実施形態の第１変形例に係る半導体装置は、半導体基板ＳＵＢと、絶縁分離膜ＩＳＬと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥと、サイドウォールスペーサＳＷＳと、シリサイド膜ＳＩＬと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰと、配線ＷＬとを有している。

【0082】

半導体基板ＳＵＢは、第１面ＦＳを有している。半導体基板ＳＵＢには、ソース領域ＳＲと、ドレイン領域ＤＲＡと、逆導電型領域ＲＣＲと、ボディコンタクト領域ＢＣＲと、ボディ領域ＢＲと、ドリフト領域ＤＲＩとが形成されている。これらの点に関して、第３実施形態の第１変形例に係る半導体装置は、第３実施形態に係る半導体装置の構成と共通している。

【0083】

しかしながら、第３実施形態の第１変形例に係る半導体装置の構成は、逆導電型領域ＲＣＲの位置に関して、第３実施形態に係る半導体装置の構成と異なっている。第３実施形態の第１変形例に係る半導体装置において、逆導電型領域ＲＣＲは、絶縁分離膜ＩＳＬを取り囲むように第１面ＦＳに形成されている。

【0084】

以下に、第３実施形態の第１変形例に係る半導体装置の製造方法を説明する。以下においては、第３実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0085】

第３実施形態の第１変形例に係る半導体装置の製造方法は、第３実施形態に係る半導体装置の製造方法と同一である。但し、図２７に示されるように、フォトレジスト形成工程Ｓ３において、フォトレジストＰＲは、縁部ＯＰａ及び縁部ＯＰｂを覆わないように形成されている。これにより、第２イオン注入工程Ｓ４におけるイオン注入は、溝ＴＲの両側面及び底面に対して行われる。

【0086】

以下に、第３実施形態の第１変形例に係る半導体装置及び第３実施形態の第１変形例に係る半導体装置の製造方法の効果を説明する。以下においては、第３実施形態に係る半導体装置及びその製造方法の効果と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0087】

第３実施形態に係る半導体装置においては、絶縁分離膜ＩＳＬとドリフト領域ＤＲＩとの界面における界面準位によって導電キャリアがトラップされることにより、オン抵抗が上昇してしまう場合がある。第３実施形態の第１変形例に係る半導体装置においては、逆導電型領域ＲＣＲが絶縁分離膜ＩＳＬを取り囲むように形成されているため、上記のような導電キャリアが界面準位でトラップされることによるオン抵抗の上昇を抑制することができる。第３実施形態の第１変形例に係る半導体装置の製造方法によると、上記のような機能を果たす逆導電型領域ＲＣＲを、自己整合的に精度よく形成することができる。

【0088】

＜第３実施形態の第２変形例＞
以下に、第３実施形態の第２変形例に係る半導体装置の構成を説明する。以下においては、第３実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0089】

図２８に示されるように、第３実施形態の第２変形例に係る半導体装置は、半導体基板ＳＵＢと、絶縁分離膜ＩＳＬと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥと、サイドウォールスペーサＳＷＳと、シリサイド膜ＳＩＬと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰと、配線ＷＬとを有している。

【0090】

半導体基板ＳＵＢは、第１面ＦＳを有している。半導体基板ＳＵＢには、ソース領域ＳＲと、ドレイン領域ＤＲＡと、逆導電型領域ＲＣＲと、ボディコンタクト領域ＢＣＲと、ボディ領域ＢＲと、ドリフト領域ＤＲＩとが形成されている。これらの点に関して、第３実施形態の第２変形例に係る半導体装置は、第３実施形態に係る半導体装置の構成と共通している。

【0091】

しかしながら、第３実施形態の第２変形例に係る半導体装置の構成は、逆導電型領域ＲＣＲの位置に関して、第３実施形態に係る半導体装置の構成と異なっている。第３実施形態の第２変形例に係る半導体装置において、逆導電型領域ＲＣＲは、ドレイン領域ＤＲＡ側に位置する絶縁分離膜ＩＳＬの側面及びドレイン領域ＤＲＡ側に位置する絶縁分離膜ＩＳＬの側面に連なる絶縁分離膜ＩＳＬの底面の一部を覆うように形成されている。

【0092】

以下に、第３実施形態の第２変形例に係る半導体装置の製造方法を説明する。以下においては、第３実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0093】

第３実施形態の第２変形例に係る半導体装置の製造方法は、第３実施形態に係る半導体装置の製造方法と同一である。但し、図２９に示されるように、フォトレジスト形成工程Ｓ３において、フォトレジストＰＲは、縁部ＯＰｂを覆わないように形成されている。しかしながら、フォトレジスト形成工程Ｓ３において、フォトレジストＰＲは、縁部ＯＰａを覆うように形成されている。これにより、第２イオン注入工程Ｓ４におけるイオン注入は、溝ＴＲのドレイン領域ＤＲＡ側の側面及び溝ＴＲのドレイン領域ＤＲＡ側の側面に連なる溝ＴＲの底面の一部に対して行われる。

【0094】

以下に、第３実施形態の第２変形例に係る半導体装置及び第３実施形態の第２変形例に係る半導体装置の製造方法の効果を説明する。以下においては、第３実施形態に係る半導体装置及びその製造方法の効果と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0095】

第３実施形態に係る半導体装置においては、絶縁分離膜ＩＳＬとドリフト領域ＤＲＩとの界面における界面準位によって導電キャリアがトラップされることにより、オン抵抗が上昇してしまう場合がある。第３実施形態の第２変形例に係る半導体装置においては、ドレイン領域ＤＲＡ側に位置する絶縁分離膜ＩＳＬの側面及びドレイン領域ＤＲＡ側に位置する絶縁分離膜ＩＳＬの側面に連なる絶縁分離膜ＩＳＬの底面の一部を覆うように形成されているため、上記のような導電キャリアが界面準位でトラップされることによるオン抵抗の上昇を抑制することができる。第３実施形態の第２変形例に係る半導体装置の製造方法によると、上記のような機能を果たす逆導電型領域ＲＣＲを、自己整合的に精度よく形成することができる。

【0096】

なお、上記においては、１つの半導体装置に１種類のＬＤＭＯＳトランジスタ（第３実施形態に係る半導体装置のＬＤＭＯＳトランジスタ、第３実施形態の第１変形例に係る半導体装置のＬＤＭＯＳトランジスタ及び第３実施形態の第２変形例に係るＬＤＭＯＳトランジスタのいずれか）が形成される例を示した。しかしながら、１つの半導体装置に、第３実施形態に係る半導体装置のＬＤＭＯＳトランジスタ、第３実施形態の第１変形例に係る半導体装置のＬＤＭＯＳトランジスタ及び第３実施形態の第２変形例に係るＬＤＭＯＳトランジスタから選択される２種類以上のＬＤＭＯＳトランジスタが形成されてもよい。

【0097】

この場合には、異なる種類のＬＤＭＯＳトランジスタ毎に、フォトレジストＰＲの形状を適宜変化させればよい。すなわち、第３実施形態に係る半導体装置のＬＤＭＯＳトランジスタが形成される箇所には、図２５に示されるような形状のフォトレジストＰＲが形成されればよい。第３実施形態の第１変形例に係る半導体装置のＬＤＭＯＳトランジスタが形成される箇所には、図２７に示されるような形状のフォトレジストＰＲが形成されればよい。第３実施形態の第２変形例に係る半導体装置のＬＤＭＯＳトランジスタが形成される箇所には、図２９に示されるような形状のフォトレジストＰＲが形成されればよい。

【0098】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0099】

ＡＮＬ アナログ回路、ＢＣＲ ボディコンタクト領域、ＢＲ ボディ領域、ＢＲａ 第１部分、ＢＲｂ 第２部分、ＣＰ コンタクトプラグ、Ｄ 深さ、ＤＬ 絶縁膜、ＤＲ１ 方向、ＤＲＡ ドレイン領域、ＤＲＣ ドライバ回路、ＤＲＩ ドリフト領域、ＦＳ 第１面、ＧＥ ゲート電極、ＧＯ ゲート絶縁膜、ＨＭ ハードマスク、ＩＩ１ 第１イオン注入、ＩＩ２ 第２イオン注入、ＩＩ３ 第３イオン注入、ＩＩ４ 第４イオン注入、ＩＬＤ 層間絶縁膜、ＩＯＣ 入出力回路、ＩＳＬ 絶縁分離膜、ＬＯＧ ロジック回路、ＯＰ 開口、ＯＰａ，ＯＰｂ 縁部、ＰＤＣ プリドライバ回路、ＰＲ フォトレジスト、ＰＷＣ 電源回路、ＲＣＲ 逆導電型領域、Ｓ１ 第１イオン注入工程、Ｓ２ ハードマスク形成工程、Ｓ３ フォトレジスト形成工程、Ｓ４ 第２イオン注入工程、Ｓ５ 絶縁分離膜形成工程、Ｓ６ ゲート絶縁膜形成工程、Ｓ７ ゲート電極形成工程、Ｓ８ 第３イオン注入工程、Ｓ９ サイドウォールスペーサ形成工程、Ｓ１０ 第４イオン注入工程、Ｓ１１ シリサイド膜形成工程、Ｓ１２ 層間絶縁膜形成工程、Ｓ１３ コンタクトプラグ形成工程、Ｓ１４ 配線形成工程、Ｓ５１ 溝形成工程、Ｓ５２ 工程、ＳＩＬ シリサイド膜、ＳＲ ソース領域、ＳＲａ 第１部分、ＳＲｂ 第２部分、ＳＳ 第２面、ＳＵＢ 半導体基板、ＳＷＳ サイドウォールスペーサ、ＴＲ 溝、Ｔｒ トランジスタ、Ｗ 幅、ＷＬ 配線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】