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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2021-12-27
(45)【発行日】2022-01-19
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/06 20060101AFI20220112BHJP
H01L 29/78 20060101ALI20220112BHJP
H01L 29/12 20060101ALI20220112BHJP
H01L 21/336 20060101ALI20220112BHJP
H01L 21/329 20060101ALI20220112BHJP
H01L 29/868 20060101ALI20220112BHJP
H01L 29/861 20060101ALI20220112BHJP
【ＦＩ】
H01L29/78 652P
H01L29/78 652S
H01L29/78 652M
H01L29/78 652D
H01L29/78 652T
H01L29/78 657A
H01L29/78 658A
H01L29/78 658G
H01L29/78 652Q
H01L29/91 B
H01L29/91 D
H01L29/06 301G
H01L29/06 301R
H01L29/06 301V
【請求項の数】
14
(21)【出願番号】P 2018080189
(22)【出願日】2018-04-18
(65)【公開番号】P2019192678
(43)【公開日】2019-10-31
【審査請求日】2020-09-10
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】中沢 芳人
【審査官】恩田 和彦
(56)【参考文献】
【文献】特開２００９－０９９８６３（ＪＰ，Ａ）
【文献】特開２０１３－１７９２５１（ＪＰ，Ａ）
【文献】特開２０１６－１６７６３２（ＪＰ，Ａ）
【文献】特開２０１６－２１９４６０（ＪＰ，Ａ）
【文献】特開２０１５－２０７７０２（ＪＰ，Ａ）
【文献】特開平０５－１９８５４３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／３２９
Ｈ０１Ｌ ２９／８６１
(57)【特許請求の範囲】
【請求項1】
（ａ）結晶面（１００）からなる主面と、前記主面とは反対側の裏面と、第１導電型の第１半導体領域と、を含むシリコンからなる半導体基板と、（ｂ）前記主面に設けられた素子形成領域と、
（ｃ）上面と底面とを有し、前記底面が前記半導体基板の内部に位置し、前記上面が前記半導体基板の前記主面から露出するフィールド絶縁膜と、
（ｄ）その端部が前記フィールド絶縁膜の前記底面で終端するように前記第１半導体領域内に設けられ、平面視において前記素子形成領域を囲むように閉じたリング形状を有する第２導電型のウェル領域と、
を有し、
前記ウェル領域は、平面視において、＜０１０＞方向に延在する第１領域と、＜００１＞方向に延在する第２領域と、前記第１領域と前記第２領域とを接続し、平面視において円弧形状を有する第３領域と、を含み、
前記フィールド絶縁膜は、平面視において、前記ウェル領域の内部に設けられ、前記ウェル領域に沿って延在する開口を有し、
前記開口は、前記第１領域において前記＜０１０＞方向に延在する第１開口と、前記第２領域において前記＜００１＞方向に延在する第２開口とを含み、前記第１開口と前記第２開口とは、前記第３領域において分断され、
前記ウェル領域は、
前記第１半導体領域内に設けられ、前記第２導電型を有する第６半導体領域と、
前記第６半導体領域よりも前記主面側に設けられ、前記第２導電型を有する第７半導体領域と、
前記第７半導体領域よりも前記主面側に設けられ、前記第２導電型を有する第８半導体領域と、
を含み、
平面視において、前記第７半導体領域の幅は、前記第６半導体領域の幅よりも広く、前記第８半導体領域の幅は、前記第７半導体領域の幅よりも広い、半導体装置。
【請求項2】
請求項１記載の半導体装置において、前記ウェル領域の前記第３領域は、前記フィールド絶縁膜で覆われている、半導体装置。
【請求項3】
請求項１記載の半導体装置において、前記第３領域における前記ウェル領域の深さは、前記第１領域における前記ウェル領域の深さと等しい、半導体装置。
【請求項4】
請求項１記載の半導体装置において、前記ウェル領域の前記第３領域における前記円弧形状は、５０μｍ以上の曲率半径を有する、半導体装置。
【請求項5】
請求項１記載の半導体装置において、さらに、
前記ウェル領域および前記フィールド絶縁膜を覆う絶縁膜と、
平面視において前記ウェル領域と重なるように前記絶縁膜上に設けられ、前記素子形成領域を囲む閉じたリング形状を有する金属配線と、
前記金属配線と前記ウェル領域とを電気的に接続する導体層と、
を有し、
前記絶縁膜は、前記第１領域において前記ウェル領域を露出する第１コンタクト溝と、前記第２領域において前記ウェル領域を露出する第２コンタクト溝と、を含み、
前記導体層は、前記第１コンタクト溝内および前記第２コンタクト溝内に埋め込まれ、前記ウェル領域に接触している、半導体装置。
【請求項6】
請求項５記載の半導体装置において、平面視において、前記第１コンタクト溝は、前記第１開口の内側に位置しており、前記第２コンタクト溝は、前記第２開口の内側に位置している、半導体装置。
【請求項7】
請求項１記載の半導体装置において、前記素子形成領域には、ＩＧＢＴ素子が設けられており、
前記ＩＧＢＴ素子は、
前記第１半導体領域内において、前記半導体基板の前記主面から前記裏面に向かって延在する溝内に設けられたゲート絶縁膜およびゲート電極と、
前記溝の側壁において前記ゲート絶縁膜に接触し、前記第１半導体領域内であって、かつ、前記半導体基板の前記主面に接触するように設けられた前記第１導電型の第２半導体領域と、
前記溝の側壁において前記ゲート絶縁膜に接触し、前記第２半導体領域の下に設けられた前記第２導電型の第３半導体領域と、
前記第１半導体領域と、前記裏面との間に設けられた前記第２導電型を有する第４半導体領域と、
を含む、半導体装置。
【請求項8】
請求項１記載の半導体装置において、前記素子形成領域には、ダイオード素子が設けられており、
前記ダイオード素子は、
前記第１半導体領域内において、前記半導体基板の前記主面に設けられた前記第２導電型の第５半導体領域、を含む、半導体装置。
【請求項9】
（ａ）結晶面（１００）からなる主面と、前記主面とは反対側の裏面と、第１導電型の第１半導体領域と、を含むシリコンからなる半導体基板と、
（ｂ）前記主面に設けられた素子形成領域と、
（ｃ）上面と底面とを有し、前記底面が前記半導体基板の内部に位置し、前記上面が前記半導体基板の前記主面から露出するフィールド絶縁膜と、
（ｄ）その端部が前記フィールド絶縁膜の前記底面で終端するように前記第１半導体領域内に設けられ、平面視において前記素子形成領域を囲むように閉じたリング形状を有する第２導電型のウェル領域と、
を有し、
前記ウェル領域は、平面視において、＜０１０＞方向に延在する第１領域と、＜００１＞方向に延在する第２領域と、前記第１領域と前記第２領域とを接続し、平面視において円弧形状を有する第３領域と、を含み、
前記フィールド絶縁膜は、平面視において、前記ウェル領域の内部に設けられ、前記ウェル領域に沿って延在する開口を有し、
前記開口は、前記第１領域において前記＜０１０＞方向に延在する第１開口と、前記第２領域において前記＜００１＞方向に延在する第２開口とを含み、前記第１開口と前記第２開口とは、前記第３領域において分断され、
前記開口は、前記第３領域に設けられた正方形または長方形のダミー開口を含み、
前記ダミー開口を構成する４辺は、前記＜０１０＞方向または前記＜００１＞方向に延在している、半導体装置。
【請求項10】
請求項９記載の半導体装置において、前記第１開口は、正方形または長方形を有する複数のサブ開口で構成されている、半導体装置。
【請求項11】
（ａ）結晶面（１００）からなる主面と、前記主面とは反対側の裏面と、第１導電型の第１半導体領域と、を含むシリコンからなる半導体基板と、（ｂ）前記主面に設けられた素子形成領域と、
（ｃ）上面と底面とを有し、前記底面が前記半導体基板の内部に位置し、前記上面が前記半導体基板の前記主面から露出するフィールド絶縁膜と、
（ｄ）その端部が前記フィールド絶縁膜の前記底面で終端するように前記第１半導体領域内に設けられ、平面視において前記素子形成領域を囲むように閉じたリング形状を有する第２導電型のウェル領域と、
を有し、
前記ウェル領域は、平面視において、＜０１０＞方向に延在する第１領域と、＜００１＞方向に延在する第２領域と、前記第１領域と前記第２領域とを接続し、平面視において円弧形状を有する第３領域と、を含み、
前記フィールド絶縁膜は、平面視において、前記ウェル領域の内部に設けられ、前記ウェル領域に沿って延在する開口を有し、
前記開口は、前記第３領域において、＜０１１＞方向を対称軸として対称配置された第１開口および第２開口を含み、
平面視において、前記第１開口および前記第２開口は、互いに異なる方向に延在し、かつ、前記＜０１０＞方向、前記＜００１＞方向および前記＜０１１＞方向とは異なる方向に直線的に延在している、半導体装置。
【請求項12】
請求項１１記載の半導体装置において、前記第１開口は、前記＜０１１＞方向に対して１８°から２７°の範囲に延在し、
前記第２開口は、前記＜０１１＞方向に対して－１８°から－２７°の範囲に延在している、半導体装置。
【請求項13】
請求項１２記載の半導体装置において、前記第１開口の側壁は、結晶面（０２１）であり、
前記第２開口の側壁は、結晶面（０１２）である、半導体装置。
【請求項14】
請求項１２記載の半導体装置において、前記第１開口の側壁は、結晶面（０３１）であり、
前記第２開口の側壁は、結晶面（０１３）である、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、パワートランジスタを有する半導体装置に好適に利用できるものである。
【背景技術】
【0002】
パワートランジスタを有する半導体装置は、複数のパワートランジスタが形成されたセル領域と、セル領域を囲む周辺領域（ターミネーション領域）とを有する。
【0003】
パワートランジスタとして、例えば、トレンチゲートを有するパワーＭＩＳＦＥＴおよびトレンチゲートを有するＩＧＢＴが有る。そして、周辺領域の構造としては、フィールドリミッティングリング、フィールドプレート等が知られている。
【0004】
特開２００５－１９７３４号公報（特許文献１）には、半導体基板内に形成されたｐ型半導体領域からなるフィールドリミッティングリング１１と、それに接続された配線からなるフィールドプレート２４とを有する半導体装置が記載されている。そして、フィールドプレート２４は、半導体基板上に形成されたフィールド絶縁膜３Ａと、フィールド絶縁膜３Ａを覆う絶縁膜１４上に形成されており、絶縁膜１４に設けられたコンタクト溝１７を介してフィールドリミッティングリング１１に接続されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２００５－１９７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上記特許文献１では、コンタクト溝に、フィールド絶縁膜および絶縁膜の膜厚分の段差が存在するため、半導体装置の微細化を妨げる要因となる。そこで、本願発明者は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術等を用いて、半導体装置の微細化を検討した。しかしながら、ＳＴＩ技術を用いた場合、半導体装置の耐圧が低下するという新たな課題を確認するに至った。つまり、パワートランジスタを有する半導体装置において、耐圧の向上が望まれている。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
一実施の形態によれば、半導体装置は、（１００）結晶面からなる主面と、第１導電型の第１半導体領域とを含むシリコンからなる半導体基板と、主面に設けられた素子形成領域と、上面と底面とを有し、底面が半導体基板の内部に位置し、上面が半導体基板の主面から露出するフィールド絶縁膜と、その端部がフィールド絶縁膜の底面で終端するように第１半導体領域内に設けられ、平面視において素子形成領域を囲むように閉じたリング形状を有する第２導電型のウェル領域と、を有する。そして、ウェル領域は、平面視において、＜０１０＞方向に延在する第１領域と、＜００１＞方向に延在する第２領域と、第１領域と第２領域とを接続し、平面視において円弧形状を有する第３領域と、を含む。また、フィールド絶縁膜は、平面視において、ウェル領域の内部に設けられ、ウェル領域に沿って延在する開口を有し、開口は、第１領域において＜０１０＞方向に延在する第１開口と、第２領域において＜００１＞方向に延在する第２開口とを含み、第１開口と第２開口とは、第３領域において分断されている。
【発明の効果】
【0009】
一実施の形態によれば、半導体装置の耐圧を向上させることができる。
【図面の簡単な説明】
【0010】
【図1】実施の形態１の半導体装置の平面透視図である。
【図2】検討例である半導体装置の要部平面図である。
【図4】検討例の課題を示す図面である。
【図5】実施の形態１の半導体装置の要部平面図である。
【図9】実施の形態１の半導体装置の製造工程中の断面図である。
【図10】実施の形態１の半導体装置の製造工程中の断面図である。
【図11】実施の形態１の半導体装置の製造工程中の断面図である。
【図12】実施の形態１の半導体装置の製造工程中の断面図である。
【図13】実施の形態１の半導体装置の製造工程中の断面図である。
【図14】実施の形態１の半導体装置の製造工程中の断面図である。
【図15】実施の形態１の半導体装置の製造工程中の断面図である。
【図16】実施の形態１の半導体装置の製造工程中の断面図である。
【図17】実施の形態１のフィールド絶縁膜の製造工程を示す断面図である。
【図18】実施の形態１のフィールド絶縁膜の製造工程を示す断面図である。
【図19】実施の形態１のフィールド絶縁膜の製造工程を示す断面図である。
【図20】実施の形態１のフィールド絶縁膜の製造工程を示す断面図である。
【図21】イオン注入工程における不純物プロファイルを示す図面である。
【図22】比較例１におけるｐ型ウェル領域の製造方法を示す断面図である。
【図23】実施の形態１のｐ型ウェル領域の製造方法を示す断面図である。
【図24】比較例１におけるコーナー領域の断面図である。
【図25】変形例１における半導体装置の製造工程中の断面図である。
【図26】変形例１における半導体装置の製造工程中の断面図である。
【図27】変形例１における半導体装置の製造工程中の断面図である。
【図28】変形例１における半導体装置の製造工程中の断面図である。
【図29】変形例２における半導体装置の要部平面図である。
【図30】変形例３における半導体装置の要部平面図である。
【図31】変形例４における半導体装置の要部平面図である。
【図32】変形例４における半導体装置の要部斜視図である。
【図33】実施の形態２における半導体装置の要部平面図である。
【図34】変形例５における半導体装置の要部平面図である。
【図35】変形例６における半導体装置の要部平面図である。
【図36】実施の形態３における半導体装置の要部平面図である。
【図37】変形例７における半導体装置の要部平面図である。
【図38】実施の形態４の半導体装置の平面透視図である。
【図39】実施の形態４における半導体装置の要部平面図である。
【図41】実施の形態５の半導体装置の平面透視図である。
【図42】実施の形態５における半導体装置の要部平面図である。
【図45】実施の形態６の半導体装置の外観を示す平面図である。
【図46】実施の形態６の半導体装置の内部構造を示す透視拡大平面図である。
【発明を実施するための形態】
【0011】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0014】
また、以下の実施の形態で、結晶方位＜１００＞は、結晶学的に等価な結晶方位［１００］、［０１０］他を含む。
【0015】
（実施の形態１）
＜半導体装置の構造＞
実施の形態１の半導体装置（半導体チップ）ＣＰ１を、図面を参照して説明する。
＜半導体装置の構造＞
実施の形態１の半導体装置（半導体チップ）ＣＰ１を、図面を参照して説明する。
【0016】
図１は、実施の形態１の半導体装置ＣＰ１の平面透視図である。図１は、半導体基板ＳＳの主面上に形成されたエミッタ電極（金属配線）ＥＥ、ゲート配線（金属配線）ＧＬ、フィールドプレート（金属配線）ＦＰ０、ＦＰ１およびＦＰ２、ならびにガードリング（金属配線）ＧＲを示している。
【0017】
図１に示すように、半導体基板ＳＳの主面は、例えば、長方形であり、２つの長辺ＣＰＬ１およびＣＰＬ２と２つの短辺ＣＰＳ１およびＣＰＳ２とを有する。なお、半導体基板ＳＳの主面は、正方形であっても良い。半導体基板ＳＳの主面の中央部には、エミッタ電極ＥＥが配置され、そのエミッタ電極ＥＥの周囲を囲むように環状のゲート配線ＧＬが設けられている。そして、エミッタ電極ＥＥおよびゲート配線ＧＬの周囲を囲むように閉じた環状のフィールドプレートＦＰ０、ＦＰ１およびＦＰ２が順に設けられており、更に、フィールドプレートＦＰ２の周囲を囲むように閉じた環状のガードリングＧＲが設けられている。フィールドプレートＦＰ０、ＦＰ１およびＦＰ２の各々は、長辺ＣＰＬ１およびＣＰＬ２ならびに短辺ＣＰＳ１およびＣＰＳ２に沿って延在する４つの直線部分と、半導体基板ＳＳのコーナー部に位置する４つの円弧部分とで構成されている。フィールドプレートＦＰ１およびＦＰ２は電気的にフローティングであるが、フィールドプレートＦＰ０は、エミッタ電極ＥＥと接続されている。図１では、フローティング電位のフィールドプレートＦＰ１およびＦＰ２が２本の例を示しているが、その本数はこれに限定されず、１本または３本以上でも良い。
【0018】
エミッタ電極ＥＥ、ゲート配線ＧＬ、フィールドプレートＦＰ０、ＦＰ１およびＦＰ２、ならびにガードリングＧＲは、図示しない絶縁膜（保護絶縁膜）ＰＡで覆われている。絶縁膜ＰＡに設けられた開口ＰＡｇから露出したゲート配線ＧＬの一部にゲートパッドＧＰが設けられ、絶縁膜ＰＡに設けられた開口ＰＡｅから露出したエミッタ電極ＥＥの一部にエミッタパッドＥＰが設けられている。
【0019】
詳細は後述するが、フィールドプレートＦＰ１およびＦＰ２は、半導体基板ＳＳに形成された閉じた環状のｐ型ウェル領域Ｐ１およびＰ２（前述のフィールドリミッティングリングに対応）に電気的に接続されている。ｐ型ウェル領域Ｐ１およびＰ２は、ｐ型半導体領域からなり、それぞれ、フィールドプレートＦＰ１およびＦＰ２の直下に設けられている。そして、フィールドプレートＦＰ１およびＦＰ２と同様に、ｐ型ウェル領域Ｐ１およびＰ２の各々も４つの直線部分と４つの円弧部分とで構成されている。
【0020】
また、半導体基板ＳＳは、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法またはＭＣＺ（Ｍａｇｎｅｔｉｃｆｉｅｌｄ ａｐｐｌｉｅｄ Ｃｚｏｃｈｒａｌｓｋｉ）法で形成された単結晶シリコン基板であり、その主面は（１００）面となっている。後述する素子は、（１００）面に形成されている。そして、図１に示すように、フィールドプレートＦＰ１およびＦＰ２の直線部分は、結晶方位＜００１＞または結晶方位＜０１０＞に沿う方向に延在している。以下、簡略的に＜００１＞方向または＜０１０＞方向と呼ぶ。例えば、長辺ＣＰＬ１およびＣＰＬ２に沿うフィールドプレートＦＰ０、ＦＰ１およびＦＰ２の直線部分は、Ｘ方向である＜０１０＞方向に、短辺ＣＰＳ１およびＣＰＳ２に沿うフィールドプレートＦＰ０、ＦＰ１およびＦＰ２の直線部分は、Ｙ方向である＜００１＞方向に延在している。また、ｐ型ウェル領域Ｐ１およびＰ２の直線部分も同様に、＜０１０＞方向または＜００１＞方向に延在している。なお、＜０１０＞方向を短辺とし、＜００１＞方向を長辺とすることも出来る。
【0021】
＜検討例とその課題＞
先ず、本願発明者が検討した検討例と、そこで明確になった課題について説明する。図２は、検討例である半導体装置の要部平面図、図３は、図２のＢ－Ｂ´線に沿う断面図、図４は、検討例の課題を示す図面である。
先ず、本願発明者が検討した検討例と、そこで明確になった課題について説明する。図２は、検討例である半導体装置の要部平面図、図３は、図２のＢ－Ｂ´線に沿う断面図、図４は、検討例の課題を示す図面である。
【0022】
図２は、図１のＡ部（半導体装置ＣＰ１のコーナー部）におけるフィールドプレートＦＰ１およびｐ型ウェル領域Ｐ１の構造を示している。フィールドプレートＦＰ１およびｐ型ウェル領域Ｐ１の各々は、Ｘ方向に延在する直線部分と、Ｙ方向に延在する直線部分とを有し、２つの直線部分は、円弧部分で連結されている。そして、円弧部分の曲率半径は、例えば、５０μｍ以上となっている。ｐ型ウェル領域Ｐ１の円弧部分は、耐圧が低下しないように、意図的に大きな曲率半径を有する円弧形状としている。
【0023】
図３に示すように、検討例では、フィールド絶縁膜ＦＩを半導体基板ＳＳに埋め込んだ構造となっている。フィールド絶縁膜ＦＩは、開口ＯＰｆを有し、開口ＯＰｆに対応した位置にｐ型ウェル領域Ｐ１が形成されている。そして、層間絶縁膜（絶縁膜）ＩＬ上に形成されたフィールドプレートＦＰ１は、コンタクト溝ＣＴを介してｐ型ウェル領域Ｐ１に接続されている。図２に示すように、開口ＯＰｆは、ｐ型ウェル領域Ｐ１の内部に位置しており、フィールドプレートＦＰ１およびｐ型ウェル領域Ｐ１の平面形状と同様に、直線部分と円弧部分とを有しており、円弧部分の曲率半径は、例えば、５０μｍ以上となっている。
【0024】
本願発明者の検討によれば、図２および３に示すように、円弧部分において、フィールド絶縁膜ＦＩの側壁と半導体基板ＳＳとの界面に結晶欠陥が発生し、その結晶欠陥がｐ型ウェル領域Ｐ１とｎ型ドリフト領域ＮＤとのＰＮ接合を短絡させることが確認された。図４は、フィールド絶縁膜ＦＩに設けられた開口ＯＰｆの円弧部分に発生する結晶欠陥の状況を示している。なお、図４では、３重の開口ＯＰｆを示している。図４に示すように、＜０１１＞方向に対してθ１＝±１５°の範囲には、大転位ループＤＬ１と呼ぶ比較的大きい結晶欠陥が発生し、その周囲に小転位ループＤＬ２と呼ぶ比較的小さな結晶欠陥が発生することが確認された。大転位ループＤＬ１は、図３に示すように、ｐ型ウェル領域Ｐ１を貫通し、ｎ型ドリフト領域ＮＤに達する比較的大きな結晶欠陥である。これに対し、小転位ループＤＬ２は、ｐ型ウェル領域Ｐ１の内部に留まる比較的小さな結晶欠陥である。大転位ループＤＬ１は、フィールド絶縁膜ＦＩの側壁に接触する半導体基板ＳＳの結晶面が結晶面（０１１）またはその近傍の場合に発生している。結晶面（０１１）は、結晶面（０１０）または結晶面（００１）に比べ、面密度が低い（疎な）構造であるため、応力が発生した場合に、すべり面である結晶面（１１１）に沿って転位ループが発生しやすい。応力は、例えば、製造プロセス中の熱処理や半導体装置の動作時に半導体装置が高温になるため、半導体基板ＳＳとフィールド絶縁膜ＦＩとの線膨張係数の差に起因して発生する。
【0025】
次に、大転位ループＤＬ１の発生を防止する実施の形態１の半導体装置の構造の説明に戻る。
【0026】
上記課題に対し、実施の形態１では、半導体装置ＣＰ１のコーナー領域Ｒ３において、長辺ＣＰＬ１に沿って延在する開口ＯＰｆと、短辺ＣＰＳ１に沿って延在する開口ＯＰｆと、を分断するものである。
【0027】
図５は、実施の形態１の半導体装置の要部平面図である。特に、フィールドプレートＦＰ１の全体の形状を示すものであり、フィールドプレートＦＰ０およびＦＰ２は省略している。図６は、図１のＡ部における拡大平面図である。図７は、図６のＣ－Ｃ´線に沿う断面図である。つまり、直線領域Ｒ２における断面図である。図８は、図６のＤ－Ｄ´線に沿う断面図である。つまり、コーナー領域Ｒ３における断面図である。図７および図８では、周辺領域ＰＣＲのフィールドプレートＦＰ１およびＦＰ２ならびにガードリングＧＲを示しているが、図６では、周辺領域ＰＣＲのフィールドプレートＦＰ２およびガードリングＧＲは省略している。
【0028】
図５に示すように、半導体基板ＳＳの中央には、セル領域（素子形成領域）ＣＬＲが設けられており、フィールドプレートＦＰ１およびｐ型ウェル領域Ｐ１は、それぞれが所定の幅を有する閉じた環状で構成され、セル領域ＣＬＲの全周囲を取り囲んでいる。フィールドプレートＦＰ１およびｐ型ウェル領域Ｐ１は、長辺ＣＰＬ１およびＣＰＬ２に平行に延在する直線領域Ｒ１と、短辺ＣＰＳ１およびＣＰＳ２に平行に延在する直線領域Ｒ２と、直線領域Ｒ１とＲ２との間のコーナー領域（接続領域）Ｒ３とを有する。直線領域Ｒ１において、フィールドプレートＦＰ１およびｐ型ウェル領域Ｐ１は、例えば、＜０１０＞方向に延在し、直線領域Ｒ２において、フィールドプレートＦＰ１およびｐ型ウェル領域Ｐ１は、例えば、＜００１＞方向に延在している。コーナー領域Ｒ３において、フィールドプレートＦＰ１およびｐ型ウェル領域Ｐ１は、所定の幅を有する円弧形状を有し、その一端は直線領域Ｒ１に設けられたフィールドプレートＦＰ１およびｐ型ウェル領域Ｐ１に、その他端は直線領域Ｒ２に設けられたフィールドプレートＦＰ１およびｐ型ウェル領域Ｐ１に接続している。フィールドプレートＦＰ１は、全周において、ｐ型ウェル領域Ｐ１と重なる領域を有している。そして、直線領域Ｒ１とＲ２には、フィールドプレートＦＰ１およびｐ型ウェル領域Ｐ１に重なるように、フィールド絶縁膜ＦＩに設けられた開口ＯＰｆが配置されているが、コーナー領域Ｒ３には、開口ＯＰｆは設けられていない。つまり、直線領域Ｒ１に設けられた開口ＯＰｆと直線領域Ｒ２に設けられた開口ＯＰｆとは、コーナー領域Ｒ３で分断されている。このような構造にすることで、フィールド絶縁膜ＦＩの側壁が、半導体基板ＳＳの結晶面（０１１）と接することがないので、大転位ループＤＬ１の発生を防止することができる。また、同様に、直線領域Ｒ１に設けられたプラグ電極ＰＧまたはコンタクト溝ＣＴと、直線領域Ｒ２に設けられたプラグ電極ＰＧまたはコンタクト溝ＣＴとは、コーナー領域Ｒ３で分断されている。
【0029】
なお、図４から明らかなように、分断される領域は、＜０１１＞方向からθ１＝±１５°の範囲で十分であるため、直線領域Ｒ１またはＲ２からコーナー領域Ｒ３に円弧形状の開口ＯＰｆが延びていても良い。
【0030】
また、図５に示すように、フィールド絶縁膜ＦＩは、セル領域ＣＬＲを露出する開口ＯＰｃを有する。セル領域ＣＬＲ内において、フィールド絶縁膜ＦＩの開口ＯＰｃ内が、セル形成用の活性領域である。セル領域ＣＬＲの内部であって、セル領域ＣＬＲの端部には、閉じた環状のｐ型ウェル領域Ｐ０が設けられている。なお、ｐ型ウェル領域Ｐ０のｐ型ウェル領域Ｐ１側の端部は、セル領域ＣＬＲの端部と一致している。
【0031】
さらに、フィールド絶縁膜ＦＩは、長辺ＣＰＬ１およびＣＰＬ２ならびに短辺ＣＰＳ１およびＣＰＳ２を含む半導体基板ＳＳの主面Ｓａを露出する開口ＯＰｇを有する。開口ＯＰｇに露出した半導体基板ＳＳの主面Ｓａには、後述するｎ型半導体領域ＮＧＲが形成されている。フィールド絶縁膜ＦＩの開口ＯＰｇ内が、ガードリング形成用の活性領域である。なお、図５では図示していないが、フィールドプレートＦＰ２およびｐ型ウェル領域Ｐ２は、フィールドプレートＦＰ１およびｐ型ウェル領域Ｐ１と同様の構造を有する。また、フィールドプレートＦＰ２とｐ型ウェル領域Ｐ２との間に設けられた開口ＯＰｆも、フィールドプレートＦＰ１とｐ型ウェル領域Ｐ１との間に設けられた開口ＯＰｆと同様の形状を有する。
【0032】
次に、図５～８を用いて、セル領域ＣＬＲおよび周辺領域（ターミネーション領域）ＰＣＲの構造を説明する。
【0033】
図７に示すように、セル領域ＣＬＲは、エミッタ電極ＥＥ、ゲート配線ＧＬおよびフィールドプレートＦＰ０を含み、周辺領域ＰＣＲは、フィールドプレートＦＰ１およびＦＰ２ならびにガードリングＧＲを含む。周辺領域ＰＣＲの半導体基板ＳＳの主面Ｓａは、基本的にフィールド絶縁膜ＦＩで覆われている。但し、ｐ型ウェル領域Ｐ１およびＰ２ならびにｎ型半導体領域ＮＧＲに対応する領域に開口ＯＰｆおよびＯＰｇが設けられている。フィールド絶縁膜ＦＩは、半導体基板ＳＳの内部に埋め込まれている。フィールド絶縁膜ＦＩは、その厚さ方向において互いに対向する上面ＦＩａと底面ＦＩｂとを有し、上面ＦＩａは、半導体基板ＳＳの主面Ｓａとほぼ一致しており、底面ＦＩｂは、フィールド絶縁膜ＦＩの膜厚分だけ半導体基板ＳＳの主面Ｓａよりも裏面Ｓｂの側に位置している。また、言い換えると、底面ＦＩｂは半導体基板ＳＳの内部に位置し、上面ＦＩａは、半導体基板ＳＳの主面Ｓａから露出している。
【0034】
セル領域ＣＬＲは、基本的にフィールド絶縁膜ＦＩから露出しており、フィールド絶縁膜ＦＩで覆われていない。図５に示すように、セル領域ＣＬＲは、フィールド絶縁膜ＦＩの開口ＯＰｃで規定されたセル形成用の活性領域に形成されている。つまり、セル領域ＣＬＲは、その周囲を、閉じたフィールド絶縁膜ＦＩで囲まれている。ただし、セル領域ＣＬＲを、ｐ型ウェル領域Ｐ０のｐ型ウェル領域Ｐ１側の端部と定義したので、図５および７に示すように、セル領域ＣＬＲの一部分は、フィールド絶縁膜ＦＩと重なっている。つまり、ｐ型ウェル領域Ｐ０のｐ型ウェル領域Ｐ１側の端部は、フィールド絶縁膜ＦＩの底面ＦＩｂで終端している。また、セル領域ＣＬＲは、ゲート配線ＧＬを含んでいる。
【0035】
図６および７に示すように、セル領域ＣＬＲには、複数のＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）素子が、行列状に配置されている。そして、複数のＩＧＢＴは、それらの周囲を閉じた環状のｐ型ウェル領域Ｐ０で囲まれている。また、複数のＩＧＢＴは、それらの周囲を閉じたフィールド絶縁膜ＦＩで囲まれている（図５参照）。ｐ型ウェル領域Ｐ０は、フィールドプレートＦＰ０に電気的に接続されたｐ型ウェル領域Ｐ０と、エミッタ電極ＥＥに電気的に接続されたｐ型ウェル領域Ｐ０とを有し、両者の間には、ゲート配線ＧＬに接続されたゲート電極ＧＥが設けられている。なお、図１に示すように、フィールドプレートＦＰ０は、エミッタ電極ＥＥと接続されている。
【0036】
ＩＧＢＴは、半導体基板ＳＳに形成され、エミッタ電極ＥＥ、ゲート電極ＧＥおよび裏面電極（コレクタ電極）ＢＥを有する。半導体基板ＳＳは、ＦＺ法またはＭＣＺ法で形成され、例えばリン（Ｐ）等のｎ型の不純物が導入されたｎ型の単結晶シリコン基板からなる。半導体基板ＳＳは、一方の面である主面Ｓａと、主面Ｓａとは反対側の面である裏面Ｓｂとを有しており、その主面Ｓａは（１００）面となっている。
【0037】
半導体基板ＳＳの裏面Ｓｂ側には、所定の厚さのｐ型コレクタ層（ｐ型半導体領域）ＰＣが形成されている。そして、半導体基板ＳＳの裏面Ｓｂ上に、ｐ型コレクタ層ＰＣに接するように、裏面電極（コレクタ電極）ＢＥが形成されている。
【0038】
また、ｐ型コレクタ層ＰＣの、裏面電極ＢＥが形成された側とは反対側に、ｐ型コレクタ層ＰＣに接するように、ｎ型フィールドストップ層（ｎ型半導体領域）ＮＳが形成されている。
【0039】
裏面電極ＢＥは、例えば、半導体基板ＳＳの裏面Ｓｂから順にアルミニウム（Ａｌ）層、チタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層等の積層膜により、形成することができる。
【0040】
図７に示すように、ｎ型フィールドストップ層ＮＳ上には、ｎ型ドリフト領域（ｎ型半導体領域）ＮＤが形成されている。
【0041】
半導体基板ＳＳには、その主面Ｓａから半導体基板ＳＳの深さ方向（厚さ方向）に延び、ｎ型ドリフト領域ＮＤに達する複数の溝（トレンチ）ＴＲ１が形成されており、その溝ＴＲ１内には、それぞれゲート絶縁膜ＧＩを介してゲート電極ＧＥが埋め込まれている。ゲート電極ＧＥは、例えばドープトポリシリコン膜（例えばリンなどが導入されたドープトポリシリコン膜）等の導体膜からなる。図６に示すように、溝ＴＲ１およびそこに埋め込まれたゲート電極ＧＥは、Ｙ方向（＜００１＞方向）に延在している。複数のゲート電極ＧＥは、それらの端部で互いに連結され、プラグ電極ＰＧを介してゲート配線ＧＬに電気的に接続されている。
【0042】
図７に示すように、隣接するゲート電極ＧＥ間には、「アクティブセル領域」と「非アクティブセル領域」とが交互に配置されている。そして、アクティブセル領域では、半導体基板ＳＳには、主面Ｓａ側から、ｎ型エミッタ領域（ｎ型半導体領域）ＮＥ、ｐ型ボディ領域（ｐ型半導体領域）ＰＢ、および、ｎ型ホールバリア領域（ｎ型半導体領域）ＨＢが、設けられている。そして、ｎ型ホールバリア領域（ｎ型半導体領域）ＨＢは、ｎ型ドリフト領域ＮＤに接触している。また、非アクティブセル領域では、半導体基板ＳＳには、主面Ｓａ側から、ｐ型ボディ領域ＰＢおよびｐ型フローティング領域（ｐ型半導体領域）ＰＦが設けられている。また、アクティブセル領域に設けられたｐ型ボディ領域ＰＢが、ＩＧＢＴのチャネル形成領域となり、電流はアクティブ領域を流れる。
【0043】
ｎ型ドリフト領域ＮＤの不純物濃度は、ｎ型フィールドストップ層ＮＳ、ｎ型エミッタ領域ＮＥ、ｎ型ホールバリア領域ＨＢのそれぞれの不純物濃度よりも、低い。ｎ型ドリフト領域ＮＤは、半導体基板ＳＳの主面Ｓａ側から延びる空乏層を延ばし、耐圧を確保する機能を有する。ｎ型フィールドストップ層ＮＳは、ｎ型ドリフト領域ＮＤよりも高い不純物濃度を有しており、半導体基板ＳＳの主面Ｓａ側から延びる空乏層がｐ型コレクタ層ＰＣに到達しないようにする機能を有する。
【0044】
半導体基板ＳＳの主面Ｓａ上には、例えば、酸化シリコン膜などからなる層間絶縁膜ＩＬが形成されており、ゲート電極ＧＥは、層間絶縁膜ＩＬで覆われている。層間絶縁膜ＩＬ上には、例えばアルミニウム（Ａｌ）を主要な成分とする金属膜からなるエミッタ電極ＥＥが形成されている。層間絶縁膜ＩＬ上には、エミッタ電極ＥＥを覆うように、表面保護膜である絶縁膜（保護絶縁膜）ＰＡが形成されている。絶縁膜ＰＡは、例えばポリイミド系の有機絶縁膜（樹脂膜）などからなる。
【0045】
コンタクト溝ＣＴは、層間絶縁膜ＩＬを貫通し、更に、半導体基板ＳＳの内部に達している。例えば、コンタクト溝ＣＴの底面は、ｎ型エミッタ領域ＮＥとｐ型ボディ領域ＰＢとの界面に達している。そして、コンタクト溝ＣＴ内には、プラグ電極ＰＧが埋め込まれている。プラグ電極ＰＧは、エミッタ電極ＥＥを構成する金属膜で構成しても良く、また、例えば、チタンタングステン（ＴｉＷ）または窒化チタン（ＴｉＮ）等のバリアメタル膜と、タングステン等の主導体膜との積層構造で構成してもよい。
【0046】
図５～８に示すように、周辺領域ＰＣＲは、セル領域ＣＬＲの周囲を全周囲に亘って囲むように配置されている。周辺領域ＰＣＲは、ｐ型ウェル領域Ｐ１およびＰ２、ｎ型半導体領域ＮＧＲ、フィールドプレートＦＰ１およびＦＰ２ならびにガードリングＧＲを含む。ｐ型ウェル領域Ｐ１およびＰ２は、閉じた環状のｐ型半導体領域であり、ｐ型ウェル領域Ｐ１は、セル領域ＣＬＲを囲み、ｐ型ウェル領域Ｐ２は、ｐ型ウェル領域Ｐ１を囲んでいる。ｎ型半導体領域ＮＧＲは、閉じた環状のｎ型半導体領域であり、ｐ型ウェル領域Ｐ２を囲んでいる。ｐ型ウェル領域Ｐ０、Ｐ１およびＰ２は、それぞれが等しい深さＤａを有しており、ｐ型ウェル領域Ｐ１とｐ型ウェル領域Ｐ２との間隔Ｌ１は、ｐ型ウェル領域Ｐ０とｐ型ウェル領域Ｐ１との間隔Ｌ０とほぼ等しいか、または、間隔Ｌ１の方が間隔Ｌ０よりやや大きくなっている。図７および８に示すように、ｐ型ウェル領域Ｐ０、Ｐ１およびＰ２は、直線領域Ｒ１およびＲ２と、コーナー領域Ｒ３とで、等しい深さＤａを有している。この点については、後述する。
【0047】
半導体基板ＳＳの内部に埋め込まれたフィールド絶縁膜ＦＩは、ｐ型ウェル領域Ｐ１およびＰ２と重なる位置に開口ＯＰｆを有している。開口ＯＰｆの幅は、ｐ型ウェル領域Ｐ１またはＰ２の幅よりも狭く、ｐ型ウェル領域Ｐ１およびＰ２の端部は、フィールド絶縁膜ＦＩの底面ＦＩｂで終端している。ｐ型ウェル領域Ｐ０、Ｐ１およびＰ２の端部を、フィールド絶縁膜ＦＩの底面で終端させることで、ｐ型ウェル領域Ｐ０、Ｐ１またはＰ２とｎ型ドリフト領域ＮＤとの間のＰＮ接合耐圧を向上させることができる。
【0048】
フィールドプレートＦＰ１およびＦＰ２ならびにガードリングＧＲは、層間絶縁膜ＩＬ上に設けられた閉じた環状の金属膜であり、プラグ電極ＰＧを介して、それぞれ、ｐ型ウェル領域Ｐ１およびＰ２ならびにｎ型半導体領域ＮＧＲに接続されている。なお、ガードリングＧＲは、ｎ型半導体領域ＮＧＲを介してｎ型ドリフト領域ＮＤに接続されている。ここで、層間絶縁膜ＩＬに設けられたコンタクト溝ＣＴおよびプラグ電極ＰＧは、フィールド絶縁膜ＦＩに設けられた開口ＯＰｆまたはＯＰｇの内側に位置している。このような構成とすることで、同一工程で、セル領域ＣＬＲと周辺領域ＰＣＲにコンタクト溝ＣＴを形成することが可能となる。例えば、ｐ型ウェル領域Ｐ１およびＰ２の全域がフィールド絶縁膜ＦＩで覆われている場合、セル領域ＣＬＲのコンタクト溝ＣＴを、周辺領域ＰＣＲのコンタクト溝ＣＴとは別工程で形成しなければならず、製造工程が増加するというデメリットがある。
【0049】
実施の形態１では、図５、６および８に示すように、半導体基板ＳＳのコーナー領域Ｒ３においては、フィールド絶縁膜ＦＩに開口ＯＰｆを設けていない。つまり、図８に示すように、コーナー領域Ｒ３においては、ｐ型ウェル領域Ｐ１およびＰ２は、その全域をフィールド絶縁膜ＦＩで覆われている。また、コーナー領域Ｒ３においては、ｐ型ウェル領域Ｐ１またはＰ２と、フィールドプレートＦＰ１またはＦＰ２とを接続するプラグ電極ＰＧおよびコンタクト溝ＣＴは、設けられていない。
【0050】
図５で説明したように、コーナー領域Ｒ３に開口ＯＰｆが存在しないので、フィールド絶縁膜ＦＩの側壁が、半導体基板ＳＳの結晶面（０１１）と接することがなく、大転位ループＤＬ１の発生を防止することができる。
【0051】
なお、図５および６では、ｐ型ウェル領域Ｐ１とフィールドプレートＦＰ１との間の開口ＯＰｆについて説明したが、ｐ型ウェル領域Ｐ２とフィールドプレートＦＰ２との間の開口ＯＰｆも同様である。また、半導体チップＳＳの１つのコーナー部Ｒ３を例に説明したが、他の３つのコーナー部も同様である。
【0052】
＜半導体装置の製造方法＞
次に、図９～２３を用いて、実施の形態１の半導体装置の製造方法を説明する。図９～１６は、実施の形態１の半導体装置の製造工程中の断面図であり、図７の断面図に対応している。ただし、図１２は、図８の断面図に対応している。図１７～２０は、実施の形態１のフィールド絶縁膜の製造工程を示す断面図であり、図２１は、イオン注入工程における不純物プロファイルを示す図面であり、図２２は、比較例１におけるｐ型ウェル領域の製造方法を示す断面図であり、図２３は、実施の形態１のｐ型ウェル領域の製造方法を示す断面図である。
次に、図９～２３を用いて、実施の形態１の半導体装置の製造方法を説明する。図９～１６は、実施の形態１の半導体装置の製造工程中の断面図であり、図７の断面図に対応している。ただし、図１２は、図８の断面図に対応している。図１７～２０は、実施の形態１のフィールド絶縁膜の製造工程を示す断面図であり、図２１は、イオン注入工程における不純物プロファイルを示す図面であり、図２２は、比較例１におけるｐ型ウェル領域の製造方法を示す断面図であり、図２３は、実施の形態１のｐ型ウェル領域の製造方法を示す断面図である。
【0053】
まず、図９に示すように、主面Ｓａおよび裏面Ｓｂを有する半導体基板ＳＳを準備する。半導体基板ＳＳは、ＦＺ法またはＭＣＺ法で形成され、その主面は、（１００）面となっている。また、半導体基板ＳＳにはｎ型不純物が導入されており、その不純物濃度は、例えば２×１０１４ｃｍ－３程度とすることができる。さらに、半導体基板ＳＳは、例えばＩＧＢＴ等の素子が形成されるセル領域ＣＬＲと、セル領域ＣＬＲの周囲を囲むように配置された周辺領域ＰＣＲを有する。
【0054】
次に、図１０に示すように、周辺領域ＰＣＲにフィールド絶縁膜ＦＩを形成する。フィールド絶縁膜ＦＩは、例えば、酸化シリコン膜で構成され、１μｍ程度の膜厚を有する。また、フィールド絶縁膜ＦＩは、上面ＦＩａおよび底面ＦＩｂを有し、半導体基板ＳＳの裏面Ｓｂを基準とした場合、上面ＦＩａの高さは、半導体基板ＳＳの主面Ｓａの高さとほぼ等しい。製造工程では、製造ばらつきが発生するが、上面ＦＩａの高さばらつきは、主面Ｓａを基準にして、フィールド絶縁膜ＦＩの膜厚の±２０％以内である。つまり、前述の「高さが等しい」とは、このようなばらつきを含めた範囲を意味する。また、前述のとおり、フィールド絶縁膜ＦＩは、セル領域ＣＬＲを露出する開口ＯＰｃ、ｐ型ウェル領域Ｐ１およびＰ２の形成領域を露出する２つの開口ＯＰｆ、ならびに、ｎ型半導体領域ＮＧＲの形成領域を露出する開口ＯＰｇを有する。
【0055】
ここで、図１７～２０を用いて、フィールド絶縁膜ＦＩの製造方法を説明する。まず、図１７に示すように、半導体基板ＳＳの主面Ｓａ上に、酸化シリコン膜からなる絶縁膜Ｚ１および窒化シリコン膜からなる絶縁膜Ｚ２を順次形成する。次に、図１８に示すように、フォトレジスト膜ＰＲから露出した領域において、順次、絶縁膜Ｚ２およびＺ１ならびに半導体基板ＳＳにエッチング処理を施し、半導体基板ＳＳに溝ＴＲ２を形成する。次に、図１９に示すように、例えば、熱酸化法で溝ＴＲ２内に酸化シリコン膜からなる絶縁膜Ｚ３を形成する。ここで、溝ＴＲ２以外の領域は、窒化シリコン膜からなる絶縁膜Ｚ２で覆われているため、溝ＴＲ２内に選択的に絶縁膜Ｚ３を形成することができる。次に、図２０に示すように、絶縁膜Ｚ２およびＺ１を順次除去して、フィールド絶縁膜ＦＩが完成する。なお、絶縁膜Ｚ２およびＺ１の除去工程等において、絶縁膜Ｚ３もエッチングされるため、フィールド絶縁膜ＦＩの上面ＦＩａと半導体基板ＳＳの主面Ｓａの高さをほぼ等しくすることができる。
【0056】
なお、図１９において、熱酸化法を用いて絶縁膜Ｚ３を形成したが、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍａｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて形成することも出来る。つまり、図１８に示すフォトレジスト膜ＰＲを除去した後に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、溝ＴＲ２内および絶縁膜Ｚ２上に酸化シリコン膜を堆積した後、ＣＭＰ法を用いて、絶縁膜Ｚ２上の酸化シリコン膜を除去し、溝ＴＲ２内に選択的に酸化シリコン膜を残すことにより、絶縁膜Ｚ３を形成することができる。
【0057】
次に、図１１に示すように、ｎ型不純物（例えばリン（Ｐ））を導入することによって、半導体基板ＳＳにｎ型ホールバリア領域ＨＢを形成する。さらに、フォトレジスト膜ＰＲをマスクとして、半導体基板ＳＳにｐ型不純物（例えばホウ素（Ｂ））を導入することによって、セル領域ＣＬＲにｐ型フローティング領域ＰＦおよびｐ型ウェル領域Ｐ０を設け、周辺領域ＰＣＲの開口ＯＰｆが設けられた領域において、ｐ型ウェル領域Ｐ１およびＰ２を形成する。ここでは、ホウ素（Ｂ）を２ＭｅＶ程度の高エネルギーでイオン注入し、１０００℃程度でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）することで、深さ３μｍ程度のｐ型フローティング領域ＰＦならびにｐ型ウェル領域Ｐ０、Ｐ１およびＰ２を形成する。ここで、図１２は、図８に対応するコーナー領域Ｒ３の断面における、ｐ型ウェル領域Ｐ０、Ｐ１およびＰ２の形成工程を示している。ｐ型ウェル領域Ｐ１およびＰ２の形成領域の表面は、フィールド絶縁膜ＦＩで覆われているが、このフィールド絶縁膜ＦＩを貫通してイオン注入することで、ｐ型ウェル領域Ｐ１およびＰ２を形成する。図１１では、開口ＯＰｆが設けられた領域にｐ型ウェル領域Ｐ１およびＰ２を形成し、図１２では、フィールド絶縁膜ＦＩで覆われた領域にｐ型ウェル領域Ｐ１およびＰ２を形成しているが、図１１に示す直線領域Ｒ２と、図１２に示すコーナー領域Ｒ３で、ｐ型ウェル領域Ｐ１およびＰ２の深さを等しく形成することができる。これについては、後述する。
【0058】
次に、図１３に示すように、ゲート電極ＧＥを形成する。まず、半導体基板ＳＳの主面Ｓａから裏面Ｓｂに向かって溝ＴＲ１を形成する。溝ＴＲ１の深さは、３μｍ程度であり、ｐ型フローティング領域ＰＦの深さとほぼ等しい。次に、溝ＴＲ１内に酸化シリコン膜からなるゲート絶縁膜ＧＩおよびドープドポリシリコン膜からなるゲート電極ＧＥを形成する。ゲート電極ＧＥは、セル領域ＣＬＲにおいて、ｎ型ホールバリア領域ＨＢとｐ型フローティング領域ＰＦとの間、および、ｐ型ウェル領域Ｐ０の中央部に形成される。
【0059】
次に、図１４に示すように、セル領域ＣＬＲにおいて、ゲート電極ＧＥ間にｐ型不純物を導入することにより、ｐ型ボディ領域ＰＢを形成する。ｐ型ボディ領域ＰＢは、ｎ型ホールバリア領域ＨＢ、ｐ型フローティング領域ＰＦおよびｐ型ウェル領域Ｐ０の上部に形成される。ただし、前述のフィールドプレートＦＰ０に接続されるｐ型ウェル領域Ｐ０には、ｐ型ボディ領域ＰＢを形成していない。次に、セル領域ＣＬＲにおいて、ゲート電極ＧＥ間にｎ型不純物を導入することにより、ｎ型エミッタ領域ＮＥを形成する。ｎ型エミッタ領域ＮＥは、ｎ型ホールバリア領域ＨＢ上に形成されたｐ型ボディ領域ＰＢ内に形成される。また、周辺領域ＰＣＲにおいて、フィールド絶縁膜ＦＩの開口ＯＰｇによって露出した主面Ｓａにｎ型半導体領域ＮＧＲを形成する。
【0060】
次に、図１５に示すように、主面Ｓａ上に、ゲート電極ＧＥおよびフィールド絶縁膜ＦＩを覆うように層間絶縁膜（絶縁膜）ＩＬを形成する。層間絶縁膜ＩＬは、例えば酸化シリコン膜などの絶縁膜からなり、例えばＣＶＤ法などを用いて形成することができる。また、絶縁膜を堆積後に、ＣＭＰ法を用いてその表面を平坦化しても良い。
【0061】
次に、図１６に示すように、層間絶縁膜ＩＬにコンタクト溝ＣＴを形成する。ここで、コンタクト溝ＣＴは、例えば、ｎ型エミッタ領域ＮＥを貫通し、ｐ型ボディ領域ＰＢに達している。次に、コンタクト溝ＣＴを通してコンタクト溝ＣＴの底部で露出する半導体基板ＳＳにｐ型不純物をイオン注入することにより、ｐ型ボディコンタクト領域ＰＢＣを形成する。次に、コンタクト溝ＣＴ内および層間絶縁膜ＩＬ上に、チタンタングステン（ＴｉＷ）膜等のバリアメタル膜と、アルミニウム系金属膜等の主導体膜との積層膜を形成する。このアルミニウム系金属膜は、アルミニウム（Ａｌ）を主成分としており、例えば、数原子％程度シリコン（Ｓｉ）が添加され、残りはアルミニウム（Ａｌ）からなる。次に、フォトリソグラフィ技術を用いて、積層膜をパターニングすることで、コンタクト溝ＣＴ内にプラグ電極ＰＧを形成し、層間絶縁膜ＩＬ上にエミッタ電極ＥＥ、ゲート配線ＧＬ、フィールドプレートＦＰ０、ＦＰ１およびＦＰ２、ならびに、ガードリングＧＲを形成する。ここでは、プラグ電極ＰＧおよびエミッタ電極ＥＥを、アルミニウム系金属膜を含む積層膜で構成したが、プラグ電極ＰＧをエミッタ電極ＥＥとは異なる金属膜で形成することも出来る。例えば、コンタクト溝ＣＴ内および層間絶縁膜ＩＬ上に、窒化チタン（ＴｉＮ）等のバリアメタル膜と、タングステン等の主導体膜との積層膜を堆積した後、ＣＭＰ法を用いて、コンタクト溝ＣＴ内にのみ選択的にプラグ電極ＰＧを形成する。そして、プラグ電極ＰＧ上にアルミニウム系金属膜からなるエミッタ電極ＥＥ等を形成することも出来る。
【0062】
次に、図１６に示すように、エミッタ電極ＥＥ、ゲート配線ＧＬ、フィールドプレートＦＰ０、ＦＰ１およびＦＰ２、ならびに、ガードリングＧＲを覆うように絶縁膜ＰＡを形成する。絶縁膜ＰＡは、例えばポリイミドを主要な成分とする有機絶縁膜などからなる。
【0063】
次に、半導体基板ＳＳの裏面Ｓｂに対して、バックグラインディング（裏面研削）処理を施し、その後に、図７に示すように、ｎ型フィールドストップ層ＮＳ、ｐ型コレクタ層ＰＣおよび裏面電極ＢＥを形成する。半導体基板ＳＳの裏面Ｓｂ側に、例えばイオン注入によりｎ型不純物を導入することによって、ｎ型フィールドストップ層ＮＳを形成する。次に、半導体基板ＳＳの裏面Ｓｂ側に、例えばイオン注入によりｐ型不純物を導入することにより、ｐ型コレクタ層ＰＣを形成する。次に、半導体基板ＳＳの裏面Ｓｂ上に、裏面電極ＢＥを、例えばスパッタリング法により形成する。ｎ型フィールドストップ層ＮＳは、ｎ型ドリフト領域ＮＤと接触し、ｎ型ドリフト領域ＮＤの不純物濃度よりも高い不純物濃度を有する。ｐ型コレクタ層ＰＣは、ｎ型フィールドストップ層ＮＳと裏面電極ＢＥとの間に位置している。
【0064】
図１１および１２を用いて説明したｐ型ウェル領域Ｐ０、Ｐ１およびＰ２の製造工程について、補充説明をする。実施の形態１では、図７および８に示すように、ｐ型ウェル領域Ｐ０、Ｐ１およびＰ２は、直線領域Ｒ１およびＲ２と、コーナー領域Ｒ３とで、等しい深さＤａを有しているが、その理由を説明する。図２１は、ホウ素（Ｂ）を、注入エネルギー：３００ＫｅＶ、ドーズ量：１×１０１３ｃｍ－２の条件でイオン注入した際の深さと不純物濃度の関係を示している。（ａ）は、シリコン層にホウ素（Ｂ）をイオン注入した場合、（ｂ）は、酸化シリコン層にホウ素（Ｂ）をイオン注入した場合を示している。（ａ）および（ｂ）において、深さと不純物濃度の関係は、ほぼ等しいという特性が有る。
【0065】
図２２は、比較例１におけるｐ型ウェル領域の製造方法であり、半導体基板ＳＳの主面Ｓａ上に酸化シリコン膜からなるフィールド絶縁膜ＦＩを設けた状態で、ホウ素（Ｂ）をイオン注入している。この場合、フィールド絶縁膜ＦＩの有無に依存して、ホウ素（Ｂ）の注入深さが異なることが分かる。図２３は、実施の形態１におけるｐ型ウェル領域の製造方法であり、酸化シリコン膜からなるフィールド絶縁膜ＦＩは、半導体基板ＳＳの内部に埋め込まれている。この場合、フィールド絶縁膜ＦＩの有無に依存せず、ホウ素（Ｂ）の注入深さを等しくできる。これは、図２１で説明した特性によるものである。
【0066】
実施の形態１では、図７および８に示すように、フィールド絶縁膜ＦＩが半導体基板ＳＳの内部に埋め込まれているため、ｐ型ウェル領域Ｐ０、Ｐ１およびＰ２の深さを、直線領域Ｒ１およびＲ２と、コーナー領域Ｒ３とで、等しくすることができる。
【0067】
図２４は、比較例１におけるコーナー領域の断面図である。図２４に示すように、フィールド絶縁膜ＦＩが半導体基板ＳＳ上に位置しているため、コーナー領域Ｒ３では、ｐ型ウェル領域Ｐ１およびＰ２の深さが、ｐ型ウェル領域Ｐ０の深さよりも浅くなる。一方、直線領域Ｒ１およびＲ２では、フィールド絶縁膜ＦＩに開口ＯＰｆが設けられているため、ｐ型ウェル領域Ｐ１およびＰ２の深さが、ｐ型ウェル領域Ｐ０の深さと等しくなる。比較例１のように、ｐ型ウェル領域Ｐ１およびＰ２の夫々に深い領域と浅い領域とが混在した場合、浅い領域における耐圧が支配的となるため、ｐ型ウェル領域Ｐ１およびＰ２の間隔Ｌ２を短くしなければならない。したがって、所望の耐圧を確保するためには、ｐ型ウェル領域の本数を増加させる必要があり、周辺領域ＰＣＲが大型化するという問題がある。
【0068】
実施の形態１では、コーナー領域Ｒ３において、ｐ型ウェル領域Ｐ１およびＰ２の深さを、直線領域Ｒ１およびＲ２におけるｐ型ウェル領域Ｐ１およびＰ２の深さと等しくできるため、半導体装置の小型化が可能となる。
【0069】
＜変形例１＞
図２５～２８は、変形例１である半導体装置の製造工程中の断面図である。図２５～２８は、ｐ型ウェル領域Ｐ１およびＰ２の製造方法の変形例を示しているが、ｐ型ウェル領域Ｐ１の製造方法として説明する。
図２５～２８は、変形例１である半導体装置の製造工程中の断面図である。図２５～２８は、ｐ型ウェル領域Ｐ１およびＰ２の製造方法の変形例を示しているが、ｐ型ウェル領域Ｐ１の製造方法として説明する。
【0070】
図２８に示すように、ｐ型ウェル領域Ｐ１は、例えば、３段に積層された３つｐ型半導体領域Ｐａ、ＰｂおよびＰｃで構成されている。中段のｐ型半導体領域Ｐｂは、下段のｐ型半導体領域Ｐａよりも幅広で、ｐ型半導体領域Ｐａ上に積層されている。上段のｐ型半導体領域Ｐｃは、中段のｐ型半導体領域Ｐｂよりも幅広で、ｐ型半導体領域Ｐｂ上に積層されている。ｐ型ウェル領域Ｐ１を、このような積層構造としたことで、ｐ型ウェル領域Ｐ１とｎ型ドリフト領域ＮＤとの間に形成されるＰＮ接合の曲率半径ｘｊを大きくできるため、ｐ型ウェル領域Ｐ１とｎ型ドリフト領域ＮＤとの間の耐圧を向上させることができる。なお、上記の幅とは、半導体基板ＳＳの主面Ｓａに平行な面に沿う幅を意味している。
【0071】
次に、図２５～２７を用いて、製造方法を説明する。図２５に示すように、例えば、半導体基板ＳＳの主面Ｓａの法線方向から第１イオン注入を行い、ｐ型半導体領域Ｐａを形成する。次に、図２６に示すように、主面Ｓａの法線方向に対してチルト角度θ２で第２イオン注入を行い、ｐ型半導体領域Ｐｂを形成する。次に、図２７に示すように、主面Ｓａの法線方向に対してチルト角度θ３で第３イオン注入を行い、ｐ型半導体領域Ｐｃを形成する。ここで、チルト角度θ３は、チルト角度θ２より大きい。また、第２および第３イオン注入は、チルト角度を設定した上で、ウエハをその面中心を軸として回転させながらイオン注入する回転注入法で実施する。回転注入法には、注入しながら連続的に回転を行うものと、注入時は回転を停止させ、その後ウエハを所定角度回転させて、再び注入を行うことを繰り返すステップ回転注入が含まれる。また、第１イオン注入において、チルト角度を設定しても良く、その場合、第２イオン注入のチルト角度θ２は、第１イオン注入のチルト角度よりも大きく、第３イオン注入のチルト角度θ３は、第２イオン注入のチルト角度θ２より大きい。
【0072】
＜変形例２＞
図２９は、変形例２における半導体装置の要部平面図である。図２９に示すようにコーナー領域Ｒ３において、ｐ型ウェル領域Ｐ１とフィールドプレートＦＰ１との間のフィールド絶縁膜ＦＩにダミー開口ＯＰｄが複数配置されている。平面視において、直線領域Ｒ１では、ｐ型ウェル領域Ｐ１およびフィールドプレートＦＰ１に重なるように、フィールド絶縁膜ＦＩに設けられたスリット状の開口ＯＰｆが配置されており、この開口ＯＰｆは、＜０１０＞方向であるＸ方向に延在している。さらに、開口ＯＰｆの内側には、スリット状のコンタクト溝ＣＴおよびプラグ電極ＰＧが設けられ、ｐ型ウェル領域Ｐ１をフィールドプレートＦＰ１に電気的に接続している。また、平面視において、直線領域Ｒ２では、ｐ型ウェル領域Ｐ１およびフィールドプレートＦＰ１に重なるように、フィールド絶縁膜ＦＩに設けられたスリット状開口ＯＰｆが配置されており、この開口ＯＰｆは、＜００１＞方向であるＹ方向に延在している。さらに、開口ＯＰｆの内側には、スリット状のコンタクト溝ＣＴおよびプラグ電極ＰＧが設けられ、ｐ型ウェル領域Ｐ１をフィールドプレートＦＰ１に電気的に接続している。平面視において、コーナー領域Ｒ３では、複数のダミー開口ＯＰｄが、ｐ型ウェル領域Ｐ１およびフィールドプレートＦＰ１の円弧部分に沿って、ｐ型ウェル領域Ｐ１およびフィールドプレートＦＰ１の内側に配置されている。コーナー領域Ｒ３では、複数のダミー開口ＯＰｄにコンタクト溝ＣＴおよびプラグ電極ＰＧは設けられていない。
図２９は、変形例２における半導体装置の要部平面図である。図２９に示すようにコーナー領域Ｒ３において、ｐ型ウェル領域Ｐ１とフィールドプレートＦＰ１との間のフィールド絶縁膜ＦＩにダミー開口ＯＰｄが複数配置されている。平面視において、直線領域Ｒ１では、ｐ型ウェル領域Ｐ１およびフィールドプレートＦＰ１に重なるように、フィールド絶縁膜ＦＩに設けられたスリット状の開口ＯＰｆが配置されており、この開口ＯＰｆは、＜０１０＞方向であるＸ方向に延在している。さらに、開口ＯＰｆの内側には、スリット状のコンタクト溝ＣＴおよびプラグ電極ＰＧが設けられ、ｐ型ウェル領域Ｐ１をフィールドプレートＦＰ１に電気的に接続している。また、平面視において、直線領域Ｒ２では、ｐ型ウェル領域Ｐ１およびフィールドプレートＦＰ１に重なるように、フィールド絶縁膜ＦＩに設けられたスリット状開口ＯＰｆが配置されており、この開口ＯＰｆは、＜００１＞方向であるＹ方向に延在している。さらに、開口ＯＰｆの内側には、スリット状のコンタクト溝ＣＴおよびプラグ電極ＰＧが設けられ、ｐ型ウェル領域Ｐ１をフィールドプレートＦＰ１に電気的に接続している。平面視において、コーナー領域Ｒ３では、複数のダミー開口ＯＰｄが、ｐ型ウェル領域Ｐ１およびフィールドプレートＦＰ１の円弧部分に沿って、ｐ型ウェル領域Ｐ１およびフィールドプレートＦＰ１の内側に配置されている。コーナー領域Ｒ３では、複数のダミー開口ＯＰｄにコンタクト溝ＣＴおよびプラグ電極ＰＧは設けられていない。
【0073】
個々のダミー開口ＯＰｄは、平面視において、その全域が、ｐ型ウェル領域Ｐ１およびフィールドプレートＦＰ１に重なっている。ダミー開口ＯＰｄは、正方形又は長方形の平面形状を有し、４つの辺の内の２辺は＜０１０＞方向であるＸ方向に延在し、他の２辺は、＜００１＞方向であるＹ方向に延在している。つまり、ダミー開口ＯＰｄの４辺に対応するフィールド絶縁膜ＦＩの側壁が、半導体基板ＳＳの（０１１）面とならない配置となっている。
【0074】
また、コーナー領域Ｒ３において、フィールド絶縁膜ＦＩにダミー開口ＯＰｄを複数設けたことで、フィールド絶縁膜ＦＩの上面ＦＩａの窪みを防止することができる。図１９で説明したように、ＣＭＰ法を用いて広い領域にフィールド絶縁膜ＦＩを形成する場合、ディッシングと呼ばれる現象が発生し、フィールド絶縁膜ＦＩの上面ＦＩａに窪みが発生する。変形例２では、ダミー開口ＯＰｄを設け、広い領域におけるフィールド絶縁膜ＦＩの占有率を低減することでディッシングを防止することができる。
【0075】
また、ダミー開口ＯＰｄの角部は、半導体装置の製造工程で、例えば５μｍ程度の曲率半径を有する円弧形状となるが、ｐ型ウェル領域Ｐ１およびフィールドプレートＦＰ１の曲率半径の５０μｍ以上に比べ、充分に小さい。従って、ダミー開口ＯＰｄの角部が、＜０１１＞方向に重なった場合であっても、前述の大転位ループＤＬ１の発生は防止できる。
【0076】
なお、コーナー領域Ｒ３において、ダミー開口ＯＰｄの内側にコンタクト溝ＣＴおよびプラグ電極ＰＧを設け、ｐ型ウェル領域Ｐ１をフィールドプレートＦＰ１に電気的に接続しても良い。
【0077】
また、ｐ型ウェル領域Ｐ１、フィールドプレートＦＰ１、開口ＯＰｆおよびダミー開口ＯＰｄの関係で説明したが、ｐ型ウェル領域Ｐ２、フィールドプレートＦＰ２、開口ＯＰｆおよびダミー開口ＯＰｄの関係も同様である。
【0078】
＜変形例３＞
図３０は、変形例３における半導体装置の要部平面図である。変形例３は、実施の形態１または変形例２に対する変形例であり、直線領域Ｒ１およびＲ２における開口ＯＰｆの形状が異なる。直線領域Ｒ１では、正方形又は長方形の平面形状を有する複数の開口ＯＰｆが＜０１０＞方向であるＸ方向に配置されている。そして、個々の開口ＯＰｆの内側には、コンタクト溝ＣＴおよびプラグ電極ＰＧが設けられ、ｐ型ウェル領域Ｐ１をフィールドプレートＦＰ１に電気的に接続している。直線領域Ｒ２では、正方形又は長方形の平面形状を有する複数の開口ＯＰｆが＜００１＞方向であるＹ方向に配置されている。そして、個々の開口ＯＰｆの内側には、コンタクト溝ＣＴおよびプラグ電極ＰＧが設けられ、ｐ型ウェル領域Ｐ１をフィールドプレートＦＰ１に電気的に接続している。
図３０は、変形例３における半導体装置の要部平面図である。変形例３は、実施の形態１または変形例２に対する変形例であり、直線領域Ｒ１およびＲ２における開口ＯＰｆの形状が異なる。直線領域Ｒ１では、正方形又は長方形の平面形状を有する複数の開口ＯＰｆが＜０１０＞方向であるＸ方向に配置されている。そして、個々の開口ＯＰｆの内側には、コンタクト溝ＣＴおよびプラグ電極ＰＧが設けられ、ｐ型ウェル領域Ｐ１をフィールドプレートＦＰ１に電気的に接続している。直線領域Ｒ２では、正方形又は長方形の平面形状を有する複数の開口ＯＰｆが＜００１＞方向であるＹ方向に配置されている。そして、個々の開口ＯＰｆの内側には、コンタクト溝ＣＴおよびプラグ電極ＰＧが設けられ、ｐ型ウェル領域Ｐ１をフィールドプレートＦＰ１に電気的に接続している。
【0079】
直線領域Ｒ１およびＲ２において、フィールド絶縁膜ＦＩに設けられた開口ＯＰｆを複数の正方形または長方形の開口ＯＰｆに分割したことで、ＣＭＰ法を用いてフィールド絶縁膜ＦＩを形成する際に発生するディッシングを抑制することができる。また、コンタクト溝ＣＴおよびプラグ電極ＰＧも同様に複数に分割されているため、ＣＭＰ法を用いてプラグ電極ＰＧを形成する際に発生するディッシングを抑制することができる。
【0080】
＜変形例４＞
図３１および３２は、変形例４における半導体装置の要部平面図および要部斜視図である。変形例４は、上記実施の形態１の変形例であり、コーナー領域Ｒ３において、直線領域Ｒ１に配置された開口ＯＰｆと直線領域Ｒ２に配置された開口ＯＰｆとが、連続的に、開口ＯＰａ、ＯＰｓ１、ＯＰｓ２およびＯＰｂで接続されている。
図３１および３２は、変形例４における半導体装置の要部平面図および要部斜視図である。変形例４は、上記実施の形態１の変形例であり、コーナー領域Ｒ３において、直線領域Ｒ１に配置された開口ＯＰｆと直線領域Ｒ２に配置された開口ＯＰｆとが、連続的に、開口ＯＰａ、ＯＰｓ１、ＯＰｓ２およびＯＰｂで接続されている。
【0081】
図３１に示すように、コーナー領域Ｒ３において、開口は、直線領域ＳＬＲと、直線領域ＳＬＲの両側に配置された円弧領域ＡＣＲとからなる。直線領域ＳＬＲには、結晶方位＜０１１＞に対して線対称に配置された２つの開口ＯＰｓ１およびＯＰｓ２が配置され、開口ＯＰｓ１およびＯＰｓ２は、結晶方位＜０１０＞、結晶方位＜００１＞および結晶方位＜０１１＞とは異なる方向に直線的に延在している。また、開口ＯＰｓ１およびＯＰｓ２は、互いに異なる方向に延在している。このように、直線領域ＳＬＲを、結晶方位＜０１０＞、結晶方位＜００１＞および結晶方位＜０１１＞とは異なる方向に延在する２つの開口ＯＰｓ１およびＯＰｓ２で構成することで、直線領域ＳＬＲにおいて、開口ＯＰｓ１およびＯＰｓ２の側壁に結晶面（０１１）が出るのを防止することができる。したがって、直線領域ＳＬＲに前述の大転位ループＤＬ１が形成されるのを防止することができる。
【0082】
円弧領域ＡＣＲには、円弧形状の開口ＯＰａおよびＯＰｂが配置されている。直線領域ＳＬＲにおいて、開口ＯＰｓ１の一端と開口ＯＰｓ２の一端とは、結晶方位＜０１１＞の軸上で接続されており、開口ＯＰｓ１の他端は、円弧領域ＡＣＲの開口ＯＰａの一端と接続され、開口ＯＰａの他端は、直線領域Ｒ１の開口ＯＰｆに接続されている。また、開口ＯＰｓ２の他端は、円弧領域ＡＣＲの開口ＯＰｂの一端と接続され、開口ＯＰｂの他端は、直線領域Ｒ２の開口ＯＰｆに接続されている。
【0083】
また、直線領域ＳＬＲの範囲は、結晶方位＜０１１＞を中心に±θ４（１８°≦θ４≦２７°）の範囲とする。ここで、θ４＜１８°とすると、直線領域ＳＬＲが検討例の円弧に近づくため、θ４≧１８°とするのが好適である。因みに、θ４＝１８°の場合、図３２に示す開口ＯＰｓ１の側壁は、結晶面（０２１）であり、開口ＯＰｓ２の側壁は、結晶面（０１２）となる。そして、θ４＝２７°の場合、図３２に示す開口ＯＰｓ１の側壁は、結晶面（０３１）であり、開口ＯＰｓ２の側壁は、結晶面（０１３）となる。
【0084】
なお、円弧領域ＡＣＲの開口ＯＰａを、平面視にて、円弧状としているが、この部分を直線に変更することも出来る。
【0085】
（実施の形態２）
図３３は、実施の形態２における半導体装置の要部平面図であり、図６のＥ部の拡大平面図である。図５で説明した通り、セル形成領域の活性領域は、フィールド絶縁膜ＦＩの開口ＯＰｃで規定されている。実施の形態２は、コーナー領域Ｒ３における開口ＯＰｃの形状を工夫することにより、ｐ型ウェル領域Ｐ０を貫通する大転位ループＤＬ１の発生を防止するものである。
図３３は、実施の形態２における半導体装置の要部平面図であり、図６のＥ部の拡大平面図である。図５で説明した通り、セル形成領域の活性領域は、フィールド絶縁膜ＦＩの開口ＯＰｃで規定されている。実施の形態２は、コーナー領域Ｒ３における開口ＯＰｃの形状を工夫することにより、ｐ型ウェル領域Ｐ０を貫通する大転位ループＤＬ１の発生を防止するものである。
【0086】
図３３に示すように、開口ＯＰｃは、直線領域Ｒ１において、結晶方位＜０１０＞であるＸ方向に延在する辺ＳＤ１を有し、直線領域Ｒ２において、結晶方位＜００１＞であるＹ方向に延在する辺ＳＤ２を有し、コーナー領域Ｒ３において、辺ＳＤ１および辺ＳＤ２は、直交している。そして、セル領域ＣＬＲと周辺領域ＰＣＲとの境界であるｐ型ウェル領域Ｐ０の端部は、コーナー領域Ｒ３で曲率半径５０μｍ以上の円弧状を有する。比較例であるが、例えば、コーナー領域Ｒ３において、平面視における開口ＯＰｃの形状を、ｐ型ウェル領域Ｐ０の端部と同様の曲率半径を有する円弧状とした場合、フィールド絶縁膜ＦＩの側壁が、半導体基板ＳＳの結晶面（０１１）と接することとなるため、大転位ループＤＬ１が発生する危険性が高くなる。
【0087】
本実施の形態２では、コーナー領域Ｒ３において、開口ＯＰｃの角部（図３３のＦ部）を垂直としたことにより、大転位ループＤＬ１が発生を抑制することができる。設計段階で直角にした場合、製造後の角部の曲率半径は、例えば５μｍ程度であり、ｐ型ウェル領域Ｐ０の円弧部の曲率半径に比べ、格段に小さいからである。
【0088】
＜変形例５＞
図３４は、変形例５の半導体装置の要部平面図である。変形例５は、実施の形態２の変形例であり、変形例４の思想を実施の形態２に適用したものである。図３４に示すように、直線領域Ｒ１において、結晶方位＜０１０＞であるＸ方向に延在する辺ＳＤ５を有し、直線領域Ｒ２において、結晶方位＜００１＞であるＹ方向に延在する辺ＳＤ６を有する。そして、コーナー領域Ｒ３において、辺ＳＤ３およびＳＤ４ならびに円弧部ＡＣ１およびＡＣ２を有する。辺ＳＤ３およびＳＤ４は、変形例４の開口ＯＰｓ１およびＯＰｓ２に対応し、円弧部ＡＣ１およびＡＣ２は、変形例４の開口ＯＰａおよびＯＰｂに対応している。
図３４は、変形例５の半導体装置の要部平面図である。変形例５は、実施の形態２の変形例であり、変形例４の思想を実施の形態２に適用したものである。図３４に示すように、直線領域Ｒ１において、結晶方位＜０１０＞であるＸ方向に延在する辺ＳＤ５を有し、直線領域Ｒ２において、結晶方位＜００１＞であるＹ方向に延在する辺ＳＤ６を有する。そして、コーナー領域Ｒ３において、辺ＳＤ３およびＳＤ４ならびに円弧部ＡＣ１およびＡＣ２を有する。辺ＳＤ３およびＳＤ４は、変形例４の開口ＯＰｓ１およびＯＰｓ２に対応し、円弧部ＡＣ１およびＡＣ２は、変形例４の開口ＯＰａおよびＯＰｂに対応している。
【0089】
つまり、辺ＳＤ３およびＳＤ４は、結晶方位＜０１１＞に対して線対称に配置され、辺ＳＤ３およびＳＤ４は、結晶方位＜０１０＞、結晶方位＜００１＞および結晶方位＜０１１＞とは異なる方向に直線的に延在している。また、辺ＳＤ３およびＳＤ４は、互いに異なる方向に延在している。辺ＳＤ３およびＳＤ４の範囲は、結晶方位＜０１１＞を中心に±θ４（１８°≦θ４≦２７°）の範囲とする。因みに、θ４＝１８°の場合、辺ＳＤ３に対応する半導体基板ＳＳの側壁は、結晶面（０２１）であり、辺ＳＤ４に対応する半導体基板ＳＳの側壁は、結晶面（０１２）となる。そして、θ４＝２７°の場合、辺ＳＤ３に対応する半導体基板ＳＳの側壁は、結晶面（０３１）であり、辺ＳＤ４に対応する半導体基板ＳＳの側壁は、結晶面（０１３）となる。
【0090】
なお、円弧部ＡＣ１およびＡＣ２を、平面視にて、直線に変更することも出来る。
【0091】
コーナー領域Ｒ３において、辺ＳＤ３およびＳＤ４に対応する半導体基板ＳＳの側壁が、結晶面（０１１）とならないので、大転位ループＤＬ１の発生を抑制できる。
【0092】
また、実施の形態２に比べ、Ｘ方向およびＹ方向において、フィールド絶縁膜ＦＩとｐ型ウェル領域Ｐ０とが重なる領域を低減できるため、セル領域ＣＬＲにおけるゲート電極ＧＥ等の配置領域を拡大することができる。
【0093】
＜変形例６＞
図３５は、変形例６の半導体装置の要部平面図である。変形例６は、実施の形態２の変形例であり、開口ＯＰｆの角部が階段状になっている。
図３５は、変形例６の半導体装置の要部平面図である。変形例６は、実施の形態２の変形例であり、開口ＯＰｆの角部が階段状になっている。
【0094】
図３５に示すように、開口ＯＰｃは、直線領域Ｒ１において、結晶方位＜０１０＞であるＸ方向に延在する辺ＳＤ７を有し、直線領域Ｒ２において、結晶方位＜００１＞であるＹ方向に延在する辺ＳＤ１２を有し、コーナー領域Ｒ３において、辺ＳＤ８～ＳＤ１１を有する。辺ＳＤ９およびＳＤ１１は、Ｘ方向に延在し、辺ＳＤ８およびＳＤ１０は、Ｙ方向に延在している。隣接する辺ＳＤ７およびＳＤ８、隣接する辺ＳＤ８およびＳＤ９、隣接する辺ＳＤ９およびＳＤ１０、隣接する辺ＳＤ１０およびＳＤ１１、ならびに、隣接する辺ＳＤ１１およびＳＤ１２は、互いに直交している。
【0095】
コーナー領域Ｒ３の開口ＯＰｃを階段状にしたことで、コーナー領域Ｒ３の辺ＳＤ８～ＳＤ１１に対応する半導体基板ＳＳの側壁が、結晶面（０１１）とならないので、大転位ループＤＬ１の発生を抑制できる。
【0096】
また、コーナー領域Ｒ３の開口ＯＰｃを階段状にしたことで、フィールド絶縁膜ＦＩとｐ型ウェル領域Ｐ０とが重なる領域を低減できるため、セル領域ＣＬＲにおけるゲート電極ＧＥ等の配置領域を拡大することができる。
【0097】
ここでは、開口ＯＰｃの角部を３段の階段状にしたが、２段でも良く、また、４段以上でも良い。
【0098】
（実施の形態３）
図３６は、実施の形態３における半導体装置の要部平面図である。ガードリング形成用の活性領域は、フィールド絶縁膜ＦＩの開口ＯＰｇで規定されている。実施の形態３は、実施の形態２の思想と共通しており、コーナー領域Ｒ３における開口ＯＰｇの形状を工夫することにより、大転位ループＤＬ１の発生を防止するものである。図３６は、図５と異なり、ｐ型ウェル領域Ｐ２およびフィールドプレートＦＰ２を示している。開口ＯＰｇは、直線領域Ｒ１において、結晶方位＜０１０＞であるＸ方向に延在する辺ＳＤ２１を有し、直線領域Ｒ２において、結晶方位＜００１＞であるＹ方向に延在する辺ＳＤ２２を有し、コーナー領域Ｒ３において、辺ＳＤ２１および辺ＳＤ２２は、直交している。開口ＯＰｇの形状は、他の３つのコーナー領域でも同様である。コーナー領域Ｒ３において、開口ＯＰｇの角部を垂直としたことにより、大転位ループＤＬ１の発生を抑制することができる。
図３６は、実施の形態３における半導体装置の要部平面図である。ガードリング形成用の活性領域は、フィールド絶縁膜ＦＩの開口ＯＰｇで規定されている。実施の形態３は、実施の形態２の思想と共通しており、コーナー領域Ｒ３における開口ＯＰｇの形状を工夫することにより、大転位ループＤＬ１の発生を防止するものである。図３６は、図５と異なり、ｐ型ウェル領域Ｐ２およびフィールドプレートＦＰ２を示している。開口ＯＰｇは、直線領域Ｒ１において、結晶方位＜０１０＞であるＸ方向に延在する辺ＳＤ２１を有し、直線領域Ｒ２において、結晶方位＜００１＞であるＹ方向に延在する辺ＳＤ２２を有し、コーナー領域Ｒ３において、辺ＳＤ２１および辺ＳＤ２２は、直交している。開口ＯＰｇの形状は、他の３つのコーナー領域でも同様である。コーナー領域Ｒ３において、開口ＯＰｇの角部を垂直としたことにより、大転位ループＤＬ１の発生を抑制することができる。
【0099】
ガードリング形成用の活性領域において、大転位ループＤＬ１が発生した場合、大転位ループＤＬ１がｐ型ウェル領域Ｐ２に達しなくても、ｐ型ウェル領域Ｐ２からガードリングＧＲ方向に伸びる空乏層がこの大転位ループＤＬ１まで達するとリーク電流が増大する不具合がある。
【0100】
＜変形例７＞
図３７は、変形例７における半導体装置の要部平面図である。図３７では、直線領域Ｒ１およびＲ２と、コーナー領域Ｒ３とを示している。変形例５に対応する実施の形態３の変形例である。図３７に示すように、直線領域Ｒ１において、結晶方位＜０１０＞であるＸ方向に延在する辺ＳＤ２５を有し、直線領域Ｒ２において、結晶方位＜００１＞であるＹ方向に延在する辺ＳＤ２８を有する。そして、コーナー領域Ｒ３において、辺ＳＤ２６およびＳＤ２７ならびに円弧部ＡＣ３およびＡＣ４を有する。辺ＳＤ２６およびＳＤ２７は、変形例５の辺ＳＤ３およびＳＤ４に対応し、円弧部ＡＣ３およびＡＣ４は、変形例５の円弧部ＡＣ１およびＡＣ２に対応している。
図３７は、変形例７における半導体装置の要部平面図である。図３７では、直線領域Ｒ１およびＲ２と、コーナー領域Ｒ３とを示している。変形例５に対応する実施の形態３の変形例である。図３７に示すように、直線領域Ｒ１において、結晶方位＜０１０＞であるＸ方向に延在する辺ＳＤ２５を有し、直線領域Ｒ２において、結晶方位＜００１＞であるＹ方向に延在する辺ＳＤ２８を有する。そして、コーナー領域Ｒ３において、辺ＳＤ２６およびＳＤ２７ならびに円弧部ＡＣ３およびＡＣ４を有する。辺ＳＤ２６およびＳＤ２７は、変形例５の辺ＳＤ３およびＳＤ４に対応し、円弧部ＡＣ３およびＡＣ４は、変形例５の円弧部ＡＣ１およびＡＣ２に対応している。
【0101】
つまり、辺ＳＤ２６およびＳＤ２７は、結晶方位＜０１１＞に対して線対称に配置され、辺ＳＤ２６およびＳＤ２７は、結晶方位＜０１０＞、結晶方位＜００１＞および結晶方位＜０１１＞とは異なる方向に直線的に延在している。また、辺ＳＤ２６およびＳＤ２７は、互いに異なる方向に延在している。辺ＳＤ２６およびＳＤ２７の範囲は、結晶方位＜０１１＞を中心に±θ４（１８°≦θ４≦２７°）の範囲とする。因みに、θ４＝１８°の場合、辺ＳＤ２６に対応する半導体基板ＳＳの側壁は、結晶面（０２１）であり、辺ＳＤ２７に対応する半導体基板ＳＳの側壁は、結晶面（０１２）となる。そして、θ４＝２７°の場合、辺ＳＤ２６に対応する半導体基板ＳＳの側壁は、結晶面（０３１）であり、辺ＳＤ２７に対応する半導体基板ＳＳの側壁は、結晶面（０１３）となる。
【0102】
なお、円弧部ＡＣ３およびＡＣ４を、平面視にて、直線に変更することも出来る。
【0103】
コーナー領域Ｒ３において、辺ＳＤ２６およびＳＤ２７に対応する半導体基板ＳＳの側壁が、結晶面（０１１）とならないので、大転位ループＤＬ１の発生を抑制できる。
【0104】
（実施の形態４）
図３８は、実施の形態４の半導体装置ＣＰ２の平面透視図であり、図３９は、実施の形態４の半導体装置ＣＰ２の要部平面図であり、図４０は、図３９のＧ－Ｇ´線に沿う断面図である。実施の形態４は、実施の形態１の変形例であり、周辺領域ＰＣＲの構造が異なる。セル領域ＣＬＲの構造は、実施の形態１と同様なので、その説明は省略する。
図３８は、実施の形態４の半導体装置ＣＰ２の平面透視図であり、図３９は、実施の形態４の半導体装置ＣＰ２の要部平面図であり、図４０は、図３９のＧ－Ｇ´線に沿う断面図である。実施の形態４は、実施の形態１の変形例であり、周辺領域ＰＣＲの構造が異なる。セル領域ＣＬＲの構造は、実施の形態１と同様なので、その説明は省略する。
【0105】
図３８～４０に示すように、半導体装置ＣＰ２の周辺領域ＰＣＲには、フィールドプレートＦＰ１およびＦＰ２、ならびに、ｐ型ウェル領域Ｐ１およびＰ２が設けられていない。図４０に示すように、周辺領域ＰＣＲには、半導体基板ＳＳに埋め込まれたフィールド絶縁膜ＦＩが設けられており、フィールド絶縁膜ＦＩは、セル形成用の活性領域を規定する開口ＯＰｃおよびガードリング形成用の活性領域を規定する開口ＯＰｇを有する。この点は、実施の形態１と同様である。しかしながら、実施の形態４の半導体装置ＣＰ２は、フィールドプレートＦＰ１およびＦＰ２と、ｐ型ウェル領域Ｐ１およびＰ２との間に設けられた開口ＯＰｆは存在しない。そして、周辺領域ＰＣＲにおいて、ｐ型ウェル領域Ｐ０に接して、フィールド絶縁膜ＦＩの下に、ｐ型半導体領域であるリサーフ層ＲＳＦが設けられている。つまり、実施の形態４では、実施の形態１の周辺領域ＰＣＲのフィールドプレートＦＰ１およびＦＰ２、ならびに、ｐ型ウェル領域Ｐ１およびＰ２に代えて、リサーフ層ＲＳＦが設けられている。
【0106】
実施の形態４の周辺領域ＰＣＲを有する半導体装置ＣＰ２において、フィールド絶縁膜ＦＩの開口ＯＰｃに対して、実施の形態２ならびに変形例５および６を適用することができる。さらに、実施の形態４の周辺領域ＰＣＲを有する半導体装置ＣＰ２において、フィールド絶縁膜ＦＩの開口ＯＰｇに対して、実施の形態３および変形例７を適用することができる。
【0107】
（実施の形態５）
図４１は、実施の形態５における半導体装置ＣＰ３の平面透視図であり、図４２は、実施の形態５の半導体装置ＣＰ３の要部平面図であり、図４３は、図４２のＩ－Ｉ´線に沿う断面図であり、図４４は、図４２のＪ－Ｊ´線に沿う断面図である。なお、図４４は、図４１のＨ－Ｈ´線に沿う断面図でもある。実施の形態５は、実施の形態１の変形例であり、周辺領域ＰＣＲに囲まれたダイオード領域（素子形成領域）ＤＲにダイオード素子が形成されている。
図４１は、実施の形態５における半導体装置ＣＰ３の平面透視図であり、図４２は、実施の形態５の半導体装置ＣＰ３の要部平面図であり、図４３は、図４２のＩ－Ｉ´線に沿う断面図であり、図４４は、図４２のＪ－Ｊ´線に沿う断面図である。なお、図４４は、図４１のＨ－Ｈ´線に沿う断面図でもある。実施の形態５は、実施の形態１の変形例であり、周辺領域ＰＣＲに囲まれたダイオード領域（素子形成領域）ＤＲにダイオード素子が形成されている。
【0108】
図４１は、半導体基板ＳＳの主面上に形成されたアノード電極ＡＥ、フィールドプレートＦＰ０、ＦＰ１およびＦＰ２、ならびにガードリングＧＲを示している。アノード電極ＡＥとフィールドプレートＦＰ０は、一体となっている。半導体基板ＳＳの主面の中央部には、アノード電極ＡＥが配置され、そのアノード電極ＡＥの周囲を囲むように閉じた環状のフィールドプレートＦＰ１およびＦＰ２が順に設けられており、更に、フィールドプレートＦＰ２の周囲を囲むように閉じた環状のガードリングＧＲが設けられている。アノード電極ＡＥ、フィールドプレートＦＰ０、ＦＰ１およびＦＰ２、ならびにガードリングＧＲは、図示しない絶縁膜（保護絶縁膜）ＰＡで覆われている。絶縁膜ＰＡに設けられた開口ＰＡａから露出したアノード電極ＡＥの一部にアノードパッドＡＰが設けられている。
【0109】
図４２は、実施の形態１の図６に対応している。ダイオード領域ＤＲを囲むようにｐ型ウェル領域Ｐ１およびフィールドプレートＦＰ１が設けられている。ｐ型ウェル領域Ｐ１、フィールドプレートＦＰ１、開口ＯＰｆ等の構造は、図６と同様である。
【0110】
図４３に示すように、ダイオード素子は、半導体基板ＳＳに形成され、アノード電極ＡＥおよびカソード電極ＣＥを有する。半導体基板ＳＳは、ＦＺ法またはＭＣＺ法で形成され、例えばリン（Ｐ）等のｎ型の不純物が導入されたｎ型の単結晶シリコン基板からなる。半導体基板ＳＳは、一方の面である主面Ｓａと、主面Ｓａとは反対側の面である裏面Ｓｂとを有しており、その主面Ｓａは（１００）面となっている。
【0111】
半導体基板ＳＳの裏面Ｓｂ側には、所定の厚さのｎ型半導体領域Ｎが形成されている。そして、半導体基板ＳＳの裏面Ｓｂ上に、ｎ型半導体領域Ｎに接するように、カソード電極ＣＥが形成されている。
【0112】
図４３に示すように、ｎ型半導体領域Ｎの上には、ｎ型半導体領域Ｎ－が形成されており、ｎ型半導体領域Ｎ－上には、ｐ型半導体領域Ｐ－が形成されている。そして、ｐ型半導体領域Ｐ－がアノードとなり、ｎ型半導体領域Ｎ－およびｎ型半導体領域Ｎがカソードとなっている。ｐ型ウェル領域Ｐ０は、ｐ型半導体領域Ｐ－と接し、その周囲を囲むように配置されている。そして、アノード電極ＡＥは、ｐ型半導体領域Ｐ－およびｐ型ウェル領域Ｐ０に電気的に接続されている。
【0113】
さらに、半導体基板ＳＳに埋め込まれたフィールド絶縁膜ＦＩの開口ＯＰｃは、ダイオード素子形成用の活性領域を規定している。ただし、ダイオード領域ＤＲは、ｐ型ウェル領域Ｐ０の端部までとしている。そして、ダイオード領域ＤＲを囲む周辺領域ＰＣＲは、実施の形態１と同様である。
【0114】
実施の形態５によれば、コーナー領域Ｒ３における大転位ループＤＬ１の発生を防止でき、半導体装置ＣＰ３の耐圧を向上することができる。
【0115】
実施の形態５に対して、上記実施の形態１～４およびそれらの変形例１～７を適用することができる。
【0116】
【0117】
図４５に示すように、半導体装置１は、樹脂からなる封止体２と、封止体２から露出する複数の外部端子である複数のリード３を有する半導体パッケージである。封止体２は、例えば、シリコンフィラーを含浸させたエポキシ樹脂からなり、リード３は、例えば、銅（Ｃｕ）または鉄－ニッケル（Ｆｅ－Ｎｉ）合金等からなる。
【0118】
図４６に示すように、半導体装置１は、封止体２の内部に半導体チップ（トランジスタチップ）４、半導体チップ（ダイオードチップ）５、半導体チップ４が搭載される金属板６、および、半導体チップ５が搭載される金属板７を有する。金属板６と金属板７とは、互いに分離されている。ここで、半導体チップ４は、前述の半導体装置ＣＰ１およびＣＰ２であり、半導体チップ５は、前述の半導体装置ＣＰ３である。
【0119】
半導体チップ４および５は、それぞれ、導電性のダイボンド材（導電性接着材）８を介して、金属板６および７に接続されている。半導体チップ４のエミッタパッドＥＰおよびゲートパッドＧＰは、それぞれ、ワイヤ９を介して、リード３－４および３－５に接続されている。半導体チップ４の裏面電極（コレクタ電極）は、導電性のダイボンド材８および金属板６を介して、リード３－３に接続されている。また、半導体チップ５のアノードパッドＡＰは、ワイヤ９を介してリード３－３に接続されており、カソード電極は、金属板７を介してリード３－２に接続されている。
【0120】
半導体装置１を、上記実施の形態で説明した半導体チップ４または５で構成しているので、半導体装置１の耐圧を向上することができる。
【0121】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、実施の形態１では、セル領域にＩＧＢＴを形成した例を説明したが、トレンチゲートを有するパワーＭＩＳＦＥＴであっても良い。
【0122】
さらに、上記実施の形態に記載された内容の一部を以下に記載する。
【0123】
〔付記１〕
（ａ）結晶面（１００）からなる主面と、前記主面とは反対側の裏面と、第１導電型の第１半導体領域と、を含むシリコンからなる半導体基板と、
（ｂ）前記主面に設けられた素子形成領域と、
（ｃ）前記主面に設けられ、前記素子形成領域の周囲を取り囲む周辺領域と、
（ｄ）上面と底面とを有し、前記底面が前記半導体基板の内部に位置し、前記上面が前記半導体基板の前記主面から露出するフィールド絶縁膜と、
（ｅ）前記第１半導体領域内に設けられ、平面視において前記素子形成領域を囲むように閉じたリング形状を有する第２導電型のウェル領域と、
を有し、
平面視において、前記ウェル領域の前記周辺領域側の端部は、＜０１０＞方向に延在する第１部分と、＜００１＞方向に延在する第２部分と、前記第１部分と前記第２部分とを連結し、平面視において円弧形状を有する第３部分と、を含み、
前記フィールド絶縁膜は、前記周辺領域を覆い、前記素子形成領域を露出する開口を含み、
前記開口は、前記＜０１０＞方向に延在する第１辺と、前記＜００１＞方向に延在する第２辺と、を含み、前記第１辺と前記第２辺とは直交し、前記素子形成領域の角部を構成している、半導体装置。
（ａ）結晶面（１００）からなる主面と、前記主面とは反対側の裏面と、第１導電型の第１半導体領域と、を含むシリコンからなる半導体基板と、
（ｂ）前記主面に設けられた素子形成領域と、
（ｃ）前記主面に設けられ、前記素子形成領域の周囲を取り囲む周辺領域と、
（ｄ）上面と底面とを有し、前記底面が前記半導体基板の内部に位置し、前記上面が前記半導体基板の前記主面から露出するフィールド絶縁膜と、
（ｅ）前記第１半導体領域内に設けられ、平面視において前記素子形成領域を囲むように閉じたリング形状を有する第２導電型のウェル領域と、
を有し、
平面視において、前記ウェル領域の前記周辺領域側の端部は、＜０１０＞方向に延在する第１部分と、＜００１＞方向に延在する第２部分と、前記第１部分と前記第２部分とを連結し、平面視において円弧形状を有する第３部分と、を含み、
前記フィールド絶縁膜は、前記周辺領域を覆い、前記素子形成領域を露出する開口を含み、
前記開口は、前記＜０１０＞方向に延在する第１辺と、前記＜００１＞方向に延在する第２辺と、を含み、前記第１辺と前記第２辺とは直交し、前記素子形成領域の角部を構成している、半導体装置。
【0124】
〔付記２〕
付記１に記載の半導体装置において、
前記円弧形状の前記第３部分は、５０μｍ以上の曲率半径を有する、半導体装置。
付記１に記載の半導体装置において、
前記円弧形状の前記第３部分は、５０μｍ以上の曲率半径を有する、半導体装置。
【0125】
〔付記３〕
付記１に記載の半導体装置において、
前記角部は、５μｍ以下の曲率半径を有する、半導体装置。
付記１に記載の半導体装置において、
前記角部は、５μｍ以下の曲率半径を有する、半導体装置。
【0126】
〔付記４〕
付記１に記載の半導体装置において、
さらに、
前記周辺領域において、前記フィールド絶縁膜の下部に設けられた前記第２導電型の第２半導体領域を有し、
前記第２半導体領域は、前記ウェル領域に接触している、半導体装置。
付記１に記載の半導体装置において、
さらに、
前記周辺領域において、前記フィールド絶縁膜の下部に設けられた前記第２導電型の第２半導体領域を有し、
前記第２半導体領域は、前記ウェル領域に接触している、半導体装置。
【0127】
〔付記５〕
付記１に記載の半導体装置において、
前記開口は、さらに、前記＜０１０＞方向に延在する第３辺と、前記＜００１＞方向に延在する第４辺と、を含み、
前記第３辺は前記第２辺と接続され、前記第４辺は前記第１辺と接続されている、半導体装置。
付記１に記載の半導体装置において、
前記開口は、さらに、前記＜０１０＞方向に延在する第３辺と、前記＜００１＞方向に延在する第４辺と、を含み、
前記第３辺は前記第２辺と接続され、前記第４辺は前記第１辺と接続されている、半導体装置。
【0128】
〔付記６〕
（ａ）結晶面（１００）からなる主面と、前記主面とは反対側の裏面と、第１導電型の第１半導体領域と、を含むシリコンからなる半導体基板と、
（ｂ）前記主面に設けられた素子形成領域と、
（ｃ）前記主面に設けられ、前記素子形成領域の周囲を取り囲む周辺領域と、
（ｄ）上面と底面とを有し、前記底面が前記半導体基板の内部に位置し、前記上面が前記半導体基板の前記主面から露出するフィールド絶縁膜と、
（ｅ）前記第１半導体領域内に設けられ、平面視において前記素子形成領域を囲むように閉じたリング形状を有する第２導電型のウェル領域と、
を有し、
平面視において、前記ウェル領域の前記周辺領域側の端部は、＜０１０＞方向に延在する第１部分と、＜００１＞方向に延在する第２部分と、前記第１部分と前記第２部分とを連結し、平面視において円弧形状を有する第３部分と、を含み、
前記フィールド絶縁膜は、前記周辺領域を覆い、前記素子形成領域を露出する開口を含み、
前記開口は、前記＜０１０＞方向に延在する第１辺と、前記＜００１＞方向に延在する第２辺と、前記第１辺と前記第２辺と接続する接続部と、を含み、
前記接続部は、＜０１１＞方向を対称軸として対称配置された第３辺と第４辺とを含み、
前記第３辺と前記第４辺とは、互いに異なる方向に延在し、かつ、前記＜０１０＞方向、前記＜００１＞方向および前記＜０１１＞方向とは異なる方向に直線的に延在している、半導体装置。
（ａ）結晶面（１００）からなる主面と、前記主面とは反対側の裏面と、第１導電型の第１半導体領域と、を含むシリコンからなる半導体基板と、
（ｂ）前記主面に設けられた素子形成領域と、
（ｃ）前記主面に設けられ、前記素子形成領域の周囲を取り囲む周辺領域と、
（ｄ）上面と底面とを有し、前記底面が前記半導体基板の内部に位置し、前記上面が前記半導体基板の前記主面から露出するフィールド絶縁膜と、
（ｅ）前記第１半導体領域内に設けられ、平面視において前記素子形成領域を囲むように閉じたリング形状を有する第２導電型のウェル領域と、
を有し、
平面視において、前記ウェル領域の前記周辺領域側の端部は、＜０１０＞方向に延在する第１部分と、＜００１＞方向に延在する第２部分と、前記第１部分と前記第２部分とを連結し、平面視において円弧形状を有する第３部分と、を含み、
前記フィールド絶縁膜は、前記周辺領域を覆い、前記素子形成領域を露出する開口を含み、
前記開口は、前記＜０１０＞方向に延在する第１辺と、前記＜００１＞方向に延在する第２辺と、前記第１辺と前記第２辺と接続する接続部と、を含み、
前記接続部は、＜０１１＞方向を対称軸として対称配置された第３辺と第４辺とを含み、
前記第３辺と前記第４辺とは、互いに異なる方向に延在し、かつ、前記＜０１０＞方向、前記＜００１＞方向および前記＜０１１＞方向とは異なる方向に直線的に延在している、半導体装置。
【0129】
〔付記７〕
付記６に記載の半導体装置において、
前記第３辺は、円弧形状を有する第１円弧部を介して前記第１辺に接続され、
前記第４辺は、円弧形状を有する第２円弧部を介して前記第２辺に接続されている、半導体装置。
付記６に記載の半導体装置において、
前記第３辺は、円弧形状を有する第１円弧部を介して前記第１辺に接続され、
前記第４辺は、円弧形状を有する第２円弧部を介して前記第２辺に接続されている、半導体装置。
【0130】
〔付記８〕
（ａ）結晶面（１００）からなる主面と、前記主面とは反対側の裏面と、第１導電型の第１半導体領域と、を含むシリコンからなる半導体基板と、
（ｂ）前記主面に設けられた素子形成領域と、
（ｃ）前記主面に設けられ、前記素子形成領域の周囲を取り囲む周辺領域と、
（ｄ）前記周辺領域の一部分であって、前記素子形成領域の反対側に位置するガードリング領域と、
（ｅ）上面と底面とを有し、前記底面が前記半導体基板の内部に位置し、前記上面が前記半導体基板の前記主面から露出するフィールド絶縁膜と、
を有し、
前記ガードリング領域において、前記第１半導体領域内に、第２導電型を有する第２半導体領域が形成されており、
前記フィールド絶縁膜は、前記周辺領域を覆い、前記素子形成領域を露出する第１開口および前記ガードリング領域を露出する第２開口を含み、
前記第２開口は、＜０１０＞方向に延在する第１辺と、＜００１＞方向に延在する第２辺と、を含み、前記第１辺と前記第２辺とは直交し、前記フィールド絶縁膜の角部を構成している、半導体装置。
（ａ）結晶面（１００）からなる主面と、前記主面とは反対側の裏面と、第１導電型の第１半導体領域と、を含むシリコンからなる半導体基板と、
（ｂ）前記主面に設けられた素子形成領域と、
（ｃ）前記主面に設けられ、前記素子形成領域の周囲を取り囲む周辺領域と、
（ｄ）前記周辺領域の一部分であって、前記素子形成領域の反対側に位置するガードリング領域と、
（ｅ）上面と底面とを有し、前記底面が前記半導体基板の内部に位置し、前記上面が前記半導体基板の前記主面から露出するフィールド絶縁膜と、
を有し、
前記ガードリング領域において、前記第１半導体領域内に、第２導電型を有する第２半導体領域が形成されており、
前記フィールド絶縁膜は、前記周辺領域を覆い、前記素子形成領域を露出する第１開口および前記ガードリング領域を露出する第２開口を含み、
前記第２開口は、＜０１０＞方向に延在する第１辺と、＜００１＞方向に延在する第２辺と、を含み、前記第１辺と前記第２辺とは直交し、前記フィールド絶縁膜の角部を構成している、半導体装置。
【0131】
〔付記９〕
（ａ）結晶面（１００）からなる主面と、前記主面とは反対側の裏面と、第１導電型の第１半導体領域と、を含むシリコンからなる半導体基板と、
（ｂ）前記主面に設けられた素子形成領域と、
（ｃ）前記主面に設けられ、前記素子形成領域の周囲を取り囲む周辺領域と、
（ｄ）前記周辺領域の一部分であって、前記素子形成領域の反対側に位置するガードリング領域と、
（ｅ）上面と底面とを有し、前記底面が前記半導体基板の内部に位置し、前記上面が前記半導体基板の前記主面から露出するフィールド絶縁膜と、
を有し、
前記ガードリング領域において、前記第１半導体領域内に、第２導電型を有する第２半導体領域が形成されており、
前記フィールド絶縁膜は、前記周辺領域を覆い、前記素子形成領域を露出する第１開口および前記ガードリング領域を露出する第２開口を含み、
前記第２開口は、＜０１０＞方向に延在する第１辺と、＜００１＞方向に延在する第２辺と、前記第１辺と前記第２辺とを接続する接続部と、を含み、
前記接続部は、＜０１１＞方向を対称軸として対称配置された第３辺と第４辺とを含み、
平面視において、前記第３辺と前記第４辺とは、互いに異なる方向に延在し、かつ、前記＜０１０＞方向、前記＜００１＞方向および前記＜０１１＞方向とは異なる方向に直線的に延在している、半導体装置。
（ａ）結晶面（１００）からなる主面と、前記主面とは反対側の裏面と、第１導電型の第１半導体領域と、を含むシリコンからなる半導体基板と、
（ｂ）前記主面に設けられた素子形成領域と、
（ｃ）前記主面に設けられ、前記素子形成領域の周囲を取り囲む周辺領域と、
（ｄ）前記周辺領域の一部分であって、前記素子形成領域の反対側に位置するガードリング領域と、
（ｅ）上面と底面とを有し、前記底面が前記半導体基板の内部に位置し、前記上面が前記半導体基板の前記主面から露出するフィールド絶縁膜と、
を有し、
前記ガードリング領域において、前記第１半導体領域内に、第２導電型を有する第２半導体領域が形成されており、
前記フィールド絶縁膜は、前記周辺領域を覆い、前記素子形成領域を露出する第１開口および前記ガードリング領域を露出する第２開口を含み、
前記第２開口は、＜０１０＞方向に延在する第１辺と、＜００１＞方向に延在する第２辺と、前記第１辺と前記第２辺とを接続する接続部と、を含み、
前記接続部は、＜０１１＞方向を対称軸として対称配置された第３辺と第４辺とを含み、
平面視において、前記第３辺と前記第４辺とは、互いに異なる方向に延在し、かつ、前記＜０１０＞方向、前記＜００１＞方向および前記＜０１１＞方向とは異なる方向に直線的に延在している、半導体装置。
【0132】
〔付記１０〕
付記９に記載の半導体装置において、
前記第３辺は、円弧形状を有する第１円弧部を介して前記第１辺に接続され、
前記第４辺は、円弧形状を有する第２円弧部を介して前記第２辺に接続されている、半導体装置。
付記９に記載の半導体装置において、
前記第３辺は、円弧形状を有する第１円弧部を介して前記第１辺に接続され、
前記第４辺は、円弧形状を有する第２円弧部を介して前記第２辺に接続されている、半導体装置。
【0133】
〔付記１１〕
素子形成領域と、＜０１０＞方向に延在する第１ウェル領域、＜００１＞方向に延在する第２ウェル領域、および、前記第１ウェル領域と前記第２ウェル領域とを接続する第３ウェル領域を含み、前記素子形成領域の周囲を囲むウェル領域と、を備えた半導体装置の製造方法であって、
（ａ）結晶面（１００）からなる主面において、第１領域、第２領域および第３領域を有するシリコンからなる半導体基板を準備する工程、
（ｂ）前記半導体基板の内部に、前記第１領域の一部を露出する第１開口を有する第１フィールド絶縁膜と、前記第２領域の一部を露出する第２開口を有する第２フィールド絶縁膜と、前記第３領域を覆い、前記第３領域を露出しない第３フィールド絶縁膜を形成する工程、
（ｃ）前記第１領域において、前記第１開口および前記第１フィールド絶縁膜の下の前記半導体基板内に前記第１ウェル領域を形成し、前記第２領域において、前記第２開口および前記第２フィールド絶縁膜の下の前記半導体基板内に前記第２ウェル領域を形成し、前記第３領域において、前記第３フィールド絶縁膜の下の前記半導体基板内に前記第３ウェル領域を形成する工程、
を有し、
前記半導体基板の前記主面を基準として、前記第１ウェル領域、前記第２ウェル領域および前記第３ウェル領域の深さは等しい。
素子形成領域と、＜０１０＞方向に延在する第１ウェル領域、＜００１＞方向に延在する第２ウェル領域、および、前記第１ウェル領域と前記第２ウェル領域とを接続する第３ウェル領域を含み、前記素子形成領域の周囲を囲むウェル領域と、を備えた半導体装置の製造方法であって、
（ａ）結晶面（１００）からなる主面において、第１領域、第２領域および第３領域を有するシリコンからなる半導体基板を準備する工程、
（ｂ）前記半導体基板の内部に、前記第１領域の一部を露出する第１開口を有する第１フィールド絶縁膜と、前記第２領域の一部を露出する第２開口を有する第２フィールド絶縁膜と、前記第３領域を覆い、前記第３領域を露出しない第３フィールド絶縁膜を形成する工程、
（ｃ）前記第１領域において、前記第１開口および前記第１フィールド絶縁膜の下の前記半導体基板内に前記第１ウェル領域を形成し、前記第２領域において、前記第２開口および前記第２フィールド絶縁膜の下の前記半導体基板内に前記第２ウェル領域を形成し、前記第３領域において、前記第３フィールド絶縁膜の下の前記半導体基板内に前記第３ウェル領域を形成する工程、
を有し、
前記半導体基板の前記主面を基準として、前記第１ウェル領域、前記第２ウェル領域および前記第３ウェル領域の深さは等しい。
【0134】
〔付記１２〕
付記１１に記載の半導体装置の製造方法において、
前記第１ウェル領域、前記第２ウェル領域および前記第３ウェル領域の製造工程は、
（ｃ－１）前記半導体基板の第１深さに第１導電型の第１不純物を導入する第１イオン注入工程、
（ｃ－２）前記半導体基板の第２深さに第１導電型の第２不純物を導入する第２イオン注入工程、
を含み、前記第１深さは、前記第２深さより深い、半導体装置の製造方法。
付記１１に記載の半導体装置の製造方法において、
前記第１ウェル領域、前記第２ウェル領域および前記第３ウェル領域の製造工程は、
（ｃ－１）前記半導体基板の第１深さに第１導電型の第１不純物を導入する第１イオン注入工程、
（ｃ－２）前記半導体基板の第２深さに第１導電型の第２不純物を導入する第２イオン注入工程、
を含み、前記第１深さは、前記第２深さより深い、半導体装置の製造方法。
【0135】
〔付記１３〕
付記１２に記載の半導体装置の製造方法において、
前記（ｃ－１）工程において、前記主面の法線に対して第１イオン注入角度で前記第１不純物を導入し、
前記（ｃ－２）工程において、前記主面の法線に対して第２イオン注入角度で前記第２不純物を導入し、
前記第２イオン注入角度は、前記第１イオン注入角度よりも大きい、半導体装置の製造方法。
付記１２に記載の半導体装置の製造方法において、
前記（ｃ－１）工程において、前記主面の法線に対して第１イオン注入角度で前記第１不純物を導入し、
前記（ｃ－２）工程において、前記主面の法線に対して第２イオン注入角度で前記第２不純物を導入し、
前記第２イオン注入角度は、前記第１イオン注入角度よりも大きい、半導体装置の製造方法。
【符号の説明】
【0136】
ＡＣＲ 円弧領域
ＡＣ１、ＡＣ２、ＡＣ３、ＡＣ４ 円弧部
ＡＥ アノード電極
ＡＰ アノードパッド
ＢＥ 裏面電極（コレクタ電極）
ＣＥ カソード電極
ＣＬＲ セル領域（素子形成領域）
ＣＰ１、ＣＰ２、ＣＰ３ 半導体装置（半導体チップ）
ＣＰＬ１、ＣＰＬ２ 長辺
ＣＰＳ１、ＣＰＳ２ 短辺
ＣＴ コンタクト溝
ＤＬ１ 大転位ループ
ＤＬ２ 小転位ループ
ＤＲ ダイオード領域（素子形成領域）
ＥＥ エミッタ電極（金属配線）
ＥＰ エミッタパッド
ＦＩ フィールド絶縁膜
ＦＩａ 上面
ＦＩｂ 底面
ＦＰ０、ＦＰ１、ＦＰ２ フィールドプレート（金属配線）
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート配線（金属配線）
ＧＰ ゲートパッド
ＧＲ ガードリング（金属配線）
ＨＢ ｎ型ホールバリア領域（ｎ型半導体領域）
ＩＬ 層間絶縁膜（絶縁膜）
Ｎ、Ｎ－ ｎ型半導体領域
ＮＤ ｎ型ドリフト領域（ｎ型半導体領域）
ＮＥ ｎ型エミッタ領域（ｎ型半導体領域）
ＮＧＲ ｎ型半導体領域
ＮＳ ｎ型フィールドストップ層（ｎ型半導体領域）
ＯＰａ、ＯＰｂ 開口（円弧部）
ＯＰｃ、ＯＰｆ、ＯＰｇ 開口（スリット）
ＯＰｄ ダミー開口
ＯＰｓ１、ＯＰｓ２ 開口（直線部）
Ｐ－ ｐ型半導体領域
Ｐａ、Ｐｂ、Ｐｃ ｐ型半導体領域
ＰＡ 絶縁膜（保護絶縁膜）
ＰＡａ、ＰＡｅ、ＰＡｇ 開口
ＰＢ ｐ型ボディ領域（ｐ型半導体領域）
ＰＢＣ ｐ型ボディコンタクト領域（ｐ型半導体領域）
ＰＣ ｐ型コレクタ層（ｐ型半導体領域）
ＰＣＲ 周辺領域（ターミネーション領域）
ＰＦ ｐ型フローティング領域（ｐ型半導体領域）
ＰＧ プラグ電極（導体層）
ＰＲ フォトレジスト膜
Ｐ０、Ｐ１、Ｐ２ ｐ型ウェル領域（ｐ型半導体領域）
ＲＳＦ リサーフ層
Ｒ１、Ｒ２ 直線領域
Ｒ３ コーナー領域（接続領域）
Ｓａ 主面
Ｓｂ 裏面
ＳＤ１～１２、ＳＤ２１～２８ 辺
ＳＬＲ 直線領域
ＳＳ 半導体基板
ＴＲ１、ＴＲ２ 溝
Ｚ１、Ｚ２、Ｚ３ 絶縁膜
１ 半導体装置（樹脂封止型半導体装置）
２ 封止体
３ リード
４ 半導体チップ（トランジスタチップ）
５ 半導体チップ（ダイオードチップ）
６、７ 金属板
８ ダイボンド材（導電性接着材）
９ ワイヤ
ＡＣ１、ＡＣ２、ＡＣ３、ＡＣ４ 円弧部
ＡＥ アノード電極
ＡＰ アノードパッド
ＢＥ 裏面電極（コレクタ電極）
ＣＥ カソード電極
ＣＬＲ セル領域（素子形成領域）
ＣＰ１、ＣＰ２、ＣＰ３ 半導体装置（半導体チップ）
ＣＰＬ１、ＣＰＬ２ 長辺
ＣＰＳ１、ＣＰＳ２ 短辺
ＣＴ コンタクト溝
ＤＬ１ 大転位ループ
ＤＬ２ 小転位ループ
ＤＲ ダイオード領域（素子形成領域）
ＥＥ エミッタ電極（金属配線）
ＥＰ エミッタパッド
ＦＩ フィールド絶縁膜
ＦＩａ 上面
ＦＩｂ 底面
ＦＰ０、ＦＰ１、ＦＰ２ フィールドプレート（金属配線）
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート配線（金属配線）
ＧＰ ゲートパッド
ＧＲ ガードリング（金属配線）
ＨＢ ｎ型ホールバリア領域（ｎ型半導体領域）
ＩＬ 層間絶縁膜（絶縁膜）
Ｎ、Ｎ－ ｎ型半導体領域
ＮＤ ｎ型ドリフト領域（ｎ型半導体領域）
ＮＥ ｎ型エミッタ領域（ｎ型半導体領域）
ＮＧＲ ｎ型半導体領域
ＮＳ ｎ型フィールドストップ層（ｎ型半導体領域）
ＯＰａ、ＯＰｂ 開口（円弧部）
ＯＰｃ、ＯＰｆ、ＯＰｇ 開口（スリット）
ＯＰｄ ダミー開口
ＯＰｓ１、ＯＰｓ２ 開口（直線部）
Ｐ－ ｐ型半導体領域
Ｐａ、Ｐｂ、Ｐｃ ｐ型半導体領域
ＰＡ 絶縁膜（保護絶縁膜）
ＰＡａ、ＰＡｅ、ＰＡｇ 開口
ＰＢ ｐ型ボディ領域（ｐ型半導体領域）
ＰＢＣ ｐ型ボディコンタクト領域（ｐ型半導体領域）
ＰＣ ｐ型コレクタ層（ｐ型半導体領域）
ＰＣＲ 周辺領域（ターミネーション領域）
ＰＦ ｐ型フローティング領域（ｐ型半導体領域）
ＰＧ プラグ電極（導体層）
ＰＲ フォトレジスト膜
Ｐ０、Ｐ１、Ｐ２ ｐ型ウェル領域（ｐ型半導体領域）
ＲＳＦ リサーフ層
Ｒ１、Ｒ２ 直線領域
Ｒ３ コーナー領域（接続領域）
Ｓａ 主面
Ｓｂ 裏面
ＳＤ１～１２、ＳＤ２１～２８ 辺
ＳＬＲ 直線領域
ＳＳ 半導体基板
ＴＲ１、ＴＲ２ 溝
Ｚ１、Ｚ２、Ｚ３ 絶縁膜
１ 半導体装置（樹脂封止型半導体装置）
２ 封止体
３ リード
４ 半導体チップ（トランジスタチップ）
５ 半導体チップ（ダイオードチップ）
６、７ 金属板
８ ダイボンド材（導電性接着材）
９ ワイヤ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】