(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2022-01-05
(45)【発行日】2022-01-20
(54)【発明の名称】記憶装置及びその操作方法
(51)【国際特許分類】
G11C 11/412 20060101AFI20220113BHJP
【ＦＩ】
G11C11/412 120
【請求項の数】
46
(21)【出願番号】P 2020178766
(22)【出願日】2020-10-26
【審査請求日】2020-10-26
(31)【優先権主張番号】109125436
(32)【優先日】2020-07-28
(33)【優先権主張国・地域又は機関】TW
(73)【特許権者】
【識別番号】503004699
【氏名又は名称】國立中正大學
(74)【代理人】
【識別番号】110001151
【氏名又は名称】あいわ特許業務法人
(72)【発明者】
【氏名】王 進賢
(72)【発明者】
【氏名】劉 建▲トン▼
(72)【発明者】
【氏名】王 皓平
【審査官】後藤 彰
(56)【参考文献】
【文献】特開２００９－１１０５９４（ＪＰ，Ａ）
【文献】特開２００３－３１７４８３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１３／０１００７３１（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １１／４１２
(57)【特許請求の範囲】
【請求項1】
第１トランジスター、第２トランジスター、スタティック ランダム アクセス メモリー（ＳＲＡＭ）セル、電源供給補助電圧発生回路、ソース補助電圧発生回路及びワード線補助電圧発生回路を備え、
前記第１トランジスターはシステム電源供給電圧を受けるのに用いられ、
前記第２トランジスターはシステム接地電圧を受けるのに用いられ、
前記ＳＲＡＭセルは前記第１トランジスター及び前記第２トランジスターに結合し、前記ＳＲＡＭセルは第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード、第３ローカル電源供給補助電圧ノード、第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード、第４ローカルソース補助電圧ノード、第１ローカルワード線補助電圧ノード及び第２ローカルワード線補助電圧ノードを有し、前記第１ローカル電源供給補助電圧ノード、前記第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードは前記システム電源供給電圧、第１電源供給補助電圧又は第２電源供給補助電圧を受け、前記第１電源供給補助電圧及び前記第２電源供給補助電圧はいずれも前記システム電源供給電圧より小さくかつ前記システム接地電圧より大きく、前記第１ローカルソース補助電圧ノード、前記第２ローカルソース補助電圧ノード、前記第３ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードは前記システム接地電圧、第１ソース補助電圧又は第２ソース補助電圧を受け、前記第１ソース補助電圧及び前記第２ソース補助電圧はいずれも前記システム接地電圧より大きくかつ前記システム電源供給電圧より小さく、前記第１ローカルワード線補助電圧ノード及び前記第２ローカルワード線補助電圧ノードは前記システム接地電圧、第１ワード線補助電圧又は第２ワード線補助電圧を受け、前記第１ワード線補助電圧は前記システム電源供給電圧と等しく、前記第２ワード線補助電圧は前記システム接地電圧より大きくかつ前記システム電源供給電圧より小さく、
前記電源供給補助電圧発生回路は前記第１ローカル電源供給補助電圧ノード、前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードに結合し、前記電源供給補助電圧発生回路は、待機（ｓｔａｎｄｂｙ）制御信号並びに書き込みモード若しくはディープスリープ（ｗｒｉｔｅ－ｍｏｄｅ ｏｒ ｄｅｅｐ ｓｌｅｅｐ）制御信号を受信し、書き込みモード若しくはディープスリープモード中に前記書き込みモード若しくはディープスリープ制御信号を利用して前記第１ローカル電源供給補助電圧ノード、前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードで前記第２電源供給補助電圧を発生させ、読み出しモード又は保持（ｈｏｌｄ）モード中に第１ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させるとともに、前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を利用して前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させ、
前記ソース補助電圧発生回路は前記第１ローカルソース補助電圧ノード、前記第２ローカルソース補助電圧ノード、前記第３ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードに結合し、前記ソース補助電圧発生回路は、前記待機制御信号、第１保持モード制御信号及び第２保持モード制御信号を受信し、待機モード中に前記待機制御信号を利用して前記第１ローカルソース補助電圧ノード、前記第２ローカルソース補助電圧ノード、前記第３ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードで前記第１ソース補助電圧を発生させ、保持モード中に前記第１保持モード制御信号を利用して前記第１ローカルソース補助電圧ノード及び前記第３ローカルソース補助電圧ノードで前記第２ソース補助電圧を発生させるとともに、前記第２保持モード制御信号を利用して前記第２ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードで前記第２ソース補助電圧を発生させ、読み出し又は書き込みモード中に前記第１ローカルソース補助電圧ノード及び前記第２ローカルソース補助電圧ノードで前記システム接地電圧を発生させ、かつ前記待機制御信号及び前記第１保持モード制御信号を利用して前記第３ローカルソース補助電圧ノードで前記システム接地電圧を発生させるとともに、前記待機制御信号及び前記第２保持モード制御信号を利用して前記第４ローカルソース補助電圧ノードで前記システム接地電圧を発生させ、
前記ワード線補助電圧発生回路は前記第１ローカルワード線補助電圧ノード及び前記第２ローカルワード線補助電圧ノードに結合し、前記ワード線補助電圧発生回路は、ワード線駆動抑制（ｗｏｒｄ－ｌｉｎｅ ｕｎｄｅｒｄｒｉｖｅ）制御信号、第１デコードワード線（ｄｅｃｏｄｅｄ ｗｏｒｄ－ｌｉｎｅ）信号及び第２デコードワード線信号を受信し、書き込みモードにおいて前記ワード線駆動抑制制御信号を利用して前記第１ローカルワード線補助電圧ノードで前記第１ワード線補助電圧を発生させ、あるいは前記第１デコードワード線信号を利用して前記第１ローカルワード線補助電圧ノードで前記第２ワード線補助電圧を発生させ、書き込みモードにおいて前記ワード線駆動抑制制御信号を利用して前記第２ローカルワード線補助電圧ノードで前記第１ワード線補助電圧を発生させ、あるいは前記第２デコードワード線信号を利用して前記第２ローカルワード線補助電圧ノードで前記第２ワード線補助電圧を発生させ、保持モード又は待機モード中に前記ワード線駆動抑制制御信号及び前記第１デコードワード線信号を利用して前記第１ローカルワード線補助電圧ノードで前記システム接地電圧を発生させるとともに、前記ワード線駆動抑制制御信号及び前記第２デコードワード線信号を利用して前記第２ローカルワード線補助電圧ノードで前記システム接地電圧を発生させる、
記憶装置。
【請求項2】
前記電源供給補助電圧発生回路は、前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を利用して前記第１ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させる、請求項１に記載の記憶装置。
【請求項3】
前記ソース補助電圧発生回路は、前記待機制御信号及び前記第１保持モード制御信号を利用して前記第１ローカルソース補助電圧ノードで前記システム接地電圧を発生させるとともに、前記待機制御信号及び前記第２保持モード制御信号を利用して前記第２ローカルソース補助電圧ノードで前記システム接地電圧を発生させる、請求項１に記載の記憶装置。
【請求項4】
前記電源供給補助電圧発生回路は、待機モード中に、前記待機制御信号を利用して前記第１ローカル電源供給補助電圧ノード、前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードで前記第１電源供給補助電圧を発生させる、請求項１に記載の記憶装置。
【請求項5】
前記電源供給補助電圧発生回路は、待機モード中に、前記第１ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させるとともに、前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を利用して前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させる、請求項１に記載の記憶装置。
【請求項6】
前記電源供給補助電圧発生回路は、前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を利用して前記第１ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させる、請求項５に記載の記憶装置。
【請求項7】
前記ＳＲＡＭセルは両側差動６Ｔ（トランジスター）メモリーセル又は分割制御型（Ｇｅｎｅｒｉｃ Ｓｐｌｉｔ－Ｃｏｎｔｒｏｌ、ＧＳＣ）６Ｔメモリーセルであり、前記差動６Ｔメモリーセルは１本の電源線、１本のソース電圧線、１本のワード線及び１組の差動ビット線を有し、前記ＧＳＣ ６Ｔメモリーセルは３本のローカル制御電源線、４本のローカル制御ソース電圧線、２本のローカル制御ワード線及び２本のアクセスビット線を有する、請求項１に記載の記憶装置。
【請求項8】
前記第１ローカル電源供給補助電圧ノードは前記ＳＲＡＭセルの２つのプルアップ（ｐｕｌｌ－ｕｐ）Ｐチャネル金属酸化物半導体電界効果トランジスター（ＭＯＳＦＥＴ）のベースであり、前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードはそれぞれ前記２つのプルアップＰチャネルＭＯＳＦＥＴのソースである、請求項１に記載の記憶装置。
【請求項9】
前記第１ローカルソース補助電圧ノード及び前記第２ローカルソース補助電圧ノードはそれぞれ前記ＳＲＡＭセルの２つのプルダウン（ｐｕｌｌ－ｄｏｗｎ）ＮチャネルＭＯＳＦＥＴのベースであり、前記第３ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードは前記２つのプルダウンＮチャネルＭＯＳＦＥＴのソースである、請求項１に記載の記憶装置。
【請求項10】
前記第１ローカル電源供給補助電圧ノードは前記システム電源供給電圧の受け入れを保持し、前記第２ローカル電源供給補助電圧ノードと前記第３ローカル電源供給補助電圧ノードは、相互に結合するとともに、前記システム電源供給電圧、前記第１電源供給補助電圧又は第２電源供給補助電圧を受ける、請求項１に記載の記憶装置。
【請求項11】
前記第１ローカル電源供給補助電圧ノードと前記第２ローカル電源供給補助電圧ノードと前記第３ローカル電源供給補助電圧ノードは、相互に結合するとともに、前記システム電源供給電圧、前記第１電源供給補助電圧又は前記第２電源供給補助電圧を受ける、請求項１に記載の記憶装置。
【請求項12】
前記第１ローカルソース補助電圧ノード及び前記第２ローカルソース補助電圧ノードは前記システム接地電圧の受け入れを保持し、前記第３ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードは前記システム接地電圧、前記第１ソース補助電圧又は前記第２ソース補助電圧を受ける、請求項１に記載の記憶装置。
【請求項13】
前記ＳＲＡＭセルがディープＮ型ウェルに位置する時、前記第１ローカルソース補助電圧ノードと前記第３ローカルソース補助電圧ノードは、相互に結合するとともに、前記システム接地電圧、前記第１ソース補助電圧又は前記第２ソース補助電圧を受け、前記第２ローカルソース補助電圧ノードと前記第４ローカルソース補助電圧ノードは、相互に結合するとともに、前記システム接地電圧、前記第１ソース補助電圧又は前記第２ソース補助電圧を受ける、請求項１に記載の記憶装置。
【請求項14】
前記ソース補助電圧発生回路は第１補助電圧発生サブ回路及び第２補助電圧発生サブ回路を含み、前記第１補助電圧発生サブ回路は、前記第１ローカルソース補助電圧ノード及び前記第３ローカルソース補助電圧ノードに結合するとともに、前記第１ローカルソース補助電圧ノード及び前記第３ローカルソース補助電圧ノードに補助電圧を提供し、前記第２補助電圧発生サブ回路は、前記第２ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードに結合するとともに、前記第２ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードに補助電圧を提供する、請求項１に記載の記憶装置。
【請求項15】
前記ワード線補助電圧発生回路は第１ワード線補助電圧発生サブ回路及び第２ワード線補助電圧発生サブ回路を含み、前記第１ワード線補助電圧発生サブ回路は、前記第１ローカルワード線補助電圧ノードに結合するとともに、前記第１ローカルワード線補助電圧ノードに補助電圧を提供し、前記第２ワード線補助電圧発生サブ回路は、前記第２ローカルワード線補助電圧ノードに結合するとともに、前記第２ローカルワード線補助電圧ノードに補助電圧を提供する、請求項１に記載の記憶装置。
【請求項16】
前記電源供給補助電圧発生回路は、前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を受信する時、抵抗経路を提供する、請求項１に記載の記憶装置。
【請求項17】
前記ソース補助電圧発生回路は、前記待機制御信号、前記第１保持モード制御信号及び前記第２保持モード制御信号を受信する時、抵抗経路を提供する、請求項１に記載の記憶装置。
【請求項18】
前記ワード線補助電圧発生回路は、前記ワード線駆動抑制制御信号、前記第１デコードワード線信号及び前記第２デコードワード線信号を受信する時、抵抗経路を提供する、請求項１に記載の記憶装置。
【請求項19】
前記電源供給補助電圧発生回路は、１つ又は複数のトランジスターを備えることにより、接地電圧に対応して前記抵抗経路を提供する、請求項１３に記載の記憶装置。
【請求項20】
前記ソース補助電圧発生回路は、１つ又は複数のトランジスターを備えることにより、接地電圧に対応して前記抵抗経路を提供する、請求項１７に記載の記憶装置。
【請求項21】
前記ワード線補助電圧発生回路は、１つ又は複数のトランジスターを備えることにより、接地電圧に対応して前記抵抗経路を提供する、請求項１８に記載の記憶装置。
【請求項22】
前記ＳＲＡＭセルはＩＣチップ中に設置され、前記電源供給補助電圧発生回路、前記ソース補助電圧発生回路及び前記ワード線補助電圧発生回路は前記ＩＣチップの外部に設置される、請求項１に記載の記憶装置。
【請求項23】
前記システム電源供給電圧を受けるステップと、前記システム接地電圧を受けるステップと、
前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を受信するとともに、書き込みモード若しくはディープスリープモード中に前記書き込みモード若しくはディープスリープ制御信号を利用して前記第１ローカル電源供給補助電圧ノード、前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードで前記第２電源供給補助電圧を発生させるステップと、
読み出しモード又は保持モード中に第１ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させるとともに、前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を利用して前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させるステップと、
前記待機制御信号、前記第１保持モード制御信号及び前記第２保持モード制御信号を受信し、待機モード中に前記待機制御信号を利用して前記第１ローカルソース補助電圧ノード、前記第２ローカルソース補助電圧ノード、前記第３ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードで前記第１ソース補助電圧を発生させるステップと、
保持モード中に前記第１保持モード制御信号を利用して前記第１ローカルソース補助電圧ノード及び前記第３ローカルソース補助電圧ノードで前記第２ソース補助電圧を発生させるとともに、前記第２保持モード制御信号を利用して前記第２ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードで前記第２ソース補助電圧を発生させるステップと、
読み出し又は書き込みモード中に前記第１ローカルソース補助電圧ノード及び前記第２ローカルソース補助電圧ノードで前記システム接地電圧を発生させ、かつ前記待機制御信号及び前記第１保持モード制御信号を利用して前記第３ローカルソース補助電圧ノードで前記システム接地電圧を発生させるとともに、前記待機制御信号及び前記第２保持モード制御信号を利用して前記第４ローカルソース補助電圧ノードで前記システム接地電圧を発生させるステップと、
前記ワード線駆動抑制制御信号、前記第１デコードワード線信号及び前記第２デコードワード線信号を受信するとともに、書き込みモードにおいて前記ワード線駆動抑制制御信号を利用して前記第１ローカルワード線補助電圧ノードで前記第１ワード線補助電圧を発生させ、あるいは前記第１デコードワード線信号を利用して前記第１ローカルワード線補助電圧ノードで前記第２ワード線補助電圧を発生させるステップと、
書き込みモードにおいて前記ワード線駆動抑制制御信号を利用して前記第２ローカルワード線補助電圧ノードで前記第１ワード線補助電圧を発生させ、あるいは前記第２デコードワード線信号を利用して前記第２ローカルワード線補助電圧ノードで前記第２ワード線補助電圧を発生させるステップと、
保持モード又は待機モード中に前記ワード線駆動抑制制御信号及び前記第１デコードワード線信号を利用して前記第１ローカルワード線補助電圧ノードで前記システム接地電圧を発生させるとともに、前記ワード線駆動抑制制御信号及び前記第２デコードワード線信号を利用して前記第２ローカルワード線補助電圧ノードで前記システム接地電圧を発生させるステップと、
を含む、請求項１に記載の記憶装置の操作方法。
【請求項24】
第１トランジスター、第２トランジスター、メモリーアレイ、電源供給補助電圧発生回路、ソース補助電圧発生回路及びワード線補助電圧発生回路を備え、
前記第１トランジスターはシステム電源供給電圧を受けるのに用いられ、
前記第２トランジスターはシステム接地電圧を受けるのに用いられ、
前記メモリーアレイは、前記第１トランジスター及び前記第２トランジスターに結合し、複数のＳＲＡＭセルを含み、各前記ＳＲＡＭセルは第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード、第３ローカル電源供給補助電圧ノード、第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード、第４ローカルソース補助電圧ノード、第１ローカルワード線補助電圧ノード及び第２ローカルワード線補助電圧ノードを有し、前記第１ローカル電源供給補助電圧ノード、前記第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードは前記システム電源供給電圧、第１電源供給補助電圧又は第２電源供給補助電圧を受け、前記第１電源供給補助電圧及び前記第２電源供給補助電圧はいずれも前記システム電源供給電圧より小さくかつ前記システム接地電圧より大きく、前記第１ローカルソース補助電圧ノード、前記第２ローカルソース補助電圧ノード、前記第３ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードは前記システム接地電圧、第１ソース補助電圧又は第２ソース補助電圧を受け、前記第１ソース補助電圧及び前記第２ソース補助電圧はいずれも前記システム接地電圧より大きくかつ前記システム電源供給電圧より小さく、前記第１ローカルワード線補助電圧ノード及び前記第２ローカルワード線補助電圧ノードは前記システム接地電圧、第１ワード線補助電圧又は第２ワード線補助電圧を受け、前記第１ワード線補助電圧は前記システム電源供給電圧と等しく、前記第２ワード線補助電圧は前記システム接地電圧より大きくかつ前記システム電源供給電圧より小さく、
前記電源供給補助電圧発生回路は前記第１ローカル電源供給補助電圧ノード、前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードに結合し、前記電源供給補助電圧発生回路は、待機制御信号並びに書き込みモード若しくはディープスリープ制御信号を受信し、書き込みモード若しくはディープスリープモード中に前記書き込みモード若しくはディープスリープ制御信号を利用して前記第１ローカル電源供給補助電圧ノード、前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードで前記第２電源供給補助電圧を発生させ、前記待機制御信号並びに書き込みモード若しくはディープスリープ制御信号を利用して読み出しモード又は保持モード中に第１ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させるとともに、前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を利用して前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させ、
前記ソース補助電圧発生回路は前記第１ローカルソース補助電圧ノード、前記第２ローカルソース補助電圧ノード、前記第３ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードに結合し、前記ソース補助電圧発生回路は、前記待機制御信号、第１保持モード制御信号及び第２保持モード制御信号を受信し、待機モード中に前記待機制御信号を利用して前記第１ローカルソース補助電圧ノード、前記第２ローカルソース補助電圧ノード、前記第３ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードで前記第１ソース補助電圧を発生させ、保持モード中に前記第１保持モード制御信号を利用して前記第１ローカルソース補助電圧ノード及び前記第３ローカルソース補助電圧ノードで前記第２ソース補助電圧を発生させるとともに、前記第２保持モード制御信号を利用して前記第２ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードで前記第２ソース補助電圧を発生させ、読み出し又は書き込みモード中に前記第１ローカルソース補助電圧ノード及び前記第２ローカルソース補助電圧ノードで前記システム接地電圧を発生させ、かつ前記待機制御信号及び前記第１保持モード制御信号を利用して前記第３ローカルソース補助電圧ノードで前記システム接地電圧を発生させるとともに、前記待機制御信号及び前記第２保持モード制御信号を利用して前記第４ローカルソース補助電圧ノードで前記システム接地電圧を発生させ、
前記ワード線補助電圧発生回路は前記第１ローカルワード線補助電圧ノード及び前記第２ローカルワード線補助電圧ノードに結合し、前記ワード線補助電圧発生回路は、ワード線駆動抑制制御信号、第１デコードワード線信号及び第２デコードワード線信号を受信し、書き込みモードにおいて前記ワード線駆動抑制制御信号を利用して前記第１ローカルワード線補助電圧ノードで前記第１ワード線補助電圧を発生させ、あるいは前記第１デコードワード線信号を利用して前記第１ローカルワード線補助電圧ノードで前記第２ワード線補助電圧を発生させ、書き込みモードにおいて前記ワード線駆動抑制制御信号を利用して前記第２ローカルワード線補助電圧ノードで前記第１ワード線補助電圧を発生させ、あるいは前記第２デコードワード線信号を利用して前記第２ローカルワード線補助電圧ノードで前記第２ワード線補助電圧を発生させ、保持モード又は待機モード中に前記ワード線駆動抑制制御信号及び前記第１デコードワード線信号を利用して前記第１ローカルワード線補助電圧ノードで前記システム接地電圧を発生させるとともに、前記ワード線駆動抑制制御信号及び前記第２デコードワード線信号を利用して前記第２ローカルワード線補助電圧ノードで前記システム接地電圧を発生させる、
記憶装置。
【請求項25】
前記電源供給補助電圧発生回路は、前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を利用して前記第１ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させる、請求項２４に記載の記憶装置。
【請求項26】
前記ソース補助電圧発生回路は、前記待機制御信号及び前記第１保持モード制御信号を利用して前記第１ローカルソース補助電圧ノードで前記システム接地電圧を発生させるとともに、前記待機制御信号及び前記第２保持モード制御信号を利用して前記第２ローカルソース補助電圧ノードで前記システム接地電圧を発生させる、請求項２４に記載の記憶装置。
【請求項27】
前記電源供給補助電圧発生回路は、待機モード中に、前記待機制御信号を利用して前記第１ローカル電源供給補助電圧ノード、前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードで前記第１電源供給補助電圧を発生させる、請求項２４に記載の記憶装置。
【請求項28】
前記電源供給補助電圧発生回路は、待機モード中に、前記第１ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させるとともに、前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を利用して前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させる、請求項２４に記載の記憶装置。
【請求項29】
前記電源供給補助電圧発生回路は、前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を利用して前記第１ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させる、請求項２８に記載の記憶装置。
【請求項30】
前記ＳＲＡＭセルは両側差動６Ｔメモリーセル又はＧＳＣ ６Ｔメモリーセルであり、前記差動６Ｔメモリーセルは１本の電源線、１本のソース電圧線、１本のワード線及び１組の差動ビット線を有し、前記ＧＳＣ ６Ｔメモリーセルは３本のローカル制御電源線、４本のローカル制御ソース電圧線、２本のローカル制御ワード線及び２本のアクセスビット線を有する、請求項２４に記載の記憶装置。
【請求項31】
前記第１ローカル電源供給補助電圧ノードは前記ＳＲＡＭセルの２つのプルアップＰチャネルＭＯＳＦＥＴのベースであり、前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードはそれぞれ前記２つのプルアップＰチャネルＭＯＳＦＥＴのソースである、請求項２４に記載の記憶装置。
【請求項32】
前記第１ローカルソース補助電圧ノード及び前記第２ローカルソース補助電圧ノードはそれぞれ前記ＳＲＡＭセルの２つのプルダウンＮチャネルＭＯＳＦＥＴのベースであり、前記第３ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードは前記２つのプルダウンＮチャネルＭＯＳＦＥＴのソースである、請求項２４に記載の記憶装置。
【請求項33】
前記第１ローカル電源供給補助電圧ノードは前記システム電源供給電圧の受け入れを保持し、前記第２ローカル電源供給補助電圧ノードと前記第３ローカル電源供給補助電圧ノードは、相互に結合するとともに、前記システム電源供給電圧、前記第１電源供給補助電圧又は第２電源供給補助電圧を受ける、請求項２４に記載の記憶装置。
【請求項34】
前記第１ローカル電源供給補助電圧ノードと前記第２ローカル電源供給補助電圧ノードと前記第３ローカル電源供給補助電圧ノードは、相互に結合するとともに、前記システム電源供給電圧、前記第１電源供給補助電圧又は前記第２電源供給補助電圧を受ける、請求項２４に記載の記憶装置。
【請求項35】
前記第１ローカルソース補助電圧ノード及び前記第２ローカルソース補助電圧ノードは前記システム接地電圧の受け入れを保持し、前記第３ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードは前記システム接地電圧、前記第１ソース補助電圧又は前記第２ソース補助電圧を受ける、請求項２４に記載の記憶装置。
【請求項36】
前記ＳＲＡＭセルがディープＮ型ウェルに位置する時、前記第１ローカルソース補助電圧ノードと前記第３ローカルソース補助電圧ノードは、相互に結合するとともに、前記システム接地電圧、前記第１ソース補助電圧又は前記第２ソース補助電圧を受け、前記第２ローカルソース補助電圧ノードと前記第４ローカルソース補助電圧ノードは、相互に結合するとともに、前記システム接地電圧、前記第１ソース補助電圧又は前記第２ソース補助電圧を受ける、請求項２４に記載の記憶装置。
【請求項37】
前記ソース補助電圧発生回路は第１補助電圧発生サブ回路及び第２補助電圧発生サブ回路を含み、前記第１補助電圧発生サブ回路は、前記第１ローカルソース補助電圧ノード及び前記第３ローカルソース補助電圧ノードに結合するとともに、前記第１ローカルソース補助電圧ノード及び前記第３ローカルソース補助電圧ノードに補助電圧を提供し、前記第２補助電圧発生サブ回路は、前記第２ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードに結合するとともに、前記第２ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードに補助電圧を提供する、請求項２４に記載の記憶装置。
【請求項38】
前記ワード線補助電圧発生回路は第１ワード線補助電圧発生サブ回路及び第２ワード線補助電圧発生サブ回路を含み、前記第１ワード線補助電圧発生サブ回路は、前記第１ローカルワード線補助電圧ノードに結合するとともに、前記第１ローカルワード線補助電圧ノードに補助電圧を提供し、前記第２ワード線補助電圧発生サブ回路は、前記第２ローカルワード線補助電圧ノードに結合するとともに、前記第２ローカルワード線補助電圧ノードに補助電圧を提供する、請求項２４に記載の記憶装置。
【請求項39】
前記電源供給補助電圧発生回路は、前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を受信する時、抵抗経路を提供する、請求項２４に記載の記憶装置。
【請求項40】
前記ソース補助電圧発生回路は、前記待機制御信号、前記第１保持モード制御信号及び前記第２保持モード制御信号を受信する時、抵抗経路を提供する、請求項２４に記載の記憶装置。
【請求項41】
前記ワード線補助電圧発生回路は、前記ワード線駆動抑制制御信号、前記第１デコードワード線信号及び前記第２デコードワード線信号を受信する時、抵抗経路を提供する、請求項２４に記載の記憶装置。
【請求項42】
前記電源供給補助電圧発生回路は、１つ又は複数のトランジスターを備えることにより、接地電圧に対応して前記抵抗経路を提供する、請求項３９に記載の記憶装置。
【請求項43】
前記ソース補助電圧発生回路は、１つ又は複数のトランジスターを備えることにより、接地電圧に対応して前記抵抗経路を提供する、請求項４０に記載の記憶装置。
【請求項44】
前記ワード線補助電圧発生回路は、１つ又は複数のトランジスターを備えることにより、接地電圧に対応して前記抵抗経路を提供する、請求項４１に記載の記憶装置。
【請求項45】
前記ＳＲＡＭセルはＩＣチップ中に設置され、前記電源供給補助電圧発生回路、前記ソース補助電圧発生回路及び前記ワード線補助電圧発生回路は前記ＩＣチップの外部に設置される、請求項２４に記載の記憶装置。
【請求項46】
前記システム電源供給電圧を受けるステップと、前記システム接地電圧を受けるステップと、
前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を受信するとともに、書き込みモード若しくはディープスリープモード中に前記書き込みモード若しくはディープスリープ制御信号を利用して前記第１ローカル電源供給補助電圧ノード、前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードで前記第２電源供給補助電圧を発生させるステップと、
読み出しモード又は保持モード中に第１ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させるとともに、前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を利用して前記第２ローカル電源供給補助電圧ノード及び前記第３ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させるステップと、
前記待機制御信号、前記第１保持モード制御信号及び前記第２保持モード制御信号を受信し、待機モード中に前記待機制御信号を利用して前記第１ローカルソース補助電圧ノード、前記第２ローカルソース補助電圧ノード、前記第３ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードで前記第１ソース補助電圧を発生させるステップと、
保持モード中に前記第１保持モード制御信号を利用して前記第１ローカルソース補助電圧ノード及び前記第３ローカルソース補助電圧ノードで前記第２ソース補助電圧を発生させるとともに、前記第２保持モード制御信号を利用して前記第２ローカルソース補助電圧ノード及び前記第４ローカルソース補助電圧ノードで前記第２ソース補助電圧を発生させるステップと、
読み出し又は書き込みモード中に前記第１ローカルソース補助電圧ノード及び前記第２ローカルソース補助電圧ノードで前記システム接地電圧を発生させ、かつ前記待機制御信号及び前記第１保持モード制御信号を利用して前記第３ローカルソース補助電圧ノードで前記システム接地電圧を発生させるとともに、前記待機制御信号及び前記第２保持モード制御信号を利用して前記第４ローカルソース補助電圧ノードで前記システム接地電圧を発生させるステップと、
前記ワード線駆動抑制制御信号、前記第１デコードワード線信号及び前記第２デコードワード線信号を受信するとともに、書き込みモードにおいて前記ワード線駆動抑制制御信号を利用して前記第１ローカルワード線補助電圧ノードで前記第１ワード線補助電圧を発生させ、あるいは前記第１デコードワード線信号を利用して前記第１ローカルワード線補助電圧ノードで前記第２ワード線補助電圧を発生させるステップと、
書き込みモードにおいて前記ワード線駆動抑制制御信号を利用して前記第２ローカルワード線補助電圧ノードで前記第１ワード線補助電圧を発生させ、あるいは前記第２デコードワード線信号を利用して前記第２ローカルワード線補助電圧ノードで前記第２ワード線補助電圧を発生させるステップと、
保持モード又は待機モード中に前記ワード線駆動抑制制御信号及び前記第１デコードワード線信号を利用して前記第１ローカルワード線補助電圧ノードで前記システム接地電圧を発生させるとともに、前記ワード線駆動抑制制御信号及び前記第２デコードワード線信号を利用して前記第２ローカルワード線補助電圧ノードで前記システム接地電圧を発生させるステップと、
を含む、請求項２４に記載の記憶装置の操作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、記憶装置及びその操作方法に関する。
【背景技術】
【0002】
半導体メモリー、特にスタティック ランダム アクセス メモリー（ＳＲＡＭ）はマイクロ電子システムであり、マルチプロセッサーチップ又はシステム オン チップ（ＳｏＣ）中の重要な構造部材である。ＳＲＡＭは通常記憶装置のアレイとしてレイアウトされる。アドレスデコード技術により各セルへのアクセスが許可されて読み出し又は書き込み機能が実行される。
従来の６トランジスターの相補性金属酸化膜半導体（ＣＭＯＳ）ＳＲＡＭセルは、交差結合のインバーターの配置中に、２個のｎ型プルダウン（負荷）トランジスター（ＮＭＯＳ）及び２個のｐ型プルアップ（駆動）トランジスター（ＰＭＯＳ）を備え、２個追加のＮＭＯＳによりパスゲート（ｐａｓｓ－ｇａｔｅ）トランジスターが加わって標準的な両側（ｄｏｕｂｌｅ－ｓｉｄｅｄ）差動メモリーセルを構成する。従来の６トランジスターＣＭＯＳ ＳＲＡＭセルは通常略称で６Ｔ ＣＭＯＳ ＳＲＡＭセル、６Ｔ ＳＲＡＭセル、６Ｔビットセル、差動６Ｔセル又は簡潔に６Ｔセルと呼ばれる。
従来の６トランジスターの相補性金属酸化膜半導体（ＣＭＯＳ）ＳＲＡＭセルは、交差結合のインバーターの配置中に、２個のｎ型プルダウン（負荷）トランジスター（ＮＭＯＳ）及び２個のｐ型プルアップ（駆動）トランジスター（ＰＭＯＳ）を備え、２個追加のＮＭＯＳによりパスゲート（ｐａｓｓ－ｇａｔｅ）トランジスターが加わって標準的な両側（ｄｏｕｂｌｅ－ｓｉｄｅｄ）差動メモリーセルを構成する。従来の６トランジスターＣＭＯＳ ＳＲＡＭセルは通常略称で６Ｔ ＣＭＯＳ ＳＲＡＭセル、６Ｔ ＳＲＡＭセル、６Ｔビットセル、差動６Ｔセル又は簡潔に６Ｔセルと呼ばれる。
【0003】
図１は６Ｔセル１００を示す図である。
図に示すように、６Ｔセル１００はデータ保存ラッチを備える。データ保存ラッチは、例えばインバーター１１２とインバーター１１４のような、１組の交差結合するインバーターである。図１では、“Ｈｉｇｈ”又は“１”の状態を有する第１ラッチノードＱと、 “Ｌｏｗ”又は“０”の状態を有する第２ラッチノードＱＢのそれぞれの箇所において、ビットをラッチ中に保存することを示している。セル１００は１組の転送トランジスター１１６、１１８をさらに備え、ワード線ＷＬが有効になる時、交差結合のインバーター１１２、１１４とビット線ＢＬ、ＢＬＢの間でデータビットの読み出し及び書き込みを行う。
図に示すように、６Ｔセル１００はデータ保存ラッチを備える。データ保存ラッチは、例えばインバーター１１２とインバーター１１４のような、１組の交差結合するインバーターである。図１では、“Ｈｉｇｈ”又は“１”の状態を有する第１ラッチノードＱと、 “Ｌｏｗ”又は“０”の状態を有する第２ラッチノードＱＢのそれぞれの箇所において、ビットをラッチ中に保存することを示している。セル１００は１組の転送トランジスター１１６、１１８をさらに備え、ワード線ＷＬが有効になる時、交差結合のインバーター１１２、１１４とビット線ＢＬ、ＢＬＢの間でデータビットの読み出し及び書き込みを行う。
【0004】
インバーター１１２、１１４はそれぞれＰＭＯＳ駆動トランジスター１２０、１２２と、ＮＭＯＳ負荷トランジスター１２４、１２６を備える。転送トランジスター１１６、１１８もＮＭＯＳトランジスターである。転送トランジスター１１６、１１８はワード線ＷＬにより有効になるとともに、ビット線ＢＬ、ＢＬＢからアクセスされ、これによりＳＲＡＭラッチはセット又はリセットされる。
図１ではさらに、セル電源電圧ＣＶＤＤが提供される電源端子１４０及びセルソース電圧ＣＶＳＳが提供されるソース端子１５０を有する、６Ｔセル１００のインバーター１１２、１１４を示している。電源端子１４０は０.９ボルト、ソース端子１５０は０ボルトというように、通常決まった電圧を設ける。セル電源電圧ＣＶＤＤはシステム電源供給電圧ＶＤＤに等しくてもよく、かつセルソース電圧ＣＶＳＳはシステム接地電圧ＶＳＳに等しくてもよい。システム電源供給電圧ＶＤＤ及びシステム接地電圧ＶＳＳはいずれもグローバル電圧及び定格電圧であり、ＳＲＡＭセルのＩＣチップ中に配置されるシステム全体に提供される。ＣＶＤＤはＶＤＤと異なる可能性があり、かつＣＶＳＳもＶＳＳと異なる可能性があるが、以下の記載は一般性を失わない前提の下での仮定とし、ＣＶＤＤはＶＤＤに等しく、ＣＶＳＳはＶＳＳに等しいものとする。
図１ではさらに、セル電源電圧ＣＶＤＤが提供される電源端子１４０及びセルソース電圧ＣＶＳＳが提供されるソース端子１５０を有する、６Ｔセル１００のインバーター１１２、１１４を示している。電源端子１４０は０.９ボルト、ソース端子１５０は０ボルトというように、通常決まった電圧を設ける。セル電源電圧ＣＶＤＤはシステム電源供給電圧ＶＤＤに等しくてもよく、かつセルソース電圧ＣＶＳＳはシステム接地電圧ＶＳＳに等しくてもよい。システム電源供給電圧ＶＤＤ及びシステム接地電圧ＶＳＳはいずれもグローバル電圧及び定格電圧であり、ＳＲＡＭセルのＩＣチップ中に配置されるシステム全体に提供される。ＣＶＤＤはＶＤＤと異なる可能性があり、かつＣＶＳＳもＶＳＳと異なる可能性があるが、以下の記載は一般性を失わない前提の下での仮定とし、ＣＶＤＤはＶＤＤに等しく、ＣＶＳＳはＶＳＳに等しいものとする。
【0005】
読み出し操作を実行するために、図に示すように、まずビット線ＢＬ、ＢＬＢはあらかじめ“Ｈｉｇｈ”又は“１”の状態まで充電される。読み出し操作の間、高電圧をワード線ＷＬに印加することにより、転送トランジスター１１６及び１１８を起動する（オンにする）ので、このラッチはビット線ＢＬ及びＢＬＢからそれぞれアクセスできる。プルアップされたワード線電圧は通常ＶＤＤと同じである。図１により示される先行データの状態において、例示の“Ｈｉｇｈ”状態である“１”はトランジスター１２６のゲート部分の第１ラッチノードＱ上の状態であり、“Ｌｏｗ”状態である“０”はトランジスター１２４のゲート部分の第２ラッチノードＱＢ上の状態である。“Ｌｏｗ”側のトランジスター１２６はオンになり、ラッチノードＱＢを通じてビット線ＢＬＢがプルダウンされるが、“Ｈｉｇｈ”側のトランジスター１２４はオンにならない（オフ状態になる）ため、ビット線ＢＬは高電圧になる。したがって、限られた時間が与えられ、このセルは次第にビット線ＢＬとＢＬＢの間により大きな作動電圧を生成し、この差動電圧は適切なセンサー構造により感知することができる。
【0006】
書き込み操作の間、ワード線ＷＬは通常ＶＤＤと同じ高電圧までプルアップされ、あらかじめビット線ＢＬ及びＢＬＢに送信した新データに基づき、第１ラッチノードＱ及びラッチノードＱＢがあるラッチ中のビットを更新する。
【0007】
ワード線ＷＬの電圧がプルアップされない場合、ＳＲＡＭは保持モードになるので、データが残るとともに、リーク電流の電力のみを消費する。後に記載するが、実際の応用では通常多くのメモリーセルを必要とし、かつそれらはアレイ状に配置される。１つのセルが先行データを残したいが、読み／書きモードでアクセス状態にあるセルと同一列に位置するとき、そのワード線もビット線があらかじめ充電された状態の時にプルアップされて高電圧になり、半選択も考慮することになるため、保持モードになる。このようなセルは半選択（Ｈａｌｆ-Ｓｅｌｅｃｔ,ＨＳ）セルと呼ばれ、特に読み出し半選択（Ｒｅａｄ－Ｈａｌｆ－Ｓｅｌｅｃｔ,ｒＨＳ）の干渉を受けるｒＨＳセルがある。１つのセルが保存されたデータを残したく、読み出しモードにおいてアクセスされたセルと同一行中に配置されるときは、読み出し操作によりそのワード線の電圧がプルアップされておらず、書き込み半選択（ｗｒｉｔｅ－Ｈａｌｆ－Ｓｅｌｅｃｔ,ｗＨＳ）を考慮し、当該セルは保持モードになり、かつビット線の間により大きな作動電圧が発生する。これも１つのＨＳセルであり、特にｗＨＳの干渉を受けるｗＨＳセルがある。１つのセルが保存されたデータを残したく、書き込みモードによりアクセスされたセルと同一行中に配置されるときは、そのワード線の電圧はプルアップされていないために新しいデータを早めにビット線に送信し、当該セルもｗＨＳを考慮した保持モードになる。このようなセルもｗＨＳの干渉を受けたｗＨＳセルである。従来の６Ｔセルについては、ｗＨＳの影響はｒＨＳの影響ほど大きくない。１つのセルが保存されたデータを残したく、読み出しモード下であろうと書き込みモード下であろうと、アクセスされたセルと同一列又は同一行中に配置されないとき、このセルは保持モードになるため心配無用となる。これは、ワード線がその電圧をプルアップされていないだけでなく、そのビット線もあらかじめ充電状態にあるからである。
【0008】
長時間記憶装置中の全てのＳＲＡＭセルにアクセスしない場合、これらのセルは待機モードになり、さらにパワーダウン又はスリープモードに入り、リーク電流の消費電力が減少する。ここでは、待機モードとパワーダウンモードを交互に使用する。留意すべきは、様々なスリープの深さを有することにより様々なレベルの節電を実現できる点である。例えば、深いスリープモード又は浅いスリープモードがあり得る。
【0009】
通常、ＳＲＡＭセルは安定しており、かつ優れたデータ保持性を有し、中でも対応するトランジスター１２０、１２２及びトランジスター１２４、１２６は２つのインバーター１１２、１１４内で平衡かつ整合する。しかし、サイズが小さくなるのに比例して素子は縮小し、必要な温度、バイアス電圧条件及び製造工程の変化の範囲内で、転送ゲート、駆動トランジスター及び負荷トランジスターの相対強度（例えば電流駆動能力）の均衡を実現し、整合するトランジスター特性を実現することはより一層困難になる。したがって、形成されたＳＲＡＭセルは操作特性の変化により、不安定になることがあるというような不利な影響を被り、書き込み操作の間必要なビット状態への更新ができなくなる可能性があり、あるいは読み出し、保持及び待機期間は必要なビット状態を保持できなくなる。
【0010】
ＳＲＡＭ及びＳＲＡＭに基づくキャッシュメモリーはＳｏＣ及びマルチプロセッサーチップ中の主な電力消費素子である。読み書き操作中にアクティブに多くの電力を消費する以外にも、複数のＳＲＡＭを備えるメモリーアレイ中のリーク電流は、保持又は待機モードで受けられないほどの消費電力をもたらすくらいの大きさになる可能性がある。消費電力が大きい技術は電池電源供給デバイスの使用寿命を短くし、アクティブな消費電力やリーク電流による消費電力を低減することは、既にチップ上のＳＲＡＭ素子の重要な設計目標となっている。
【0011】
アクティブな（読み出し又は書き込み）操作の中でＶＤＤを下げるのは有効な設計方法であり、記憶装置の消費電力を低減することができる。しかし、電源電圧が低すぎると読み出しの安定性が低くなり、書き込みマージン及び保持／待機ノイズマージンが減少することがある。このような問題を解決するために、様々な新しいメモリービットセルを開発し、低圧低電力消費のＳＲＡＭ素子を増やしてノイズマージンを増加させた。例えば、１つ又は２つの追加トランジスターを有する読み出しデカップリング（ＲＤ）方式を用い、分離する読み出しポートとして読み出し経路と６Ｔセルの保存ノードをデカップリングすることにより、読み出し又はｒＨＳセルの安定性を高めるという方法がいくつかある。この方式により読み出しスタティック ノイズ マージン（ＲＳＮＭ）を増加させるのに成功するとともに、読み出し及びｒＨＳの干渉を抑制したが、トランジスターの数量を増やすことでレイアウト面積を追加するという代償を払うことになった。また、ＲＤ方式は書き込み操作中のｒＨＳの干渉という問題を解決することはできない。
【0012】
緊密なセル面積を維持するために、６Ｔセルの補助方式が多く開発されている。図２にはこれらの補助方式のコンセプトを示す。例えば、ワード線駆動抑制制御信号（ＷＬＵＤ）方式を使用し、ＶＤＤのワード線電圧より小さい電圧を印加し、すなわちΔＶＤＤの量より小さくすることにより読み／書き周期中のｒＨＳ／読み出しスタティック ノイズ マージンを改善するといういくつかの方法がある。しかし、ＷＬＵＤ方式は、セル読み出し電流ＩＣＥＬＬが低下するとともに、読み出し速度が遅くなるということが往々にしてある。また、メモリーセル中の転送トランジスターの強度が弱まる時、書き込みマージン（ＷＭ）が減少するため、その他の書き込み補助回路２００の強度を増す必要がある。しかし、その他の書き込み補助回路の強度を増すと強度が強すぎる事態が起こる可能性があり、選択された列で使用されないセルの保持スタティック ノイズ マージン（ＨＳＮＭ）に損害を与えること、あるいはより大きな面積及び電力を消費することにつながる。
【0013】
多くの補助方式を提案して６Ｔセルの書き込みマージンを改善してきた。
ＷＬを使用して増強する（ＷＬＢ）方式によりプルダウン（ＰＤ）の強度を高めるいくつかの方法がある。しかし、ＷＬＢ方式は起動行上のＨＳセルの読み出し安定性を低下させる。
その他の方法の中には、セルのＶＤＤを低下させる（ＣＶＤＤＬ）方式を用いてプルアップＰＭＯＳを弱めるいくつかの方法がある。しかし、ＣＶＤＤＬ方式は選択された列で使用されないセルの保持スタティック ノイズ マージンを犠牲にする。
他にもネガティブビット線（ＮＢＬ）を使用してプルダウンＮＭＯＳの強度を増強する方法がある。しかし、ポンプキャパシターを備えているため、ＮＢＬ方式は大きな面積及び消費電力を消耗する。また、６Ｔセル中の転送トランジスターの導通が弱いことが原因で選択された列でアクセスされないセルの安定性が低下することのないよう、ＮＢＬ方式は慎重に用いる必要がある。
ＷＬを使用して増強する（ＷＬＢ）方式によりプルダウン（ＰＤ）の強度を高めるいくつかの方法がある。しかし、ＷＬＢ方式は起動行上のＨＳセルの読み出し安定性を低下させる。
その他の方法の中には、セルのＶＤＤを低下させる（ＣＶＤＤＬ）方式を用いてプルアップＰＭＯＳを弱めるいくつかの方法がある。しかし、ＣＶＤＤＬ方式は選択された列で使用されないセルの保持スタティック ノイズ マージンを犠牲にする。
他にもネガティブビット線（ＮＢＬ）を使用してプルダウンＮＭＯＳの強度を増強する方法がある。しかし、ポンプキャパシターを備えているため、ＮＢＬ方式は大きな面積及び消費電力を消耗する。また、６Ｔセル中の転送トランジスターの導通が弱いことが原因で選択された列でアクセスされないセルの安定性が低下することのないよう、ＮＢＬ方式は慎重に用いる必要がある。
【0014】
以上が作動６Ｔセルに用いられる補助方式である。図３に示すように、従来の６Ｔセルは、個々の転送ゲートを制御するのに用いられる分離式の第１ワード線ＷＬ１及び第２ワード線ＷＬ２と、ラッチに接続する個々のインバーターの分離式セル‐ＶＳＳ（ＣＶＳＳ）線を有するデュアル スプリット 制御（ＤＳＣ）６Ｔセルと見なすことができる。ＤＳＣ ６Ｔセルは、スプリット制御を用いてＣＶＳＳを高める（ｓＣＶＳＳＢ）方式により読み／書き周期内のｒＨＳセルの安定性を改善し、セル読み出し電流ＩＣＥＬＬ及び書き込みマージンが低下しないようにし、かつ書き込み周期内においてｓＣＶＳＳＢ方式以外にもＮＢＬ方式を用いる。留意されたいのは、ｓＣＶＳＳＢの発生回路は大きな面積を消耗し、かつＮＢＬ方式は大きな面積と消費電力を消耗する点である。
【0015】
通常、異なる設計では異なる読み取り及び書き込み補助回路の異なる組み合わせを採用することに重点が置かれ、リーク電流を低減することは待機の長いアプリケーションに用いられる独立設計と見なされる。待機又はパワーダウンモードにおけるリーク電流を低減するために、通常はソースバイアス（ＳＢ）方式を採用する。これはＣＶＳＳを高め、負のベースバイアス電圧を差動６Ｔセル中のラッチのＮＭＯＳ素子上に印加する方法である。また、ＣＶＤＤＬ方式を利用した既存技術の方法は書き込み及びパワーダウンの補助にも用いられる。書き込み補助に必要なセルのＶＤＤ低減量とパワーダウン補助に必要なセルのＶＤＤ低減量は異なる。
【発明の概要】
【発明が解決しようとする課題】
【0016】
本発明が解決しようとする課題は、読み、書き、保持及び待機の補助を利用することにより、読み出しの安定性を高め、書き込みマージンを増加させ、保持マージンを維持し、保持及び待機のリーク電流を低減し、かつ／あるいは同時に作業速度を向上する、記憶装置及びその操作方法を提供することにある。
本発明は、保持モードにおいてアクセスしていない行のメモリーセルに用いられる有効電源電圧を低下させ、アクティブモードにおいてアクセスするメモリーセルに用いられる有効電源電圧を上昇させ、さらに、待機モードにおける全てのＳＲＡＭセルの有効電源電圧を低下させる。待機モードは安定性とノイズマージンを実現する以外に、フルタイム（アクティブ及び待機）モードの消費電力の低減を実現することもできる解決方法である。 有効電源電圧の定義は、メモリーセルの局部電源電圧と局部ソース電圧の間の電圧差である。
本発明は、保持モードにおいてアクセスしていない行のメモリーセルに用いられる有効電源電圧を低下させ、アクティブモードにおいてアクセスするメモリーセルに用いられる有効電源電圧を上昇させ、さらに、待機モードにおける全てのＳＲＡＭセルの有効電源電圧を低下させる。待機モードは安定性とノイズマージンを実現する以外に、フルタイム（アクティブ及び待機）モードの消費電力の低減を実現することもできる解決方法である。 有効電源電圧の定義は、メモリーセルの局部電源電圧と局部ソース電圧の間の電圧差である。
【課題を解決するための手段】
【0017】
本発明の記憶装置は、第１トランジスター、第２トランジスター、ＳＲＡＭセル、電源供給補助電圧発生回路、ソース補助電圧発生回路及びワード線補助電圧発生回路を備える。第１トランジスターはシステム電源供給電圧を受けるのに用いられる。第２トランジスターはシステム接地電圧を受けるのに用いられる。ＳＲＡＭセルは第１トランジスター及び第２トランジスターに結合する。ＳＲＡＭセルは第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード、第３ローカル電源供給補助電圧ノード、第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード、第４ローカルソース補助電圧ノード、第１ローカルワード線補助電圧ノード及び第２ローカルワード線補助電圧ノードを有する。ここで、第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード及び第三ローカル電源供給補助電圧ノードはシステム電源供給電圧、第１電源供給補助電圧又は第２電源供給補助電圧を受け、第１電源供給補助電圧及び第２電源供給補助電圧はいずれもシステム電源供給電圧より小さくかつシステム接地電圧より大きい。ここで、第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードはシステム接地電圧、第１ソース補助電圧又は第２ソース補助電圧を受け、第１ソース補助電圧及び第２ソース補助電圧はいずれもシステム接地電圧より大きくかつシステム電源供給電圧より小さい。ここで、第１ローカルワード線補助電圧ノード及び第２ローカルワード線補助電圧ノードはシステム接地電圧、第１ワード線補助電圧又は第２ワード線補助電圧を受け、第１ワード線補助電圧はシステム電源供給電圧と等しく、第２ワード線補助電圧はシステム接地電圧より大きくかつシステム電源供給電圧より小さい。電源供給補助電圧発生回路は第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードに結合する。ここで、電源供給補助電圧発生回路は待機（ｓｔａｎｄｂｙ）制御信号並びに書き込みモード若しくはディープスリープ（ｗｒｉｔｅ－ｍｏｄｅ ｏｒ ｄｅｅｐ ｓｌｅｅｐ）制御信号を受信する。そして、電源供給補助電圧発生回路は書き込みモード若しくはディープスリープモード中に書き込みモード若しくはディープスリープ制御信号を利用して第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードで第２電源供給補助電圧を発生させる。さらに、電源供給補助電圧発生回路は読み出しモード又は保持（ｈｏｌｄ）モード中に第１ローカル電源供給補助電圧ノードでシステム電源供給電圧を発生させるとともに、待機制御信号並びに書き込みモード若しくはディープスリープ制御信号を利用して第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードでシステム電源供給電圧を発生させる。ソース補助電圧発生回路は、第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードに結合する。ここで、ソース補助電圧発生回路は待機制御信号、第１保持モード制御信号及び第２保持モード制御信号を受信する。そして、ソース補助電圧発生回路は待機モード中に待機制御信号を利用して第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードで第１ソース補助電圧を発生させる。さらに、ソース補助電圧発生回路は保持モード中に第１保持モード制御信号を利用して第１ローカルソース補助電圧ノード及び第３ローカルソース補助電圧ノードで第２ソース補助電圧を発生させるとともに、第２保持モード制御信号を利用して第２ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードで第２ソース補助電圧を発生させる。また、ソース補助電圧発生回路は読み出し又は書き込みモード中に第１ローカルソース補助電圧ノード及び第２ローカルソース補助電圧ノードでシステム接地電圧を発生させ、かつ待機制御信号及び第１保持モード制御信号を利用して第３ローカルソース補助電圧ノードでシステム接地電圧を発生させるとともに、待機制御信号及び第２保持モード制御信号を利用して第４ローカルソース補助電圧ノードでシステム接地電圧を発生させる。ワード線補助電圧発生回路は第１ローカルワード線補助電圧ノード及び第２ローカルワード線補助電圧ノードに結合する。ここで、ワード線補助電圧発生回路はワード線駆動抑制（ｗｏｒｄ－ｌｉｎｅ ｕｎｄｅｒｄｒｉｖｅ）制御信号、第１デコードワード線（ｄｅｃｏｄｅｄ ｗｏｒｄ－ｌｉｎｅ）信号及び第２デコードワード線信号を受信する。そして、ワード線補助電圧発生回路は書き込みモードにおいてワード線駆動抑制制御信号を利用して第１ローカルワード線補助電圧ノードで第１ワード線補助電圧を発生させ、あるいは第１デコードワード線信号を利用して第１ローカルワード線補助電圧ノードで第２ワード線補助電圧を発生させる。さらに、ワード線補助電圧発生回路は書き込みモードにおいてワード線駆動抑制制御信号を利用して第２ローカルワード線補助電圧ノードで第１ワード線補助電圧を発生させ、あるいは第２デコードワード線信号を利用して第２ローカルワード線補助電圧ノードで第２ワード線補助電圧を発生させる。また、ワード線補助電圧発生回路は保持モード又は待機モード中に、ワード線駆動抑制制御信号及び第１デコードワード線信号を利用して第１ローカルワード線補助電圧ノードでシステム接地電圧を発生させるとともに、ワード線駆動抑制制御信号及び第２デコードワード線信号を利用して第２ローカルワード線補助電圧ノードでシステム接地電圧を発生させる。
【0018】
本発明の実施形態において、電源供給補助電圧発生回路は、待機制御信号並びに書き込みモード若しくはディープスリープ制御信号を利用して第１ローカル電源供給補助電圧ノードでシステム電源供給電圧を発生させる。
【0019】
本発明の実施形態において、ソース補助電圧発生回路は、待機制御信号及び第１保持モード制御信号を利用して第１ローカルソース補助電圧ノードでシステム接地電圧を発生させるとともに、待機制御信号及び第２保持モード制御信号を利用して第２ローカルソース補助電圧ノードでシステム接地電圧を発生させる。
【0020】
本発明の実施形態において、電源供給補助電圧発生回路は、待機モード中に、待機制御信号を利用して第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードで第１電源供給補助電圧を発生させる。
【0021】
本発明の実施形態において、電源供給補助電圧発生回路は、待機モード中に、第１ローカル電源供給補助電圧ノードでシステム電源供給電圧を発生させるとともに、待機制御信号並びに書き込みモード若しくはディープスリープ制御信号を利用して第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードでシステム電源供給電圧を発生させる。
【0022】
本発明の実施形態において、電源供給補助電圧発生回路は、待機制御信号並びに書き込みモード若しくはディープスリープ制御信号を利用して第１ローカル電源供給補助電圧ノードでシステム電源供給電圧を発生させる。
【0023】
本発明の実施形態において、ＳＲＡＭセルは、両側差動６Ｔメモリーセル又は分割制御型（Ｇｅｎｅｒｉｃ Ｓｐｌｉｔ－Ｃｏｎｔｒｏｌ、ＧＳＣ）６Ｔメモリーセルである。差動６Ｔメモリーセルは１本の電源線、１本のソース電圧線、１本のワード線及び１組の差動ビット線を有する。ＧＳＣ６Ｔメモリーセルは３本のローカル制御電源線、４本のローカル制御ソース電圧線、２本のローカル制御ワード線及び２本のアクセスビット線を有する。
【0024】
本発明の実施形態において、第１ローカル電源供給補助電圧ノードはＳＲＡＭセルの２つのプルアップ（ｐｕｌｌ－ｕｐ）Ｐチャネル金属酸化物半導体電界効果トランジスター（ＭＯＳＦＥＴ）のベースであり、第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードはそれぞれ２つのプルアップＰチャネルＭＯＳＦＥＴのソースである。
【0025】
本発明の実施形態において、第１ローカルソース補助電圧ノード及び第２ローカルソース補助電圧ノードはそれぞれＳＲＡＭセルの２つのプルダウン（ｐｕｌｌ－ｄｏｗｎ）ＮチャネルＭＯＳＦＥＴのベースであり、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードは２つのプルダウンＮチャネルＭＯＳＦＥＴのソースである。
【0026】
本発明の実施形態において、第１ローカル電源供給補助電圧ノードはシステム電源供給電圧の受け入れを保持し、第２ローカル電源供給補助電圧ノードと第３ローカル電源供給補助電圧ノードは相互に結合するとともに、システム電源供給電圧、第１電源供給補助電圧又は第２電源供給補助電圧を受ける。
【0027】
本発明の実施形態において、第１ローカル電源供給補助電圧ノードと第２ローカル電源供給補助電圧ノードと第３ローカル電源供給補助電圧ノードは、相互に結合するとともに、システム電源供給電圧、第１電源供給補助電圧又は第２電源供給補助電圧を受ける。
【0028】
本発明の実施形態において、第１ローカルソース補助電圧ノード及び第２ローカルソース補助電圧ノードはシステム接地電圧の受け入れを保持し、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードはシステム接地電圧、第１ソース補助電圧又は第２ソース補助電圧を受ける。
【0029】
本発明の実施形態において、ＳＲＡＭセルがディープＮ型ウェルに位置する時、第１ローカルソース補助電圧ノードと第３ローカルソース補助電圧ノードは、相互に結合するとともに、システム接地電圧、第１ソース補助電圧又は第２ソース補助電圧を受け、第２ローカルソース補助電圧ノードと第４ローカルソース補助電圧ノードは、相互に結合するとともに、システム接地電圧、第１ソース補助電圧又は第２ソース補助電圧を受ける。
【0030】
本発明の実施形態において、ソース補助電圧発生回路は第１補助電圧発生サブ回路及び第２補助電圧発生サブ回路を含む。第１補助電圧発生サブ回路は、第１ローカルソース補助電圧ノード及び第３ローカルソース補助電圧ノードに結合するとともに、第１ローカルソース補助電圧ノード及び第３ローカルソース補助電圧ノードに補助電圧を提供する。第２補助電圧発生サブ回路は、第２ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードに結合するとともに、第２ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードに補助電圧を提供する。
【0031】
本発明の実施形態において、ワード線補助電圧発生回路は第１ワード線補助電圧発生サブ回路及び第２ワード線補助電圧発生サブ回路を含む。第１ワード線補助電圧発生サブ回路は、第１ローカルワード線補助電圧ノードに結合するとともに、第１ローカルワード線補助電圧ノードに補助電圧を提供する。第２ワード線補助電圧発生サブ回路は、第２ローカルワード線補助電圧ノードに結合するとともに、第２ローカルワード線補助電圧ノードに補助電圧を提供する。
【0032】
本発明の実施形態において、電源供給補助電圧発生回路は、待機制御信号並びに書き込みモード若しくはディープスリープ制御信号を受信する時、抵抗経路を提供する。
【0033】
本発明の実施形態において、ソース補助電圧発生回路は、待機制御信号、第１保持モード制御信号及び第２保持モード制御信号を受信する時、抵抗経路を提供する。
【0034】
本発明の実施形態において、ワード線補助電圧発生回路は、ワード線駆動抑制制御信号、第１デコードワード線信号及び第２デコードワード線信号を受信する時、抵抗経路を提供する。
【0035】
本発明の実施形態において、電源供給補助電圧発生回路は、１つ又は複数のトランジスターを備えることにより、接地電圧に対応して抵抗経路を提供する。
【0036】
本発明の実施形態において、ソース補助電圧発生回路は、１つ又は複数のトランジスターを備えることにより、接地電圧に対応して抵抗経路を提供する。
【0037】
本発明の実施形態において、ワード線補助電圧発生回路は、１つ又は複数のトランジスターを備えることにより、接地電圧に対応して抵抗経路を提供する。
【0038】
本発明の実施形態において、ＳＲＡＭセルはＩＣチップ中に設置され、電源供給補助電圧発生回路、ソース補助電圧発生回路及びワード線補助電圧発生回路はＩＣチップの外部に設置される。
【0039】
本発明の記憶装置の操作方法は次のステップを含む。
（１）システム電源供給電圧を受けるステップ。
（２）システム接地電圧を受けるステップ。
（３）待機制御信号並びに書き込みモード若しくはディープスリープ制御信号を受信するとともに、書き込みモード若しくはディープスリープモード中に書き込みモード若しくはディープスリープ制御信号を利用して第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードで第２電源供給補助電圧を発生させるステップ。
（４）読み出しモード又は保持モード中に、第１ローカル電源供給補助電圧ノードでシステム電源供給電圧を発生させるとともに、待機制御信号並びに書き込みモード若しくはディープスリープ制御信号を利用して第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードでシステム電源供給電圧を発生させるステップ。
（５）待機制御信号、第１保持モード制御信号及び第２保持モード制御信号を受信し、待機モード中に待機制御信号を利用して第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードで第１ソース補助電圧を発生させるステップ。
（６）保持モード中に、第１保持モード制御信号を利用して第１ローカルソース補助電圧ノード及び第３ローカルソース補助電圧ノードで第２ソース補助電圧を発生させるとともに、第２保持モード制御信号を利用して第２ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードで第２ソース補助電圧を発生させるステップ。
（７）読み出し又は書き込みモード中に、第１ローカルソース補助電圧ノード及び第２ローカルソース補助電圧ノードでシステム接地電圧を発生させ、かつ待機制御信号及び第１保持モード制御信号を利用して第３ローカルソース補助電圧ノードでシステム接地電圧を発生させるとともに、待機制御信号及び第２保持モード制御信号を利用して第４ローカルソース補助電圧ノードでシステム接地電圧を発生させるステップ。
（８）ワード線駆動抑制制御信号、第１デコードワード線信号及び第２デコードワード線信号を受信するとともに、書き込みモードにおいてワード線駆動抑制制御信号を利用して第１ローカルワード線補助電圧ノードで第１ワード線補助電圧を発生させ、あるいは第１デコードワード線信号を利用して第１ローカルワード線補助電圧ノードで第２ワード線補助電圧を発生させるステップ。
（９）書き込みモードにおいてワード線駆動抑制制御信号を利用して第２ローカルワード線補助電圧ノードで第１ワード線補助電圧を発生させ、あるいは第２デコードワード線信号を利用して第２ローカルワード線補助電圧ノードで第２ワード線補助電圧を発生させるステップ。
（１０）保持モード又は待機モード中に、ワード線駆動抑制制御信号及び第１デコードワード線信号を利用して第１ローカルワード線補助電圧ノードでシステム接地電圧を発生させるとともに、ワード線駆動抑制制御信号及び第２デコードワード線信号を利用して第２ローカルワード線補助電圧ノードでシステム接地電圧を発生させるステップ。
（１）システム電源供給電圧を受けるステップ。
（２）システム接地電圧を受けるステップ。
（３）待機制御信号並びに書き込みモード若しくはディープスリープ制御信号を受信するとともに、書き込みモード若しくはディープスリープモード中に書き込みモード若しくはディープスリープ制御信号を利用して第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードで第２電源供給補助電圧を発生させるステップ。
（４）読み出しモード又は保持モード中に、第１ローカル電源供給補助電圧ノードでシステム電源供給電圧を発生させるとともに、待機制御信号並びに書き込みモード若しくはディープスリープ制御信号を利用して第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードでシステム電源供給電圧を発生させるステップ。
（５）待機制御信号、第１保持モード制御信号及び第２保持モード制御信号を受信し、待機モード中に待機制御信号を利用して第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードで第１ソース補助電圧を発生させるステップ。
（６）保持モード中に、第１保持モード制御信号を利用して第１ローカルソース補助電圧ノード及び第３ローカルソース補助電圧ノードで第２ソース補助電圧を発生させるとともに、第２保持モード制御信号を利用して第２ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードで第２ソース補助電圧を発生させるステップ。
（７）読み出し又は書き込みモード中に、第１ローカルソース補助電圧ノード及び第２ローカルソース補助電圧ノードでシステム接地電圧を発生させ、かつ待機制御信号及び第１保持モード制御信号を利用して第３ローカルソース補助電圧ノードでシステム接地電圧を発生させるとともに、待機制御信号及び第２保持モード制御信号を利用して第４ローカルソース補助電圧ノードでシステム接地電圧を発生させるステップ。
（８）ワード線駆動抑制制御信号、第１デコードワード線信号及び第２デコードワード線信号を受信するとともに、書き込みモードにおいてワード線駆動抑制制御信号を利用して第１ローカルワード線補助電圧ノードで第１ワード線補助電圧を発生させ、あるいは第１デコードワード線信号を利用して第１ローカルワード線補助電圧ノードで第２ワード線補助電圧を発生させるステップ。
（９）書き込みモードにおいてワード線駆動抑制制御信号を利用して第２ローカルワード線補助電圧ノードで第１ワード線補助電圧を発生させ、あるいは第２デコードワード線信号を利用して第２ローカルワード線補助電圧ノードで第２ワード線補助電圧を発生させるステップ。
（１０）保持モード又は待機モード中に、ワード線駆動抑制制御信号及び第１デコードワード線信号を利用して第１ローカルワード線補助電圧ノードでシステム接地電圧を発生させるとともに、ワード線駆動抑制制御信号及び第２デコードワード線信号を利用して第２ローカルワード線補助電圧ノードでシステム接地電圧を発生させるステップ。
【0040】
本発明の他の記憶装置は、第１トランジスター、第２トランジスター、メモリーアレイ、電源供給補助電圧発生回路、ソース補助電圧発生回路及びワード線補助電圧発生回路を備える。第１トランジスターはシステム電源供給電圧を受けるのに用いられる。第２トランジスターはシステム接地電圧を受けるのに用いられる。メモリーアレイは第１トランジスター及び第２トランジスターに結合する。メモリーアレイは複数のＳＲＡＭセルを含み、各ＳＲＡＭセルは第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード、第３ローカル電源供給補助電圧ノード、第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード、第４ローカルソース補助電圧ノード、第１ローカルワード線補助電圧ノード及び第２ローカルワード線補助電圧ノードを有する。ここで、第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード及び第三ローカル電源供給補助電圧ノードはシステム電源供給電圧、第１電源供給補助電圧又は第２電源供給補助電圧を受け、第１電源供給補助電圧及び第２電源供給補助電圧はいずれもシステム電源供給電圧より小さくかつシステム接地電圧より大きい。ここで、第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードはシステム接地電圧、第１ソース補助電圧又は第２ソース補助電圧を受け、第１ソース補助電圧及び第２ソース補助電圧はいずれもシステム接地電圧より大きくかつシステム電源供給電圧より小さい。ここで、第１ローカルワード線補助電圧ノード及び第２ローカルワード線補助電圧ノードはシステム接地電圧、第１ワード線補助電圧又は第２ワード線補助電圧を受け、第１ワード線補助電圧はシステム電源供給電圧と等しく、第２ワード線補助電圧はシステム接地電圧より大きくかつシステム電源供給電圧より小さい。電源供給補助電圧発生回路は第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードに結合する。ここで、電源供給補助電圧発生回路は待機制御信号並びに書き込みモード若しくはディープスリープ制御信号を受信する。そして、電源供給補助電圧発生回路は書き込みモード若しくはディープスリープモード中に、書き込みモード若しくはディープスリープ制御信号を利用して第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードで第２電源供給補助電圧を発生させる。さらに、電源供給補助電圧発生回路は待機制御信号並びに書き込みモード若しくはディープスリープ制御信号を利用して読み出しモード又は保持モード中に、第１ローカル電源供給補助電圧ノードでシステム電源供給電圧を発生させるとともに、待機制御信号並びに書き込みモード若しくはディープスリープ制御信号を利用して第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードでシステム電源供給電圧を発生させる。ソース補助電圧発生回路は第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードに結合する。ここで、ソース補助電圧発生回路は待機制御信号、第１保持モード制御信号及び第２保持モード制御信号を受信する。そして、ソース補助電圧発生回路は待機モード中に、待機制御信号を利用して第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードで第１ソース補助電圧を発生させる。さらに、ソース補助電圧発生回路は保持モード中に、第１保持モード制御信号を利用して第１ローカルソース補助電圧ノード及び第３ローカルソース補助電圧ノードで第２ソース補助電圧を発生させるとともに、第２保持モード制御信号を利用して第２ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードで第２ソース補助電圧を発生させる。また、ソース補助電圧発生回路は読み出し又は書き込みモード中に、第１ローカルソース補助電圧ノード及び第２ローカルソース補助電圧ノードでシステム接地電圧を発生させ、かつ待機制御信号及び第１保持モード制御信号を利用して第３ローカルソース補助電圧ノードでシステム接地電圧を発生させるとともに、待機制御信号及び第２保持モード制御信号を利用して第４ローカルソース補助電圧ノードでシステム接地電圧を発生させる。ワード線補助電圧発生回路は第１ローカルワード線補助電圧ノード及び第２ローカルワード線補助電圧ノードに結合する。ここで、ワード線補助電圧発生回路はワード線駆動抑制制御信号、第１デコードワード線信号及び第２デコードワード線信号を受信する。そして、ワード線補助電圧発生回路は書き込みモードにおいてワード線駆動抑制制御信号を利用して第１ローカルワード線補助電圧ノードで第１ワード線補助電圧を発生させ、あるいは第１デコードワード線信号を利用して第１ローカルワード線補助電圧ノードで第２ワード線補助電圧を発生させる。さらに、ワード線補助電圧発生回路は書き込みモードにおいてワード線駆動抑制制御信号を利用して第２ローカルワード線補助電圧ノードで第１ワード線補助電圧を発生させ、あるいは第２デコードワード線信号を利用して第２ローカルワード線補助電圧ノードで第２ワード線補助電圧を発生させる。また、ワード線補助電圧発生回路は保持モード又は待機モード中に、ワード線駆動抑制制御信号及び第１デコードワード線信号を利用して第１ローカルワード線補助電圧ノードでシステム接地電圧を発生させるとともに、ワード線駆動抑制制御信号及び第２デコードワード線信号を利用して第２ローカルワード線補助電圧ノードでシステム接地電圧を発生させる。
【発明の効果】
【0041】
本発明は、電源供給補助電圧発生回路、ソース補助電圧発生回路及びワード線補助電圧発生回路をＳＲＡＭセルの外部に設置するのに有利であるため、ＳＲＡＭセルのチップ面積を増大する必要がない。応用次第では、源供給補助電圧発生回路、ソース補助電圧発生回路及びワード線補助電圧発生回路をＳＲＡＭセルアレイに集積でき、あるいはその外部で代替できる。したがって、ＳＲＡＭセルアレイのサイズが応用に必要な大きさまで増大することを避けることができる。
【図面の簡単な説明】
【0042】
【図1】従来の６Ｔセルの回路を示す図である。
【図2】従来の６Ｔセルが書き込み補助回路に接続する回路を示す図である。
【図3】従来のデュアル スプリット 制御（ＤＳＣ）６Ｔセルの回路を示す図である。
【図4a】本発明の記憶装置の第１実施形態における回路を示す図である。
【図4b】本発明の記憶装置の第２実施形態における回路を示す図である。
【図4c】本発明の記憶装置の第３実施形態における回路を示す図である。
【図4d】本発明の記憶装置の第４実施形態における回路を示す図である。
【図5】本発明に係るＧＳＣ ６Ｔメモリーセルの保持モード及び読み出しモードの各電圧波形図である。
【図6】本発明に係るＧＳＣ ６Ｔメモリーセルの保持モード及び書き込みモードの各電圧波形図である。
【図7】本発明に係るＧＳＣ ６Ｔメモリーセルの保持モード及び待機モードの各電圧波形図である。
【図8】本発明に係るＧＳＣ ６Ｔメモリーセルの保持モード及びもう１つの待機モードの各電圧波形図である。
【図9】本発明に係るＧＳＣ ６Ｔメモリーセルの保持モード及びさらにもう１つの待機モードの各電圧波形図である。
【図10】本発明の記憶装置の第５実施形態における回路を示す図である。
【図11】本発明に係る差動６Ｔメモリーセルの保持モード、読み出しモード、書き込みモード及び待機モードの各電圧波形図である。
【図12a】本発明に係る電源供給補助電圧発生回路の実施形態における回路を示す図である。
【図12b】本発明に係るソース補助電圧発生回路の実施形態における回路を示す図である。
【図12c】本発明に係るワード線補助電圧発生回路の実施形態における回路を示す図である。
【図13】本発明に係るＧＳＣ ６Ｔメモリーセルの保持モード、書き込みモード、読み出しモード及び待機モードの各電圧波形図である。
【図14】本発明の記憶装置の第６実施形態における回路を示す図である。
【発明を実施するための形態】
【0043】
本発明の構造的特徴および達成される効果のさらなる理解と認識のため、添付の図面と併せて好ましい実施形態について以下に詳細を説明する。
図面及び明細書においては、可能な限り、同じ符号で同一又は同様の部材を示す。図面においては、簡潔性及び利便性のため、形状及び厚さが拡大表示されることがある。特に図中で表示されていない、あるいは明細書に記載されていない素子は、当業者が知る形態であることが理解できる。当業者は本発明の内容に基づいて様々な変更や修正を行うことができる。
図面及び明細書においては、可能な限り、同じ符号で同一又は同様の部材を示す。図面においては、簡潔性及び利便性のため、形状及び厚さが拡大表示されることがある。特に図中で表示されていない、あるいは明細書に記載されていない素子は、当業者が知る形態であることが理解できる。当業者は本発明の内容に基づいて様々な変更や修正を行うことができる。
【0044】
１つの素子が『・・・上にある』と記述されている場合、一般的には当該素子が直接その他の素子上にあることを指し、その他素子が両者の中間に存在するという場合もある。それに反し、１つの素子が『直接』別の素子にあるという記述の場合、その他素子は両者の中間に存在することはできない。本文で用いられる『及び／又は』は列挙された関連項目中の１つ又は複数のいかなる組み合わせも含む。
【0045】
以下の文中における“一つの実施形態”又は“一実施形態”という記述は少なくとも１つの実施形態内において関連する特定の素子、構造又は特徴のことを指す。したがって、以下の文中において多くの箇所にある“一つの実施形態”又は“一実施形態”といった複数の記述は同一実施形態に対するものではない。さらに、１つ又は複数の実施形態における特定の部材、構造及び特徴は適切な方式に基づいて組み合わせることができる。
【0046】
略式表記“Ａ／Ｂ”はＡ又はＢを意味する。本発明の目的に基づき、略式表記“Ａ及び／又はＢ”は“（Ａ）、（Ｂ）又は（Ａ及びＢ）を意味する。本発明の目的のため、略式表記“Ａ、Ｂ及びＣのうち少なくとも１つ”は（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）又は（Ａ、Ｂ及びＣ）を意味する。本発明の目的のため、略式表記“（Ａ）Ｂ”は“（Ｂ）又は（ＡＢ）”を意味し、Ａは選択可能な要素である。
【0047】
チップ、ダイ、集積回路、単結晶装置、半導体装置及びマイクロ電子素子はマイクロ電子分野において互換使用されることがよくある。本分野で一般的に理解されるように、本発明は上述の内容全てに適用される。
【0048】
既存技術における挑戦に鑑みて、本発明は、読み、書き、保持及び待機の補助を利用することにより、読み出しの安定性を高め、書き込みマージンを増加させ、保持マージンを維持し、保持及び待機のリーク電流を低減し、かつ／あるいは同時に作業速度を向上する、低電圧小消費電力の記憶装置の設計を提案する。
本発明の記憶装置は、保持モードにおいてアクセスしていない行のメモリーセルに用いられる有効電源電圧を低下させ、アクティブモードにおいてアクセスするメモリーセルに用いられる有効電源電圧を上昇させ、さらに、待機モードにおける全てのＳＲＡＭセルの有効電源電圧を低下させる。待機モードは安定性とノイズマージンを実現する以外に、フルタイム（アクティブ及び待機）の消費電力の低減を実現することもできる解決方法である。有効電源電圧の定義は、メモリーセルの局部電源電圧と局部ソース電圧の間の電圧差である。
本発明の記憶装置は、保持モードにおいてアクセスしていない行のメモリーセルに用いられる有効電源電圧を低下させ、アクティブモードにおいてアクセスするメモリーセルに用いられる有効電源電圧を上昇させ、さらに、待機モードにおける全てのＳＲＡＭセルの有効電源電圧を低下させる。待機モードは安定性とノイズマージンを実現する以外に、フルタイム（アクティブ及び待機）の消費電力の低減を実現することもできる解決方法である。有効電源電圧の定義は、メモリーセルの局部電源電圧と局部ソース電圧の間の電圧差である。
【0049】
中でもＳＲＡＭセルが受ける読み、書き、保持及び待機の補助電圧に関する実施形態では、ＳＲＡＭセルは両側差動６Ｔメモリーセル又はＧＳＣ ６Ｔメモリーセルであってもよい。差動６Ｔメモリーセルは１本の電源線、１本のソース電圧線、１本のワード線及び１組の差動ビット線を有する。ＧＳＣ ６Ｔメモリーセルは３本のローカル制御電源線、４本のローカル制御ソース電圧線、２本のローカル制御ワード線及び２本のアクセスビット線を有する。
【0050】
様々な実施形態によれば、ＳＲＡＭセルは第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードを備える。第１ローカル電源供給補助電圧ノードは電源供給補助電圧ＶＤＤａを受けるのに用いられ、第２ローカル電源供給補助電圧ノードは電源供給補助電圧ＶＤＤａ１を受けるのに用いられ、第３ローカル電源供給補助電圧ノードは電源供給補助電圧ＶＤＤａ２を受けるのに用いられる。第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードは電源供給補助電圧発生回路に結合し、電源供給補助電圧発生回路は電源供給補助電圧ＶＤＤａ、ＶＤＤａ１及びＶＤＤａ２を発生させるのに用いられる。
ＳＲＡＭセルはさらに第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードを備え、第１ローカルソース補助電圧ノードはソース補助電圧ＶＳＳａａを受けるのに用いられ、第２ローカルソース補助電圧ノードはソース補助電圧ＶＳＳａｂを受けるのに用いられ、第３ローカルソース補助電圧ノードはソース補助電圧ＶＳＳａ１を受けるのに用いられ、第４ローカルソース補助電圧ノードはソース補助電圧ＶＳＳａ２を受けるのに用いられる。第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードはいずれもソース補助電圧発生回路に結合する。ソース補助電圧発生回路はソース補助電圧ＶＳＳａａ、ＶＳＳａｂ、ＶＳＳａ１及びＶＳＳａ２を発生させるのに用いられる。
様々な実施形態によれば、ＳＲＡＭセルはさらに第１ローカルワード線補助電圧ノード及び第２ローカルワード線補助電圧ノードを備える。第１ローカルワード線補助電圧ノードは第１ワード線ＷＬ１のワード線補助電圧を受けるのに用いられ、第２ローカルワード線補助電圧ノードは第２ワード線ＷＬ２のワード線補助電圧を受けるのに用いられる。第１ローカルワード線補助電圧ノード及び第２ローカルワード線補助電圧ノードはいずれもワード線補助電圧発生回路に結合し、ワード線補助電圧発生回路は第１ワード線ＷＬ１及び第２ワード線ＷＬ２のワード線補助電圧を発生させるのに用いられる。
電源供給補助電圧ＶＤＤａ、ＶＤＤａ１及びＶＤＤａ２は実質的に電源供給によるシステム電源供給電圧ＶＤＤと同じ又はそれ以下であってもよく、かつシステム接地電圧ＶＳＳと同じ又はそれ以上であってもよい。ソース補助電圧ＶＳＳａａ、ＶＳＳａｂ、ＶＳＳａ１及びＶＳＳａ２は実質的にシステム接地電圧ＶＳＳと同じ又はそれ以上であってもよく、かつ実質的に電源供給によるシステム電源供給電圧ＶＤＤと同じ又はそれ以下であってもよい。保持及び待機モードにおいて、正常時は第１ワード線ＷＬ１及び第２ワード線ＷＬ２のワード線補助電圧はシステム接地電圧ＶＳＳに等しい。また、第１ワード線ＷＬ１及び第２ワード線ＷＬ２のワード線補助電圧はシステム電源供給電圧ＶＤＤよりも小さくてもよく、かつシステム接地電圧ＶＳＳより大きくてもよい。電源供給補助電圧ＶＤＤａ、ＶＤＤａ１、ＶＤＤａ２、ソース補助電圧ＶＳＳａａ、ＶＳＳａｂ、ＶＳＳａ１、ＶＳＳａ２、第１ワード線ＷＬ１及び第２ワード線ＷＬ２のワード線補助電圧はＳＲＡＭセルの１つ又は複数のトランジスターに提供される。システム電源供給電圧ＶＤＤは様々な応用に適した正の供給電圧とすることが可能だが、負の電圧又は接地電圧を排除する必要がある。
ＳＲＡＭセルはさらに第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードを備え、第１ローカルソース補助電圧ノードはソース補助電圧ＶＳＳａａを受けるのに用いられ、第２ローカルソース補助電圧ノードはソース補助電圧ＶＳＳａｂを受けるのに用いられ、第３ローカルソース補助電圧ノードはソース補助電圧ＶＳＳａ１を受けるのに用いられ、第４ローカルソース補助電圧ノードはソース補助電圧ＶＳＳａ２を受けるのに用いられる。第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードはいずれもソース補助電圧発生回路に結合する。ソース補助電圧発生回路はソース補助電圧ＶＳＳａａ、ＶＳＳａｂ、ＶＳＳａ１及びＶＳＳａ２を発生させるのに用いられる。
様々な実施形態によれば、ＳＲＡＭセルはさらに第１ローカルワード線補助電圧ノード及び第２ローカルワード線補助電圧ノードを備える。第１ローカルワード線補助電圧ノードは第１ワード線ＷＬ１のワード線補助電圧を受けるのに用いられ、第２ローカルワード線補助電圧ノードは第２ワード線ＷＬ２のワード線補助電圧を受けるのに用いられる。第１ローカルワード線補助電圧ノード及び第２ローカルワード線補助電圧ノードはいずれもワード線補助電圧発生回路に結合し、ワード線補助電圧発生回路は第１ワード線ＷＬ１及び第２ワード線ＷＬ２のワード線補助電圧を発生させるのに用いられる。
電源供給補助電圧ＶＤＤａ、ＶＤＤａ１及びＶＤＤａ２は実質的に電源供給によるシステム電源供給電圧ＶＤＤと同じ又はそれ以下であってもよく、かつシステム接地電圧ＶＳＳと同じ又はそれ以上であってもよい。ソース補助電圧ＶＳＳａａ、ＶＳＳａｂ、ＶＳＳａ１及びＶＳＳａ２は実質的にシステム接地電圧ＶＳＳと同じ又はそれ以上であってもよく、かつ実質的に電源供給によるシステム電源供給電圧ＶＤＤと同じ又はそれ以下であってもよい。保持及び待機モードにおいて、正常時は第１ワード線ＷＬ１及び第２ワード線ＷＬ２のワード線補助電圧はシステム接地電圧ＶＳＳに等しい。また、第１ワード線ＷＬ１及び第２ワード線ＷＬ２のワード線補助電圧はシステム電源供給電圧ＶＤＤよりも小さくてもよく、かつシステム接地電圧ＶＳＳより大きくてもよい。電源供給補助電圧ＶＤＤａ、ＶＤＤａ１、ＶＤＤａ２、ソース補助電圧ＶＳＳａａ、ＶＳＳａｂ、ＶＳＳａ１、ＶＳＳａ２、第１ワード線ＷＬ１及び第２ワード線ＷＬ２のワード線補助電圧はＳＲＡＭセルの１つ又は複数のトランジスターに提供される。システム電源供給電圧ＶＤＤは様々な応用に適した正の供給電圧とすることが可能だが、負の電圧又は接地電圧を排除する必要がある。
【0051】
第１ローカル電源供給補助電圧ノードはＳＲＡＭセルの２つのプルアップＰチャネルＭＯＳＦＥＴのベースであり、第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードはそれぞれ２つのプルアップＰチャネルＭＯＳＦＥＴのソースである。第１ローカルソース補助電圧ノード及び第２ローカルソース補助電圧ノードはそれぞれＳＲＡＭセルの２つのプルダウンＮチャネルＭＯＳＦＥＴのベースであり、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードは２つのプルダウンＮチャネルＭＯＳＦＥＴのソースである。
【0052】
いくつかの実施形態において、電源供給補助電圧ＶＤＤａ１／ＶＤＤａ２又はＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２はＶＤＤより小さく、ＶＤＤａ１／ＶＤＤａ２又はＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２は書き込み操作の書き込みマージンを増加できるとともに、保持モード及び待機モードにおけるリーク電流を低減できる。
いくつかの実施形態において、電源供給補助電圧ＶＤＤａ１／ＶＤＤａ２又はＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２はＶＤＤより小さく、書き込み補助に用いられるＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２の数値は保持又は待機補助に用いられるＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２の数値と異なってもよい。
いくつかの実施例において、ソース補助電圧ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２はＶＳＳより大きく、ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２はＧＳＣ ６Ｔメモリーセルの読み出し操作における読み出し安定性を高められ、かつ差動６Ｔ又はＧＳＣ ６Ｔメモリーセルの保持又は待機（又はパワーダウン）操作におけるリーク電流を低減できる。
いくつかの実施例において、ソース補助電圧ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２はＶＳＳより大きく、読み出し補助に用いられるＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２の数値は保持又は待機補助に用いられる数値と異なる可能性がある。電源供給補助電圧ＶＤＤａ１／ＶＤＤａ２又はＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２はＶＤＤより小さく、かつソース補助電圧ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２はＶＳＳより大きく、ＶＤＤａ１／ＶＤＤａ２又はＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２と、ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２は、ＧＳＣ ６Ｔメモリーセルの書き込み補助に共に用いることができ、保持又は待機補助操作中の差動６Ｔ又はＧＳＣ ６Ｔメモリーセルに単独又は共に用いることもできる。ＶＤＤａ１／ＶＤＤａ２又はＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２と、ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２は、差動６Ｔ又はＧＳＣ ６Ｔメモリーセルの保持又は待機補助における実施形態で共に用いられる。ＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２の数値は、ＶＤＤａ１／ＶＤＤａ２又はＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２の単独保持及び単独待機の補助時におけるＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２とは異なる可能性がある。ＶＤＤａ１／ＶＤＤａ２又はＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２と、ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２が差動６Ｔ又はＧＳＣ ６Ｔメモリーセルの保持又は待機補助における実施形態で共に用いられ、ＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２の数値は、ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２の単独保持及び単独待機の補助時におけるＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２とは異なる可能性がある。
様々な実施形態によれば、第１ワード線ＷＬ１及び第２ワード線ＷＬ２のワード線補助電圧は基本的にはＶＤＤに等しくてもよく、ＧＳＣ ６Ｔメモリーセルの読み出し又は書き込み操作を実行するのに用いられる。
様々な実施形態によれば、第１ワード線ＷＬ１及び第２ワード線ＷＬのワード線補助電圧は保持及び待機モードにおいて通常はＶＳＳに等しいが、ＶＤＤよりも小さい電圧でもよく、差動６Ｔメモリーセルの読み出し又は書き込み操作を実行するのに用いられる。
いくつかの実施形態において、電源供給補助電圧ＶＤＤａ１／ＶＤＤａ２又はＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２はＶＤＤより小さく、書き込み補助に用いられるＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２の数値は保持又は待機補助に用いられるＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２の数値と異なってもよい。
いくつかの実施例において、ソース補助電圧ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２はＶＳＳより大きく、ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２はＧＳＣ ６Ｔメモリーセルの読み出し操作における読み出し安定性を高められ、かつ差動６Ｔ又はＧＳＣ ６Ｔメモリーセルの保持又は待機（又はパワーダウン）操作におけるリーク電流を低減できる。
いくつかの実施例において、ソース補助電圧ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２はＶＳＳより大きく、読み出し補助に用いられるＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２の数値は保持又は待機補助に用いられる数値と異なる可能性がある。電源供給補助電圧ＶＤＤａ１／ＶＤＤａ２又はＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２はＶＤＤより小さく、かつソース補助電圧ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２はＶＳＳより大きく、ＶＤＤａ１／ＶＤＤａ２又はＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２と、ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２は、ＧＳＣ ６Ｔメモリーセルの書き込み補助に共に用いることができ、保持又は待機補助操作中の差動６Ｔ又はＧＳＣ ６Ｔメモリーセルに単独又は共に用いることもできる。ＶＤＤａ１／ＶＤＤａ２又はＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２と、ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２は、差動６Ｔ又はＧＳＣ ６Ｔメモリーセルの保持又は待機補助における実施形態で共に用いられる。ＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２の数値は、ＶＤＤａ１／ＶＤＤａ２又はＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２の単独保持及び単独待機の補助時におけるＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２とは異なる可能性がある。ＶＤＤａ１／ＶＤＤａ２又はＶＤＤａ／ＶＤＤａ１／ＶＤＤａ２と、ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２が差動６Ｔ又はＧＳＣ ６Ｔメモリーセルの保持又は待機補助における実施形態で共に用いられ、ＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２の数値は、ＶＳＳａ１／ＶＳＳａ２又はＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２の単独保持及び単独待機の補助時におけるＶＳＳａａ／ＶＳＳａｂ／ＶＳＳａ１／ＶＳＳａ２とは異なる可能性がある。
様々な実施形態によれば、第１ワード線ＷＬ１及び第２ワード線ＷＬ２のワード線補助電圧は基本的にはＶＤＤに等しくてもよく、ＧＳＣ ６Ｔメモリーセルの読み出し又は書き込み操作を実行するのに用いられる。
様々な実施形態によれば、第１ワード線ＷＬ１及び第２ワード線ＷＬのワード線補助電圧は保持及び待機モードにおいて通常はＶＳＳに等しいが、ＶＤＤよりも小さい電圧でもよく、差動６Ｔメモリーセルの読み出し又は書き込み操作を実行するのに用いられる。
【0053】
図４ａに示すように、応用次第では、記憶装置は、同期又は非同期のＳＲＡＭであってもよい。つまり、記憶装置はシステムクロックパルスに対し同期又は非同期が可能である。
記憶装置はＳＲＡＭセル４０、電源供給補助電圧発生回路４１、ソース補助電圧発生回路４２及びワード線補助電圧発生回路４３を備える。
電源供給補助電圧発生回路４１の入力端はＶＤＤを受け、ソース補助電圧発生回路４２の入力端はＶＳＳを受ける。電源供給補助電圧発生回路４１はＶＤＤをＳＲＡＭセル４０に出力でき、あるいは入力端に合わせてＶＤＤをＳＲＡＭセル４０に提供できる。ソース補助電圧発生回路４２はＶＳＳをＳＲＡＭセル４０に出力でき、あるいは入力端に合わせてＶＳＳをＳＲＡＭセル４０に提供できる。ＳＲＡＭセル４０が両側差動６Ｔメモリーセルとして配置されたとき、第１ワード線ＷＬ１及び第２ワード線ＷＬ２は単一ワード線ＷＬと見なすことができる。また、電源供給補助電圧発生回路４１が提供するＶＤＤａはＶＤＤに等しい。差動６Ｔメモリーセルにおいて、ＶＳＳａａ、ＶＳＳａｂ、ＶＳＳａ１及びＶＳＳａ２は通常ＶＳＳに等しい。従来の差動６Ｔメモリーセルの操作については、説明が本発明の理解に役立つ場合を除き、本文中では詳細に説明しない。ＳＲＡＭセル４０がＧＳＣ ６Ｔメモリーセルとして配置されるとき、第１ワード線ＷＬ１の第１ワード線補助電圧及び第２ワード線ＷＬ２の第２ワード線補助電圧、電源供給補助電圧ＶＤＤａ、ＶＤＤａ１及びＶＤＤａ２、並びにソース補助電圧ＶＳＳａａ、ＶＳＳａｂ、ＶＳＳａ１及びＶＳＳａ２を受けることができる。
記憶装置はＳＲＡＭセル４０、電源供給補助電圧発生回路４１、ソース補助電圧発生回路４２及びワード線補助電圧発生回路４３を備える。
電源供給補助電圧発生回路４１の入力端はＶＤＤを受け、ソース補助電圧発生回路４２の入力端はＶＳＳを受ける。電源供給補助電圧発生回路４１はＶＤＤをＳＲＡＭセル４０に出力でき、あるいは入力端に合わせてＶＤＤをＳＲＡＭセル４０に提供できる。ソース補助電圧発生回路４２はＶＳＳをＳＲＡＭセル４０に出力でき、あるいは入力端に合わせてＶＳＳをＳＲＡＭセル４０に提供できる。ＳＲＡＭセル４０が両側差動６Ｔメモリーセルとして配置されたとき、第１ワード線ＷＬ１及び第２ワード線ＷＬ２は単一ワード線ＷＬと見なすことができる。また、電源供給補助電圧発生回路４１が提供するＶＤＤａはＶＤＤに等しい。差動６Ｔメモリーセルにおいて、ＶＳＳａａ、ＶＳＳａｂ、ＶＳＳａ１及びＶＳＳａ２は通常ＶＳＳに等しい。従来の差動６Ｔメモリーセルの操作については、説明が本発明の理解に役立つ場合を除き、本文中では詳細に説明しない。ＳＲＡＭセル４０がＧＳＣ ６Ｔメモリーセルとして配置されるとき、第１ワード線ＷＬ１の第１ワード線補助電圧及び第２ワード線ＷＬ２の第２ワード線補助電圧、電源供給補助電圧ＶＤＤａ、ＶＤＤａ１及びＶＤＤａ２、並びにソース補助電圧ＶＳＳａａ、ＶＳＳａｂ、ＶＳＳａ１及びＶＳＳａ２を受けることができる。
【0054】
様々な実施形態によれば、電源供給補助電圧発生回路４１は、電源供給補助電圧ＶＤＤａ、ＶＤＤａ１及びＶＤＤａ２をそれぞれ第１ローカル電源供給補助電圧ノード、第２ローカル電源供給補助電圧ノード及び第３ローカル電源供給補助電圧ノードに提供するよう配置されることが可能である。
様々な実施形態によれば、ソース補助電圧発生回路４２は、ソース補助電圧ＶＳＳａａ、ＶＳＳａｂ、ＶＳＳａ１及びＶＳＳａ２をそれぞれ第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードに提供するよう配置されることが可能である。
様々な実施形態によれば、ワード線補助電圧発生回路４３は、第１ワード線補助電圧又は第２ワード線補助電圧をそれぞれ第１ローカルワード線補助電圧ノード及び第２ローカルワード線補助電圧ノードに提供するよう配置されることが可能である。
様々な実施形態によれば、ソース補助電圧発生回路４２は、ソース補助電圧ＶＳＳａａ、ＶＳＳａｂ、ＶＳＳａ１及びＶＳＳａ２をそれぞれ第１ローカルソース補助電圧ノード、第２ローカルソース補助電圧ノード、第３ローカルソース補助電圧ノード及び第４ローカルソース補助電圧ノードに提供するよう配置されることが可能である。
様々な実施形態によれば、ワード線補助電圧発生回路４３は、第１ワード線補助電圧又は第２ワード線補助電圧をそれぞれ第１ローカルワード線補助電圧ノード及び第２ローカルワード線補助電圧ノードに提供するよう配置されることが可能である。
【0055】
電源供給補助電圧、ソース補助電圧及びワード線補助電圧は少なくとも一部をＳＲＡＭセル４０の状態により決定できる。例えば、ＳＲＡＭセル４０は、時には読み出しモード、書き込みモード、保持モード、ｒＨＳを考慮した保持モード及びｗＨＳを考慮した保持モード、又はパワーダウンモードにすることができる。保持モードに関して、いくつかのその他メモリーセルが読み出し、書き込み又は保持モードにあるとき、保持モードは通常アクセスしていないメモリーセルのデータ保持モードを指すことができる。ｒＨＳを考慮した保持モードに関して、このような状態は通常ワード線の電圧がプルアップされたメモリーセルを有するデータ保持モードを指すことができる。しかし、実際保持したい保存データは変わらない。ｗＨＳを考慮した保持モードに関しては、このような状態は通常アクセスしていないメモリーセルのデータ保持モードを指すことができ、かつこのメモリーセル上には書き込み補助電圧及び／又は読み出し若しくは書き込み操作の干渉を受けるビット線電圧が印加される。パワーダウンモードに関して、このような状態は通常記憶装置中全てのメモリーセルの低電力消費のデータ保留モードを指すことができる。パワーダウンモードは待機モードを指すことができる。
【0056】
様々な実施形態によれば、本発明に基づく記憶装置は集積回路により製造でき、特に、ＣＭＯＳ製造工程又は簡単なＣＭＯＳ製造工程により製造できる。ＣＭＯＳ製造工程では同時にＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴを製造できる。ＣＭＯＳ製造工程はＰ型基板上で開始するとともに、以下の製造工程ステップでディープＮウェル（Ｎ－Ｗｅｌｌ）を形成する。このようなＣＭＯＳ製造工程はディープＮウェルＣＭＯＳ製造工程と呼ばれる。ディープＮウェルＣＭＯＳ製造工程により、Ｐウェル（Ｐ－Ｗｅｌｌ）を埋め込んでＮチャネルＭＯＳＦＥＴを製造するとともに、Ｎウェル（Ｎ－Ｗｅｌｌ）を埋め込んでＰチャネルＭＯＳＦＥＴを製造することもできる。このようなディープＮウェルＣＭＯＳ製造工程により、ＮチャネルＭＯＳＦＥＴを異なるグループに分けて分離したＰウェル中に製造でき、かつＰチャネルＭＯＳＦＥＴを異なるグループに分けて分離したＮウェル中に製造できる。一般的には、各ＮチャネルＭＯＳＦＥＴは独立したベース、独立したドレイン、独立したゲート及び独立したソースを有することができ、かつ各ＰチャネルＭＯＳＦＥＴも独立したベース、独立したドレイン、独立したゲート及び独立したソースを有することができる。ＰチャネルＭＯＳＦＥＴであろうと、ＮチャネルＭＯＳＦＥＴであろうと、補助電圧は独立してソース及びベースに印加できる。
【0057】
ＣＭＯＳ製造工程は、後続のＮウェル処理ステップを行わない状況下においてＰ型基板上で開始することもできる。このようなＣＭＯＳ製造工程はＮウェルＣＭＯＳ製造工程と呼ばれる。ＮウェルＣＭＯＳ製造工程により、全てのＮチャネルＭＯＳＦＥＴは１つの共通のＰ型基板上に位置するため、これらは共通のベースを有し、かつ異なるソースを有することができる。通常は共通のベースはシステム接地電圧ＶＳＳを提供する。ＮウェルＣＭＯＳ製造工程により、Ｎウェルを埋め込んでＰチャネルＭＯＳＦＥＴを製造できる。一般的な意味では、各ＰチャネルＭＯＳＦＥＴは独立したベース、独立したドレイン、独立したゲート及び独立したソースを有することができる。
図４ｂはＮウェルＣＭＯＳ製造工程により製造されたＳＲＡＭセルを示すもう１つの図である。
図４ｃはＮウェルＣＭＯＳ製造工程により製造されたＳＲＡＭセルを示すさらに別の図であり、図４ａと比較すると、ＶＤＤａ１及びＶＤＤａ２はＶＤＤａに等しい。
図４ｄはディープＮウェルＣＭＯＳ製造工程により製造されたＳＲＡＭセルを示すまた別の図であり、図４ａと比較すると、ＶＤＤａ１及びＶＤＤａ２はＶＤＤａに等しく、図４ｃと比較すると、ＶＳＳが省略されるとともに、ＶＳＳａ１及びＶＳＳａ２がプルダウントランジスター４２４、４２６のソース及びベースに提供される。
一般性を失わないという前提の下、主に図４ｃを参照しながら実施形態について以下に説明する。
図４ｂはＮウェルＣＭＯＳ製造工程により製造されたＳＲＡＭセルを示すもう１つの図である。
図４ｃはＮウェルＣＭＯＳ製造工程により製造されたＳＲＡＭセルを示すさらに別の図であり、図４ａと比較すると、ＶＤＤａ１及びＶＤＤａ２はＶＤＤａに等しい。
図４ｄはディープＮウェルＣＭＯＳ製造工程により製造されたＳＲＡＭセルを示すまた別の図であり、図４ａと比較すると、ＶＤＤａ１及びＶＤＤａ２はＶＤＤａに等しく、図４ｃと比較すると、ＶＳＳが省略されるとともに、ＶＳＳａ１及びＶＳＳａ２がプルダウントランジスター４２４、４２６のソース及びベースに提供される。
一般性を失わないという前提の下、主に図４ｃを参照しながら実施形態について以下に説明する。
【0058】
図５は、図４中のＧＳＣ ６Ｔセルを使用する記憶装置の様々な実施形態における保持及び読み出し操作を例示するタイミングチャートである。
様々な実施形態によれば、保持モード期間において、ローカル電源供給補助電圧ノード４４２の電源供給補助電圧ＶＤＤａは、基本的にＶＤＤに等しい電圧でもよい。保持モード期間において、ソース補助電圧発生回路４２から第３ローカルソース補助電圧ノード４５４に提供されるソース補助電圧ＶＳＳａ１及び第４ローカルソース補助電圧ノード４５６に提供されるソース補助電圧ＶＳＳａ２は、ＶＳＳよりΔＶ１だけ高い電圧であってもよい。ΔＶ１の影響により、保持モードにおけるＳＲＡＭセルの有効電源電圧はＶＤ－ΔＶ１に等しいのであって、ＶＤＤに等しいのではなく、プルダウントランジスター４２４、４２６のベースとソースの間には負のベースバイアス効果が存在する。ＶＳＳａ１／ＶＳＳａ２がＶＳＳに等しい従来の操作条件と比べ、保持補助方式を有するＳＲＡＭセルのリーク電流条件の方がより低くなる。
様々な実施形態によれば、保持モード期間において、ローカル電源供給補助電圧ノード４４２の電源供給補助電圧ＶＤＤａは、基本的にＶＤＤに等しい電圧でもよい。保持モード期間において、ソース補助電圧発生回路４２から第３ローカルソース補助電圧ノード４５４に提供されるソース補助電圧ＶＳＳａ１及び第４ローカルソース補助電圧ノード４５６に提供されるソース補助電圧ＶＳＳａ２は、ＶＳＳよりΔＶ１だけ高い電圧であってもよい。ΔＶ１の影響により、保持モードにおけるＳＲＡＭセルの有効電源電圧はＶＤ－ΔＶ１に等しいのであって、ＶＤＤに等しいのではなく、プルダウントランジスター４２４、４２６のベースとソースの間には負のベースバイアス効果が存在する。ＶＳＳａ１／ＶＳＳａ２がＶＳＳに等しい従来の操作条件と比べ、保持補助方式を有するＳＲＡＭセルのリーク電流条件の方がより低くなる。
【0059】
読み出し操作の前、ビット線ＢＬ及びＢＬＢの電圧はプルアップ（又はあらかじめ高電圧になるまで充電）できる。その後、第１ワード線ＷＬ１はプルアップされて高電圧になり、かつＶＳＳａ１はＶＳＳまでプルダウンされて読み出し操作を開始する。アクセストランジスター４１６はオンになり、ノードＱに保存された値はＢＬに伝送される。例えば、ノードＱがロジック１を保持し、かつノードＱＢはロジック０を保持する場合は、ＢＬはあらかじめ充電された高電圧状態を保持できる。ノードＱがロジック０を保持し、かつノードＱＢがロジック１を保持する場合、ＢＬはアクセストランジスター４１６及びプルダウントランジスター４２４を通じてロジック０まで放電することができる。
様々な実施形態によれば、読み出しモードにおいて、ワード線補助電圧発生回路４３により第１ワード線ＷＬ１に提供される補助電圧は、基本的にＶＤＤと同等の電圧であってよく、ワード線補助電圧発生回路４３により第２ワード線ＷＬ２に提供される補助電圧は、基本的にＶＳＳと同等の電圧であってもよい。
様々な実施形態によれば、読み出しモード期間において、ソース補助電圧発生回路４２により第３ローカルソース補助電圧ノード４５４に提供されるソース補助電圧ＶＳＳａ１は、基本的にＶＳＳに等しい電圧であってもよく、かつ第４ローカルソース補助電圧ノード４５６に提供されるソース補助電圧ＶＳＳａ２は、ＶＳＳと比べてΔＶ１だけ高い電圧であってもよい。単側読み出し操作（ｓｉｎｇｌｅ－ｓｉｄｅｄ Ｒｅａｄ ｏｐｅｒａｔｉｏｎ）について、ＶＳＳａ１はＶＳＳとして設定されて保存データの信号強度を増強し、ＶＳＳａ２はＶＳＳよりΔＶ１だけ高く設定され、インバーター４１４からインバーター４１２までの干渉を弱める。したがって、ＧＳＣ ６Ｔメモリーセルはより高い読み出し安定性とより高い読み出しスタティック ノイズ マージンを有する。
様々な実施形態によれば、読み出しモードにおいて、ワード線補助電圧発生回路４３により第１ワード線ＷＬ１に提供される補助電圧は、基本的にＶＤＤと同等の電圧であってよく、ワード線補助電圧発生回路４３により第２ワード線ＷＬ２に提供される補助電圧は、基本的にＶＳＳと同等の電圧であってもよい。
様々な実施形態によれば、読み出しモード期間において、ソース補助電圧発生回路４２により第３ローカルソース補助電圧ノード４５４に提供されるソース補助電圧ＶＳＳａ１は、基本的にＶＳＳに等しい電圧であってもよく、かつ第４ローカルソース補助電圧ノード４５６に提供されるソース補助電圧ＶＳＳａ２は、ＶＳＳと比べてΔＶ１だけ高い電圧であってもよい。単側読み出し操作（ｓｉｎｇｌｅ－ｓｉｄｅｄ Ｒｅａｄ ｏｐｅｒａｔｉｏｎ）について、ＶＳＳａ１はＶＳＳとして設定されて保存データの信号強度を増強し、ＶＳＳａ２はＶＳＳよりΔＶ１だけ高く設定され、インバーター４１４からインバーター４１２までの干渉を弱める。したがって、ＧＳＣ ６Ｔメモリーセルはより高い読み出し安定性とより高い読み出しスタティック ノイズ マージンを有する。
【0060】
１つのメモリーセルを読み出しモードにあってアクセスされるメモリーセルと同一行中に置くが、実際は保存されたデータを残したい場合、当該メモリーセルはｒＨＳという問題に直面する。このようなｒＨＳメモリーセルについて、そのＶＤＤａはＶＤＤに等しく、ＶＳＳａ１はＶＳＳに等しく、かつ、ＶＳＳａ２はＶＳＳよりΔＶ１だけ高い。したがって、ｒＨＳメモリーセルと、読み出しモードにあるメモリーセルは、同じ操作条件に直面し、かつ同じ安定性を有する。１つのメモリーセルを読み出しモードにあってアクセスされるメモリーセルと同一列中に置く場合、ワード線の電圧はプルアップされていないため、そのセルは実際保持モードになる。
様々な実施形態によれば、そのメモリーセルは保持モードにあり、かつ読み出しモードにあってアクセスされるメモリーセルと同一列中に置かれ、そのＶＤＤａはＶＤＤに等しく、かつＶＳＳａ１及びＶＳＳａ２はＶＳＳよりΔＶ１だけ高い。したがって、このようなメモリーセルは高い保持ノイズマージンを有する。
１つのメモリーセルを読み出しモードにあってアクセスされるメモリーセルと同一列又は同一行中に置かない場合、ワード線の電圧をプルアップしておらず、かつビット線はあらかじめ充電された状態を保持しているため、このメモリーセルは穏やかな保持モードになる。したがって、このようなメモリーセルは高い保持ノイズマージンを有する。
様々な実施形態によれば、そのメモリーセルは保持モードにあり、かつ読み出しモードにあってアクセスされるメモリーセルと同一列中に置かれ、そのＶＤＤａはＶＤＤに等しく、かつＶＳＳａ１及びＶＳＳａ２はＶＳＳよりΔＶ１だけ高い。したがって、このようなメモリーセルは高い保持ノイズマージンを有する。
１つのメモリーセルを読み出しモードにあってアクセスされるメモリーセルと同一列又は同一行中に置かない場合、ワード線の電圧をプルアップしておらず、かつビット線はあらかじめ充電された状態を保持しているため、このメモリーセルは穏やかな保持モードになる。したがって、このようなメモリーセルは高い保持ノイズマージンを有する。
【0061】
図６は、ＧＳＣ ６Ｔメモリーセルを使用した記憶装置の様々な実施形態における保持及び書き込み操作を例示するタイミングチャートである。
保持モードの詳細については既に説明したとおりである。
書き込み操作の前に、書き込みたいデータに基づいてＢＬ又はＢＬＢの電圧をＶＳＳまでプルダウンする。書き込み操作の１つ目の半周期期間において、ＶＳＳａ１はＶＳＳまでプルダウンされ、かつ第１ワード線ＷＬ１はプルアップされて高電圧になる。アクセストランジスター４１６はオンになった後、ＶＤＤａを低下させることによりＢＬ上の値をノードＱに書き込むことができる。例えば、ノードＱがロジック１の値を保持し、かつＢＬの電圧があらかじめＶＳＳまでプルダウンされる場合、より低いＶＤＤａを利用してアクセストランジスター４１６を通じてノードＱをロジック０まで放電することができ、これは駆動トランジスター４２０の駆動能力を弱める。
様々な実施形態によれば、書き込みモード期間において、電源供給補助電圧発生回路４１によりローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａはＶＤＤよりΔＶ２だけ低くなってもよい。
様々な実施形態によれば、書き込みモードの前半周期（インターバル）期間において、ソース補助電圧発生回路４２から第３ローカルソース補助電圧ノード４５４に提供されるソース補助電圧ＶＳＳａ１は基本的にＶＳＳに等しくなるよう設定され、かつソース補助電圧発生回路４２から第４ローカルソース補助電圧ノード４５６に提供されるソース補助電圧ＶＳＳａ２はＶＳＳよりΔＶ１だけ高くてもよい。
様々な実施形態によれば、書き込みモードの１つ目の半周期（インターバル）期間において、ワード線補助電圧発生回路４３から第１ワード線ＷＬ１に提供される電圧は、基本的にＶＤＤに等しくてもよく、かつワード線補助電圧発生回路４３から第２ワード線ＷＬ２に提供される電圧は基本的にＶＳＳに等しくてもよい。ノードＱがロジック値を保持し、かつノードＱＢがロジック値を保持する場合、ＶＳＳａ２について高くなったΔＶ１も駆動トランジスター４２０の駆動能力を弱め、これによりシングルエンドの書き込み操作の書き込みマージンが増加する。一方、ノードＱがロジック値を保持し、かつノードＱＢがロジック値を保持する場合、単側操作条件と読み出しモードの条件は同じであり、かつ優れた読み出し安定性を有し、ＳＲＡＭセル４０はもう１つの半周期に書き込み操作を完了させる必要がある。
保持モードの詳細については既に説明したとおりである。
書き込み操作の前に、書き込みたいデータに基づいてＢＬ又はＢＬＢの電圧をＶＳＳまでプルダウンする。書き込み操作の１つ目の半周期期間において、ＶＳＳａ１はＶＳＳまでプルダウンされ、かつ第１ワード線ＷＬ１はプルアップされて高電圧になる。アクセストランジスター４１６はオンになった後、ＶＤＤａを低下させることによりＢＬ上の値をノードＱに書き込むことができる。例えば、ノードＱがロジック１の値を保持し、かつＢＬの電圧があらかじめＶＳＳまでプルダウンされる場合、より低いＶＤＤａを利用してアクセストランジスター４１６を通じてノードＱをロジック０まで放電することができ、これは駆動トランジスター４２０の駆動能力を弱める。
様々な実施形態によれば、書き込みモード期間において、電源供給補助電圧発生回路４１によりローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａはＶＤＤよりΔＶ２だけ低くなってもよい。
様々な実施形態によれば、書き込みモードの前半周期（インターバル）期間において、ソース補助電圧発生回路４２から第３ローカルソース補助電圧ノード４５４に提供されるソース補助電圧ＶＳＳａ１は基本的にＶＳＳに等しくなるよう設定され、かつソース補助電圧発生回路４２から第４ローカルソース補助電圧ノード４５６に提供されるソース補助電圧ＶＳＳａ２はＶＳＳよりΔＶ１だけ高くてもよい。
様々な実施形態によれば、書き込みモードの１つ目の半周期（インターバル）期間において、ワード線補助電圧発生回路４３から第１ワード線ＷＬ１に提供される電圧は、基本的にＶＤＤに等しくてもよく、かつワード線補助電圧発生回路４３から第２ワード線ＷＬ２に提供される電圧は基本的にＶＳＳに等しくてもよい。ノードＱがロジック値を保持し、かつノードＱＢがロジック値を保持する場合、ＶＳＳａ２について高くなったΔＶ１も駆動トランジスター４２０の駆動能力を弱め、これによりシングルエンドの書き込み操作の書き込みマージンが増加する。一方、ノードＱがロジック値を保持し、かつノードＱＢがロジック値を保持する場合、単側操作条件と読み出しモードの条件は同じであり、かつ優れた読み出し安定性を有し、ＳＲＡＭセル４０はもう１つの半周期に書き込み操作を完了させる必要がある。
【0062】
書き込みモードの２つ目の半周期（インターバル）内において、ＶＳＳａ１は、ＶＳＳとの位相差ΔＶ１まで次第にプルアップされ、ＶＳＳａ２はＶＳＳまでプルダウンされる。同時に、書き込みモードの２つ目の半周期期間において、第１ワード線ＷＬ１の電圧はＶＳＳまでプルダウンされ、かつ第２ワード線ＷＬ２の電圧はプルアップされる。アクセストランジスター４１８はオンになった後、ＶＤＤａの低下現象のため、ＢＬＢ上の値をノードＱＢに書き込むことができる。例えば、ノードＱＢがロジック１の値を保持し、かつＢＬＢの電圧がＶＳＳまでプルダウンされた場合、より低いＶＤＤａを利用し、アクセストランジスター４１８を通じてノードＱＢをロジック０まで放電でき、これは駆動トランジスター４２２の駆動能力を弱める。
様々な実施形態によれば、書き込みモードの２つ目の半周期（インターバル）期間において、ソース補助電圧発生回路４２から第４ローカルソース補助電圧ノード４５６に提供されるソース補助電圧ＶＳＳａ２は、基本的にＶＳＳに等しくなるよう設定され、かつソース補助電圧発生回路４２から第３ローカルソース補助電圧ノード４５４に提供されるソース補助電圧ＶＳＳａ１はＶＳＳよりΔＶ１だけ高くてもよい。
各種実施形態によれば、書き込みモードの２つ目の半周期（インターバル）期間において、ワード線補助電圧発生回路４３から第２ワード線ＷＬ２に提供される電圧は、基本的にＶＤＤに等しくてもよく、かつワード線補助電圧発生回路４３から第１ワード線ＷＬ１に提供される電圧は基本的にＶＳＳに等しくてもよい。ノードＱＢがロジック値を保持し、かつノードＱがロジック値を保持する場合、ＶＳＳａ１の高くなったΔＶ１も駆動トランジスター４２２の駆動能力を弱め、これによりシングルエンドの書き込み操作の書き込みマージンが増加する。一方、ノードＱＢがロジック値を保持し、かつノードＱがロジック値を保持する場合、単側書き込み操作は１つ目の半周期中において既に完了している。
様々な実施形態によれば、書き込みモードの２つ目の半周期（インターバル）期間において、ソース補助電圧発生回路４２から第４ローカルソース補助電圧ノード４５６に提供されるソース補助電圧ＶＳＳａ２は、基本的にＶＳＳに等しくなるよう設定され、かつソース補助電圧発生回路４２から第３ローカルソース補助電圧ノード４５４に提供されるソース補助電圧ＶＳＳａ１はＶＳＳよりΔＶ１だけ高くてもよい。
各種実施形態によれば、書き込みモードの２つ目の半周期（インターバル）期間において、ワード線補助電圧発生回路４３から第２ワード線ＷＬ２に提供される電圧は、基本的にＶＤＤに等しくてもよく、かつワード線補助電圧発生回路４３から第１ワード線ＷＬ１に提供される電圧は基本的にＶＳＳに等しくてもよい。ノードＱＢがロジック値を保持し、かつノードＱがロジック値を保持する場合、ＶＳＳａ１の高くなったΔＶ１も駆動トランジスター４２２の駆動能力を弱め、これによりシングルエンドの書き込み操作の書き込みマージンが増加する。一方、ノードＱＢがロジック値を保持し、かつノードＱがロジック値を保持する場合、単側書き込み操作は１つ目の半周期中において既に完了している。
【0063】
あるメモリーセルが書き込みモードにあってアクセスされるメモリーセルと同一行中に位置するが、実際は保持モードにおいて保持したい場合、当該メモリーセルは書き込みモードの前半分の周期及び後ろ半分の周期において１つのｒＨＳという問題に直面する。このようなメモリーセルについて、そのＶＤＤａはＶＤＤに等しい。同時に、１つ目の半周期においてＷＬ１は高電圧になり、ＶＳＳａ１はＶＳＳまでプルダウンされ、２つ目の半周期においてＷＬ２は高電圧になり、ＶＳＳａ２はＶＳＳまでプルダウンされる。このため、このメモリーセルは書き込みモードの前半分の周期及び後ろ半分の周期において半読み出し状態の保持モードになる。ｒＨＳメモリーセルと、読み出しモードにあるメモリーセルは、同じ操作条件に直面するため、両者は同じ読み出し安定性を有する。
１つのメモリーセルを書き込みモードにあってアクセスされるメモリーセルと同一列中に置く場合、ワード線の電圧はプルアップされていないため、そのセルは実際保持モードになる。
様々な実施形態によれば、そのメモリーセルは保持モードになり、かつ書き込みモードにあってアクセスされるメモリーセルと同一列中に位置し、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａは、ＶＤＤよりΔＶ２だけ小さい電圧として設定することができ、かつソース補助電圧発生回路４２からソース補助電圧ＶＳＳａ１及びＶＳＳａ２がそれぞれ第３ローカルソース補助電圧ノード４５４及び第４ローカルソース補助電圧ノード４５６に提供され、このソース補助電圧ＶＳＳａ１及びＶＳＳａ２はＶＳＳよりΔＶ１だけ高くてもよい。したがって、このようなメモリーセルはｗＨＳの問題に直面するため、このようなメモリーセルはｗＨＳメモリーセルと呼ばれる。ソース補助電圧発生回路４２及び電源供給補助電圧発生回路４１はそれぞれΔＶ１及びΔＶ２を選択し、これにより、このようなｗＨＳメモリーセルは十分な保持マージンを有するようになる。
書き込みモードにおいてあるメモリーセルとアクセスされるメモリーセルを同一列又は同一行中に置かない場合、ワード線の電圧はプルアップされていないため、このメモリーセルは保持モードで保持され、ビット線はあらかじめ充電状態を保持し、かつＶＤＤａはＶＤＤに等しい。したがって、このようなメモリーセルは高い保持ノイズマージンを有する。
１つのメモリーセルを書き込みモードにあってアクセスされるメモリーセルと同一列中に置く場合、ワード線の電圧はプルアップされていないため、そのセルは実際保持モードになる。
様々な実施形態によれば、そのメモリーセルは保持モードになり、かつ書き込みモードにあってアクセスされるメモリーセルと同一列中に位置し、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａは、ＶＤＤよりΔＶ２だけ小さい電圧として設定することができ、かつソース補助電圧発生回路４２からソース補助電圧ＶＳＳａ１及びＶＳＳａ２がそれぞれ第３ローカルソース補助電圧ノード４５４及び第４ローカルソース補助電圧ノード４５６に提供され、このソース補助電圧ＶＳＳａ１及びＶＳＳａ２はＶＳＳよりΔＶ１だけ高くてもよい。したがって、このようなメモリーセルはｗＨＳの問題に直面するため、このようなメモリーセルはｗＨＳメモリーセルと呼ばれる。ソース補助電圧発生回路４２及び電源供給補助電圧発生回路４１はそれぞれΔＶ１及びΔＶ２を選択し、これにより、このようなｗＨＳメモリーセルは十分な保持マージンを有するようになる。
書き込みモードにおいてあるメモリーセルとアクセスされるメモリーセルを同一列又は同一行中に置かない場合、ワード線の電圧はプルアップされていないため、このメモリーセルは保持モードで保持され、ビット線はあらかじめ充電状態を保持し、かつＶＤＤａはＶＤＤに等しい。したがって、このようなメモリーセルは高い保持ノイズマージンを有する。
【0064】
様々な実施形態について、電源供給補助電圧発生回路４１及びソース補助電圧発生回路４２は、パワーダウンモード期間においてＳＲＡＭセル４０のリーク電流をさらに最小化するよう配置されることができる。
図７は、保持及び待機モードにおけるＧＳＣ ６Ｔメモリーセルを使用した記憶装置の様々な実施形態を例示するタイミングチャートである。
保持モードの詳細については既に説明したとおりである。
様々な実施形態によれば、待機モード期間において、ワード線補助電圧発生回路４３から第１ワード線ＷＬ１に提供される補助電圧と、ワード線補助電圧発生回路４３から第２ワード線ＷＬ２に提供される補助電圧は、基本的にＶＳＳに等しい電圧であってもよい。
様々な実施形態によれば、待機モードにおいて、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａは、ＶＤＤよりΔＶ３だけ小さい電圧であってもよく、かつソース補助電圧発生回路４２から第３ローカルソース補助電圧ノード４５４及び第４ローカルソース補助電圧ノード４５６に提供されるソース補助電圧ＶＳＳａ１及びＶＳＳａ２は、ＶＳＳよりΔＶ１だけ高くてもよい。電源供給補助電圧発生回路４１及びソース補助電圧発生回路４２を通じてそれぞれΔＶ３及びΔＶ１を選択することができるので、このような待機モードにあるメモリーセルは十分な保持マージンを有する。この時点ではΔＶ３及びΔＶ１があるので、待機モードにあるＳＲＡＭセルの有効電源電圧はＶＤＤ―ΔＶ３―ΔＶ１に等しいのであって、ＶＤＤに等しいのではなく、かつＳＲＡＭセルにあるプルダウントランジスターとプルダウントランジスターのベース及びソースの間にはより強い負のベースバイアス効果を有する。上述の待機補助機能を有するＳＲＡＭセルは非常に低いリーク電流状態になる。
図７は、保持及び待機モードにおけるＧＳＣ ６Ｔメモリーセルを使用した記憶装置の様々な実施形態を例示するタイミングチャートである。
保持モードの詳細については既に説明したとおりである。
様々な実施形態によれば、待機モード期間において、ワード線補助電圧発生回路４３から第１ワード線ＷＬ１に提供される補助電圧と、ワード線補助電圧発生回路４３から第２ワード線ＷＬ２に提供される補助電圧は、基本的にＶＳＳに等しい電圧であってもよい。
様々な実施形態によれば、待機モードにおいて、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａは、ＶＤＤよりΔＶ３だけ小さい電圧であってもよく、かつソース補助電圧発生回路４２から第３ローカルソース補助電圧ノード４５４及び第４ローカルソース補助電圧ノード４５６に提供されるソース補助電圧ＶＳＳａ１及びＶＳＳａ２は、ＶＳＳよりΔＶ１だけ高くてもよい。電源供給補助電圧発生回路４１及びソース補助電圧発生回路４２を通じてそれぞれΔＶ３及びΔＶ１を選択することができるので、このような待機モードにあるメモリーセルは十分な保持マージンを有する。この時点ではΔＶ３及びΔＶ１があるので、待機モードにあるＳＲＡＭセルの有効電源電圧はＶＤＤ―ΔＶ３―ΔＶ１に等しいのであって、ＶＤＤに等しいのではなく、かつＳＲＡＭセルにあるプルダウントランジスターとプルダウントランジスターのベース及びソースの間にはより強い負のベースバイアス効果を有する。上述の待機補助機能を有するＳＲＡＭセルは非常に低いリーク電流状態になる。
【0065】
図８は、保持及び待機モードにおけるＧＳＣ ６Ｔユニットを使用した記憶装置の様々な実施形態を例示するもう１つのタイミングチャートである。
待機モード期間において、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａはＶＤＤの電圧でもよく、かつソース補助電圧発生回路４２から第３ローカルソース補助電圧ノード４５４、第４ローカルソース補助電圧ノード４５６に提供されるソース補助電圧ＶＳＳａ１及びＶＳＳａ２はＶＳＳよりΔＶ１だけ高くてもよい。
待機モード期間において、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａはＶＤＤの電圧でもよく、かつソース補助電圧発生回路４２から第３ローカルソース補助電圧ノード４５４、第４ローカルソース補助電圧ノード４５６に提供されるソース補助電圧ＶＳＳａ１及びＶＳＳａ２はＶＳＳよりΔＶ１だけ高くてもよい。
【0066】
図９は、保持及び待機モードにおけるＧＳＣ ６Ｔユニットを使用した記憶装置の様々な実施形態を例示するさらに別のタイミングチャートである。
保持モードの詳細については既に説明したとおりである。
様々な実施形態によれば、待機モード期間において、ワード線補助電圧発生回路４３から第１ワード線ＷＬ１に提供される補助電圧と、ワード線補助電圧発生回路４３から第２ワード線ＷＬ２に提供される補助電圧は、基本的にＶＳＳに等しい電圧であってもよい。
様々な実施形態によれば、待機モードにおいて、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａは、基本的にＶＤＤに等しくてもよく、かつソース補助電圧発生回路４２から第３ローカルソース補助電圧ノード４５４及び第４ローカルソース補助電圧ノード４５６に提供されるソース補助電圧ＶＳＳａ１及びＶＳＳａ２は、ＶＳＳよりΔＶ４だけ高くてもよい。ソース補助電圧発生回路４２はΔＶ４に対する選択を実現でき、これにより待機モードにあるメモリーセルは十分な保持マージンを有する。この時点ではΔＶ４の存在があるので、待機モードにあるＳＲＡＭセルの有効電源電圧はＶＤＤ―ΔＶ４に等しいのであって、ＶＤＤに等しいのではなく、かつＳＲＡＭセルにあるプルダウントランジスターのベース及びソースの間にはより大きい負のベースバイアス効果を有する。上述の待機補助機能を有するＳＲＡＭセルは非常に低いリーク電流状態になる。
保持モードの詳細については既に説明したとおりである。
様々な実施形態によれば、待機モード期間において、ワード線補助電圧発生回路４３から第１ワード線ＷＬ１に提供される補助電圧と、ワード線補助電圧発生回路４３から第２ワード線ＷＬ２に提供される補助電圧は、基本的にＶＳＳに等しい電圧であってもよい。
様々な実施形態によれば、待機モードにおいて、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａは、基本的にＶＤＤに等しくてもよく、かつソース補助電圧発生回路４２から第３ローカルソース補助電圧ノード４５４及び第４ローカルソース補助電圧ノード４５６に提供されるソース補助電圧ＶＳＳａ１及びＶＳＳａ２は、ＶＳＳよりΔＶ４だけ高くてもよい。ソース補助電圧発生回路４２はΔＶ４に対する選択を実現でき、これにより待機モードにあるメモリーセルは十分な保持マージンを有する。この時点ではΔＶ４の存在があるので、待機モードにあるＳＲＡＭセルの有効電源電圧はＶＤＤ―ΔＶ４に等しいのであって、ＶＤＤに等しいのではなく、かつＳＲＡＭセルにあるプルダウントランジスターのベース及びソースの間にはより大きい負のベースバイアス効果を有する。上述の待機補助機能を有するＳＲＡＭセルは非常に低いリーク電流状態になる。
【0067】
様々な実施形態によれば、読み、書き、保持及び待機の補助回路は差動６Ｔメモリーセルにも応用できる。
図１０は本発明に基づく様々な実施形態における差動６Ｔ ＳＲＡＭセルの使用を示すもう１つの図である。図１０中の差動６Ｔ ＳＲＡＭセル４０は、ワード線補助電圧発生回路４３から提供されるワード線補助電圧、電源供給補助電圧発生回路４１から提供される電源供給補助電圧ＶＤＤａ及びソース補助電圧発生回路４２から提供されるソース補助電圧ＶＳＳａを受けるように配置される。
図１１は、保持、書き込み、読み出し及び待機操作中に、差動６Ｔメモリーセルを使用したこのような記憶装置の様々な実施形態を例示するタイミング図である。
様々な実施形態によれば、保持モード期間において、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａは、基本的にＶＤＤに等しくてもよく、かつソース補助電圧発生回路４２か３ローカルソース補助電圧ノード４５２に提供されるソース補助電圧ＶＳＳａは、ＶＳＳよりΔＶ１だけ高くてもよい。書き込み操作の前に、書き込みたいデータに基づいてＢＬ又はＢＬＢの電圧をＶＳＳまでプルダウンする。ダブルエンド書き込みモードにおいて、ソース補助電圧発生回路４２はＶＳＳａをＶＳＳとして設置する。ｒＨＳの問題を回避するため、ワード線補助電圧発生回路４３はＷＬのワード線補助電圧をＶＤＤよりΔＶ５低い電圧に設定する。ＶＤＤａを低下させることによりダブルエンド書き込みモードを完成させる。
様々な実施形態によれば、書き込みモードにおいて、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａは、ＶＤＤよりΔＶ２だけ低くてもよい。この時点で、ダブルエンド書き込み操作はセルのＶＤＤを低下させる補助方式（ＣＶＤＤＬ）を用いた差動６Ｔ ＳＲＡＭセルの書き込み操作に類似するので、ここでは説明を繰り返さない。読み出し操作の前、ＢＬ及びＢＬＢはあらかじめ充電して高電圧になってもよい。ダブルエンド読み出し操作期間において、ＶＳＳａはＶＳＳまでプルダウンされる。ワード線ＷＬの電圧はＶＤＤよりΔＶ５だけ低い値までプルダウンされることにより、読み出し操作が開始する。この時点では、ダブルエンド読み出しモードと、ワード線駆動抑制制御信号（ＷＬＵＤ）方式を用いた差動６Ｔ ＳＲＡＭセルの読み出しモードは類似しているので、ここでは説明を繰り返さない。
様々な実施形態によれば、待機モード期間において、ワード線補助電圧発生回路４３からワード線ＷＬに提供される電圧は、基本的にＶＳＳと等しい電圧であってもよく、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａは、基本的にＶＤＤに等しくてもよく、ソース補助電圧発生回路４２からローカルソース補助電圧ノード４５２に提供されるソース補助電圧ＶＳＳａは、ＶＳＳよりΔＶ４だけ高くてもよい。
様々な実施形態によれば、待機モードにおいて、ワード線補助電圧発生回路４３からワード線ＷＬに提供される電圧は、基本的にＶＳＳと等しい電圧であってもよく、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａは、ＶＤＤよりΔＶ３だけ低くてもよく、ソース補助電圧発生回路４２からローカルソース補助電圧ノード４５２に提供されるソース補助電圧ＶＳＳａは、ＶＳＳよりΔＶ１だけ高い電圧でもよい（図中未表示）。
図１０は本発明に基づく様々な実施形態における差動６Ｔ ＳＲＡＭセルの使用を示すもう１つの図である。図１０中の差動６Ｔ ＳＲＡＭセル４０は、ワード線補助電圧発生回路４３から提供されるワード線補助電圧、電源供給補助電圧発生回路４１から提供される電源供給補助電圧ＶＤＤａ及びソース補助電圧発生回路４２から提供されるソース補助電圧ＶＳＳａを受けるように配置される。
図１１は、保持、書き込み、読み出し及び待機操作中に、差動６Ｔメモリーセルを使用したこのような記憶装置の様々な実施形態を例示するタイミング図である。
様々な実施形態によれば、保持モード期間において、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａは、基本的にＶＤＤに等しくてもよく、かつソース補助電圧発生回路４２か３ローカルソース補助電圧ノード４５２に提供されるソース補助電圧ＶＳＳａは、ＶＳＳよりΔＶ１だけ高くてもよい。書き込み操作の前に、書き込みたいデータに基づいてＢＬ又はＢＬＢの電圧をＶＳＳまでプルダウンする。ダブルエンド書き込みモードにおいて、ソース補助電圧発生回路４２はＶＳＳａをＶＳＳとして設置する。ｒＨＳの問題を回避するため、ワード線補助電圧発生回路４３はＷＬのワード線補助電圧をＶＤＤよりΔＶ５低い電圧に設定する。ＶＤＤａを低下させることによりダブルエンド書き込みモードを完成させる。
様々な実施形態によれば、書き込みモードにおいて、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａは、ＶＤＤよりΔＶ２だけ低くてもよい。この時点で、ダブルエンド書き込み操作はセルのＶＤＤを低下させる補助方式（ＣＶＤＤＬ）を用いた差動６Ｔ ＳＲＡＭセルの書き込み操作に類似するので、ここでは説明を繰り返さない。読み出し操作の前、ＢＬ及びＢＬＢはあらかじめ充電して高電圧になってもよい。ダブルエンド読み出し操作期間において、ＶＳＳａはＶＳＳまでプルダウンされる。ワード線ＷＬの電圧はＶＤＤよりΔＶ５だけ低い値までプルダウンされることにより、読み出し操作が開始する。この時点では、ダブルエンド読み出しモードと、ワード線駆動抑制制御信号（ＷＬＵＤ）方式を用いた差動６Ｔ ＳＲＡＭセルの読み出しモードは類似しているので、ここでは説明を繰り返さない。
様々な実施形態によれば、待機モード期間において、ワード線補助電圧発生回路４３からワード線ＷＬに提供される電圧は、基本的にＶＳＳと等しい電圧であってもよく、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａは、基本的にＶＤＤに等しくてもよく、ソース補助電圧発生回路４２からローカルソース補助電圧ノード４５２に提供されるソース補助電圧ＶＳＳａは、ＶＳＳよりΔＶ４だけ高くてもよい。
様々な実施形態によれば、待機モードにおいて、ワード線補助電圧発生回路４３からワード線ＷＬに提供される電圧は、基本的にＶＳＳと等しい電圧であってもよく、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａは、ＶＤＤよりΔＶ３だけ低くてもよく、ソース補助電圧発生回路４２からローカルソース補助電圧ノード４５２に提供されるソース補助電圧ＶＳＳａは、ＶＳＳよりΔＶ１だけ高い電圧でもよい（図中未表示）。
【0068】
図４ｃ、図１２ａ、図１２ｂ及び図１２ｃに示すように、記憶装置は、ＳＲＡＭセル４０、電源供給補助電圧発生回路４１、ソース補助電圧発生回路４２及びワード線補助電圧発生回路４３を備える。
ＳＲＡＭセル４０は差動６Ｔメモリーセル又はＧＳＣ ６Ｔメモリーセルとして配置されてもよい。
図に示すように、記憶装置はＳＲＡＭセル４０を備えることができ、ＳＲＡＭセル４０はローカル電源供給補助電圧ノード４４２を備え、ローカル電源供給補助電圧ノード４４２は電源供給補助電圧発生回路４１から発生した電源供給補助電圧ＶＤＤａを受けるのに用いられる。ＳＲＡＭセル４０は第３ローカルソース補助電圧ノード４５４及び第４ローカルソース補助電圧ノード４５６をさらに備え、第３ローカルソース補助電圧ノード４５４及び第４ローカルソース補助電圧ノード４５６はそれぞれソース補助電圧発生回路４２から発生したソース補助電圧ＶＳＳａ１及びＶＳＳａ２を受けるのに用いられる。
図に示すように、記憶装置はＳＲＡＭセル４０を備えることができ、ＳＲＡＭセル４０は第１ワード線ＷＬ１及び第２ワード線ＷＬ２を備え、第１ワード線ＷＬ１はワード線補助電圧発生回路４３から発生した第１ワード線補助電圧を受けるのに用いられ、第２ワード線ＷＬ２はワード線補助電圧発生回路４３から発生した第２ワード線補助電圧を受けるのに用いられる。
ＳＲＡＭセル４０は差動６Ｔメモリーセル又はＧＳＣ ６Ｔメモリーセルとして配置されてもよい。
図に示すように、記憶装置はＳＲＡＭセル４０を備えることができ、ＳＲＡＭセル４０はローカル電源供給補助電圧ノード４４２を備え、ローカル電源供給補助電圧ノード４４２は電源供給補助電圧発生回路４１から発生した電源供給補助電圧ＶＤＤａを受けるのに用いられる。ＳＲＡＭセル４０は第３ローカルソース補助電圧ノード４５４及び第４ローカルソース補助電圧ノード４５６をさらに備え、第３ローカルソース補助電圧ノード４５４及び第４ローカルソース補助電圧ノード４５６はそれぞれソース補助電圧発生回路４２から発生したソース補助電圧ＶＳＳａ１及びＶＳＳａ２を受けるのに用いられる。
図に示すように、記憶装置はＳＲＡＭセル４０を備えることができ、ＳＲＡＭセル４０は第１ワード線ＷＬ１及び第２ワード線ＷＬ２を備え、第１ワード線ＷＬ１はワード線補助電圧発生回路４３から発生した第１ワード線補助電圧を受けるのに用いられ、第２ワード線ＷＬ２はワード線補助電圧発生回路４３から発生した第２ワード線補助電圧を受けるのに用いられる。
【0069】
様々な実施形態について、電源供給補助電圧発生回路４１は１つ又は複数の制御トランジスターを備えることができ、それがオン又はオフになるとき、少なくとも部分的にローカル電源供給補助電圧ノード４４２の電圧を制御する。例えば、電源供給補助電圧発生回路４１は制御トランジスター４６０及び４６１を備える。読み出しモード又は保持モード期間において、制御トランジスター４６０及び４６１はオンになりローカル電源供給補助電圧ノード４４２を基本的にＶＤＤと等しくなるまで駆動できる。制御トランジスター４６０及び４６１のスイッチングは少なくとも部分的に１つ又は複数の制御信号により制御することができる。例えば、制御トランジスター４６０は待機制御信号Ｓｔａｎｄｂｙによりスイッチングし、制御トランジスター４６１は書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳによりスイッチングすることができる。制御トランジスター４６０及び４６１は低圧動作（ａｃｔｉｖｅ ｌｏｗ）トランジスターにより実現されるが、具体的な応用に基づき、１つ又は複数の高圧動作（ａｃｔｉｖｅ ｈｉｇｈ）トランジスターにより代替することも可能である。
【0070】
書き込みモード期間において、電源供給補助電圧発生回路４１はローカル電源供給補助電圧ノード４４２をＶＤＤよりも小さい電圧まで駆動するのに用いることができる。示されている実施形態について、電源供給補助電圧発生回路４１は制御トランジスター４６１及び４６２を備えることができ、これらは書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳによりスイッチングするように配置されてもよく、この書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳは一つのトランジスターがオンになりもう一つのトランジスターがオフになる事態を引き起こす。制御トランジスター４６１は低圧動作トランジスターにより実現し、かつ制御トランジスター４６２は高圧動作トランジスターにより実現するが、応用に基づき、逆の配置でもよい。つまり、制御トランジスター４６１は高圧動作トランジスターで代替して実現し、かつ制御トランジスター４６２は低圧動作トランジスターによって実現することもできる。
【0071】
制御トランジスター４６１及び４６２は、書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳの電圧がプルアップされる時、それぞれオフ及びオンになるように配置されてもよい。制御トランジスター４６２の抵抗の存在により、制御トランジスター４６１及び４６２をスイッチングしてローカル電源供給補助電圧ノード４４２をＶＤＤより小さい電圧まで駆動することができる。
図示された実施形態において、制御トランジスター４６２をオンにしてローカル電源供給補助電圧ノード４４２と電源供給補助電圧発生回路４１のシステム接地端子の間に接続を確立することができ、これによりローカル電源供給補助電圧ノード４４２はＶＤＤに対してより低い電圧になるまで駆動される可能性がある。本文で述べたように、ローカル電源供給補助電圧ノード４４２の電圧は駆動トランジスター４２０及び４２２の駆動能力を低下させることができ、これによりＳＲＡＭセル４０のマージンが増加し、ビットがより速くより精確にノードＱ及び／又はノードＱＢに書き込まれる。
図示された実施形態において、制御トランジスター４６２をオンにしてローカル電源供給補助電圧ノード４４２と電源供給補助電圧発生回路４１のシステム接地端子の間に接続を確立することができ、これによりローカル電源供給補助電圧ノード４４２はＶＤＤに対してより低い電圧になるまで駆動される可能性がある。本文で述べたように、ローカル電源供給補助電圧ノード４４２の電圧は駆動トランジスター４２０及び４２２の駆動能力を低下させることができ、これによりＳＲＡＭセル４０のマージンが増加し、ビットがより速くより精確にノードＱ及び／又はノードＱＢに書き込まれる。
【0072】
電源供給補助電圧発生回路４１は、書き込みモード期間においてローカル電源供給補助電圧ノード４４２の電圧をさらに選択的に制御するのに用いられる１つ又は複数のその他制御トランジスターを備えることができる。
例えば、電源供給補助電圧発生回路４１は制御トランジスター４６０及び４６１以外にもさらに１つ又は複数のその他制御トランジスターを備えることができ、かつ１つ又は複数のその他制御トランジスターは制御トランジスター４６２と電源供給補助電圧発生回路４１のシステム接地端子の間に接続することができる。
例えば、制御トランジスター４６３は制御トランジスター４６２とシステム接地端子の間に設置され、かつ制御トランジスター４６６及び４６７はシステム電源供給電圧端子とローカル電源供給補助電圧ノード４４２の間に設置される。
制御トランジスター４６６をスイッチングするため、トランジスター４６４及び４６５により構成され、かつ書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳにより制御されるインバーター４１０を増設した。書き込みモード期間において書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳは高電圧であり、インバーター４１０を駆動して出力を低電圧にすることにより、制御トランジスター４６６がオンになる。そして、ローカル電源供給補助電圧ノード４４２の電圧は、制御トランジスター４６６、４６７、４６２及び４６３の抵抗により決定されてＶＤＤよりΔＶ２だけ低い電圧になる。
例えば、電源供給補助電圧発生回路４１は制御トランジスター４６０及び４６１以外にもさらに１つ又は複数のその他制御トランジスターを備えることができ、かつ１つ又は複数のその他制御トランジスターは制御トランジスター４６２と電源供給補助電圧発生回路４１のシステム接地端子の間に接続することができる。
例えば、制御トランジスター４６３は制御トランジスター４６２とシステム接地端子の間に設置され、かつ制御トランジスター４６６及び４６７はシステム電源供給電圧端子とローカル電源供給補助電圧ノード４４２の間に設置される。
制御トランジスター４６６をスイッチングするため、トランジスター４６４及び４６５により構成され、かつ書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳにより制御されるインバーター４１０を増設した。書き込みモード期間において書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳは高電圧であり、インバーター４１０を駆動して出力を低電圧にすることにより、制御トランジスター４６６がオンになる。そして、ローカル電源供給補助電圧ノード４４２の電圧は、制御トランジスター４６６、４６７、４６２及び４６３の抵抗により決定されてＶＤＤよりΔＶ２だけ低い電圧になる。
【0073】
待機モードにおいて、異なる設計のニーズにより、上述したように、電源供給補助電圧発生回路４１からローカル電源供給補助電圧ノード４４２に提供される補助電圧は、ＶＤＤよりΔＶ３だけ低い又は実質的にＶＤＤに等しい電圧でもよい。
様々な実施形態について、電源供給補助電圧発生回路４１は１つ又は複数の制御トランジスターを備えることにより、ローカル電源供給補助電圧ノード４４２の電圧を判断することができる。例えば、電源供給補助電圧発生回路４１は制御トランジスター４６８及び４６９を別に備え、かつ待機モードにおいて待機制御信号Ｓｔａｎｄｂｙ及び書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳ対する３つの異なる設定がある。
１つ目は、待機制御信号Ｓｔａｎｄｂｙ及び書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳはいずれも高電圧に設定され、それぞれ制御トランジスター４６０及び４６６をオン及びオフにし、かつ制御トランジスター４６６、４６７、４６８、４６９、４６２及び４６３の抵抗によりノード４４２の補助電圧が確定する。このような状況において、ローカル電源供給補助電圧ノード４４２の補助電圧はＶＤＤより約ΔＶ２だけ小さい。
２つ目は、待機制御信号Ｓｔａｎｄｂｙ及び書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳがそれぞれ高電圧及び低電圧に設定される場合、２つの制御トランジスター４６０及び４６６はいずれもオフになり、かつローカル電源供給補助電圧ノード４４２の補助電圧は制御トランジスター４６８、４６９、４６２及び４６３の抵抗により決定される。このような状況では、ローカル電源供給補助電圧ノード４４２の補助電圧はＶＤＤよりΔＶ３だけ小さく、かつ１つ目の状況のノード４４２の補助電圧より小さい。
３つ目は、待機制御信号Ｓｔａｎｄｂｙ及び書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳがいずれも低電圧に設定される場合、ローカル電源供給補助電圧ノード４４２の補助電圧は基本的にＶＤＤに等しい。
様々な実施形態について、電源供給補助電圧発生回路４１は１つ又は複数の制御トランジスターを備えることにより、ローカル電源供給補助電圧ノード４４２の電圧を判断することができる。例えば、電源供給補助電圧発生回路４１は制御トランジスター４６８及び４６９を別に備え、かつ待機モードにおいて待機制御信号Ｓｔａｎｄｂｙ及び書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳ対する３つの異なる設定がある。
１つ目は、待機制御信号Ｓｔａｎｄｂｙ及び書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳはいずれも高電圧に設定され、それぞれ制御トランジスター４６０及び４６６をオン及びオフにし、かつ制御トランジスター４６６、４６７、４６８、４６９、４６２及び４６３の抵抗によりノード４４２の補助電圧が確定する。このような状況において、ローカル電源供給補助電圧ノード４４２の補助電圧はＶＤＤより約ΔＶ２だけ小さい。
２つ目は、待機制御信号Ｓｔａｎｄｂｙ及び書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳがそれぞれ高電圧及び低電圧に設定される場合、２つの制御トランジスター４６０及び４６６はいずれもオフになり、かつローカル電源供給補助電圧ノード４４２の補助電圧は制御トランジスター４６８、４６９、４６２及び４６３の抵抗により決定される。このような状況では、ローカル電源供給補助電圧ノード４４２の補助電圧はＶＤＤよりΔＶ３だけ小さく、かつ１つ目の状況のノード４４２の補助電圧より小さい。
３つ目は、待機制御信号Ｓｔａｎｄｂｙ及び書き込みモード若しくはディープスリープ制御信号Ｗｒｉｔｅ／ＤｅｅｐＳがいずれも低電圧に設定される場合、ローカル電源供給補助電圧ノード４４２の補助電圧は基本的にＶＤＤに等しい。
【0074】
１つ目及び２つ目の設定について、ここではローカル電源供給補助電圧ノード４４２に提供される電源供給補助電圧ＶＤＤａはＶＤＤよりもΔＶ２又はΔＶ３だけ低く、ソース補助電圧発生回路４２が待機補助を提供するか否かにかかわらず、第３ローカルソース補助電圧ノード４５４、第４ローカルソース補助電圧ノード４５６のソース補助電圧を上昇させ、待機モードにおいて、ＳＲＡＭセル４０の有効電源電圧はＶＤＤ―ΔＶ２又はＶＤＤ―ΔＶ３に等しいのであって、ＶＤＤに等しいのではなく、かつＳＲＡＭセル４０はより低いリーク電流状態にある。
図４ａ及び図４ｂに示すように、いかなる状況においても、電源供給補助電圧ＶＤＤａ１及びＶＤＤａ２はＶＤＤよりΔＶ２又はΔＶ３だけ低いが、ローカル電源供給補助電圧ノード４４２の電圧が基本的にＶＤＤに等しいとき、２つの駆動トランジスター４２０及び４２２のソースとベースは逆バイアスされ、リーク電流がさらに減少し、電力消費がさらに低減される可能性がある。ここにおけるＶＤＤａがＶＤＤに等しい３つ目の設定について、リーク電流の電力を減少させるため、ＶＳＳａ１及びＶＳＳａ２はＶＳＳよりはΔＶ４だけ高い。ΔＶ４の存在により、待機モードにあるＳＲＡＭセル４０の有効電源電圧はＶＤＤ―ΔＶ４に等しくなるのであって、ＶＤＤに等しいのではなく、かつこのような待機補助を有するＳＲＡＭセル４０も非常に低いリーク電流状態にある。
図４ａ及び図４ｂに示すように、いかなる状況においても、電源供給補助電圧ＶＤＤａ１及びＶＤＤａ２はＶＤＤよりΔＶ２又はΔＶ３だけ低いが、ローカル電源供給補助電圧ノード４４２の電圧が基本的にＶＤＤに等しいとき、２つの駆動トランジスター４２０及び４２２のソースとベースは逆バイアスされ、リーク電流がさらに減少し、電力消費がさらに低減される可能性がある。ここにおけるＶＤＤａがＶＤＤに等しい３つ目の設定について、リーク電流の電力を減少させるため、ＶＳＳａ１及びＶＳＳａ２はＶＳＳよりはΔＶ４だけ高い。ΔＶ４の存在により、待機モードにあるＳＲＡＭセル４０の有効電源電圧はＶＤＤ―ΔＶ４に等しくなるのであって、ＶＤＤに等しいのではなく、かつこのような待機補助を有するＳＲＡＭセル４０も非常に低いリーク電流状態にある。
【0075】
図４ｃ、図１２ａ、図１２ｂ及び図１２ｃに示すように、様々な実施形態について、ソース補助電圧発生回路４２はＳＲＡＭセル４０に用いられるソース補助電圧ＶＳＳａ１及びＶＳＳａ２を発生させる。
ソース補助電圧発生回路４２は、第１補助電圧発生サブ回路４２１及び第２補助電圧発生サブ回路４２３を備えることができ、これらはそれぞれソース補助電圧ＶＳＳａ１及びＶＳＳａ２を発生させるのに用いられる。第１補助電圧発生サブ回路４２１はソース補助電圧ＶＳＳａ１が対応するローカル電源供給補助電圧ノードに結合し、第２補助電圧発生サブ回路４２３はソース補助電圧ＶＳＳａ２が対応するローカル電源供給補助電圧ノードに結合する。様々な実施形態について、第１補助電圧発生サブ回路４２１及び第２補助電圧発生サブ回路４２３は異なる可能性がある。しかし、一般性を失わない状況においては、第１補助電圧発生サブ回路４２１及び第２補助電圧発生サブ回路４２３は同じであると仮定する。
ソース補助電圧発生回路４２は、第１補助電圧発生サブ回路４２１及び第２補助電圧発生サブ回路４２３を備えることができ、これらはそれぞれソース補助電圧ＶＳＳａ１及びＶＳＳａ２を発生させるのに用いられる。第１補助電圧発生サブ回路４２１はソース補助電圧ＶＳＳａ１が対応するローカル電源供給補助電圧ノードに結合し、第２補助電圧発生サブ回路４２３はソース補助電圧ＶＳＳａ２が対応するローカル電源供給補助電圧ノードに結合する。様々な実施形態について、第１補助電圧発生サブ回路４２１及び第２補助電圧発生サブ回路４２３は異なる可能性がある。しかし、一般性を失わない状況においては、第１補助電圧発生サブ回路４２１及び第２補助電圧発生サブ回路４２３は同じであると仮定する。
【0076】
様々な実施形態について、第１補助電圧発生サブ回路４２１は１つ又は複数の制御トランジスターを備えることができ、これらのトランジスターはオンまたはオフの時ＶＤＤａ１を制御する。例えば、第１補助電圧発生サブ回路４２１は制御トランジスター４７０及び４７１を備える。
インバーター４３６は待機制御信号Ｓｔａｎｄｂｙの反転制御信号を提供し、もう１つのインバーター４３８は第１保持モード制御信号Ｈｏｌｄ１の反転制御信号を提供する。 保持モード期間において、制御信号Ｓｔａｎｄｂｙ及びＨｏｌｄ１はそれぞれ低電圧及び高電圧であり、第１補助電圧発生サブ回路４２１中の制御トランジスター４７０及び４７１はそれぞれオン及びオフにでき、ＳＲＡＭセル４０並びに制御トランジスター４７０及び４７１のリーク電流経路の分圧効果により、第３ローカルソース補助電圧ノード４５４のＶＳＳａ１はＶＳＳよりΔＶ１だけ高い電圧まで駆動される。同様に、保持モード期間において、第４ローカルソース補助電圧ノード４５６のＶＳＳａ２もＶＳＳよりΔＶ１だけ高い電圧まで駆動される。
制御トランジスター４７０及び４７１のスイッチングは少なくとも１つ又は複数の制御信号により制御することができる。例えば、待機制御信号Ｓｔａｎｄｂｙの反転制御信号により制御トランジスター４７０をスイッチングすることができ、第１保持モード制御信号Ｈｏｌｄ１の反転制御信号により制御トランジスター４７１をスイッチングすることができる。制御トランジスター４７０及び４７１は高圧動作トランジスターにより実現されるが、特定の応用次第では、１つ又は複数の低圧動作トランジスターで代替使用することもできる。
インバーター４３６は待機制御信号Ｓｔａｎｄｂｙの反転制御信号を提供し、もう１つのインバーター４３８は第１保持モード制御信号Ｈｏｌｄ１の反転制御信号を提供する。 保持モード期間において、制御信号Ｓｔａｎｄｂｙ及びＨｏｌｄ１はそれぞれ低電圧及び高電圧であり、第１補助電圧発生サブ回路４２１中の制御トランジスター４７０及び４７１はそれぞれオン及びオフにでき、ＳＲＡＭセル４０並びに制御トランジスター４７０及び４７１のリーク電流経路の分圧効果により、第３ローカルソース補助電圧ノード４５４のＶＳＳａ１はＶＳＳよりΔＶ１だけ高い電圧まで駆動される。同様に、保持モード期間において、第４ローカルソース補助電圧ノード４５６のＶＳＳａ２もＶＳＳよりΔＶ１だけ高い電圧まで駆動される。
制御トランジスター４７０及び４７１のスイッチングは少なくとも１つ又は複数の制御信号により制御することができる。例えば、待機制御信号Ｓｔａｎｄｂｙの反転制御信号により制御トランジスター４７０をスイッチングすることができ、第１保持モード制御信号Ｈｏｌｄ１の反転制御信号により制御トランジスター４７１をスイッチングすることができる。制御トランジスター４７０及び４７１は高圧動作トランジスターにより実現されるが、特定の応用次第では、１つ又は複数の低圧動作トランジスターで代替使用することもできる。
【0077】
シングルエンド読み出しモード期間において、制御信号Ｓｔａｎｄｂｙ及びＨｏｌｄ１はいずれも低電圧に設定され、かつ第１補助電圧発生サブ回路４２１中の制御トランジスター４７０及び４７１はオンにして、第３ローカルソース補助電圧ノード４５４をＶＳＳまで駆動することができる。しかし、ＧＳＣ ６Ｔメモリーセルの読み出しモード期間において、第４ローカルソース補助電圧ノード４５６は依然としてＶＳＳよりΔＶ１だけ高い電圧を保持する。
一方、差動６Ｔメモリーセルのダブルエンド読み出しモード期間において、ソース補助電圧ＶＳＳａ２は同様にＶＳＳまで駆動される。留意すべきは、差動６Ｔメモリーセルのダブルエンド読み出しモード期間においてワード線ＷＬに提供される電圧はＶＤＤよりΔＶ６だけ低い電圧まで駆動される点である。
一方、差動６Ｔメモリーセルのダブルエンド読み出しモード期間において、ソース補助電圧ＶＳＳａ２は同様にＶＳＳまで駆動される。留意すべきは、差動６Ｔメモリーセルのダブルエンド読み出しモード期間においてワード線ＷＬに提供される電圧はＶＤＤよりΔＶ６だけ低い電圧まで駆動される点である。
【0078】
ＧＳＴ ６Ｔメモリーセルを有する交互式シングルエンド操作の書き込みモード期間において、制御信号Ｓｔａｎｄｂｙは低電圧に設定することにより、制御トランジスター４７０をオンにする。
書き込みモードの１つ目及び２つ目の半周期（インターバル）期間においてそれぞれ、第１保持モード制御信号Ｈｏｌｄ１及び第２保持モード制御信号Ｈｏｌｄ２を低電圧に設定する。そして、書き込みモードの１つ目の半周期（インターバル）期間において、第１補助電圧発生サブ回路４２１中の制御トランジスター４７１はオンになり、第３ローカルソース補助電圧ノード４５４の電圧をＶＳＳまで駆動する。書き込みモードの２つ目の半周期（インターバル）期間において、第３ローカルソース補助電圧ノード４５４のソース補助電圧ＶＳＳａ１は次第にＶＳＳよりΔＶ１だけ高い電圧まで戻る。逆に、書き込みモードの１つ目の半周期（インターバル）期間において、第４ローカルソース補助電圧ノード４５６のソース補助電圧ＶＳＳａ２はＶＳＳよりΔＶ１だけ高い電圧に保持され、かつ書き込みモードの２つ目の半周期（インターバル）期間においてＶＳＳまで駆動される。
書き込みモードの１つ目及び２つ目の半周期（インターバル）期間においてそれぞれ、第１保持モード制御信号Ｈｏｌｄ１及び第２保持モード制御信号Ｈｏｌｄ２を低電圧に設定する。そして、書き込みモードの１つ目の半周期（インターバル）期間において、第１補助電圧発生サブ回路４２１中の制御トランジスター４７１はオンになり、第３ローカルソース補助電圧ノード４５４の電圧をＶＳＳまで駆動する。書き込みモードの２つ目の半周期（インターバル）期間において、第３ローカルソース補助電圧ノード４５４のソース補助電圧ＶＳＳａ１は次第にＶＳＳよりΔＶ１だけ高い電圧まで戻る。逆に、書き込みモードの１つ目の半周期（インターバル）期間において、第４ローカルソース補助電圧ノード４５６のソース補助電圧ＶＳＳａ２はＶＳＳよりΔＶ１だけ高い電圧に保持され、かつ書き込みモードの２つ目の半周期（インターバル）期間においてＶＳＳまで駆動される。
【0079】
差動６Ｔメモリーセルのダブルエンド書き込みモード期間において、制御信号Ｓｔａｎｄｂｙの電圧はプルダウンされて低くなることにより、制御トランジスター４７０をオンにし、かつ制御信号Ｈｏｌｄ１及びＨｏｌｄ２の電圧もプルダウンされて低くなる。このため、第１補助電圧発生サブ回路４２１中の制御トランジスター４７１はオンになり、第３ローカルソース補助電圧ノード４５４の電圧はＶＳＳまで駆動され、かつソース補助電圧ＶＳＳａ２も同様にＶＳＳまで駆動される。また、差動６Ｔメモリーセルのダブルエンド書き込みモード期間において、ワード線ＷＬに提供される電圧は駆動されてＶＤＤよりΔＶ６だけ低い電圧になり、かつ電源供給補助電圧ＶＤＤａはＶＤＤよりΔＶ７だけ低い電圧になる。
【0080】
第１補助電圧発生サブ回路４２１及び第２補助電圧発生サブ回路４２３は、読み出し／書き込みモード期間において第３ローカルソース補助電圧ノード４５４及び第４ローカルソース補助電圧ノード４５６の補助電圧をさらに選択的に制御するのに用いられる、１つ又は複数の制御トランジスターを備えることができる。
第１補助電圧発生サブ回路４２１は、例えば制御トランジスター４７０及び４７１以外にも、１つ又は複数のその他制御トランジスターを備えることができ、かつ、１つ又は複数のその他制御トランジスターは制御トランジスター４７０とシステム接地端子の間に備えられる。例えば、制御トランジスター４７０とシステム接地端子の間に設置される制御トランジスター４７４及び４７５がある。保持、読み出し又は書き込みモードにおいて、制御トランジスター４７１がオフの場合、第３ローカルソース補助電圧ノード４５４は制御トランジスター４７４及び４７５の閾値電圧ＶＴにより決定される電圧まで駆動され、制御トランジスター４７１がオンの場合、第３ローカルソース補助電圧ノード４５４はＶＳＳまで駆動される。例えば、様々な実施形態において、制御トランジスター４７１がオフにされた場合、第３ローカルソース補助電圧ノード４５４の電圧は約ＶＴになってもよい。
待機モードにおいて、待機制御信号Ｓｔａｎｄｂｙは高電圧に設定され、Ｈｏｌｄ１及びＨｏｌｄ２も高電圧に設定される。したがって、第３ローカルソース補助電圧ノード４５４は制御トランジスター４７２、４７３、４７４及び４７５の閾値電圧ＶＴにより決定される電圧まで駆動される。例えば、様々な実施形態おいて、第３ローカルソース補助電圧ノード４５４の電圧はＶＳＳよりΔＶ４又はΔＶ５だけ高くてもよく、ここではΔＶ４又はΔＶ５は約２ＶＴである。
第１補助電圧発生サブ回路４２１は、例えば制御トランジスター４７０及び４７１以外にも、１つ又は複数のその他制御トランジスターを備えることができ、かつ、１つ又は複数のその他制御トランジスターは制御トランジスター４７０とシステム接地端子の間に備えられる。例えば、制御トランジスター４７０とシステム接地端子の間に設置される制御トランジスター４７４及び４７５がある。保持、読み出し又は書き込みモードにおいて、制御トランジスター４７１がオフの場合、第３ローカルソース補助電圧ノード４５４は制御トランジスター４７４及び４７５の閾値電圧ＶＴにより決定される電圧まで駆動され、制御トランジスター４７１がオンの場合、第３ローカルソース補助電圧ノード４５４はＶＳＳまで駆動される。例えば、様々な実施形態において、制御トランジスター４７１がオフにされた場合、第３ローカルソース補助電圧ノード４５４の電圧は約ＶＴになってもよい。
待機モードにおいて、待機制御信号Ｓｔａｎｄｂｙは高電圧に設定され、Ｈｏｌｄ１及びＨｏｌｄ２も高電圧に設定される。したがって、第３ローカルソース補助電圧ノード４５４は制御トランジスター４７２、４７３、４７４及び４７５の閾値電圧ＶＴにより決定される電圧まで駆動される。例えば、様々な実施形態おいて、第３ローカルソース補助電圧ノード４５４の電圧はＶＳＳよりΔＶ４又はΔＶ５だけ高くてもよく、ここではΔＶ４又はΔＶ５は約２ＶＴである。
【0081】
第１補助電圧発生サブ回路４２１及び第２補助電圧発生サブ回路４２３は、第３ローカルソース補助電圧ノード４５４及び第４ローカルソース補助電圧ノード４５６の補助電圧をさらに選択的に制御するのに用いられる、１つ又は複数のその他制御トランジスターを備えることができる。例えば、第１補助電圧発生サブ回路４２１は第３ローカルソース補助電圧ノード４５４とシステム電源端子の間にある１つ又は複数のその他制御トランジスターを備えることができ、例えば、制御トランジスター４７６、４７７及び４７８があり、ここでは制御トランジスター４７６は制御信号Ｆａｓｔ＿ｃｈａｒｇｅ１により制御され、かつ制御トランジスター４７７及び４７８はダイオードになる。ＧＳＣ ６Ｔメモリーセルの操作を例に挙げるので、同時に図１３を参照されたい。保持モードにおいて、Ｆａｓｔ＿ｃｈａｒｇｅ１の電圧はプルアップされて“Ｈｉｇｈ”になることにより、制御トランジスター４７６をオフにし、制御トランジスター４７６、４７７、４７８が第１補助電圧発生サブ回路４２１の別の一部の操作を中断しないようにし、かつ第３ローカルソース補助電圧ノード４５４に向かう電圧はＶＳＳよりΔＶ１だけ高くなるまで駆動される。同様に、第４ローカルソース補助電圧ノード４５６の電圧もＶＳＳよりΔＶ１だけ高くなるまで駆動される。書き込みモードの１つ目の半周期期間において、ＶＳＳａ１はＶＳＳまでプルダウンされ、かつ第１ワード線ＷＬ１の電圧はプルアップされて高くなる。Ｆａｓｔ＿ｃｈａｒｇｅ１の電圧がプルアップされて“Ｈｉｇｈ”になることにより、制御トランジスター４７６をオフにし、制御トランジスター４７６、４７７、４７８が第１補助電圧発生サブ回路４２１の別の一部の操作を中断しないようにし、当該操作は前述した操作と同じである。
１つ目の半周期の後、Ｆａｓｔ＿ｃｈａｒｇｅ１の電圧が短時間で“Ｌｏｗ”に設定されることにより、制御トランジスター４７６がオンになり、これによりＶＳＳａ１はＶＳＳよりΔＶ１だけ高くなるまで迅速にプルアップされる。再度Ｆａｓｔ＿ｃｈａｒｇｅ１の電圧を“Ｈｉｇｈ”に設定することにより、制御トランジスター４７６をオフにした後、ＶＳＳａ１はＶＳＳよりΔＶ１だけ高い電圧によって安定する。
書き込みモードの２つ目の半周期（インターバル）期間において、ＶＳＳａ２はＶＳＳまでプルダウンされ、第１ワード線ＷＬ１の電圧もＶＳＳまでプルダウンされ、かつ第２ワード線ＷＬ２の電圧はプルアップされて高くなる。第２補助電圧発生サブ回路４２３の別の一部の操作を中断しないよう、制御信号Ｆａｓｔ＿ｃｈａｒｇｅ２の電圧はプルアップされて“Ｈｉｇｈ”になり、当該操作は前述の操作と同じである。２つ目の半周期の後、Ｆａｓｔ＿ｃｈａｒｇｅ２の電圧が短時間で“Ｌｏｗ”に設定され、これによりＶＳＳａ２はＶＳＳよりΔＶ１だけ高い電圧になるまで迅速にプルアップされる。再度Ｆａｓｔ＿ｃｈａｒｇｅ２の電圧がプルアップされて“Ｈｉｇｈ”になった後、ＶＳＳａ２はＶＳＳよりΔＶ１だけ高い電圧によって安定する。読み出しモード期間において、ＶＳＳａ１はＶＳＳまでプルダウンされ、かつ第１ワード線ＷＬ１の電圧はプルアップされて高くなる。第１補助電圧発生サブ回路４２１の別の一部の操作を中断しないよう、Ｆａｓｔ＿ｃｈａｒｇｅ１の電圧はプルアップされて“Ｈｉｇｈ”になり、当該操作は前述の操作と同じである。読み出し操作の後、Ｆａｓｔ＿ｃｈａｒｇｅ１の電圧が短時間で“Ｌｏｗ”に設定され、制御トランジスター４７６がオンになり、これによりＶＳＳａ１はＶＳＳよりΔＶ１だけ高い電圧になるまで迅速にプルアップされる。再度Ｆａｓｔ＿ｃｈａｒｇｅ１の電圧を“Ｈｉｇｈ”に設定し、制御トランジスター４７６をオフにした後、ＶＳＳａ１はシステム接地電圧ＶＳＳよりΔＶ１だけ高い電圧によって安定する。ＳＲＡＭセルが待機モードに入った場合、待機操作が始まると、Ｆａｓｔ＿ｃｈａｒｇｅ１及びＦａｓｔ＿ｃｈａｒｇｅ２の電圧はより長い時間プルダウンされて“Ｌｏｗ”になり、ＶＳＳａ１及びＶＳＳａ２はＶＳＳよりΔＶ５だけ高い電圧になるまで迅速にプルアップされる。再度Ｆａｓｔ＿ｃｈａｒｇｅ１及びＦａｓｔ＿ｃｈａｒｇｅ２の電圧を“Ｈｉｇｈ”に設定した後、ＶＳＳａ１及びＶＳＳａ２はＶＳＳよりΔＶ５だけ高い電圧により安定する。
１つ目の半周期の後、Ｆａｓｔ＿ｃｈａｒｇｅ１の電圧が短時間で“Ｌｏｗ”に設定されることにより、制御トランジスター４７６がオンになり、これによりＶＳＳａ１はＶＳＳよりΔＶ１だけ高くなるまで迅速にプルアップされる。再度Ｆａｓｔ＿ｃｈａｒｇｅ１の電圧を“Ｈｉｇｈ”に設定することにより、制御トランジスター４７６をオフにした後、ＶＳＳａ１はＶＳＳよりΔＶ１だけ高い電圧によって安定する。
書き込みモードの２つ目の半周期（インターバル）期間において、ＶＳＳａ２はＶＳＳまでプルダウンされ、第１ワード線ＷＬ１の電圧もＶＳＳまでプルダウンされ、かつ第２ワード線ＷＬ２の電圧はプルアップされて高くなる。第２補助電圧発生サブ回路４２３の別の一部の操作を中断しないよう、制御信号Ｆａｓｔ＿ｃｈａｒｇｅ２の電圧はプルアップされて“Ｈｉｇｈ”になり、当該操作は前述の操作と同じである。２つ目の半周期の後、Ｆａｓｔ＿ｃｈａｒｇｅ２の電圧が短時間で“Ｌｏｗ”に設定され、これによりＶＳＳａ２はＶＳＳよりΔＶ１だけ高い電圧になるまで迅速にプルアップされる。再度Ｆａｓｔ＿ｃｈａｒｇｅ２の電圧がプルアップされて“Ｈｉｇｈ”になった後、ＶＳＳａ２はＶＳＳよりΔＶ１だけ高い電圧によって安定する。読み出しモード期間において、ＶＳＳａ１はＶＳＳまでプルダウンされ、かつ第１ワード線ＷＬ１の電圧はプルアップされて高くなる。第１補助電圧発生サブ回路４２１の別の一部の操作を中断しないよう、Ｆａｓｔ＿ｃｈａｒｇｅ１の電圧はプルアップされて“Ｈｉｇｈ”になり、当該操作は前述の操作と同じである。読み出し操作の後、Ｆａｓｔ＿ｃｈａｒｇｅ１の電圧が短時間で“Ｌｏｗ”に設定され、制御トランジスター４７６がオンになり、これによりＶＳＳａ１はＶＳＳよりΔＶ１だけ高い電圧になるまで迅速にプルアップされる。再度Ｆａｓｔ＿ｃｈａｒｇｅ１の電圧を“Ｈｉｇｈ”に設定し、制御トランジスター４７６をオフにした後、ＶＳＳａ１はシステム接地電圧ＶＳＳよりΔＶ１だけ高い電圧によって安定する。ＳＲＡＭセルが待機モードに入った場合、待機操作が始まると、Ｆａｓｔ＿ｃｈａｒｇｅ１及びＦａｓｔ＿ｃｈａｒｇｅ２の電圧はより長い時間プルダウンされて“Ｌｏｗ”になり、ＶＳＳａ１及びＶＳＳａ２はＶＳＳよりΔＶ５だけ高い電圧になるまで迅速にプルアップされる。再度Ｆａｓｔ＿ｃｈａｒｇｅ１及びＦａｓｔ＿ｃｈａｒｇｅ２の電圧を“Ｈｉｇｈ”に設定した後、ＶＳＳａ１及びＶＳＳａ２はＶＳＳよりΔＶ５だけ高い電圧により安定する。
【0082】
様々な実施形態について、ワード線補助電圧発生回路４３はＳＲＡＭセル４０に用いられる第１ワード線ＷＬ１の第１ワード線補助電圧及び第２ワード線ＷＬ２の第２ワード線補助電圧を発生させる。
【0083】
ワード線補助電圧発生回路４３は第１ワード線補助電圧発生サブ回路４３１及び第２ワード線補助電圧発生サブ回路４３２を備えることができ、これらはそれぞれ第１ワード線補助電圧及び第２ワード線補助電圧を発生させるのに用いられる。
第１ワード線補助電圧発生サブ回路４３１は、第１ローカルワード線補助電圧ノードに結合するとともに、補助電圧を第１ローカルワード線補助電圧ノードに提供し、第２ワード線補助電圧発生サブ回路４３２は、第２ローカルワード線補助電圧ノードに結合するとともに、補助電圧を第２ローカルワード線補助電圧ノードに提供する。
様々な実施形態について、第１ワード線補助電圧発生サブ回路４３１及び第２ワード線補助電圧発生サブ回路４３２は異なる可能性があるが、一般性を失わない前提では、第１ワード線補助電圧発生サブ回路４３１及び第２ワード線補助電圧発生サブ回路４３２は同じであると仮定する。
第１ワード線補助電圧発生サブ回路４３１は、第１ローカルワード線補助電圧ノードに結合するとともに、補助電圧を第１ローカルワード線補助電圧ノードに提供し、第２ワード線補助電圧発生サブ回路４３２は、第２ローカルワード線補助電圧ノードに結合するとともに、補助電圧を第２ローカルワード線補助電圧ノードに提供する。
様々な実施形態について、第１ワード線補助電圧発生サブ回路４３１及び第２ワード線補助電圧発生サブ回路４３２は異なる可能性があるが、一般性を失わない前提では、第１ワード線補助電圧発生サブ回路４３１及び第２ワード線補助電圧発生サブ回路４３２は同じであると仮定する。
【0084】
第１ワード線補助電圧発生サブ回路４３１の操作を例に挙げる。
第１デコードワード線信号ＷＬ１＿ｉｎはアドレスデコーダー及びタイミングコントローラー（図中未表示）からの入力信号であり、ワード線駆動抑制制御信号ＷＬＵＤは、ワード線補助電圧の発生を助けるのに用いられる制御信号である。ＳＲＡＭセル４０がＧＳＣ ６Ｔメモリーセルである場合、制御信号ＷＬＵＤの電圧がプルダウンされて“Ｌｏｗ”になることでトランジスター４８３はオンになり、類似ダイオードのトランジスター４８２がトランジスター４８０及び４８１の操作に影響しなくなる。この時点における、第１ワード線補助電圧発生サブ回路４３１は簡単なインバーター又は反転バッファになり、第１ワード線補助電圧を第１ワード線に提供するのに用いられる。ＳＲＡＭセル４０が差動６Ｔメモリーセルである場合、ＷＬＵＤの電圧がプルアップされて“Ｈｉｇｈ”になることにより、トランジスター４８３はオフになり、これにより類似ダイオードのトランジスター４８２のドレインとＶＤＤは閾値電圧の分だけ差が出る。この時点では、第１ワード線補助電圧発生サブ回路４３１はインバーター又は反転バッファとして用いられ、その電源供給電圧はＶＤＤよりΔＶ２だけ低い。言い換えれば、ＷＬ１＿ｉｎがプルダウンされて定電圧になった時、第１ワード線補助電圧はＶＤＤよりΔＶ２だけ低い電圧まで上昇する。待機モードでは、ＷＬ１＿ｉｎ及びＷＬ２＿ｉｎはいずれも“高電圧”に設定されるので、第１ワード線の第１ワード線補助電圧及び第２ワード線の第２ワード線補助電圧はプルアップされて基本的にＶＳＳに等しい電圧になる。
第１デコードワード線信号ＷＬ１＿ｉｎはアドレスデコーダー及びタイミングコントローラー（図中未表示）からの入力信号であり、ワード線駆動抑制制御信号ＷＬＵＤは、ワード線補助電圧の発生を助けるのに用いられる制御信号である。ＳＲＡＭセル４０がＧＳＣ ６Ｔメモリーセルである場合、制御信号ＷＬＵＤの電圧がプルダウンされて“Ｌｏｗ”になることでトランジスター４８３はオンになり、類似ダイオードのトランジスター４８２がトランジスター４８０及び４８１の操作に影響しなくなる。この時点における、第１ワード線補助電圧発生サブ回路４３１は簡単なインバーター又は反転バッファになり、第１ワード線補助電圧を第１ワード線に提供するのに用いられる。ＳＲＡＭセル４０が差動６Ｔメモリーセルである場合、ＷＬＵＤの電圧がプルアップされて“Ｈｉｇｈ”になることにより、トランジスター４８３はオフになり、これにより類似ダイオードのトランジスター４８２のドレインとＶＤＤは閾値電圧の分だけ差が出る。この時点では、第１ワード線補助電圧発生サブ回路４３１はインバーター又は反転バッファとして用いられ、その電源供給電圧はＶＤＤよりΔＶ２だけ低い。言い換えれば、ＷＬ１＿ｉｎがプルダウンされて定電圧になった時、第１ワード線補助電圧はＶＤＤよりΔＶ２だけ低い電圧まで上昇する。待機モードでは、ＷＬ１＿ｉｎ及びＷＬ２＿ｉｎはいずれも“高電圧”に設定されるので、第１ワード線の第１ワード線補助電圧及び第２ワード線の第２ワード線補助電圧はプルアップされて基本的にＶＳＳに等しい電圧になる。
【0085】
図４ａ、図４ｂ、図４ｃ及び図４ｄは単一の電源供給補助電圧発生回路４１を表しており、それは１つのＳＲＡＭセル４０のローカル電源供給補助電圧ノードを選択された電圧まで駆動するように配置される。
様々な実施形態において、電源供給補助電圧発生回路４１は２つ又はそれより多いＳＲＡＭセルのローカル電源供給補助電圧ノードを駆動して選択された電圧に達するように配置されてもよい。
また、図４ａ、図４ｂ、図４ｃ及び図４ｄは単一のソース補助電圧発生回路４２を表しており、それは１つのＳＲＡＭセル４０のローカルソース補助電圧ノードを選択された電圧まで駆動するように配置される。
様々な実施形態において、ソース補助電圧発生回路４２は２つ又はそれより多いＳＲＡＭセルのローカルソース補助電圧ノードを駆動して選択された電圧に達するように配置されてもよい。
最後に、図４ａ、図４ｂ、図４ｃ及び図４ｄは単一のワード線補助電圧発生回路４３を表しており、それは１つのＳＲＡＭセル４０のワード線補助電圧ノードを選択された電圧まで駆動するように配置される。
しかし、様々な実施形態において、ワード線補助電圧発生回路４３は２つ又はそれより多いＳＲＡＭセルのワード線補助電圧ノードを選択された電圧まで駆動するように配置されてもよい。
図１４に示すように、例えば、記憶装置は、電源供給補助電圧発生回路４１、ソース補助電圧発生回路４２、ワード線補助電圧発生回路４３及びＳＲＡＭセル４０のアレイを備えることができる。従来のＳＲＡＭセルアレイのように、１組のＳＲＡＭセル４０は“行０”から“行（ｎ－１）”及び“列０”から“列（ｍ－１）”を含むことができる。記憶装置は多くのＳＲＡＭセルを含むことができる。記憶装置は電源供給補助電圧発生回路４１、ソース補助電圧発生回路４２及び多くのＳＲＡＭセル４０を含むことができ、ＳＲＡＭセル４０の各組はいずれもワード線補助電圧発生回路４３を備える。
様々な実施形態において、電源供給補助電圧発生回路４１は２つ又はそれより多いＳＲＡＭセルのローカル電源供給補助電圧ノードを駆動して選択された電圧に達するように配置されてもよい。
また、図４ａ、図４ｂ、図４ｃ及び図４ｄは単一のソース補助電圧発生回路４２を表しており、それは１つのＳＲＡＭセル４０のローカルソース補助電圧ノードを選択された電圧まで駆動するように配置される。
様々な実施形態において、ソース補助電圧発生回路４２は２つ又はそれより多いＳＲＡＭセルのローカルソース補助電圧ノードを駆動して選択された電圧に達するように配置されてもよい。
最後に、図４ａ、図４ｂ、図４ｃ及び図４ｄは単一のワード線補助電圧発生回路４３を表しており、それは１つのＳＲＡＭセル４０のワード線補助電圧ノードを選択された電圧まで駆動するように配置される。
しかし、様々な実施形態において、ワード線補助電圧発生回路４３は２つ又はそれより多いＳＲＡＭセルのワード線補助電圧ノードを選択された電圧まで駆動するように配置されてもよい。
図１４に示すように、例えば、記憶装置は、電源供給補助電圧発生回路４１、ソース補助電圧発生回路４２、ワード線補助電圧発生回路４３及びＳＲＡＭセル４０のアレイを備えることができる。従来のＳＲＡＭセルアレイのように、１組のＳＲＡＭセル４０は“行０”から“行（ｎ－１）”及び“列０”から“列（ｍ－１）”を含むことができる。記憶装置は多くのＳＲＡＭセルを含むことができる。記憶装置は電源供給補助電圧発生回路４１、ソース補助電圧発生回路４２及び多くのＳＲＡＭセル４０を含むことができ、ＳＲＡＭセル４０の各組はいずれもワード線補助電圧発生回路４３を備える。
【0086】
様々な実施形態によれば、電源供給補助電圧発生回路４１、ソース補助電圧発生回路４２及びワード線補助電圧発生回路４３をＳＲＡＭセル４０の外部に設置するのに有利であるため、ＳＲＡＭセルのチップ面積を増大する必要がない。
図１２ａ、図１２ｂ及び図１２ｃに示すように、応用次第では、電源供給補助電圧発生回路４１、ソース補助電圧発生回路４２及びワード線補助電圧発生回路４３はＳＲＡＭセルアレイに集積することができ、あるいはその外部で代替できる。したがって、ＳＲＡＭセルアレイのサイズが応用に必要な大きさまで増大するのを避けることができる。
図１２ａ、図１２ｂ及び図１２ｃに示すように、応用次第では、電源供給補助電圧発生回路４１、ソース補助電圧発生回路４２及びワード線補助電圧発生回路４３はＳＲＡＭセルアレイに集積することができ、あるいはその外部で代替できる。したがって、ＳＲＡＭセルアレイのサイズが応用に必要な大きさまで増大するのを避けることができる。
【0087】
以上は本発明の好ましい実施形態の説明に過ぎず、本発明の権利範囲を限定するものではない。本発明の要旨を逸脱しない変更や潤色は全て、本発明の権利範囲内に含まれる。
【符号の説明】
【0088】
１００ セル
１１２ インバーター
１１４ インバーター
１１６ 転送トランジスター
１１８ 転送トランジスター
１２０ トランジスター
１２２ トランジスター
１２４ トランジスター
１２６ トランジスター
１４０ 電源端子
１５０ ソース端子
２００ 書き込み補助回路
４０ ＳＲＡＭセル
４１ 電源供給補助電圧発生回路
４２ ソース補助電圧発生回路
４３ ワード線補助電圧発生回路
４１０、４１２、４１２、４１４ インバーター
４１６ アクセストランジスター
４１８ アクセストランジスター
４２０ 駆動トランジスター
４２２ 駆動トランジスター
４２４ プルダウントランジスター
４２６ プルダウントランジスター
４４２ ローカル電源供給補助電圧ノード
４５２ ローカルソース補助電圧ノード
４５４ 第３ローカルソース補助電圧ノード
４５６ 第４ローカルソース補助電圧ノード
４６０、４６１、４６２、４６３、４６６、４６７、４６８、４６９ 制御トランジスター
４６４、４６５ トランジスター
４２１ 第１補助電圧発生サブ回路
４２３ 第２補助電圧発生サブ回路
４３６、４３８ インバーター
４３１ 第１ワード線補助電圧発生サブ回路
４３２ 第２ワード線補助電圧発生サブ回路
４７０、４７１、４７２、４７３、４７４、４７５、４７６、４７７、４７８ 制御トランジスター
４８０、４８１、４８２、４８３ トランジスター
Ｑ 第１ラッチノード
ＱＢ 第２ラッチノード
ＷＬ ワード線
ＢＬ ビット線
ＢＬＢ ビット線
ＣＶＤＤ セル電源電圧
ＣＶＳＳ セルソース電圧
ＶＤＤ システム電源供給電圧
ＶＳＳ システム接地電圧
ＷＬ１ 第１ワード線
ＷＬ２ 第２ワード線
ＶＤＤａ、ＶＤＤａ１、ＶＤＤａ２ 電源供給補助電圧
ＶＳＳａ、ＶＳＳａａ、ＶＳＳａｂ、ＶＳＳａ１、ＶＳＳａ２ ソース補助電圧
ＢＬ、ＢＬＢ ビット線
ＷＬ ワード線
Ｑ、ＱＢ ノード
Ｓｔａｎｄｂｙ 待機制御信号
Ｗｒｉｔｅ／ＤｅｅｐＳ 書き込み／ディープスリープ制御信号
Ｈｏｌｄ１ 第１保持モード制御信号
Ｈｏｌｄ２ 第２保持モード制御信号
Ｆａｓｔ＿ｃｈａｒｇｅ１ 制御信号
Ｆａｓｔ＿ｃｈａｒｇｅ２ 制御信号
ＷＬ１＿ｉｎ 第１デコードワード線信号
ＷＬ２＿ｉｎ 第２デコードワード線信号
ＷＬＵＤ ワード線駆動抑制制御信号
１１２ インバーター
１１４ インバーター
１１６ 転送トランジスター
１１８ 転送トランジスター
１２０ トランジスター
１２２ トランジスター
１２４ トランジスター
１２６ トランジスター
１４０ 電源端子
１５０ ソース端子
２００ 書き込み補助回路
４０ ＳＲＡＭセル
４１ 電源供給補助電圧発生回路
４２ ソース補助電圧発生回路
４３ ワード線補助電圧発生回路
４１０、４１２、４１２、４１４ インバーター
４１６ アクセストランジスター
４１８ アクセストランジスター
４２０ 駆動トランジスター
４２２ 駆動トランジスター
４２４ プルダウントランジスター
４２６ プルダウントランジスター
４４２ ローカル電源供給補助電圧ノード
４５２ ローカルソース補助電圧ノード
４５４ 第３ローカルソース補助電圧ノード
４５６ 第４ローカルソース補助電圧ノード
４６０、４６１、４６２、４６３、４６６、４６７、４６８、４６９ 制御トランジスター
４６４、４６５ トランジスター
４２１ 第１補助電圧発生サブ回路
４２３ 第２補助電圧発生サブ回路
４３６、４３８ インバーター
４３１ 第１ワード線補助電圧発生サブ回路
４３２ 第２ワード線補助電圧発生サブ回路
４７０、４７１、４７２、４７３、４７４、４７５、４７６、４７７、４７８ 制御トランジスター
４８０、４８１、４８２、４８３ トランジスター
Ｑ 第１ラッチノード
ＱＢ 第２ラッチノード
ＷＬ ワード線
ＢＬ ビット線
ＢＬＢ ビット線
ＣＶＤＤ セル電源電圧
ＣＶＳＳ セルソース電圧
ＶＤＤ システム電源供給電圧
ＶＳＳ システム接地電圧
ＷＬ１ 第１ワード線
ＷＬ２ 第２ワード線
ＶＤＤａ、ＶＤＤａ１、ＶＤＤａ２ 電源供給補助電圧
ＶＳＳａ、ＶＳＳａａ、ＶＳＳａｂ、ＶＳＳａ１、ＶＳＳａ２ ソース補助電圧
ＢＬ、ＢＬＢ ビット線
ＷＬ ワード線
Ｑ、ＱＢ ノード
Ｓｔａｎｄｂｙ 待機制御信号
Ｗｒｉｔｅ／ＤｅｅｐＳ 書き込み／ディープスリープ制御信号
Ｈｏｌｄ１ 第１保持モード制御信号
Ｈｏｌｄ２ 第２保持モード制御信号
Ｆａｓｔ＿ｃｈａｒｇｅ１ 制御信号
Ｆａｓｔ＿ｃｈａｒｇｅ２ 制御信号
ＷＬ１＿ｉｎ 第１デコードワード線信号
ＷＬ２＿ｉｎ 第２デコードワード線信号
ＷＬＵＤ ワード線駆動抑制制御信号
【要約】
【課題】読み出しの安定性を高め、書き込みマージンを増加させ、保持マージンを維持し、保持及び待機のリーク電流を低減する記憶装置及びその操作方法を提供すること。
【解決手段】記憶装置はＳＲＡＭセル４０、電源供給補助電圧発生回路４１、ソース補助電圧発生回路４２及びワード線補助電圧発生回路４３を備え、電源供給補助電圧発生回路４１、ソース補助電圧発生回路４２及びワード線補助電圧発生回路４３は保持モードにおいてアクセスしていない行のメモリーセルで用いられる有効電源電圧を低下させ、アクティブモードにおいてアクセスするメモリーセルで用いられる有効電源電圧を上昇させ、かつ待機モードにおける全てのＳＲＡＭセルの有効電源電圧をさらに低下させる。
【選択図】図４ａ
【解決手段】記憶装置はＳＲＡＭセル４０、電源供給補助電圧発生回路４１、ソース補助電圧発生回路４２及びワード線補助電圧発生回路４３を備え、電源供給補助電圧発生回路４１、ソース補助電圧発生回路４２及びワード線補助電圧発生回路４３は保持モードにおいてアクセスしていない行のメモリーセルで用いられる有効電源電圧を低下させ、アクティブモードにおいてアクセスするメモリーセルで用いられる有効電源電圧を上昇させ、かつ待機モードにおける全てのＳＲＡＭセルの有効電源電圧をさらに低下させる。
【選択図】図４ａ
【図1】
【図2】
【図3】
【図4a】
【図4b】
【図4c】
【図4d】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12a】
【図12b】
【図12c】
【図13】
【図14】