特許 7004316 フルパッドカバレッジバウンダリスキャン

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-01-06

(45)【発行日】2022-02-04

(54)【発明の名称】フルパッドカバレッジバウンダリスキャン

(51)【国際特許分類】

   G01R 31/28 20060101AFI20220128BHJP

   H01L 21/822 20060101ALI20220128BHJP

   H01L 27/04 20060101ALI20220128BHJP

【ＦＩ】

G01R31/28 V

H01L27/04 T

【請求項の数】 20

(21)【出願番号】P 2018556862

(86)(22)【出願日】2017-05-01

(65)【公表番号】

(43)【公表日】2019-06-06

(86)【国際出願番号】 US2017030359

(87)【国際公開番号】W WO2017190123

(87)【国際公開日】2017-11-02

【審査請求日】2020-04-12

(31)【優先権主張番号】15/143,454

(32)【優先日】2016-04-29

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】プラカシュ ナラヤナン

(72)【発明者】

【氏名】ラジェシュ ミッタル

(72)【発明者】

【氏名】ラジャ メロトラ

【審査官】島田 保

(56)【参考文献】

【文献】国際公開第９９／０５２０３３（ＷＯ，Ａ１）

【文献】特開２００９－００３７７５（ＪＰ，Ａ）

【文献】特開２０１３－０７９９４１（ＪＰ，Ａ）

【文献】特開平０９－０３４８６４（ＪＰ，Ａ）

【文献】特開２０００－０３０４９９（ＪＰ，Ａ）

【文献】特開２００２－３５２２０２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｒ ３１／２８－３１／３０

Ｈ０１Ｌ ２１／８２２

(57)【特許請求の範囲】

【請求項1】

集積回路であって、
機能的回路要素と、
テスト回路要素と、
第１の状態においてテスト信号を前記テスト回路要素に通信し、第２の状態において入力／出力信号を前記機能的回路要素に通信する、第１のセットのパッドと、
前記第１のセットのパッドとは異なる第２のセットのパッドであって、前記第２の状態において前記第１のセットのパッドと関連する信号をテストするために前記第２の状態においてテスト信号を前記テスト回路要素に通信する、前記第２のセットのパッドと、
を含む、集積回路。

【請求項2】

請求項１に記載の集積回路であって、
前記テスト回路要素が、複数のスキャンセルを含む構成可能なスキャンチェーンを含み、前記複数のスキャンセルにおける各セルが、前記第１のセットのパッドと前記第２のセットのパッドとの一方におけるそれぞれのパッドに関連付けられる、集積回路。

【請求項3】

請求項２に記載の集積回路であって、
前記第１のセットのパッドが、前記構成可能なスキャンチェーンにおけるそれぞれのスキャンセルをバイパスするテスト信号を通信するように、前記第１の状態において前記構成可能なスキャンチェーンを構成するための回路要素と、
前記第２のセットのパッドが、前記構成可能なスキャンチェーンにおけるそれぞれのスキャンセルをバイパスして前記第２の状態において前記第１のセットのパッドにおけるそれぞれのパッドに接続されるバウンダリセルをテストするためであるテスト信号を通信するように、前記第２の状態において前記構成可能なスキャンチェーンを構成するための回路要素と、
を更に含む、集積回路。

【請求項4】

請求項２に記載の集積回路であって、
前記複数のスキャンセルにおける各スキャンセルが、
直列チェーンデータを受信する直列レジスタと、
前記セルが、前記第２の状態において前記第１のセットのパッドと関連する信号をテストするためにテスト信号を前記テスト回路要素に通信するために動作されるときに、前記直列レジスタにおける直列チェーンデータが前記直列レジスタに対応するパッドに達することを阻止する回路要素と、
を含む、集積回路。

【請求項5】

請求項１に記載の集積回路であって、
前記第１の状態における前記テスト信号と前記第２の状態における前記テスト信号とがＪＴＡＧ信号を含む、集積回路。

【請求項6】

請求項１に記載の集積回路であって、
前記第１のセットのパッドがデュアルユースパッドを含む、集積回路。

【請求項7】

請求項１に記載の集積回路であって、
前記第１のセットのパッドが、１つの時間にＪＴＡＧテスト信号を通信するパッドと別の時間にＵＡＲＴ信号を通信するパッドとを含む、集積回路。

【請求項8】

請求項１に記載の集積回路であって、
前記第１のセットのパッドが、１つの時間にＪＴＡＧテスト信号を通信するパッドと別の時間にＳＰＩ信号を通信するパッドとを含む、集積回路。

【請求項9】

請求項１に記載の集積回路であって、
前記第１のセットのパッドが、１つの時間にＪＴＡＧテスト信号を通信するパッドと別の時間に機能的インタフェース信号を通信するパッドとを含む、集積回路。

【請求項10】

請求項１に記載の集積回路であって、
前記集積回路のためのパッドの総数が１６パッドに等しいか又はそれより少ない、集積回路。

【請求項11】

請求項１に記載の集積回路であって、
前記集積回路のためのパッドの総数が３２パッドに等しいか又はそれより少ない、集積回路。

【請求項12】

請求項１に記載の集積回路であって、
前記集積回路のためのパッドの総数が６４パッドに等しいか又はそれより少ない、集積回路。

【請求項13】

テスト回路操作性の方法であって、
第１の状態において、機能的回路要素とテスト回路要素とを含む集積回路の第１のセットのパッドに第１のセットのテスト信号を印加し、前記第１のセットのテスト信号を前記テスト回路要素に通信することと、
第２の状態において、前記第１のセットのパッドとは異なる、前記集積回路の第２のセットのパッドに第２のセットのテスト信号を印加し、前記第１のセットのパッドに関連付けられる信号をテストするために前記テスト回路要素に前記第２のセットのテスト信号を通信することと、
を含む、方法。

【請求項14】

請求項１３に記載の方法であって、
前記テスト回路要素が、複数のスキャンセルを含む構成可能なスキャンチェーンを含み、前記複数のスキャンセルにおける各セルが、前記第１のセットのパッドと前記第２のセットのパッドとの一方におけるそれぞれのパッドに関連付けられる、方法。

【請求項15】

請求項１４に記載の方法であって、
前記第１のセットのパッドが、前記構成可能なスキャンチェーンにおけるそれぞれのスキャンセルをバイパスするテスト信号を通信するように、前記第１の状態において前記構成可能なスキャンチェーンを構成することと、
前記第２のセットのパッドが、前記構成可能なスキャンチェーンにおけるそれぞれのスキャンセルをバイパスして前記第１のセットのパッドにおけるそれぞれのパッドに前記第２の状態において接続されるバウンダリセルをテストするためであるテスト信号を通信するように、前記第２の状態において前記構成可能なスキャンチェーンを構成することと、
を更に含む、方法。

【請求項16】

請求項１４に記載の方法であって、
前記複数のスキャンセルにおける各スキャンセルが、
直列チェーンデータを受信する直列レジスタと、
前記第２の状態において前記第１のセットのパッドと関連する信号をテストするためにテスト信号を前記テスト回路要素に通信するために前記セルが動作されるときに、前記直列レジスタにおける直列チェーンデータが前記直列レジスタに対応するパッドに達することを阻止する回路要素と、
を含む、方法。

【請求項17】

請求項１３に記載の方法であって、
前記第１の状態における前記テスト信号と前記第２の状態における前記テスト信号とがＪＴＡＧ信号を含む、方法。

【請求項18】

請求項１３に記載の方法であって、
前記第１のセットのパッドがデュアルユースパッドを含む、方法。

【請求項19】

請求項１３に記載の方法であって、
前記第１のセットのパッドが、１つの時間にＪＴＡＧテスト信号を通信するパッドと別の時間にＵＡＲＴ信号を通信するパッドとを含む、方法。

【請求項20】

請求項１３に記載の方法であって、
前記第１のセットのパッドが、１つの時間にＪＴＡＧテスト信号を通信するパッドと別の時間にＳＰＩ信号を通信するパッドとを含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、集積回路及び印刷回路基板のバウンダリスキャンに関連する。

【背景技術】

【0002】

バウンダリスキャンは、ロジック、メモリ、及び、集積回路（ＩＣ）上又は印刷回路基板（ＰＣＢ）上のその他の回路をテストするための方法及び関連する回路構成である。典型的に、バウンダリスキャンでは、４又は５つのピンがＩＣ上に含まれ、各ピンは、ＩＣ上、又はＩＣがアセンブルされるＰＣＢ上の相互接続をテストするためのそれぞれの専用テストアクセスポート（ＴＡＰ）信号に対応する。具体的には、ＴＡＰ信号は、ＩＣが適切に機能するか否か、それがＰＣＢに接続されるか否かを判定するため、また、ＩＣピン状態又は測定された電圧を観測することによるデバッグのために有用である。テストは、自動テスト機器（ＡＴＥ）などにより、製造時に、及び現場での後続のテスト（例えば、デバイスが販売された又は市場に出された後）で成され得る。バウンダリスキャンに関連する付加的な詳細及び規格化はＪＴＡＧ（Joint Test Action Group）により開発されており、ＩＥＥＥ１１４９規格及びその．ｘサブ規格において特定される。

【0003】

更なる背景として、図１は、従来のバウンダリスキャンアーキテクチャを有するＩＣ１０の電気的ブロック図を図示する。簡略化のため、ＩＣ１０は、ＴＡＰ信号とインタフェースし、ＪＴＡＧテストに関連するものとしてのテストアクセスポートＴＡＰコントローラ１２と、コアと称されることもあるＩＣ機能的回路要素１４とを含むように示され、ＩＣ機能的回路要素１４は、ＪＴＡＧテストとは別の、ＩＣ１０の種々の回路機能の概括的表示である。また、ＩＣ１０は、デバイスの周囲の種々の位置に示される多数のＩ／ＯパッドＰ_０～Ｐ_１５を含む。パッドＰ_０～Ｐ_４は、下記表１に示すように、それぞれの及び既知のＪＴＡＧ ＴＡＰ関連信号を搬送する。

表１に示されるように、パッドＰ_４は、ＪＴＡＧテストデータの入力を可能にし、パッドＰ_０は、ＪＴＡＧテストデータの出力を可能にし、残りのパッドＰ_１～Ｐ_３は、信号をＴＡＰコントローラ１２に提供する。命令レジスタ１６は、典型的に、受信された信号に対してとるオペレーション（例えば、信号がパスされるべきデータレジスタを定義すること）を示すため、現在のＪＴＡＧ命令をストアする。バイパスレジスタ１８は、入力から出力に直接パスするように、ＴＤＩにセルＣ_０～Ｃ_１５のチェーンをバイパスさせる単一ビットレジスタセルである。ＩＤレジスタ２０は、ＩＣ１０に対するＩＤコード及び改定数をストアするためであり、それにより、ＩＣ１０を、ＩＣ１０のためのバウンダリスキャン構成情報をストアするファイルにリンクさせ得る。

【0004】

ＪＴＡＧ関連パッドＰ_０～Ｐ_４とは別に、残りのＩＣパッドＰ_５～Ｐ₁₅の各々は、それぞれのバウンダリスキャンセルＣ_５～Ｃ_１５を介して機能的回路要素１４に接続される。そのため、このようなパッドは、機能的回路要素１４によって成されるようなその意図されるオペレーションに関連して、ＩＣ１０のＩ／Ｏを表す。しかし、ＪＴＡＧテストに関連して、スキャンセルＣ_５～Ｃ_１５の各々は、少なくとも一つの他のスキャンセルに接続され、それにより、スキャンチェーンを形成する。ＪＴＡＧの目的のため、データは、それぞれのパッドにより各セルに入力され得、又は機能的回路要素１４から各セルにおいてキャプチャされ、その後、このようなデータは、チェーンに沿って連続的にシフトされ得、そのため、それが最後のこのようなセルＣ_１５からＴＤＯ情報として出力される。従って、このようにして、機能的回路要素１４からのＩ／Ｏ接続性及びデータ状態は、ＩＣ１０の適切なオペレーションを確認するために評価され得る。

【0005】

上述した手法は、多数のアーキテクチャにわたるＩＣ及びＰＣＢテストにおいて効率的であることが証明されているが、ＩＥＥＥ１１４９．ｘ規格は、ＪＴＡＧパッド自体がそれぞれのスキャンセルに接続されないことを必要とする。従って、図１の例では、パッドＰ_０～Ｐ_４は、このようなそれぞれのセルに接続されない。しかしながら、このような要求は制約を課す。

【発明の概要】

【0006】

記載される例において、集積回路が、機能的回路要素及びテスト回路要素を含む。また、集積回路はパッドのセットを含み、このパッドのセットは、テスト信号をテスト回路要素に通信するため第１の状態で動作し得、及び、入力／出力信号を機能的回路要素に通信するため第２の状態で動作し得る。また、集積回路は、パッドの上記セットとは異なる第２のセットのパッドを含み、第２のセットのパッドは、パッドの上記セットと第２の状態において関連する信号をテストするためにテスト信号をテスト回路要素に通信するため第２の状態で動作し得る。

【図面の簡単な説明】

【0007】

【図1】従来のバウンダリスキャンアーキテクチャを有するＩＣ１０の電気的ブロック図を図示する。

【0008】

【図2A】例示の一実施例に従った及びＪＴＡＧテスト信号の第１のセットを受け取るための第１のスイッチされた状態における、ＩＣ２００の電気的ブロック図を図示する。

【0009】

【図2B】図２の及びＪＴＡＧテスト信号の第２のセットを受け取るための第２のスイッチされた状態における、ＩＣ２００の電気的ブロック図を図示する。

【0010】

【図3】ＩＣ２００のオペレーションの例示の方法３００のフローチャートを図示する。

【0011】

【図4】代替の例示の実施例のＩＣ２００’の電気的ブロック図を図示する。

【0012】

【図5】図４のＩＣ２００’におけるセルのために用いられ得るセルＣ_ｘのための構造を図示する。

【発明を実施するための形態】

【0013】

図２ａ及び図２ｂは、例示の一実施例に従ったＩＣ２００の電気的ブロック図を図示する。ＩＣ２００は、図１に関連して上述したものに類似する種々の機能ブロックを含む。明確にするため、図２ａ及び図２ｂのブロックは、図１の参照番号に２００を加えて番号を付している。そのため、ＪＴＡＧ信号を処理すること及びＩＣ機能性に関連して、ＩＣ２００は、ＴＡＰコントローラ２１２、機能的回路要素（又はコア）２１４、命令レジスタ２１６、バイパスレジスタ２１８、及びＩＤレジスタ２２０を含む。しかし、例示の実施例に関連して、このようなブロックは、２つの異なるそれぞれのセットのパッド（例えば、ピン）からのＪＴＡＧ信号のセットに関連して動作する。図２ａにおいて、ＪＴＡＧ信号の第１のそのようなセットが、パッドＰ_０～Ｐ_４に対して０の下付き文字を備えて示されている。図２ｂにおいて、ＪＴＡＧ信号の第２のそのようなセットが、パッドＰ_５～Ｐ_９に対して１の下付き文字を備えて示されている。従って、これ以降に記載されるように、ＩＣ２００は、２つの異なる状態において動作し得、これらは各々、異なるスイッチされた信号経路を用いて成され、図２ａは、バイナリの意味で０の状態として示される第１のそのような状態を示し、図２ｂは、バイナリの意味で１の状態として示される第２のそのような状態を示す。これ以降に記載されるように、このような状態は、状態機械又は類似の制御を用いて実装されてもよく、それにより、組み合わされた２つの状態がＩＣ２００の全てのパッドのフルＪＴＡＧバウンダリスキャンを可能にする。

【0014】

図２ａを更に詳細に参照すると、ＩＣ２００は、例示のＩＣ２００が１６ピンデバイスであるように、多数のパッドＰ_０～Ｐ_１５を含む。更に、それぞれのバウンダリスキャンセルＣ_０～Ｃ_１５が各パッドに対して存在し、それにより、バウンダリセルスキャンチェーンを形成する。そのため、例示の実施例において、固定のＪＴＡＧパッドが対応するバウンダリスキャンセルを有さない従来の手法（図１の例において表わされるものなど）とは対照的に、これ以降に更に記載される理由のため、各デバイスパッドが、対応するバウンダリスキャンセルを有する。

【0015】

上述したように、第１のセットのパッド、即ちパッドＰ_０～Ｐ_４は、下記表２において要約されるように、ＪＴＡＧ信号の第１のセットを受け取るために図２ａに示されている。

また、表２のパッドＰ_０～Ｐ_４の各々は、図２ａに示すように第１の状態において、ＪＴＡＧテストを達成するためそのそれぞれのＪＴＡＧ信号が適切に配路されるように、各このようなスイッチング要素がパッドを相互接続するように、それぞれのスイッチング要素Ｓ_０～Ｓ_４に接続される。従って、この第１の状態では：（ｉ）パッドＰ_１～Ｐ_３は、ＴＡＰコントローラ２１２に接続され、（ｉｉ）パッドＰ_０は、バウンダリスキャンセルＣ_１５からＴＤＯ_０としてデータを受け取るように接続され、セルのシーケンスにおける最後のセルが図２ａにおいて構成されるようにバウンダリチェーンを形成し、及び（ｉｉｉ）パッドＰ_４は、そのＴＤＩ_０信号が、マルチプレクサ２２２及びスイッチング要素Ｓ_２２２を介して、バウンダリスキャンセルＣ_５で開始するバウンダリスキャンチェーンに入力され得るように接続され、また、その信号は、命令レジスタ２１６、バイパスレジスタ２１８、及びＩＤレジスタ２２０に接続される。

【0016】

また、図２ａに示すようにＩＣ２００は、第２のセットのパッド、即ちパッドＰ_５～Ｐ_９を含み、これらは各々、第１の状態において、図２ａに示すように、下記表３において要約されるように、各このようなスイッチング要素が、パッドをスキャンセルチェーンにおけるそれぞれのバウンダリスキャンセルに相互接続するように、それぞれのスイッチング要素Ｓ_５～Ｓ₉に接続される。

また、第１の状態において、バウンダリセルＣ_５～Ｃ_９の各々は、それぞれのパッドと、セルを介する、機能的回路要素２１４への間の排他的パススルー接続経路を提供する。この点で、「排他的」は、各バウンダリパッドが、一つのそれぞれのピンと機能的回路要素２１４との間のパススルーのみを可能にすることを示す。従って、このような接続性は、パッド又は機能的回路要素２１４からの信号が、それぞれのセルにおいてキャプチャされ得るようにし、その後、信号は、最終的にその信号が出力データＴＤＯとしてスキャンセルチェーンから提供されるように、順次、次に続くセルにシフトされ得る。

【0017】

ＩＣ２００はまた、パッドの第１又は第２のセット以外のパッドを含み、従って、そのような付加的なパッドは、第３のセットのパッドと考えられ、これらは、ＪＴＡＧ信号を受け取るように動作しない可能性がある。図２ａの例において、パッドのこの第３のセットは、パッドＰ_１０～Ｐ_1５として示される。第３のセットのパッドにおける各パッドは、好ましくは、下記表４に要約されるように、チェーンにおけるそれぞれの及び排他的なパススルーバウンダリスキャンセルに、パッドの第１及び第２のセットの場合のようなスイッチング要素なしに、直接接続される。

従って、それぞれのパッドの、セルを介する、機能的回路要素２１４への間の排他的接続経路は、パッド又は機能的回路要素２１４からの信号が、それぞれのセルにおいてキャプチャされ得るようにし、その後、信号は、最終的にその信号がスキャンセルチェーンから出力データＴＤＯとして提供されるように、順次、次に続くセルにシフトされ得る。

【0018】

図２ａの締めくくりとして、バウンダリセルＣ_１５は、また、デマルチプレクサ２２４の入力に出力され、デマルチプレクサ２２４は、０状態に対し、その状態でセルＣ_１５の出力がパッドＰ_０に接続されるように、デマルチプレクサ入力をスイッチング要素Ｓ_０を介してパッドＰ_０に接続する第１の出力を有する。また、後に説明する理由のため、デマルチプレクサ２２４は、１状態に対し、デマルチプレクサ入力をバウンダリスキャンセルＣ_０に接続する第２の出力を有する。また、命令レジスタ２１６、バイパスレジスタ２１８、及びＩＤレジスタ２２０の出力の各々は、マルチプレクサ２２６の入力に接続され、マルチプレクサ２２６は、０状態に対し、デマルチプレクサ入力をマルチプレクサ２２４の入力に接続する第１の出力を有する。従って、上述したように、後者は、０状態の間、その入力を（ＴＤＯ_０として）ピンＰ_０に接続し、この状態の間、それらのレジスタの出力がピンＰ_０に接続され得るようにする。

【0019】

図２ｂをより詳細に参照すると、ＩＣ２００が第２の状態で示され、種々のスイッチ位置及びデマルチプレクサ選択の位置に対応する数１を備えて示される。従って、この点で、図２ａからのバウンダリセルのスキャンチェーンのための信号経路は、図２ｂにおいて異なる経路に切り替えられ、それにより、第１の状態において、第１のセットのパッド（例えば、Ｐ_０～Ｐ_４）からの信号がそれぞれのバウンダリセルにパスせず、第２の状態において、第２のセットのパッド（例えば、Ｐ_５～Ｐ_９）からの信号がそれぞれのバウンダリセルにパスしないという意味で、構成可能なスキャンチェーンを確立する。従って、この点で、図２ｂにおいて、下記表５に要約されるように、第２のセットのパッドは、ＪＴＡＧ信号の第２のセットを受け取る。

各第２の状態ＪＴＡＧ信号は、第２の状態において、図２ｂに示すように、それぞれのスイッチング要素に接続され、各このようなスイッチング要素がパッドを相互接続して、ＪＴＡＧテストを達成するためにそれぞれのＪＴＡＧ信号が適切に配路されるようにする。また、こういった配路は、状態０においてこのようなパッドがそれぞれ排他的に接続されるパススルーバウンダリスキャンセル（即ち、セルＣ_５～Ｃ_９）をバイパスする。従って、この第２の状態では：（ｉ）パッドＰ_６～Ｐ_８は、ＴＡＰコントローラ２１２に接続され、（ｉｉ）パッドＰ_５は、バウンダリスキャンセルＣ_４からマルチプレクサ２２２及びスイッチ要素Ｓ_５データを介してＴＤＯ₁として、図２ｂにおいて構成されるようにバウンダリチェーンを形成するセルのシーケンスにおける最後のセルを受け取るように接続され、及び（ｉｉｉ）パッドＰ_９は、そのＴＤＩ_１信号が、マルチプレクサ２２８を介して、バウンダリスキャンセルＣ_１０で開始するバウンダリスキャンチェーンに入力され得るように接続され、また、その信号は、命令レジスタ２１６、バイパスレジスタ２１８、及びＩＤレジスタ２２０に接続される。

【0020】

また、図２ｂに示すように、ＩＣ２００は第１のセットのパッドを含む。しかしながら、バウンダリセルの構成可能なスキャンチェーンへの接続性の変化に起因して、第１のセットのパッドにおける各パッド、即ちパッドＰ_０～Ｐ_４は、第２の状態において、下記表６に要約されるように、それぞれのスイッチング要素Ｓ_０～Ｓ_４を介して、スキャンセルチェーンにおけるそれぞれのバウンダリスキャンセルに接続される。

また、バウンダリセルＣ_０～Ｃ_４の各々は、機能的回路要素２１４にも接続される。

【0021】

図２ｂの締めくくりとして、ＩＣ２００も、パッドの第１又は第２のセットにおけるもの以外のパッドを含み、従って、そのような付加的なパッドは、第３のセットのパッドと考えられ得、これらは、ＪＴＡＧ信号を受け取るように動作しない可能性がある。そのため、図２ａの例にあるように、パッドのこの第３のセットを図２ｂにパッドＰ_１０～Ｐ_１５として示し、上述の表４に要約されたように、各々、そのチェーンにおけるそれぞれのバウンダリスキャンセルに直接接続される。

【0022】

図３は、ＩＣ２００のオペレーションの例示の方法３００のフローチャートを図示する。方法３００は、ＴＡＰコントローラ２１２の一部として含まれる状態機械を用いて、又は、ＩＣ２００上に個々に位置するか、又は自動テスト装置（ＡＴＥ）を用いるなど、部分的に外部から、その他の回路要素及び制御により達成され得る。方法３００は、ＪＴＡＧテスト開始工程３１０で開始し、ＪＴＡＧテスト開始工程３１０において、例として、このようなテストは、ＡＴＥを介するなど製造業者ロケーションで、又は、ＩＣ又はＰＣＢレベルなど、のちに現場で成され得る。一つの例示の実施例において、工程３１０は、ＩＣ２００が起動されるとき、つまり、パワーオンリセット手順の一部として、成され得る。

【0023】

工程３１０の後、方法３００は工程３２０に続く。工程３２０において、ＩＣ２００は、上述した第１の状態０において動作し、その場合、マルチプレクス及びデマルチプレクスするスイッチング要素は図２ａに示すとおりである。同時に、所定の状態で第１のセットのパッドに印加されるＪＴＡＧ信号の第１のセット（例えば、現代の規格に従って４つ又は５つの信号）が、それぞれの排他的パススルーバウンダリチェーンセルに接続されず、これらのＪＴＡＧ信号の各々は、特定の信号に基づいて及び上述したように適切に配路される。そのため、上記の表２が、ＪＴＡＧ信号のこの第１のセットに対する例を提供する。このような接続の場合、ＪＴＡＧテストは、その後、この例ではパッドＰ_５～Ｐ_１５である、ＩＣ２００上の残りのパッドに対して実施され、それにより、表３及び４に示されるそれぞれのセルに関連してそれらのパッドをテストする。そのため、パッドＰ_４はＴＤＩデータをバウンダリスキャンチェーンに導入し得、このバウンダリスキャンチェーンは、状態０において、セルＣ_５で始まり、セルＣ_１５を介して進むように構成され、信号状態は、それらのセルと機能的回路要素２１４との間で搬送され得、構成可能なスキャンチェーンに沿って進み得、パッドＰ_０を介して出力されるＴＤＯデータとして生成され得る。その他のＪＴＡＧテストもまた、工程３２０の構成されたバウンダリチェーンの間、及び工程３２０の構成されたバウンダリチェーンを用いて達成され得る。

【0024】

工程３２０の後、方法３００は工程３３０に続く。工程３３０において、ＩＣ２００は、上述した第２の状態１で動作され、その場合、マルチプレクス及びデマルチプレクスするスイッチング要素は図２ｂに示すとおりである。同時に、ＪＴＡＧ信号の第２のセット（例えば、現代の規格に従って４つ又は５つの信号）が、第１のセットとは異なる第２のセットのパッドに印加され、ＪＴＡＧ信号の第２のセットは、所定の状態においてそれぞれの排他的パススルーバウンダリチェーンセルに接続されず、ＪＴＡＧ信号のこの第２のセットも、信号に基づいて及び上述したように適切に配路される。そのため、上記の表５が、ＪＴＡＧ信号のこの第２のセットに対する例を提供する。このような接続の場合、ＪＴＡＧテストはその後、状態０において、パッドＰ_０～Ｐ_４である、少なくともＪＴＡＧ接続されたパッドに対して実施される。また、図２ｂの構成の場合、テストは、第３のセットのパッド、即ちパッドＰ_１０～Ｐ_１５、に対して反復され得る（又は代替のテストが実施される）。そのため、パッドＰ_９はＴＤＩデータをバウンダリスキャンチェーンに導入し得、このバウンダリスキャンチェーンは、状態１において、セルＣ_１０で始まり、Ｃ_１５を介して続き、その後元に戻り、及び、セルＣ_０～Ｃ_４を含むが、ＪＴＡＧ信号を受け取るパッドに対応するセル（即ち、Ｃ_５～Ｃ_９）を含まないように構成される。そのため、工程３３０を終了した後：（ａ）工程３２０において、第１のセットのパッドが、第１のセットにないパッドをテストするためＪＴＡＧ信号を受け取るために用いられ、及び（ｂ）工程３３０において、第１のセットのパッドとは異なる第２のセットのパッドが、第１のセットのパッドをテストするためＪＴＡＧ信号を受け取るために用いられ得る。

【0025】

工程３３０の後、方法３００は工程３４０に続く。工程３４０において、ＩＣ２００の第２のセットのパッドは、状態０構成に再構成され、その後、ＩＣ２００は、各パッドに対してデバイス仕様及びパッド割り当てに従って動作され得る。従って、この点で、ＩＣ２００のための第２のセットのパッドは、デュアルパーパスパッドであり得、テストの間ＪＴＡＧパッドとして（状態１テストにおいて）機能する。工程３４０における再構成の後、それらのパッドは、それぞれのスキャンセルを介して機能的回路要素２１４に接続される。その後、方法３００は、工程３５０において完了する。

【0026】

図４は、代替の例示の実施例のＩＣ２００’を図示し、ＩＣ２００’は、種々の機能的及び構造的態様を上述したＩＣ２００と共有する。従って、概して、ＩＣは：（ｉ）テスト信号をテスト回路要素に通信するために第１の状態で動作し得る、及び、入力／出力信号を機能的回路要素に通信するために第２の状態で動作し得る第１のセットのパッド、及び（ｉｉ）第１のセットのパッドとは異なる第２のセットのパッドであって、第２の状態において第１のセットのパッドと関連する信号をテストするために、テスト信号をテスト回路要素に通信するため第２の状態で動作し得る第２のセットのパッドを備えて提供される。しかし、ＩＣ２００’では、交互のパッドのセットは、パッドの２つのセットが接続されるスイッチング回路２３０を用いて促進され、それにより、スイッチング回路２３０は、パッド及び機能的回路要素２１４及びタップコントローラ２１２間で信号を通信し得る。また、タップコントローラ２１２は、命令レジスタ２１６、バイパスレジスタ２１８、及びＩＤレジスタ２２０の任意のものと双方向に通信するように動作し得、そのため、２つのパッドのセット（第１の状態に一つ、第２の状態に一つ）の両方が、ＪＴＡＧ信号を回路２３０において多重化させ得、そのため、ＪＴＡＧ信号の単一出力セットがＴＡＰロジックを駆動し（例えば、それらをタップコントローラ２１２に結合することによる。タップコントローラ２１２はその後、必要に応じて、ＩＤレジスタ２２０、バイパスレジスタ２１８、及び命令レジスタ２１６と、更に双方向に通信し得る）、任意のその他のＪＴＡＧ機能性をサポートする。この点で、回路２３０及びコントローラ２１２両方における必須のスイッチング装置を実装するために種々の代替例が可能である。また、ＩＣ２００’では、図５に関連してこれ以降に更に記載されるように、特定のセル構造が、図２ａ及び２ｂに示すスイッチング及び多重化装置の代わりに実装され得る。

【0027】

図５は、図４のＩＣ２００’におけるセルＣ_０～Ｃ_１５の任意のものの出力及び直列チェーン経路のために用いられ得るセルＣｘのための構造を図示し、図５において、類似の回路要素又はその同様の部分が、その入力経路のために実装され得る。セルＣｘの構造の場合、共有されるパッドの異なる構成にわたってバウンダリスキャンチェーン全体は同じであり得、本明細書において説明されるように付加的な構造が、ＪＴＡＧのために用いられているそれぞれのパッドに対応するセル間でシフトされる値が、伝搬せず、パッドに影響を与えないことを確実にする。セルＣｘは、下記入力又は制御信号を含む。
・ｐａｒａｒｅｌｌ＿ｉｎｐｕｔ： 機能的ピン多重（muxing）モジュール（これは、機能的回路要素２１４の一部として含まれ得る）からのデータであり、それにより、機能的使用の場合に関連する信号（例えば、ＳＰＩ、ＵＡＲＴ・・・）は、機能的ピン多重モジュールの一部として多重化され、この信号は、マルチプレクサ２４０に入力される第１のデータであり、マルチプレクサ２４０に入力される第２のデータは、スキャンチェーンにおける先行セルＣｘ‐１からの直列チェーンデータである。また、ｐａｒａｒｅｌｌ＿ｉｎｐｕｔは、第１のデータ入力としてマルチプレクサ２４２に入力され、マルチプレクサ２４２に入力される第２のデータは、マルチプレクサ２４４の出力である。
・ｐａｒａｒｅｌｌ＿ｉｎｐｕｔ＿ｔｐｍ： テストピン多重モジュールからのデータであり、それにより、テスト使用の場合に関連する信号（例えば、スキャン、ｄｍｌｅｄ、・・・）は、テストピン多重モジュールの一部として多重化され、この信号は、マルチプレクサ２４４に入力される第１のデータであり、マルチプレクサ２４２に入力される第２のデータは、マルチプレクサ２４６の出力である。
・ｔｏｐ＿ｂｓｃ＿ｓｈｉｆｔ： ｐａｒａｒｅｌｌ＿ｉｎｐｕｔ信号又はスキャンチェーンにおける先行セルＣｘ‐１からのシフトされたデータとの間で選択するためマルチプレクサ２４０を制御する。
・ｃｌｏｃｋ＿ｄｒ： マルチプレクサ２４０の出力からのデータにおけるクロックに直列レジスタフリップフロップ２４８をクロックする一方、データをラッチアウトレジスタフリップフロップ２５０に出力する。
・ｔｏｐ＿ｂｓｃ＿ｕｐｄａｔｅ： ラッチアウトレジスタフリップフロップ２５０を直列レジスタフリップフロップ２４７の出力からのデータにおけるクロックにクロックする一方、マルチプレクサ２４６に入力される第１のデータ値に出力する。
・ｔｏｐ＿ｂｓｃ＿ｏｕｔｐｕｔ＿ｍｏｄｅ： バウンダリスキャンセルがＩ／Ｏを駆動する、前の（ex）テストモードを特定するための信号であり、この信号は、マルチプレクサ２５２に入力される第１のデータである。
・ｔｅｓｔ＿ｐａｔｈ＿ｓｅｌｅｃｔ： ｓｃａｎ／ｄｍｌｅｄ／ＰＢＩＳＴなどに関連するデザインフォーテスト（ＤＦＴ）テスト経路を可能にするため、パッドに出力されるべきｐａｒａｒｅｌｌ＿ｉｎｐｕｔ＿ｔｐｍを選択するためにマルチプレクサ２５２に入力される制御信号である。

【0028】

また、セルＣｘに関連付けられるのは、４ビットデータレジスタ２５４であり、その４ビットは次のように接続される。
・ｂ０： マルチプレクサ２４１の制御。
・ｂ１： マルチプレクサ２５２に入力される第２のデータ値。
・ｂ２： マルチプレクサ２４６の制御。
・ｂ３： マルチプレクサ２４６に入力される第２のデータ値。

【0029】

セルＣｘのオペレーションは次の通りである。図２ａ及び２ｂのＩＣ２００は、スイッチ及び或るマルチプレクサを示し、一つの状態において、第１のセットのパッドがＪＴＡＧピンのために用いられ得、第２のセットのパッドは、信号をそれぞれのセルに結合する。その場合、その第１のセットに対し、スイッチは或るセルをバイパスさせ得る。図５に対し、ＩＣ２００’において、類似の結果を提供する際、セルＣｘは、一つの状態に対し、非ＪＴＡＧテスト又はその他のデータをパッドに出力し得、及び別の状態に対し、ＪＴＡＧスキャンチェーンデータがパッドに出力され得る。具体的には、レジスタ２５４におけるビットは、「ｐａｒａｒｅｌｌ＿ｉｎｐｕｔ＿ｔｐｍ」からの経路又はラッチアウトレジスタ２５０の経路（即ち、マルチプレクサ２４６を制御することにより）を選択するようにプログラムされ（又は代替としてハードコーディングされ（hard-coded））、そのため、選択された選択肢が、その後、マルチプレクサ２４２を介してパッドにパスし得るようにする。そのため、直列レジスタ２４８は、両方の状態においてバウンダリスキャンチェーンの一部であり、バウンダリスキャンチェーン全体を異なる構成にわたって同じとする一方で、レジスタ２５４（又はハードコーディングされる）値が、直列レジスタ２４８における値のシフトが、所望とされない場合に、パッドに伝搬せず影響を与えないことを確実にする。具体的には、ＪＴＡＧテストのために第１のセットのパッドが用いられる第１の状態において、このようなパッドに対応する各セルＣｘのための直列レジスタ２４８は、チェーンにおける先行セルからの値においていくらかシフトされ得るが、その値はパッドに伝搬せず、そのため、パッドは、テストに必要とされるように（即ち、パッドへの代わりにｐａｒａｒｅｌｌ＿ｉｎｐｕｔ＿ｔｐｍを提供することにより）機能し続ける。第２のセットのパッドがＪＴＡＧテストのために用いられる第２の状態において、ＪＴＡＧパッドの第１のセットに対応するセルにおける直列レジスタ値は、（レジスタ２５０、及びマルチプレクサ２４６、２４４、及び２４２を介して）各それぞれのパッドに伝搬され得、それにより、それらが、バウンダリスキャンテストを通して、制御可能でありテスト可能であることを確実にする。

【0030】

本明細書の上記記載を考慮すると、例示の実施例は、ＩＣ及び印刷回路基板（ＰＣＢ）のバウンダリスキャンにおける改善を提供する。具体的には、例示の一実施例のＩＣはパッドの共有を可能にし、そのため、第１の状態において、ＪＴＡＧテストのためにそれらのパッドが用いられ得、その状態の間、ピンバイパス又はその他の方式が、（データを機能的回路要素２１４を通過させるのではなく、ＴＤＩ及びＴＤＯパッドはチェーンからデータを入力及び出力するため直列に接続されるが）構成可能なスキャンチェーンにパススルー接続されず、及び、第２の状態において、パッドは、排他的なそれぞれのスキャンセルにパススルー接続される非ＪＴＡＧ信号のために用いられ、及び付加的なパッドがその第２の状態の間デュアルユースパッドのＪＴＡＧテストのために用いられるようにする。そのため、ＩＣパッドのセットが、ユニバーサル非同期レシーバ／トランスミッタ（ＵＡＲＴ）のための入力／出力などの機能的インタフェースのため、又はシリアル・ペリフェラル・インタフェース（ＳＰＩ）としてなど、ＪＴＡＧテストを超える第２の機能を行ない得る。そのため、低電力無線周波数デバイスなどの低パッドカウントデバイスでは、第１のセットのパッドは、一方がＪＴＡＧ機能、他方がＪＴＡＧに関連しない他の機能の、２つの異なる機能に対して供給され得、ここで、それにも関わらず、パッド（及び関連する信号及び機能）自体は、それらのパッドがＪＴＡＧパッドとして機能しない或る状態でテストされたＪＴＡＧであり得、ＪＴＡＧパッドの第２のセットが、構成可能なスキャンチェーンを介して一時的にイネーブルされる。「低パッドカウント」への参照は、応用例又はその他の考慮に基づいて変化し得、そのため、例示の実施例は、６４パッドより少なく、３２パッドより少なく、又は１６パッドより少なくし得る。このようなアプローチは、パッドの数が低減され得るにつれてデバイスコストを低減し、又は全てのパッドのためのフルＪＴＡＧテストが、比較的低パッド数デバイスで可能とされる。そのため、例示の実施例は、何等かの（例えば、安全性、オートモーティブの）資質に対して重要な要件であり得るように、機能的インタフェースのためＪＴＡＧパッドを共有するデバイスに対する１００％の入力／出力テストカバレッジを可能にする。また、ボードテストは、通常、デュアルユースパッドを備えるデバイスに対して２つの異なるアクセスプロトコルを必要とし、ここで、一つの用途はＪＴＡＧであり、それに対して、このようなパッド（図１の例におけるものなど）に対して存在する対応するバウンダリセルはないので、スキャンチェーンＪＴＡＧテストがデュアルユースパッドのために可能とされない一方で、例示の実施例はデュアル要件をなくし得る。

【0031】

図２ａ及び図２ｂは、それぞれの異なる状態におけるＪＴＡＧテストに対する選択されたセルのパススルー接続性をバイパスするように、バウンダリセルの構成可能なスキャンチェーンをつくるためのスイッチング構成の一例を図示するが、種々の代替例が可能である。例えば、例示の一実施例は１６パッドを含むように示されるが、種々のその他の数のパッドが実装され得る。また、例示の実施例は、任意選択のＴＲＳＴ（テストリセット）ＪＴＡＧ信号を含む又は含まないようにつくられ得る。

【0032】

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】