特許 7011878 素子ユニット

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2022-01-19

(45)【発行日】2022-02-14

(54)【発明の名称】素子ユニット

(51)【国際特許分類】

   H02M 1/08 20060101AFI20220120BHJP

   H01L 21/8234 20060101ALI20220120BHJP

   H01L 27/06 20060101ALI20220120BHJP

   H01L 27/088 20060101ALI20220120BHJP

   H01L 21/822 20060101ALI20220120BHJP

   H01L 27/04 20060101ALI20220120BHJP

【ＦＩ】

H02M1/08 Z

H01L27/06 102A

H01L27/088 E

H01L27/04 A

【請求項の数】 3

(21)【出願番号】P 2021202942

(22)【出願日】2021-12-14

(62)【分割の表示】P 2018541056の分割

【原出願日】2017-09-15

【審査請求日】2021-12-16

(31)【優先権主張番号】P 2016186254

(32)【優先日】2016-09-23

(33)【優先権主張国・地域又は機関】JP

【早期審査対象出願】

(73)【特許権者】

【識別番号】504157024

【氏名又は名称】国立大学法人東北大学

(74)【代理人】

【識別番号】110002675

【氏名又は名称】特許業務法人ドライト国際特許事務所

(72)【発明者】

【氏名】伊藤 一樹

(72)【発明者】

【氏名】遠藤 哲郎

【審査官】佐藤 匡

(56)【参考文献】

【文献】国際公開第２０１１／０４３４０２（ＷＯ，Ａ１）

【文献】特開２０１６－１５８４５７（ＪＰ，Ａ）

【文献】国際公開第２０１６／０２５５１４（ＷＯ，Ａ１）

【文献】国際公開第２０１５／０７９７６２（ＷＯ，Ａ１）

【文献】国際公開第２００９／０８１６１９（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１６／００８７５２９（ＵＳ，Ａ１）

【文献】特開２０１０－０１６０３５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ １／０８，３／１５５

Ｈ０３Ｋ １７／６８７，１７／６９５，１７／０６

Ｈ０１Ｌ ２１／８２３４，２１／８２２

(57)【特許請求の範囲】

【請求項1】

一方の面に不純物拡散層が形成された基板と、
中央部にチャネルとなる半導体領域が、一端にドレイン領域が、他端にソース領域がそれぞれ設けられるとともに前記ソース領域が前記不純物拡散層上に接続されて、第１の方向にライン状に並べられた複数の第１の半導体柱と、各々の前記第１の半導体柱の中央部を囲む第１のアレイゲート電極と、各前記第１の半導体柱と前記第１のアレイゲート電極との間にそれぞれ設けられたゲート絶縁膜とを有し、第１のＭＯＳトランジスタ素子となる第１のトランジスタアレイと、
中央部にチャネルとなる半導体領域が、一端にソース領域が、他端にドレイン領域がそれぞれ設けられるとともに前記ドレイン領域が前記不純物拡散層上に接続されて、前記第１の方向にライン状に並べられた複数の第２の半導体柱と、各々の前記第２の半導体柱の中央部を囲む第２のアレイゲート電極と、各前記第２の半導体柱と前記第２のアレイゲート電極との間にそれぞれ設けられたゲート絶縁膜とを有し、前記第１のＭＯＳトランジスタ素子と同じ極性の第２のＭＯＳトランジスタ素子となる第２のトランジスタアレイと、
前記第１の半導体柱の各一端を相互に電気的に接続するドレイン接続部と、
前記第２の半導体柱の各一端を相互に電気的に接続するソース接続部と
を備え、
前記第１のトランジスタアレイと前記第２のトランジスタアレイとがそれぞれ複数設けられ、前記第１の方向と直交する第２の方向に前記第１のトランジスタアレイと前記第２のトランジスタアレイとが交互に配され、
前記ドレイン接続部は、前記第１のトランジスタアレイごとに設けられ、
前記ソース接続部は、前記第２のトランジスタアレイごとに設けられ、
前記第１のアレイゲート電極同士を電気的に接続する第１のゲート接続部と、
前記第２のアレイゲート電極同士を電気的に接続する第２のゲート接続部と、
前記ドレイン接続部同士を電気的に接続するドレイン相互接続部と、
前記ソース接続部同士を電気的に接続するソース相互接続部と
を有することを特徴とする素子ユニット。

【請求項2】

前記ドレイン接続部と前記ソース接続部とは、同一の配線層に形成されていることを特徴とする請求項１に記載の素子ユニット。

【請求項3】

前記第１のアレイゲート電極と前記第２のアレイゲート電極とは、同一のゲート電極層に形成されていることを特徴とする請求項１または２に記載の素子ユニット。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、素子ユニットに関する。

【背景技術】

【0002】

マイクロプロセッサユニット等の半導体集積回路では、それが実装された電子回路基板から供給される直流電圧を降圧して、半導体回路の配線幅等に応じた電圧に変換することが行われている。このように電圧を変換する降圧型ＤＣ－ＤＣコンバータには種々のものがあるが、マイクロプロセッサユニット等では、効率の高さから同期整流式のものが多く用いられている。

【0003】

例えば、特許文献１に記載された同期整流式の降圧型ＤＣ－ＤＣコンバータは、変換元の電圧を出力する高電圧源の高電位端とグランドとの間に直列に接続されたハイサイドスイッチング素子及びローサイドスイッチング素子とこれらをオン・オフする駆動回路等とからなるスイッチング回路装置と、ハイサイドスイッチング素子とローサイドスイッチング素子との接続点に接続されて、スイッチング回路装置から出力される電圧を平滑化する平滑回路で構成される。高電位端側に接続されたハイサイドスイッチング素子には、ｐ型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）が用いられ、グランド（低電位）側に接続されたローサイドスイッチング素子にはｎ型ＭＯＳＦＥＴが用いられている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開平８－１８４１９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、ハイサイドスイッチング素子をオンするためには、ドレイン端子に加えられる変換元の電圧よりも高いゲート電圧が必要になる。そこで、ハイサイドスイッチング素子としてｐ型ＭＯＳＦＥＴを用いている。しかしながら、ｐ型ＭＯＳＦＥＴは、ｎ型ＭＯＳＦＥＴに比べてオン抵抗が大きい。このため、ハイサイドスイッチング素子における損失が大きく、スイッチング回路装置としての効率が悪いという問題があった。また、所望とするドレイン電流（ＩＤＳ）を得るには、ｐ型ＭＯＳＦＥＴは、ｎ型ＭＯＳＦＥＴよりも素子サイズが大型になるという問題もある。

【0006】

本発明は、上記事情を鑑みてなされたものであり、スイッチング回路装置等に好適な素子ユニットを提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の素子ユニットは、一方の面に不純物拡散層が形成された基板と、中央部にチャネルとなる半導体領域が、一端にドレイン領域が、他端にソース領域がそれぞれ設けられるとともに前記ソース領域が前記不純物拡散層上に接続されて、第１の方向にライン状に並べられた複数の第１の半導体柱と、各々の前記第１の半導体柱の中央部を囲む第１のアレイゲート電極と、各前記第１の半導体柱と前記第１のアレイゲート電極との間にそれぞれ設けられたゲート絶縁膜とを有し、第１のＭＯＳトランジスタ素子となる第１のトランジスタアレイと、中央部にチャネルとなる半導体領域が、一端にソース領域が、他端にドレイン領域がそれぞれ設けられるとともに前記ドレイン領域が前記不純物拡散層上に接続されて、前記第１の方向にライン状に並べられた複数の第２の半導体柱と、各々の前記第２の半導体柱の中央部を囲む第２のアレイゲート電極と、各前記第２の半導体柱と前記第２のアレイゲート電極との間にそれぞれ設けられたゲート絶縁膜とを有し、前記第１のＭＯＳトランジスタ素子と同じ極性の第２のＭＯＳトランジスタ素子となる第２のトランジスタアレイと、前記第１の半導体柱の各一端を相互に電気的に接続するドレイン接続部と、前記第２の半導体柱の各一端を相互に電気的に接続するソース接続部とを備え、前記第１のトランジスタアレイと前記第２のトランジスタアレイとがそれぞれ複数設けられ、前記第１の方向と直交する第２の方向に前記第１のトランジスタアレイと前記第２のトランジスタアレイとが交互に配され、前記ドレイン接続部は、前記第１のトランジスタアレイごとに設けられ、前記ソース接続部は、前記第２のトランジスタアレイごとに設けられ、前記第１のアレイゲート電極同士を電気的に接続する第１のゲート接続部と、前記第２のアレイゲート電極同士を電気的に接続する第２のゲート接続部と、前記ドレイン接続部同士を電気的に接続するドレイン相互接続部と、前記ソース接続部同士を電気的に接続するソース相互接続部とを有するものである。

【発明の効果】

【0008】

本発明の素子ユニットよれば、直列に接続された第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの間の直列抵抗が低減され、スイッチング回路装置等に好適に用いることができる。

【図面の簡単な説明】

【0009】

【図1】本発明を実施した降圧型ＤＣ－ＤＣコンバータの回路構成を示す回路図である。

【図2】縦型ＢＣ－ＭＯＳＦＥＴの外観を示す斜視図である。

【図3】ｎ型の縦型ＢＣ－ＭＯＳＦＥＴの基板バイアス電圧に対するＶＧＳ－ＩＤＳ特性の変化を示すグラフである。

【図4】ｎ型の平面型ＭＯＳＦＥＴの基板バイアス電圧に対するＶＧＳ－ＩＤＳ特性の変化を示すグラフである。

【図5】ｎ型、ｐ型及び縦型、平面型の違いによるＭＯＳＦＥＴの性能の違いを示すグラフである。

【図6】直列に接続されたハイサイドスイッチング素子のオフ時の入力電圧の分配状態を示すグラフである。

【図7】スイッチング回路部の各部の電位、電圧の変化を示すタイミングチャートである。

【図8】スイッチング回路部の各部の電圧の変化のシミュレーション結果を示すグラフである。

【図9】負荷電流の変化に対する効率の変化を示すグラフである。

【図10】各ハイサイドスイッチング素子の損失を示すグラフである。

【図11】ブートストラップ回路の各スイッチング素子をｐ型のＭＯＳＦＥＴとした例を示す回路図である。

【図12】第２実施形態の素子ユニットを示す斜視図である。

【図13】素子ユニットのトランジスタを７×８のマトリクス状に配置した例を示す説明図である。

【図14】７×８のマトリクスに対して各トランジスタアレイが傾けられた例を示す説明図である。

【図15】各ハイサイドスイッチング素子をｐ型のＭＯＳＦＥＴとした降圧型ＤＣ－ＤＣコンバータの回路構成を示す回路図である。

【図16】参考例２における素子ユニットの概略を示す説明図である。

【図17】実施例１と参考例２における負荷の変化に対する効率の変化のシミュレーション結果を示すグラフである。

【図18】参考例１と参考例３における負荷の変化に対する効率の変化のシミュレーション結果を示すグラフである。

【発明を実施するための形態】

【0010】

［第１実施形態］
図１において、本発明を実施した降圧型ＤＣ―ＤＣコンバータ（以下コンバータと称する）１０は、スイッチング回路部１１、駆動信号発生部１２、レベルシフタ１３、平滑回路１４を備えている。このコンバータ１０は、高電圧源（図示省略）からの変換元の電圧源である入力電圧Ｖｉｎ（例えば３．３Ｖ）を出力電圧Ｖｏｕｔ（例えば１．２Ｖ）に降圧して負荷１５に供給する。また、スイッチング回路部１１は、駆動電源（図示省略）からの駆動電圧Ｖｈｒの供給を受けて作動する。駆動電圧Ｖｈｒは、例えば１．６５Ｖである。高電圧源及び駆動電源の低電位端は、グランドされて、装置全体の基準電位にされている。

【0011】

例えば、スイッチング回路部１１を構成する各回路素子は、後述するブートストラップコンデンサＣｂの他は、負荷１５となる回路ともに１つの半導体基板に形成され、１つのチップにまとめられている。

【0012】

スイッチング回路装置としてのスイッチング回路部１１は、駆動部２１と、この駆動部２１によって駆動されるスイッチング素子部２２とを有している。スイッチング素子部２２は、高電圧源の高電位側に接続されたハイサイドスイッチング素子回路（以下、ＨＳＷ回路と称する）２３と、高電圧源の低電位側、すなわちグランド側に接続されたローサイドスイッチング素子回路（以下、ＬＳＷ回路と称する）２４とを有している。これらＨＳＷ回路２３とＬＳＷ回路２４とは直列に接続されており、ＨＳＷ回路２３とＬＳＷ回路２４との接続点Ｐｓｗが平滑回路１４に接続されている。接続点Ｐｓｗは、スイッチング回路部１１の出力端に相当ないし接続された部位である。駆動部２１は、上記ＨＳＷ回路２３を駆動するハイサイド駆動回路２５と、ＬＳＷ回路２４を駆動するローサイド駆動回路２６とを有している。

【0013】

駆動信号発生部１２は、ＨＳＷ回路２３、ＬＳＷ回路２４をオン・オフするための駆動信号を生成する。駆動信号は、ＨＳＷ回路２３をオン・オフする第１駆動信号と、ＬＳＷ回路２４をオン・オフする第２駆動信号とがあり、駆動信号発生部１２は、ＨＳＷ回路２３とＬＳＷ回路２４とが交互にオンするように第１、第２駆動信号を生成する。駆動信号発生部１２は、負荷１５の大きさに応じて第１駆動信号、第２駆動信号のパルス幅を変化させるパルス幅変調（Pulse Width Modulation、PWM）を行う。レベルシフタ１３は、第１駆動信号をハイサイド駆動回路２５の基準電位の信号となるように変換する。

【0014】

平滑回路１４は、スイッチング回路部１１の出力電圧、すなわち接続点Ｐｓｗの電圧を平滑化して出力端子Ｐｏｕｔに出力電圧Ｖｏｕｔとして出力する。この平滑回路１４は、一端が接続点Ｐｓｗに、他端が出力端子Ｐｏｕｔにそれぞれ接続されたチョークコイルＬ１と、一端がチョークコイルＬ１の他端に接続され、他端がグランドされコンデンサＣ１とを有している。

【0015】

上記ＨＳＷ回路２３は、ハイサイドスイッチング素子Ｍ１とハイサイドスイッチング素子Ｍ２とからなり、ハイサイドスイッチング素子Ｍ１、Ｍ２は、いずれもｎ型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）からなる。ハイサイドスイッチング素子Ｍ１、Ｍ２は、高電圧源の高電位端と上記接続点Ｐｓｗとの間に直列に接続されている。この例では、高電圧源の高電位端に接続された高電位ラインＬｐ１にハイサイドスイッチング素子Ｍ１のドレイン端子が接続され、ハイサイドスイッチング素子Ｍ１のソース端子とハイサイドスイッチング素子Ｍ２のドレイン端子とが互いに接続され、ハイサイドスイッチング素子Ｍ２のソース端子が接続点Ｐｓｗに接続されている。ＬＳＷ回路２４がオフのときに、ＨＳＷ回路２３がオンすなわちハイサイドスイッチング素子Ｍ１、Ｍ２がオンになると、接続点Ｐｓｗに高電圧源の高電位端が接続されて、入力電圧Ｖｉｎが平滑回路１４に出力される。ハイサイドスイッチング素子Ｍ１、Ｍ２は、そのゲート端子がハイサイド駆動回路２５に接続されている。

【0016】

一方、ＬＳＷ回路２４は、ローサイドスイッチング素子Ｍ３とローサイドスイッチング素子Ｍ４とからなり、ローサイドスイッチング素子Ｍ３、Ｍ４は、いずれもｎ型のＭＯＳＦＥＴからなる。これらローサイドスイッチング素子Ｍ３、Ｍ４は、上記接続点Ｐｓｗと高電圧源の低電位端との間に直列に接続されている。すなわち、接続点Ｐｓｗにローサイドスイッチング素子Ｍ３のドレイン端子が接続され、ローサイドスイッチング素子Ｍ３のソース端子とローサイドスイッチング素子Ｍ４のドレイン端子とが互いに接続され、ローサイドスイッチング素子Ｍ４のソース端子がグランドされている。ＨＳＷ回路２３がオフのときに、ＬＳＷ回路２４がオンすなわちローサイドスイッチング素子Ｍ３、Ｍ４がオンになると、接続点Ｐｓｗがグランドされて、０Ｖの電圧が平滑回路１４に出力される。ローサイドスイッチング素子Ｍ３は、そのゲート端子が駆動電源ラインＬｐ２を介して駆動電源の高電位端に接続され、ローサイドスイッチング素子Ｍ４は、そのゲート端子がローサイド駆動回路２６に接続されている。

【0017】

なお、この例では、ハイサイドスイッチング素子Ｍ１が第１のハイサイドスイッチング素子、ハイサイドスイッチング素子Ｍ２が第２のハイサイドスイッチング素子である。また、ローサイドスイッチング素子Ｍ３が第１のローサイドスイッチング素子、ローサイドスイッチング素子Ｍ４が第２のローサイドスイッチング素子である。

【0018】

この例では、ＨＳＷ回路２３、ＬＳＷ回路２４は、いずれも２個のスイッチング素子を直列に接続した構成であるが、それぞれ１個のスイッチング素子で構成することも可能である。この場合には、ＨＳＷ回路２３をハイサイドスイッチング素子Ｍ２だけで、またＬＳＷ回路２４をローサイドスイッチング素子Ｍ４だけで構成すればよい。また、ＨＳＷ回路２３、ＬＳＷ回路２４を３個以上のスイッチング素子で構成してもよい。この場合、例えば、ＨＳＷ回路２３では、詳細を後述するハイサイドスイッチング素子Ｍ１のゲート端子のようにブートストラップコンデンサＣｂの一端がゲート端子に接続された複数のハイサイドスイッチング素子をハイサイドスイッチング素子Ｍ２と高電圧源の高電位端との間に直列に接続すればよい。ＬＳＷ回路２４では、接続点Ｐｓｗとローサイドスイッチング素子Ｍ４との間に、ゲート端子がローサイドスイッチング素子Ｍ３のように接続された複数のローサイドスイッチング素子を直列に接続する。スイッチング素子のオフ時における各スイッチング素子のドレイン・ソース間電圧の大きさを低減する観点からは、ＨＳＷ回路２３、ＬＳＷ回路２４のいずれも直列に接続された２個以上のスイッチング素子で構成し、入力電圧Ｖｉｎを各スイッチング素子に分配することが好ましい。複数のスイッチング素子に分配することで、高い入力電圧Ｖｉｎに対応可能になる。

【0019】

ＨＳＷ回路２３をオン・オフするハイサイド駆動回路２５は、ブートストラップ回路２５ａと回路本体部２５ｂとを有している。ブートストラップ回路２５ａは、ｐ型のＭＯＳＦＥＴのスイッチング素子Ｍ５及びｎ型のＭＯＳＦＥＴのスイッチング素子Ｍ６からなるスイッチング回路と、ブートストラップコンデンサＣｂとから構成される。回路本体部２５ｂは、直列に接続した複数のバッファ２８で構成され、レベルシフタ１３から第１駆動信号が入力され、この入力された第１駆動信号に応じてハイサイドスイッチング素子Ｍ２にゲート電圧Ｖｇを印加する。

【0020】

ブートストラップ回路２５ａのスイッチング素子Ｍ５は、そのソース端子が駆動電源ラインＬｐ２を介して駆動電源の高電位端に接続され、ゲート端子が接続点Ｐｓｗに接続されている。これにより、スイッチング素子Ｍ５は、ＬＳＷ回路２４がオン、すなわちローサイドスイッチング素子Ｍ３、Ｍ４がオンすると、スイッチング素子Ｍ５のゲート端子にグランド電圧が印加され、このスイッチング素子Ｍ５がオンする。スイッチング素子Ｍ６は、そのドレイン端子及びゲート端子がスイッチング素子Ｍ５のドレイン端子に接続されており、スイッチング素子Ｍ５がオンとなることによってゲート電圧が印加されてオンとなる。

【0021】

ブートストラップコンデンサＣｂは、その一端がハイサイドスイッチング素子Ｍ１のゲート端子に接続され、他端が接続点Ｐｓｗに接続されている。ブートストラップコンデンサＣｂの一端とハイサイドスイッチング素子Ｍ１のゲート端子との接続点Ｐｂｓには、スイッチング素子Ｍ６のソース端子が接続されている。これにより、ブートストラップコンデンサＣｂは、ＬＳＷ回路２４がオンとなっている間に、オンとなっているスイッチング素子Ｍ５、Ｍ６を介して、その一端が駆動電源の高電位端に接続され、他端がＬＳＷ回路２４を介してグランドされるので、端子間電圧が駆動電圧Ｖｈｒとなるまで充電される。

【0022】

なお、ブートストラップ回路２５ａのスイッチング回路は、例えばスイッチング素子Ｍ５だけで構成することもできるが、上記のようにスイッチング素子Ｍ５、Ｍ６を直列に接続した構成とすれば、駆動電圧Ｖｈｒを各スイッチング素子に分配することできるので好ましい。スイッチング回路は、直列に接続した３個以上のスイッチング素子で構成してもよい。

【0023】

回路本体部２５ｂの各バッファ２８は、その正電源端子が接続点Ｐｂｓに接続され、負電源端子が接続点Ｐｓｗに接続されている。これにより、第１駆動信号に応じてＨＳＷ回路２３をオンとする場合に、回路本体部２５ｂは、充電されたブートストラップコンデンサＣｂを電源として作動し、その充電電圧による接続点Ｐｂｓの電圧Ｖｂｓをハイサイドスイッチング素子Ｍ２のゲート電圧Ｖｇとして印加して、ハイサイドスイッチング素子Ｍ２をオンする。ハイサイドスイッチング素子Ｍ１は、ハイサイドスイッチング素子Ｍ２のオンによりブートストラップコンデンサＣｂの充電電圧による接続点Ｐｂｓの電圧Ｖｂｓがゲート電圧Ｖｇとして印加されてオンとなる。ところで、ハイサイドスイッチング素子Ｍ１、Ｍ２がオンする場合、ＬＳＷ回路２４のオフによってフローティング状態になった接続点Ｐｓｗは、高電圧源の高電位端の入力電圧Ｖｉｎまで上昇する。ブートストラップコンデンサＣｂは、一端が接続点Ｐｂｓに接続され、他端が接続点Ｐｓｗに接続されているから、接続点Ｐｂｓの電圧Ｖｂｓは、接続点Ｐｓｗの電圧Ｖｓｗだけ高くなる。ハイサイドスイッチング素子Ｍ１、Ｍ２を完全にオンするためには、そのドレイン電圧となる入力電圧Ｖｉｎよりも高いゲート電圧Ｖｇが必要であるが、上記のように入力電圧ＶｉｎよりもブートストラップコンデンサＣｂの充電電圧（＝駆動電圧Ｖｈｒ）だけ高いゲート電圧Ｖｇ（＝Ｖｂｓ）でハイサイドスイッチング素子Ｍ１、Ｍ２を完全にオンすることができる。

【0024】

ＬＳＷ回路２４をオン・オフするローサイド駆動回路２６は、回路本体部２５ｂと同様に直列に接続した複数のバッファ２９で構成されている。ローサイド駆動回路２６は、第２駆動信号に応じてＬＳＷ回路２４をオンとする場合に、ローサイドスイッチング素子Ｍ４に駆動電源からの駆動電圧Ｖｈｒをゲート電圧Ｖｇとして印加し、そのローサイドスイッチング素子Ｍ４をオンする。ローサイドスイッチング素子Ｍ３は、上記のようにゲート端子が駆動電源の高電位端に接続され、ソース端子がローサイドスイッチング素子Ｍ４に接続されているため、ローサイドスイッチング素子Ｍ４がオンとなると、それに連動してオンとなる。

【0025】

ＨＳＷ回路２３に用いるハイサイドスイッチング素子Ｍ１、Ｍ２としては、上記のようにオン抵抗が小さいｎ型のＭＯＳＦＥＴを用いており、これにより同じ大きさのドレイン電流（ＩＤＳ）を流すｐ型のＭＯＳＦＥＴを用いた場合と比べて、トランジスタサイズを小さくすることができ、チップの小型化に有利になっている。また、ｐ型のＭＯＳＦＥＴを用いた場合と比べて、導通損失が小さく、高効率化すなわち省電力化を図ることができる。

【0026】

さらに、上記のようにＨＳＷ回路２３とＬＳＷ回路２４からなるスイッチング素子部２２については、全てのスイッチング素子をｎ型ＭＯＳＦＥＴとすることにより、ｐ型ＭＯＳＦＥＴを構成するｎ型ウェルを設ける必要がなく、またｎ型ウェルとｎ型ＭＯＳＦＥＴを構成するｐ型ウェルとを分離するための分離領域を半導体基板に設ける必要がなくなる。このため、スイッチング素子部２２の半導体基板におけるサイズを小さくすることができるとともに、製造プロセスを少なくすることができる。

【0027】

ところで、ハイサイドスイッチング素子Ｍ１、Ｍ２がオンとなるとき、すなわちローサイドスイッチング素子Ｍ３、Ｍ４がオフとなっているときには、ハイサイドスイッチング素子Ｍ１、Ｍ２のソース端子が接続される接続点Ｐｓｗの電位は、グランド電位に対してローサイドスイッチング素子Ｍ３、Ｍ４の閾値電圧分浮いた状態になる。このため、ハイサイドスイッチング素子Ｍ１、Ｍ２として、一般的な構造のｎ型のＭＯＳＦＥＴを用いた場合、その浮きによる基板バイアス（バックバイアス）効果によりみかけ上の閾値電圧が高くなる。このため、所望とするドレイン電流（ＩＤＳ）を得ようとすると、トランジスタサイズが大きくなってしまう。

【0028】

そこで、ＨＳＷ回路２３に用いるハイサイドスイッチング素子Ｍ１、Ｍ２としては、基板バイアス効果が生じない構造のＭＯＳＦＥＴを用いることが好ましい。基板バイアス効果が生じない構造のＭＯＳＦＥＴとしては、例えば縦型ＢＣ（Body Channel）－ＭＯＳＦＥＴが挙げられる。

【0029】

図２に一例を示すように、ｎ型の縦型ＢＣ－ＭＯＳＦＥＴ３０は、半導体柱３１と、半導体柱３１の中央部の周囲を囲むように設けられたゲート電極３５と、このゲート電極３５と半導体柱３１との間に設けられたゲート絶縁膜としてのゲート酸化膜３６とを有し、半導体柱３１の中央部にチャネルとなるｐ型半導体領域３２が設けられ、一端にドレイン領域３３が、他端にソース領域３４がそれぞれ設けられた構造である。この縦型ＢＣ－ＭＯＳＦＥＴ３０は、例えばシリコン基板３８上に形成されている。半導体柱３１は、例えばシリコンにより形成され、ドレイン領域３３及びソース領域３４は、いずれもｎ型となるように半導体柱３１の端部をドープしたものである。この縦型ＢＣ－ＭＯＳＦＥＴ３０では、ｐ型半導体領域３２が完全空乏化するため、バックバイアス効果による閾値電圧の上昇を無視することができる。なお、符号３７は、ドレイン電極である。また、図２に示す縦型ＢＣ－ＭＯＳＦＥＴ３０は、半導体柱３１の軸心がシリコン基板３８の表面に垂直な方向に形成されているが、シリコン基板３８の表面に水平な方向に形成したものであってもよい。さらに、複数の縦型ＢＣ－ＭＯＳＦＥＴを半導体柱３１の軸心方向に積層してもよい。

【0030】

上記のような縦型ＢＣ－ＭＯＳＦＥＴは、半導体基板にウェル領域を作成する必要なく、またウェル領域と電気的に接続されたウェルコンタクト（電極）も不要であり、半導体回路基板の小型化及び製造プロセスの簡略化を図ることができる。

【0031】

図３は、図２に示す構造のｎ型の縦型ＢＣ－ＭＯＳＦＥＴ３０のゲート・ソース間電圧とドレイン電流特性（ＶＧＳ－ＩＤＳ特性）に対する基板バイアス効果の影響のシミュレーション結果を示すグラフである。このシミュレーションでは、シリコン基板３８に基板バイアス電圧０Ｖ，－３．３Ｖを印加した状態を想定している。また、シミュレーションで用いた縦型ＢＣ－ＭＯＳＦＥＴ３０については、ゲート幅Ｗに相当する長さとしての半導体柱３１の外周長を５μｍ、ゲート長（Ｌ）に相当する長さとしてのゲート電極３５の高さ（半導体柱３１の軸心方向の長さ）を０．１８μｍとした。結果として、基板バイアス電圧を変化させてもＶＧＳ－ＩＤＳ特性は全く変化せず、基板バイアス効果が生じない構造であることがわかる。なお、ｎ型の平面型ＭＯＳＦＥＴのＶＧＳ－ＩＤＳ特性に対する基板バイアス効果の影響のシミュレーション結果を図４に示すように、平面型ＭＯＳＦＥＴでは、基板バイアス電圧を０Ｖから－３．３Ｖに変化すると閾値電圧が上昇し、基板バイアス効果が生じることがわかる。平面型ＭＯＳＦＥＴでは、ゲート幅（Ｗ）を５μｍ、ゲート長（Ｌ）を０．１８μｍとした。

【0032】

図５は、ＨＳＷ回路２３のハイサイドスイッチング素子Ｍ１、Ｍ２として、ｎ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合、ｐ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合、ｎ型の平面型ＭＯＳＦＥＴを用いた場合、ｐ型の平面型ＭＯＳＦＥＴを用いた場合のそれぞれについて、入力電圧Ｖｉｎに対するＨＳＷ回路２３から出力される出力電流の変化をシミュレーションした結果を示している。図中の曲線Ｇ１がｎ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合の結果を示している。また、曲線Ｇ２がｐ型の平面型ＭＯＳＦＥＴを用いた場合、曲線Ｇ３がｐ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合、曲線Ｇ４がｎ型の平面型ＭＯＳＦＥＴを用いた場合の結果をそれぞれ示している。

【0033】

上記シミュレーションでは、ハイサイドスイッチング素子Ｍ２のソース端子がグランドされているものとし、またｎ型の縦型ＢＣ－ＭＯＳＦＥＴ、ｎ型の平面型ＭＯＳＦＥＴを用いた場合では、それぞれ基板バイアス電圧として－３．３Ｖが印加されている状態を想定した。なお、縦型ＢＣ－ＭＯＳＦＥＴについては、ゲート幅Ｗに相当する長さとしての半導体柱３１の外周長を５μｍ、ゲート長（Ｌ）に相当する長さとしてのゲート電極３５の高さを０．１８μｍとし、平面型ＭＯＳＦＥＴでは、ゲート幅（Ｗ）を５μｍ、ゲート長（Ｌ）を０．１８μｍとした。

【0034】

図５に示すシミュレーション結果から、ハイサイドスイッチング素子Ｍ１、Ｍ２としてｎ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合は、他の構造のものを用いた場合よりも大きな出力電流が得られることがわかる。例えば、入力電圧が０．１０Ｖでは、ハイサイドスイッチング素子Ｍ１、Ｍ２としてｎ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合の出力電流は、ｐ型の平面型ＭＯＳＦＥＴを用いた場合の出力電流に対して９４％も大きくなっている。

【0035】

図６は、ハイサイドスイッチング素子Ｍ１、Ｍ２としてｎ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合（Vertical）と、ｎ型の平面型ＭＯＳＦＥＴを用いた場合（Planar）について、入力電圧がオフ状態のハイサイドスイッチング素子Ｍ１、Ｍ２に分配される電圧（ドレイン－ソース間の電圧）の分配状態のシミュレーション結果を示している。この結果より、ハイサイドスイッチング素子Ｍ１、Ｍ２として縦型ＢＣ－ＭＯＳＦＥＴを用いた場合は、オフ状態のハイサイドスイッチング素子Ｍ１、Ｍ２に分配される電圧の分配状態が均一なものに近づくことがわかる。これは、縦型ＢＣ－ＭＯＳＦＥＴにおいて、基板バイアス効果がないことにより、ハイサイドスイッチング素子Ｍ１の閾値電圧の上昇が抑制された結果と考えられる。

【0036】

シミュレーション結果では、ハイサイドスイッチング素子Ｍ１として縦型ＢＣ－ＭＯＳＦＥＴを用いた場合は、平面型ＭＯＳＦＥＴを用いた場合に比べて、ドレイン－ソース間の電圧が０．２５Ｖ小さくなっている。これにより、大きな入力電圧に対応することが可能になる。なお、シミュレーションでは、ハイサイドスイッチング素子Ｍ２のソース端子及びゲート端子をグランドし、ハイサイドスイッチング素子Ｍ１のドレイン端子に入力電圧Ｖｉｎとして３．３Ｖを与え、さらにハイサイドスイッチング素子Ｍ１のゲート電位を１．６５Ｖにしている。

【0037】

基板バイアス効果が生じない構造のＭＯＳＦＥＴとして、さらにトリプルウェル構造のｎ型の平面型ＭＯＳＦＥＴを用いてもよい。ｎ型のＭＯＳＦＥＴにおけるトリプルウェル構造は、ｐ型基板上にｎ型ウェルが形成され、このｎ型ウェル内にｐ型ウェルが形成され、ｐ型ウェル内にｎ型のドレイン領域及びソース領域が形成され、さらにドレイン領域とソース領域との間のチャネル領域上にゲート絶縁膜を介してゲート電極が形成された構造である。この場合、ソース領域とｎ型ウェルとを接続することによって基板バイアス効果による閾値電圧の上昇を抑制することができる。

【0038】

なお、ハイサイドスイッチング素子Ｍ１、Ｍ２に加えて、ＬＳＷ回路２４に用いるローサイドスイッチング素子Ｍ３、Ｍ４についても、縦型ＢＣ－ＭＯＳＦＥＴやトリプルウェル構造のｎ型のＭＯＳＦＥＴを用いることができる。

【0039】

以下、上記の構成の動作について図７を参照しながら説明する。なお、図７には、ハイサイドスイッチング素子Ｍ１のゲート電圧Ｖｇ、ハイサイドスイッチング素子Ｍ２のゲート電圧Ｖｇ、ローサイドスイッチング素子Ｍ３のゲート電圧Ｖｇ、ローサイドスイッチング素子Ｍ４のゲート電圧Ｖｇ、接続点Ｐｂｓの電位Ｖｂｓ、接続点Ｐｓｗの電位Ｖｓｗをそれぞれ示してある。なお、ハイサイドスイッチング素子Ｍ１のゲート電圧Ｖｇは、接続点Ｐｓｗとの間の電位差であり、ローサイドスイッチング素子Ｍ３のゲート電圧Ｖｇは、グランド電位との電位差を示している。

【0040】

まず、第２駆動信号に基づいて、ローサイド駆動回路２６がローサイドスイッチング素子Ｍ４にゲート電圧Ｖｇ（＝Ｖｈｒ）を印加することによって、ローサイドスイッチング素子Ｍ４をオンする。ローサイドスイッチング素子Ｍ４がオンすると、ローサイドスイッチング素子Ｍ３にゲート電圧Ｖｇ（＝Ｖｈｒ）が印加されて、このローサイドスイッチング素子Ｍ３がオンする。このようにローサイドスイッチング素子Ｍ３、Ｍ４がオンすると、これらを介して接続点Ｐｓｗがグランドされるため、平滑回路１４にＯＶが出力される。なお、ローサイドスイッチング素子Ｍ３、Ｍ４がオンしている間は、ハイサイドスイッチング素子Ｍ１、Ｍ２はオフしている。

【0041】

一方、上記のようにローサイドスイッチング素子Ｍ３、Ｍ４がオンすると、接続点Ｐｓｗに接続されているブートストラップコンデンサＣｂの他端がローサイドスイッチング素子Ｍ３、Ｍ４を介してグランドされる、また、ローサイドスイッチング素子Ｍ３、Ｍ４のオンにより、スイッチング素子Ｍ５、Ｍ６が順次にオンし、ブートストラップコンデンサＣｂの接続点Ｐｂｓ側の一端が駆動電源の高電位端に接続される。これにより、駆動電源からの電流によってブートストラップコンデンサＣｂが充電され、接続点Ｐｓｗ側の他端を基準にして一端の電位が駆動電圧Ｖｈｒまで上昇する。すなわち、ブートストラップコンデンサＣｂの端子間電圧が駆動電圧Ｖｈｒになる。

【0042】

所定時間の経過後、第２駆動信号に基づいて、ローサイド駆動回路２６によるローサイドスイッチング素子Ｍ４へのゲート電圧Ｖｇの印加が停止されると、ローサイドスイッチング素子Ｍ４がオフし、これに伴ってローサイドスイッチング素子Ｍ３もオフする。接続点Ｐｓｗは、グランドから切り離されてフローティング状態になる。また、ローサイドスイッチング素子Ｍ３、Ｍ４がオフすると、スイッチング素子Ｍ５、Ｍ６が順次にオフし、接続点Ｐｂｓが駆動電源の高電位端から切り離される。これにより、接続点Ｐｂｓには、接続点Ｐｓｗを基準電位としてブートストラップコンデンサＣｂの端子間電圧である駆動電圧Ｖｈｒが与えられた状態になる。

【0043】

ブートストラップコンデンサＣｂの端子間電圧による接続点Ｐｂｓと接続点Ｐｓｗとの間の駆動電圧Ｖｈｒが回路本体部２５ｂに与えられる。そして、第１駆動信号に基づいてＨＳＷ回路２３をオンするタイミングになると、回路本体部２５ｂは、ゲート電圧Ｖｇをハイサイドスイッチング素子Ｍ２に印加する。ハイサイドスイッチング素子Ｍ２のゲート・ソース間に印加される電圧は、ブートストラップコンデンサＣｂの端子間電圧（＝Ｖｈｒ）であるが、グランド電位を基準としたゲート端子に印加されるゲート電圧Ｖｇは、ブートストラップコンデンサＣｂの端子間電圧（＝Ｖｈｒ）に、入力電圧Ｖｉｎになる接続点Ｐｓｗの電圧Ｖｓｗを加えた電圧となる。したがって、ドレイン電圧よりも高いゲート電圧Ｖｇが印加されてハイサイドスイッチング素子Ｍ２がオンする。

【0044】

また、ハイサイドスイッチング素子Ｍ１に印加される接続点Ｐｓｗの電位を基準としたゲート端子に印加されるゲート電圧Ｖｇは、ブートストラップコンデンサＣｂの端子間電圧（＝Ｖｈｒ）であるが、ハイサイドスイッチング素子Ｍ２がオンすると、グランド電位を基準としたゲート電圧は、ハイサイドスイッチング素子Ｍ２と同様に、端子間電圧（＝Ｖｈｒ）に入力電圧Ｖｉｎになる接続点Ｐｓｗの電圧Ｖｓｗを加えたものとなる。したがって、ドレイン電圧よりも高いゲート電圧が印加されてハイサイドスイッチング素子Ｍ１がオンする。

【0045】

このようにハイサイドスイッチング素子Ｍ１、Ｍ２がオンすると、これらを介して接続点Ｐｓｗが高電圧源の高電位端に接続される。これにより、平滑回路１４に入力電圧Ｖｉｎが出力される。

【0046】

所定時間の経過後、第１駆動信号に基づいて、ハイサイド駆動回路２５によるハイサイドスイッチング素子Ｍ２へのゲート電圧Ｖｇの印加が停止されると、ハイサイドスイッチング素子Ｍ２がオフし、これに伴ってハイサイドスイッチング素子Ｍ１もオフする。

【0047】

ハイサイドスイッチング素子Ｍ１、Ｍ２のオフ後には、上記同様にしてローサイドスイッチング素子Ｍ３、Ｍ４がオンし、このローサイドスイッチング素子Ｍ３、Ｍ４のオンの間に、ブートストラップコンデンサＣｂが充電される。また、ローサイドスイッチング素子Ｍ３、Ｍ４が所定時間経過後にオフすると、その後にハイサイドスイッチング素子Ｍ１、Ｍ２がオンする。上記同様に、ハイサイドスイッチング素子Ｍ１、Ｍ２はブートストラップコンデンサＣｂの充電電圧によってオンする。

【0048】

以上のようにして、交互にハイサイドスイッチング素子Ｍ１、Ｍ２のオンとローサイドスイッチング素子Ｍ３、Ｍ４のオンとが繰り返され、これに伴って接続点Ｐｓｗから出力される電圧が入力電圧Ｖｉｎと０Ｖとの間で変化する。そして、この変化する接続点Ｐｓｗの電圧が平滑回路１４で平滑化されることで、入力電圧Ｖｉｎが降圧された出力電圧Ｖｏｕｔが出力端子Ｐｏｕｔから負荷１５に供給される。

【0049】

図８は、スイッチング回路部１１をスイッチング周波数１００ＭＨｚとしたシミュレーションで得られたハイサイドスイッチング素子Ｍ２及びローサイドスイッチング素子Ｍ４のゲート電圧Ｖｇ、接続点Ｐｂｓの電位Ｖｂｓ、接続点Ｐｓｗの電位Ｖｓｗ、出力端子Ｐｏｕｔからの出力電圧Ｖｏｕｔを示している。この結果から、スイッチング周波数１００ＭＨｚでも、正常にスイッチング回路部１１が動作することがわかる。なお、図８に示すグラフの横軸は時間である。

【0050】

また、図９に負荷電流の変化に対するコンバータ１０の効率の変化のシミュレーション結果を示す。図９に示すグラフの横軸は負荷電流（Ａ）であり、縦軸が効率（％）を示している。また、曲線Ｇ５がハイサイドスイッチング素子Ｍ１、Ｍ２としてｎ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合を示し、曲線Ｇ６がハイサイドスイッチング素子Ｍ１、Ｍ２としてｐ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合を示している。効率は、入力電圧Ｖｉｎについてコンバータ１０に投入した電力をＰ（Ｖｉｎ）とし、駆動電圧Ｖｈｒについてコンバータ１０に投入した電力をＰ（Ｖｈｒ）とし、さらに出力電力をＰとしたときに、「効率＝［Ｐ／（Ｐ（Ｖｉｎ）＋Ｐ（Ｖｈｒ））］×１００％」として求めた。

【0051】

上記結果より、ハイサイドスイッチング素子Ｍ１、Ｍ２としてｎ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合は、ｐ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合よりも高効率であることがわかる。ピーク効率同士で比べた場合、ｎ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合とｐ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合との差は３％になる。また、ｎ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合は、重負荷でも効率が高く、負荷電流が２（Ａ）となる条件では、ｐ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合との効率の差は１１％になる。

【0052】

さらに、図１０にハイサイドスイッチング素子Ｍ１、Ｍ２の内部損失のシミュレーション結果を示すように、ハイサイドスイッチング素子Ｍ１、Ｍ２としてｎ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合は、ｐ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合よりも、それらの内部損失がかなり小さくなる結果となった。なお、ハイサイドスイッチング素子Ｍ１については、ｎ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合の内部損失はｐ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合よりも４３％低く、ハイサイドスイッチング素子Ｍ２についてはｎ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合の内部損失はｐ型の縦型ＢＣ－ＭＯＳＦＥＴを用いた場合よりも４６％低くなった。

【0053】

上記ではブートストラップ回路２５ａのスイッチング素子Ｍ６としてｎ型のＭＯＳＦＥＴを用いているが、図１１に示すように、スイッチング素子Ｍ６としてｐ型のＭＯＳＦＥＴを用いてもよい。図１１の例では、スイッチング素子Ｍ６は、そのソース端子がスイッチング素子Ｍ５のドレイン端子に接続され、ドレイン端子が接続点Ｐｂｓに接続される。また、スイッチング素子Ｍ６は、そのゲート端子がハイサイドスイッチング素子Ｍ２のゲート端子に接続されている。

【0054】

［第２実施形態］
第２実施形態は、ＨＳＷ回路内の直列に接続された第１及び第２のハイサイドスイッチング素子をマルチピラー型の縦型ＢＣ－ＭＯＳＦＥＴを用いて構成したものである。なお、第１及び第２のハイサイドスイッチング素子をマルチピラー型の縦型ＢＣ－ＭＯＳＦＥＴを用いて構成した他は、コンバータの回路構成を含め第１の実施形態と同じであり、実質的に同じものには同じ符号を付して、その詳細な説明を省略する。

【0055】

この例では、図１２に示すように、ハイサイドスイッチング素子Ｍ１、Ｍ２（図１参照）との直列回路として素子ユニット５０を用いている。この素子ユニット５０は、大別して、シリコン基板３８Ａ、ハイサイドスイッチング素子Ｍ１となる複数の第１トランジスタアレイＡｒ１と、ハイサイドスイッチング素子Ｍ２となる複数の第２トランジスタアレイＡｒ２と、ドレイン配線５１と、ソース配線５２とを有している。詳細を後述するように、第１トランジスタアレイＡｒ１は、それぞれ複数のトランジスタＭ１ａが形成され、第２トランジスタアレイＡｒ２は、それぞれ複数のトランジスタＭ２ａが形成されており、各トランジスタＭ１ａ、Ｍ２ａは、縦型ＢＣ－ＭＯＳＦＥＴとなっている。

【0056】

シリコン基板３８Ａは、一方の面に不純物拡散層が形成されている。この不純物拡散層により、トランジスタＭ１ａのソース領域３４とトランジスタＭ２ａのドレイン領域３３とを電気的に接続する。トランジスタＭ１ａ、Ｍ２ａがｎ型のＭＯＳＦＥＴであるため、不純物拡散層はｎ型の不純物をドープしたものとなっている。なお、シリコン基板３８Ａがｎ型の半導体基板であってもよい。また、シリコン基板３８Ａは、他の回路が形成された基板の一部に不純物拡散層を形成したものであってもよい。

【0057】

第１トランジスタアレイＡｒ１は、複数（この例では４個）のトランジスタＭ１ａを一体にしたものであり、所定の間隔でＸ方向にライン状に並んだ複数の第１の半導体柱としての半導体柱３１ａと、各半導体柱３１ａに共通に設けられ各々の半導体柱３１ａの中央部を囲む第１のゲートアレイ電極としての第１アレイゲート電極３５ａと、半導体柱３１ａと第１アレイゲート電極３５ａとの間に設けたゲート絶縁膜としてのゲート酸化膜３６とを有している。１本の半導体柱３１ａと、その中央部の周囲に設けたゲート酸化膜３６及び第１アレイゲート電極３５ａとによって１つのトランジスタＭ１ａが構成され、第１トランジスタアレイＡｒ１には、第１アレイゲート電極３５ａを共通のゲート電極とする複数のトランジスタＭ１ａが形成されている。

【0058】

上記トランジスタＭ１ａの構成は、第１実施形態の縦型ＢＣ－ＭＯＳＦＥＴ３０（図２参照）と基本的に同じある。すなわち、トランジスタＭ１ａの半導体柱３１ａは、その中央部にチャネルとなるｐ型半導体領域３２が設けられ、一端にｎ型のドレイン領域３３が、他端にｎ型のソース領域３４がそれぞれ設けられた構造を有している。半導体柱３１ａは、その他端の端面すなわちソース領域３４がシリコン基板３８Ａの一方の面に直接に接続された状態で、シリコン基板３８Ａの一方の面上に起立した姿勢に設けられている。半導体柱３１ａの上面（一端の端面）には、ドレイン電極となるコンタクト３７ａが設けられている。

【0059】

第２トランジスタアレイＡｒ２は、複数（この例では４個）のトランジスタＭ２ａを一体にしたものであり、所定の間隔でＸ方向にライン状に並んだ複数の第２の半導体柱としての半導体柱３１ｂと、各半導体柱３１ｂに共通に設けられ各々の半導体柱３１ｂの中央部を囲む第２のゲートアレイ電極としての第２アレイゲート電極３５ｂと、半導体柱３１ｂと第２アレイゲート電極３５ｂとの間に設けたゲート酸化膜３６とを有している。１本の半導体柱３１ｂと、その中央部の周囲に設けたゲート酸化膜３６及び第２アレイゲート電極３５ｂとによって１つのトランジスタＭ２ａが構成され、第２トランジスタアレイＡｒ２には、第２アレイゲート電極３５ｂを共通のゲート電極とする複数のトランジスタＭ２ａが形成されている。

【0060】

トランジスタＭ２ａについても、縦型ＢＣ－ＭＯＳＦＥＴ３０と同様であり、半導体柱３１ｂには、その中央部にｐ型半導体領域３２が、一端にｎ型のドレイン領域３３が、他端にｎ型のソース領域３４がそれぞれ設けられている。トランジスタＭ２ａの半導体柱３１ｂは、一端の端面すなわちドレイン領域３３がシリコン基板３８Ａの一方の面に直接に接続された状態で、シリコン基板３８Ａの一方の面上に起立した姿勢に設けられている。半導体柱３１ｂの上面（他端の端面）には、ソース電極となるコンタクト３７ｂが設けられている。なお、シリコン基板３８Ａの表面からの各半導体柱３１ａ、３１ｂの上端までの高さを同じにしている。

【0061】

上記のように構成される第１トランジスタアレイＡｒ１と第２トランジスタアレイＡｒ２とは、それぞれＸ方向に延びており、これら第１トランジスタアレイＡｒ１と第２トランジスタアレイＡｒ２とは、Ｘ方向と直交するＹ方向に所定の間隔で交互に配置されている。この例では、第１トランジスタアレイＡｒ１と第２トランジスタアレイＡｒ２とがそれぞれ２個ずつ設けられている。また、１つの第１トランジスタアレイＡｒ１または第２トランジスタアレイＡｒ２には、４個のトランジスタＭ１ａまたはトランジスタＭ２ａが設けられている。したがって、素子ユニット５０には、トランジスタＭ１ａ、Ｍ２ａが４×４のマトリクス状に設けられている。なお、Ｘ方向、Ｙ方向は、いずれもシリコン基板３８の面に平行な方向である。また、この例では、Ｘ方向が第１の方向であり、Ｙ方向が第２の方向である。

【0062】

第１アレイゲート電極３５ａ及び第２アレイゲート電極３５ｂは、それぞれＸ方向に延びている。各第１アレイゲート電極３５ａは、Ｘ方向の一方の端部で第１ゲート接続部５６によって相互に電気的に接続され、各第２アレイゲート電極３５ｂは、Ｘ方向の他方の端部で第２ゲート接続部５７によって相互に電気的に接続されている。例えば、各第１アレイゲート電極３５ａと第１ゲート接続部５６とが一体に形成され、また各第２アレイゲート電極３５ｂと第２ゲート接続部５７とが一体に形成され、それぞれ櫛状のユニットゲート電極を構成する。各ユニットゲート電極は、同一のゲート層に形成されている。第１ゲート接続部５６は、ハイサイドスイッチング素子Ｍ１のゲート端子となり、第２ゲート接続部５７は、ハイサイドスイッチング素子Ｍ２のゲート端子となり、それぞれハイサイド駆動回路２５（図１参照）に接続される。

【0063】

ドレイン配線５１は、第１トランジスタアレイＡｒ１ごとに設けられたドレイン接続部５１ａと、ドレイン接続部５１ａ同士を電気的に接続するドレイン相互接続部５１ｂとからなり、櫛状に形成されている。ドレイン接続部５１ａは、Ｘ方向に延びており、対応する第１トランジスタアレイＡｒ１内のコンタクト３７ａ同士を電気的に接続する。ドレイン相互接続部５１ｂは、Ｙ方向に延びており、各ドレイン接続部５１ａの一端に一体に形成されている。

【0064】

ソース配線５２は、第２トランジスタアレイＡｒ２ごとに設けられたソース接続部５２ａと、ソース接続部５２ａ同士を電気的に接続するソース相互接続部５２ｂとからなり、櫛状に形成されている。ソース接続部５２ａは、Ｘ方向に延びており、対応する第２トランジスタアレイＡｒ２内のコンタクト３７ｂ同士を電気的に接続する。ソース相互接続部５２ｂは、Ｙ方向に延びており、ドレイン相互接続部５１ｂとは反対側のソース接続部５２ａの一端に一体に形成されている。このソース配線５２は、ドレイン配線５１と同一のメタル配線層に形成されている。

【0065】

ドレイン相互接続部５１ｂは、ハイサイドスイッチング素子Ｍ１のドレイン端子となり、高電位ラインＬｐ１（図１参照）に接続される。また、ソース相互接続部５２ｂは、ハイサイドスイッチング素子Ｍ２のソース端子となり、接続点Ｐｓｗ（図１参照）に接続される。

【0066】

なお、シリコン基板３８の面に垂直な方向から見て素子ユニット５０を平面視したときに、ドレイン配線５１、ソース配線５２と、上述の各ユニットゲート電極の形状及び位置が一致することが好ましい。

【0067】

上記のように構成される素子ユニット５０では、各第１トランジスタアレイＡｒ１の各トランジスタＭ１ａが、そのドレイン領域３３、ソース領域３４、ゲート電極がそれぞれ同じもの同士で電気的に接続されて１つのハイサイドスイッチング素子Ｍ１となる。同様に、各第２トランジスタアレイＡｒ２の各トランジスタＭ２ａが、そのドレイン領域３３、ソース領域３４、ゲート電極がそれぞれ同じもの同士で電気的に接続されて１つのハイサイドスイッチング素子Ｍ２となる。また、各トランジスタＭ１ａのドレイン領域３３と各トランジスタＭ２ａのソース領域３４とがシリコン基板３８Ａの不純物拡散層を介して電気的に接続されているため、素子ユニット５０全体として、ハイサイドスイッチング素子Ｍ１のソース端子とハイサイドスイッチング素子Ｍ２のドレイン端子とを接続した、ハイサイドスイッチング素子Ｍ１とハイサイドスイッチング素子Ｍ２の直列回路となる。

【0068】

上記の素子ユニット５０では、第１トランジスタアレイＡｒ１と第２トランジスタアレイＡｒ２とを交互に配置することにより、トランジスタＭ１ａの半導体柱３１ａの周囲には複数のトランジスタＭ２ａの半導体柱３１ｂが近接して配され、同様にトランジスタＭ２ａの半導体柱３１ｂの周囲には複数のトランジスタＭ１ａの半導体柱３１ａが近接して配される。このため、シリコン基板３８Ａ（不純物拡散層）の表面におけるトランジスタＭ１ａの半導体柱３１ａの端面が接触している箇所とトランジスタＭ２ａの半導体柱３１ｂの端面が接触している箇所との距離が短くなるとともに、不純物拡散層を介して半導体柱３１ａ、３１ｂの一方に対して他方が複数接続される状態になる。この結果、シリコン基板３８Ａを介して接続される各々の半導体柱３１ａのソース領域３４と半導体柱３１ｂのドレイン領域３３との間の不純物拡散層の寄生抵抗成分が小さくなる。

【0069】

上記のように、各々の半導体柱３１ａのソース領域３４と半導体柱３１ｂのドレイン領域３３との間の不純物拡散層の寄生抵抗成分が小さくなるため、ハイサイドスイッチング素子Ｍ１のソースとハイサイドスイッチング素子Ｍ２のドレインとの間の直列抵抗（以下、ソースドレイン間直列抵抗という）が低く抑えられ、結果としてコンバータ１０の効率が向上する。

【0070】

また、この例では、上述のように半導体柱３１ａ、３１ｂの高さを同じにしているため、半導体柱３１ａ、３１ｂから、同一の配線層に形成されるドレイン配線５１及びソース配線５２までの距離が同じになり、コンタクト３７ａ、３７ｂの高さが同じになる。この結果、コンタクト３７ａ、３７ｂの一方の高さを大きくする必要がないのでコンタクト抵抗を小さくでき、その分についてもソースドレイン間直列抵抗が低く抑えられるので、コンバータ１０の効率がより向上する。

【0071】

上記ではトランジスタを４×４のマトリクス状に配した構成を例に説明したが、トランジスタの配列は、これに限定されない。図１３は、７×８のマトリクス状にトランジスタＭ１ａ、Ｍ２ａを配置したものであり、Ｘ方向に延びた第１トランジスタアレイＡｒ１及び第２トランジスタアレイＡｒ２をそれぞれ４列設け、第１トランジスタアレイＡｒ１、第２トランジスタアレイＡｒ２には、７個のトランジスタＭ１ａ、Ｍ２ａをそれぞれ設けてある。図１４は、図１３の例と同様に７×８のマトリクス状にトランジスタＭ１ａ、Ｍ２ａを配置したものであるが、第１トランジスタアレイＡｒ１、第２トランジスタアレイＡｒ２をＸ方向に対して４５度傾けたものとなっている。また、この図１４の例では、トランジスタＭ１ａ、Ｍ２ａの個数が異なる第１トランジスタアレイＡｒ１、第２トランジスタアレイＡｒ２が混在する。さらに、例えば、第１トランジスタアレイＡｒ１と第２トランジスタアレイＡｒ２とを１つずつ設け、これらを隣接させて配置してもよい。なお、図１３、図１４では、トランジスタＭ１ａに文字「Ｄ」を、トランジスタＭ２ａに文字「Ｓ」を付してある。

【0072】

なお、上記のようなマルチピラー型の縦型ＢＣ－ＭＯＳＦＥＴを用いた素子ユニットは、図１５に一例を示すように、ｐ型のＭＯＳＦＥＴであるハイサイドスイッチング素子Ｍ１、Ｍ２を直列に接続した構成にもソースドレイン間直列抵抗が低く抑えることができる点で有用である。図１５に示すコンバータ１０ＡのＨＳＷ回路２３Ａは、ｐ型のＭＯＳＦＥＴからなるハイサイドスイッチング素子Ｍ１、Ｍ２が直列に接続されている。ハイサイドスイッチング素子Ｍ１のソース端子が高電位ラインＬｐ１に接続され、ハイサイドスイッチング素子Ｍ１のドレイン端子とハイサイドスイッチング素子Ｍ２のソース端子とが互いに接続され、ハイサイドスイッチング素子Ｍ２のドレイン端子が接続点Ｐｓｗに接続されている。また、ハイサイドスイッチング素子Ｍ１は、そのゲート端子がハイサイド駆動回路２５に接続され、ハイサイドスイッチング素子Ｍ２は、そのゲート端子が駆動電源ラインＬｐ２に接続されている。この例におけるハイサイド駆動回路２５には、ブートストラップ回路は設けられていない。バッファで構成される回路本体部２５ｂは、その一対の電源端子には入力電圧Ｖｉｎ、駆動電圧Ｖｈｒが入力される。なお、その他の構成は、図１に示すコンバータ１０と同様であり、実質的に同じ部材には同一の符号を付してある。

【0073】

この場合、ハイサイドスイッチング素子Ｍ１、Ｍ２を構成するトランジスタの半導体柱は、その中央部のチャネルとなる半導体領域をｎ型とし、一端及び他端のドレイン領域及びソース領域をｐ型とする。また、ハイサイドスイッチング素子Ｍ１となる各トランジスタの半導体柱は、そのドレイン領域をシリコン基板の一方の面に接続された状態とし、ハイサイドスイッチング素子Ｍ２となる各トランジスタの半導体柱は、そのソース領域をシリコン基板の不純物拡散層を形成した一方の面に接続された状態として、シリコン基板３８Ａの一方の面に起立した姿勢に設ければよい。さらに、ハイサイドスイッチング素子Ｍ１となる各トランジスタの半導体柱には、ソース配線を電気的に接続し、ハイサイドスイッチング素子Ｍ２となる各トランジスタの半導体柱には、ドレイン配線を電気的に接続する。シリコン基板の不純物拡散層は、ｐ型の不純物をドープしたものとする。

【0074】

上記の素子ユニット５０を用いたコンバータ１０の負荷電流の変化に対する効率の変化のシミュレーションを実施例１として行った。この実施例１では、コンバータ１０のブートストラップ回路２５ａとしては、スイッチング素子Ｍ６としてｐ型のＭＯＳＦＥＴを用いた図１１に示される回路構成とした。また、素子ユニット５０としては、図１３に示される７×８のマトリクス状にトランジスタＭ１ａ、Ｍ２ａを配置したものとした。

【0075】

さらに、図１５に示されるコンバータ１０Ａについての同様な効率のシミュレーションを参考例１として行った。この参考例１における素子ユニットは、各トランジスタＭ１ａ、Ｍ２ａがｐ型のＭＯＳＦＥＴであるが、その他の配置等の条件は実施例１と同じにした。

【0076】

また、図１６に示すマルチピラー型の縦型ＢＣ－ＭＯＳＦＥＴを用いた素子ユニット６０を用いた実施例１と同様な回路について、同様な効率のシミュレーションを参考例２として行った。なお、図１６では、トランジスタＭ１ａに文字「Ｄ」を、トランジスタＭ２ａに文字「Ｓ」を付してある。素子ユニット６０は、基板上の不純物拡散領域６１ａと、この不純物拡散領域６１ａと電気的に分離された不純物拡散領域６１ｂとが設けられている。不純物拡散領域６１ａには、５×５のマトリクス状で配置可能な箇所のうちの、矩形状の周囲と十字状の中心線上の各箇所の計２１カ所にトランジスタＭ１ａがそれぞれ設けられており、残りの配置可能な４カ所には中間接続点６３が設けられている。トランジスタＭ１ａは、半導体柱の上部のドレイン領域がコンタクトを介してドレイン配線６２ａで相互に接続され、下部のソース領域が不純物拡散領域６１ａに直接接続されている。

【0077】

不純物拡散領域６１ｂについても同様に、５×５のマトリクス状で配置可能な箇所のうちの２１カ所にトランジスタＭ２ａがそれぞれ設けられ、残りの配置可能な４カ所には中間接続点６３が設けられている。トランジスタＭ２ａは、半導体柱の上部のソース領域がコンタクトを介してソース配線６２ｂで相互に接続され、下部のドレイン領域が不純物拡散領域６１ｂに直接接続されている。

【0078】

不純物拡散領域６１ａに設けられた各中間接続点６３は、不純物拡散領域６１ａに電気的に接続され、不純物拡散領域６１ｂに設けられた各中間接続点６３は、不純物拡散領域６１ｂに電気的に接続されている。不純物拡散領域６１ａと不純物拡散領域６１ｂとは、不純物拡散領域６１ａ側の中間接続点６３と不純物拡散領域６１ｂ側の中間接続点６３とが２本の配線６４よって接続されることで電気的に接続される。このように構成される素子ユニット６０は、不純物拡散領域６１ａ側の各トランジスタＭ１ａがハイサイドスイッチング素子Ｍ１として動作し、不純物拡散領域６１ｂ側の各トランジスタＭ２ａがハイサイドスイッチング素子Ｍ２として動作し、これらが配線６４よって直列に接続された状態にされている。なお、不純物拡散領域６１ａ、６１ｂにおける各トランジスタＭ１ａ、Ｍ２ａの構成については、文献「K. Sakui and T. Endoh,“A Compact Space and Efficient Drain Current Design for Multipillar Vertical MOSFETs”,IEEE TRANSACTIONS ON ELECTRON DEVICES, 2010 VOL.57, NO.8, p.1768-1773」に紹介されている。

【0079】

また、上記素子ユニット６０と同様な構成でハイサイドスイッチング素子Ｍ１、Ｍ２をｐ型のＭＯＳＦＥＴとし、図１５に示されるコンバータ１０Ａについての同様な効率のシミュレーションを参考例３として行った。

【0080】

シミュレーションにおける入力電圧Ｖｉｎ，駆動電圧Ｖｈｒ、出力電圧Ｖｏｕｔ，チョークコイルＬ１のインダクタンス、コンデンサＣ１の静電容量、実施例１及び参考例１～３におけるブートストラップコンデンサＣｂの静電容量、クロスオーバ周波数、スイッチング周波数（ｆｓｗ）は、表１に示す通りである。また、トランジスタＭ１ａ、Ｍ２ａとしては、実験的に抽出された６０ｎｍの縦型ＢＣ－ＭＯＳＦＥＴのＢＳＩＭ４のトランジスタモデルを用いた。

【0081】

【表1】

【0082】

上記実施例１と参考例２とのシミュレーション結果を図１７に、また上記参考例１と参考例３とのシミュレーション結果を図１８にそれぞれ示す。図１７、図１８に示す各グラフは、横軸が負荷電流（Ａ）であり、縦軸が効率（％）を示している。なお、図１７、図１８には、実施例１、参考例１の理論モデル（ＭＯＤＥＬ）による効率の変化をあわせて示す。また、効率は、第１実施形態と同様に与えられる。

【0083】

表２には、実施例１、参考例１～３のセルエリアファクタ（Ｆ^２）とシミュレーションにより得られたピーク効率及び重負荷（負荷電流が２Ａ）の場合の効率をそれぞれ示す。また、各表２の実施例１、参考例１の欄の括弧内の数字は、実施例１については参考例２と比較した場合の増分を、参考例１については参考例３と比較した場合の増分（セルエリアファクタについては縮小率）をそれぞれ示している。

【0084】

【表2】

【0085】

上記シミュレーション結果からわかるように、実施例１と参考例１とを比較した場合、及び参考例２と参考例３とを比較した場合、すなわち同様な回路でハイサイドスイッチング素子Ｍ１、Ｍ２をｎ型のＭＯＳＦＥＴとした場合とｐ型のＭＯＳＦＥＴとした場合とを比較した場合、いずれもｎ型のＭＯＳＦＥＴとした場合の方がピーク効率及び重負荷における効率が高くなることがわかる。

【0086】

また、ハイサイドスイッチング素子Ｍ１、Ｍ２をｎ型のＭＯＳＦＥＴとした実施例１と参考例２とを比較した場合、それらのピーク効率同士では実施例１は６．０％の効率向上があり、重負荷の場合では１４．１％の効率向上がある。また、ハイサイドスイッチング素子Ｍ１、Ｍ２をｐ型のＭＯＳＦＥＴとした参考例１と参考例３とを比較した場合、それらのピーク効率同士では参考例１は５．４％の効率向上があり、重負荷の場合では１５．４％の効率向上がある。この効率向上は、素子ユニット５０のような構成により、トランジスタＭ１ａ、Ｍ２ａの各半導体柱間における不純物拡散層の寄生抵抗成分が小さくなることによるものと考えられる。また、実施例１は参考例２に対して、参考例１は参考例３に対して、セルエリアファクタを１６％小さくでき、回路面積の小面積化に有利であることもわかる。

【0087】

上記では、コンバータのＨＳＷ回路に素子ユニットを用いた場合について説明しているが、素子ユニットはこれに限らず、極性が同じ、すなわちｎ型のＭＯＳトランジスタ素子同士、またはｐ型のＭＯＳトランジスタ素子同士を直列に接続する場合に利用することができる。

【0088】

上記各実施形態では、スイッチング回路装置を同期整流式の降圧型ＤＣ－ＤＣコンバータに適用した場合について説明したが、スイッチング回路装置は、Ｉ／Ｏ回路、パワーゲーティング回路、レベルシフタ回路、カレントミラー回路、トランスコンダクタンスアンプ回路にも利用できる。

【符号の説明】

【0089】

１０ 降圧型ＤＣ－ＤＣコンバータ
１１ スイッチング回路部
１４ 平滑回路
２５ ハイサイド駆動回路
２５ａ ブートストラップ回路
２６ ローサイド駆動回路
３８、３８Ａ シリコン基板
５０ 素子ユニット
Ａｒ１、Ａｒ２ トランジスタアレイ
Ｃｂ ブートストラップコンデンサ
Ｍ１、Ｍ２ ハイサイドスイッチング素子
Ｍ１ａ、Ｍ２ａ トランジスタ
Ｍ３、Ｍ４ ローサイドスイッチング素子
Ｍ５、Ｍ６ スイッチング素子

【要約】

【課題】スイッチング回路装置等に好適な素子ユニットを提供する。
【解決手段】降圧型ＤＣ－ＤＣコンバータ１０は、スイッチング回路部１１と平滑回路１４とを備えている。スイッチング回路部１１は、ハイサイドスイッチング素子回路２３と、ローサイドスイッチング素子回路２４と、ハイサイド駆動回路２５と、ローサイド駆動回路２６とを有している。ハイサイドスイッチング素子回路２３は、直列に接続されたｎ型のＭＯＳＦＥＴのハイサイドスイッチング素子Ｍ１、Ｍ２からなり、ローサイドスイッチング素子回路２４は、ｎ型のＭＯＳＦＥＴのローサイドスイッチング素子Ｍ３、Ｍ４からなる。ハイサイドスイッチング素子Ｍ１、Ｍ２には、縦型ＢＣ―ＭＯＳＦＥＴが用いられる。
【選択図】図１

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】