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青山学院大学 (神奈川県相模原市中央区淵野辺)

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特許7014907ロープロファイルフェーズドアレイ

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-01-24

(45)【発行日】2022-02-01

(54)【発明の名称】ロープロファイルフェーズドアレイ

(51)【国際特許分類】

H01Q 13/10 20060101AFI20220125BHJP

H01Q 21/06 20060101ALI20220125BHJP

H01Q 1/52 20060101ALI20220125BHJP

H05K 1/02 20060101ALI20220125BHJP

【ＦＩ】

H01Q13/10

H01Q21/06

H01Q1/52

H05K1/02 Q

H05K1/02 B

【請求項の数】 10

(21)【出願番号】P 2020526003

(86)(22)【出願日】2018-11-07

(65)【公表番号】

(43)【公表日】2021-01-28

(86)【国際出願番号】 US2018059602

(87)【国際公開番号】W WO2019094452

(87)【国際公開日】2019-05-16

【審査請求日】2020-07-31

(31)【優先権主張番号】62/584,264

(32)【優先日】2017-11-10

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】62/584,300

(32)【優先日】2017-11-10

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】503455363

【氏名又は名称】レイセオンカンパニー

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎修

(72)【発明者】

【氏名】シキナ，トーマス，ヴイ．

(72)【発明者】

【氏名】ヘイヴン，ジョン，ピー．

(72)【発明者】

【氏名】ベネディクト，ジェームズ，イー．

(72)【発明者】

【氏名】ヌフィオモリナ，ジョナサン，イー．

(72)【発明者】

【氏名】サウスワース，アンドリュー，アール．

【審査官】赤穂美香

(56)【参考文献】

【文献】特開２０１３－０３４１８４（ＪＰ，Ａ）

【文献】特開２０１５－１８５５５０（ＪＰ，Ａ）

【文献】中国特許出願公開第１０２９０４０１９（ＣＮ，Ａ）

【文献】特表２０１０－５０７９２９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／００１５４５３（ＵＳ，Ａ１）

【文献】特開２０１６－１５８０９５（ＪＰ，Ａ）

【文献】中国特許出願公開第１０５９１４４６４（ＣＮ，Ａ）

【文献】Wonbin Hong et al，Grid Assembly-Free 60-GHz Antenna Module Embedded in FR-4 Transceiver Carrier Board，IEEE TRANSACTIONS ON ANTENNAS AND PROPAGATION，米国，2012年12月11日，vol.61,no.4，1573-1580

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｑ１３／１０

Ｈ０１Ｑ２１／０６

Ｈ０１Ｑ１／５２

Ｈ０５Ｋ１／０２

(57)【特許請求の範囲】

【請求項1】

アレイアンテナであって、
複数のロープロファイルアレイ（ＬＰＡ）を含み、
各ＬＰＡは、
少なくとも１つのファラデー壁を有するアンテナ要素アレイ層と、
前記アンテナ要素アレイ層に結合され、少なくとも１つのファラデー壁を有するビーム成形器回路層であって、前記ファラデー壁は、前記アンテナ要素アレイ層及び前記ビーム成形器回路層のうちの少なくとも１つに関連する複数のグランド平面の間に延在する、ビーム成形器回路層と、を備え、
前記ＬＰＡのうち４つの相互に分離したＬＰＡは、第１ＬＰＡの第１組のチューニング要素と、第２ＬＰＡの第１組のチューニング要素とが、それぞれ、第３ＬＰＡの第２組のチューニング要素と、第４ＬＰＡの第２組のチューニング要素とに隣り合うように配置されている、アレイアンテナ。

【請求項2】

前記ＬＰＡは約４７ミル未満の総厚さを有する、
請求項１記載のアレイアンテナ。

【請求項3】

前記アンテナ要素アレイ層はさらに、
基板と、
前記基板に適用された導体と、
ラジエータを作製するために、導体性材料を除去し、導体をプリントすることにより形成されたラジエータと、を有している、
請求項１記載のアレイアンテナ。

【請求項4】

前記アンテナ要素アレイ層の前記少なくとも１つのファラデー壁は、導体性材料で埋め戻されたトレンチを形成することによって作製されている、
請求項３記載のアレイアンテナ。

【請求項5】

前記ビーム成形器回路層の前記少なくとも１つのファラデー壁は、導体性材料で埋め戻されたトレンチを形成することによって作製されている、
請求項３記載のアレイアンテナ。

【請求項6】

前記アンテナ要素アレイ層の前記ラジエータと前記ビーム成形器回路層とを通って延在する垂直ランチをさらに有する
請求項３記載のアレイアンテナ。

【請求項7】

前記垂直ランチは、前記ビーム成形器回路層の表面上にはんだバンプが存在するようにボンディングすることに先だって、前記ラジエータ上及び前記ビーム成形器回路層上にパッドをはんだ付けし、中心導体孔を穴あけし、前記中心導体孔を銅で充填することによって、作製されている、
請求項６記載のアレイアンテナ。

【請求項8】

前記ビーム成形器回路層の下方に配置された論理回路層をさらに有する、
請求項６記載のアレイアンテナ。

【請求項9】

前記論理回路層の下方に配置された位相シフト層をさらに有する、
請求項８記載のアレイアンテナ。

【請求項10】

前記垂直ランチは前記論理回路層及び前記位相シフト層を通って延在する、
請求項９記載のアレイアンテナ。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本願は、２０１７年１１月１０日に出願された、ＬＯＷＰＲＯＦＩＬＥＰＨＡＳＥＤＡＲＲＡＹと題する、米国仮特許出願第６２／５８４，３００号及び２０１７年１１月１０日に出願された、ＡＤＤＩＴＩＶＥＭＡＮＵＦＡＣＴＵＲＩＮＧＴＥＣＨＮＯＬＯＧＹ（ＡＭＴ）ＬＯＷＰＲＯＦＩＬＥＲＡＤＩＡＴＯＲと題する、米国仮特許出願第６２／５８４，２６４号の優先権を主張し、これらはいずれも参照によりその全体が本明細書に組み込まれる。

【背景技術】

【0002】

当技術で知られているように、レーダーは、信号を送受信するためのフェーズドアレイを含むことができる。従来のプリント基板（ＰＣＢ）方法では、ロープロファイルアレイを提供する効果的なアプローチが得られない場合がある。既存のプロセスは、所望の厚さへの適合化を妨げ得るフィーチャサイズ及び基板厚さの限界を有している。現在のアレイ設計は、複数のプロセスステップ、高価な材料、遅いサイクルターンアラウンドタイムに依存する標準的なＰＣＢプロセスを採用している。複数のプロセスステップは、高コストと遅いターンアラウンドタイムの原因となる。アセンブリが１つのプロセスから次のプロセス（例えば、ラミネート、導体ビアの埋め戻し）に移ると、労働コストがアセンブリ全体に加算される。追加された労働コストはサイクルタイムを追加し、トラブルシューティングの段階を延長する長い構築タイム（build times）につながる。

【発明の概要】

【0003】

実施形態において、ロープロファイルアレイ（ＬＰＡ）は、付加製造技術（ＡＭＴ）を利用するフェーズドアレイである。ＬＰＡの実施形態は、宇宙ベースのレーダーによく適したフェーズドアレイ機能を含むことができる。ＬＰＡの実施形態は、著しく低減されたランチ（launch）及び製造コストを可能にするために折り畳み可能に構成することができる。ＡＭＴ技術は、小さいフィーチャ及び薄い基板を形成するために用いることができる。

【0004】

本願明細書において記載されている概念の一態様によれば、ロープロファイルアレイ（ＬＰＡ）は、ラジエータ、ビーム成形器、回路層、及び／又は本発明についての例示滴実施例による付加製造法を使用して形成され得るマイクロストリップ層、を有する。実施形態において、ラジエータは、付加製造技術（ＡＭＴ）を用いて提供される、約０．０２０インチ（２０ミル）の範囲内の厚さを有し、したがってＡＭＴラジエータと称され得る。ビーム成形器は、ファラデー壁を含むことができ、ラジエータと容易に一体化される。

【0005】

開示されたＬＰＡ実施形態は、ファラデー壁、層間のＳＮＡＰ－ＲＦ接続、プリントされた垂直ランチ接続、及び／又はミリングされた銅導体を使用して、小さなフィーチャサイズ及び薄い基板材料を有する宇宙ベースのレーダー及び関連する用途に構成されたフェーズドアレイを提供する。全体のアレイ高さは、例えば、本発明のミリング及びプリントＡＭＴ技術を使用して、４１ミル（１，１００ミクロン）に制限することができる。プリント導体性ファラデー壁は、電場を閉じ込め、他のフィーチャをミリングするのと同じ製造工程で製造することができる。これは、重大な労働コストを節約し、アセンブリの全体的なコストを下げる。また、この設計は、機械的制約の中で、ＡＭＴ機能を利用して、実質的に任意の形状及びサイズの導体性要素をプリントする。これらは、ロープロファイルアレイの所望の性能を達成するためのチューニング要素として使用される。標準的なＢＭＢコネクタをデバイスのテストに使用することができるように、カスタムプリントされたコネクタインターフェースが使用されることができる。

【0006】

本開示の一態様は、少なくとも１つのファラデー壁を有するアンテナ要素アレイ層と、アンテナ要素アレイ層に結合されたビーム成形器回路層とを有するロープロファイルアレイ（ＬＰＡ）を対象とする。ビーム成形器回路層は少なくとも１つのファラデー壁を有する。ファラデー壁は、アンテナ要素アレイ及びビーム成形器回路層のうちの少なくとも１つに関連する複数のグランド平面の間に延在する。

【0007】

ＬＰＡの実施形態はさらに、約４７ミル未満の総厚さを有するＬＰＡを含む。アンテナ要素アレイ層はさらに、基板と、基板に適用された導体と、ラジエータを作製するために、導体性材料を除去し、導体をプリントすることによって形成されたラジエータと、を有し得る。アンテナ要素アレイ層の少なくとも１つのファラデー壁は、導体性材料で埋め戻された（back-filled）トレンチを形成することによって作製さ得る。ビーム成形器回路層の少なくとも１つのファラデー壁は、導体性材料で埋め戻されたトレンチを形成することによって作製され得る。ＬＰＡはさらに、アンテナ要素アレイ層のラジエータ及びビーム成形器回路層を通って延在する垂直ランチを含み得る。垂直ランチは、ビーム成形器回路の表面上にはんだバンプが存在するようにボンディングすることに先だって、ラジエータ上及びビーム成形器回路層上にパッドをはんだ付けし、中心導体孔を穴あけし、中心導体孔を銅で充填することによって、作製され得る。ＬＰＡはビーム成形器回路層の下方に配置された論理回路層を含み得る。ＬＰＡはさらに、論理回路層の下方に配置された位相シフト層を含み得る。垂直ランチは論理回路層及び位相シフト層を通って延在し得る。垂直ランチは論理回路層及び位相シフト層を通って延在し得る。

【0008】

アレイアンテナは、複数のＬＰＡを含み、各ＬＰＡは本明細書に記載のＬＰＡを実施している。アレイアンテナは、４つのＬＰＡを有し、４つのＬＰＡは、１つのＬＰＡの第１組のチューニング要素と、第２ＬＰＡの第１組のチューニング要素とが、それぞれ、第３ＬＰＡの第２組のチューニング要素と、第４ＬＰＡの第２組のチューニング要素とに隣り合うように配置されている。

【0009】

本開示の別の態様は、ロープロファイルアレイ（ＬＰＡ）を生産する方法を対象とする。実施形態において、方法は、アンテナ要素を有するアレイの一部内にトレンチをミリングするステップと、付加製造処理を用いて導体性材料でトレンチを充填して、ファラデー壁を形成する、ステップと、ビーム成形器基板内にトレンチをミリングし、付加製造処理を用いて導体性材料でトレンチを充填して、ファラデー壁を形成する、ステップと、を含む。

【0010】

方法の実施形態はさらに、アンテナ要素アレイ層のラジエータ及びビーム成形器回路層を通って延在する垂直ランチを提供するステップをさらに含み得る。垂直ランチは、ビーム成形器回路の表面上にはんだバンプが存在するようにボンディングすることに先だって、ラジエータ上及びビーム成形器回路層上にパッドをはんだ付けし、中心導体孔を穴あけし、中心導体孔を銅で充填することによって、作製され得る。ＬＰＡはビーム成形器回路層の下方に配置された論理回路層を含み得る。方法はさらに論理回路層の下方に配置された位相シフト層を含み得る。垂直ランチは論理回路層及び位相シフト層を通って延在し得る。ＬＰＡは約４７ミル未満の総厚さを有し得る。アレイのアンテナ要素アレイ層は、基板と、基板に適用された導体と、ラジエータを作製するために、導体性材料を除去し、導体をプリントすることによって形成されたラジエータと、を有し得、ファラデー壁は導体性材料で埋め戻されたトレンチを形成することによって作製される。

【図面の簡単な説明】

【0011】

少なくとも１つの実施形態の様々な態様は、添付の図を参照して以下で述べられるが、これらは縮尺通りに描かれることを意図したものではない。図は、様々な態様及び実施形態の例示及びさらなる理解を提供するために含まれており、本明細書に組み込まれ、本明細書の一部を構成するが、本開示の限界を定義することを意図するものではない。図において、様々な図に示されている各々の同一又はほぼ同一の構成要素は、同様の数字で表され得る。明確にするために、全ての構成要素が全ての図において符号を付されているわけではない。前述のフィーチャは、以下の図面の説明から、より完全に理解され得る。

【図1】図１は、本開示の例示的実施形態による付加製造技術を用いて形成され得る、ラジエータ、ビーム成形器、回路層、及び／又はマイクロストリップ層を有するロープロファイルアレイの斜視図である。

【図1A】図１Ａは、付加製造技術（ＡＭＴ）製造プロセスを使用して製造されるボウタイアンテナ要素の平面図である。

【図1B】図１Ｂは、アレイアンテナを形成するように配置された複数のボウタイラジエータの上面図である。

【図1C】図１Ｃは、ファラデー壁を作成するための処理中に示された例示的なサブアレイ部分の透視図である。

【図2】図２は、ロープロファイルアレイの一部を形成するビーム成形器の上面図である。

【図2A】図２Ａは、ポートでビーム成形器に結合された対をなすユニットセルを有するサブアレイの概略図である。

【図2B】図２Ｂは、ビーム成形器上のファラデー壁の作製を示す斜視図である。

【図3】図３は、ロープロファイルアレイのスタックアップの断面図である

【図4】図４は、例示的なアレイ構成要素と例示的な厚さを示すチャートである。

【図5A】図５Ａ～５Ｃは、本開示の例示的実施形態によるロープロファイルアレイを製造するためのプロセスステップの第１部分を示す図である。

【図5B】図５Ａ～５Ｃは、本開示の例示的実施形態によるロープロファイルアレイを製造するためのプロセスステップの第１部分を示す図である。

【図5C】図５Ａ～５Ｃは、本開示の例示的実施形態によるロープロファイルアレイを製造するためのプロセスステップの第１部分を示す図である。

【図6A】図６Ａ～６Ｃは、ロープロファイルのアレイを製造するためのプロセスステップの第２部分を示す図である。

【図6B】図６Ａ～６Ｃは、ロープロファイルのアレイを製造するためのプロセスステップの第２部分を示す図である。

【図6C】図６Ａ～６Ｃは、ロープロファイルのアレイを製造するためのプロセスステップの第２部分を示す図である。

【図7A】図７Ａ～７Ｃは、第１結合サイクルを示す。

【図7B】図７Ａ～７Ｃは、第１結合サイクルを示す。

【図7C】図７Ａ～７Ｃは、第１結合サイクルを示す。

【図8A】図８Ａ～８Ｃは、ラジエータ及びビーム形成器内でミル加工されたファラデー壁を示す。

【図8B】図８Ａ～８Ｃは、ラジエータ及びビーム形成器内でミル加工されたファラデー壁を示す。

【図8C】図８Ａ～８Ｃは、ラジエータ及びビーム形成器内でミル加工されたファラデー壁を示す。

【図9】図９は、活性マイクロストリップ層の斜視図である。

【図10A】図１０Ａは、最終的な接合アセンブリの斜視図であ。

【図10B】図１０Ｂは、第２接合サイクル後のスタックアップの断面図である。

【図11A】図１１Ａは、活性マイクロストリップ層に形成された中心導体の斜視図である。

【図11B】図１１Ｂは、穴あけ及び導体性インクでの充填後のファラデー壁の斜視図である。

【図12】図１２は、プロセスフロー図である。

【発明を実施するための形態】

【0012】

本明細書に記載される概念、システム及び技術は、ロープロファイル、すなわち、約１ｍｍ以下の範囲の厚さを有するフェーズドアレイ（本明細書ではロープロファイルフェーズドアレイと称する）を提供するように、付加製造技術（additive manufacturing technology）を用いて提供されるフェーズドアレイに向けられる。

【0013】

本明細書に記載された方法及び装置の実施形態は、以下の説明に記載された、又は添付の図面に例示された構成及び構成要素の配置の詳細に適用することに限定されないことを理解されたい。方法及び装置は、他の実施形態で実現化可能であり、実施可能であるか、又は種々の方法で実行可能である。具体的な実施例は、本明細書において、例示的な目的のためだけに提供されており、限定することを意図したものではない。また、本願明細書において使用する語法及び用語は、説明のためのものであり、制限的に理解されるべきではない。本明細書における「含む（including）」、「備える（comprising）」又は「有する（having）」、「含有する（containing）」、「含む（involving）」及びそれらの変形の使用は、その後に列挙されているアイテム、その均等物及びその他の付加的項目を包囲する。「又は（or）」への言及は、「又は」を使用して記載される任意の用語が、記載される用語の単一、複数、及び全てを示すことができるように、「又は」への言及は包括的であると解釈され得る。前後、左右、頂部及び底部、上方及び下方、端部、側部、垂直、水平などへの言及は、本システム及び方法又はそれらの構成要素を、いずれか１つの位置又は空間方向に限定するのではなく、説明の便宜のために意図されたものである。

【0014】

図１は、本発明の例示的実施形態による付加製造技術を用いて形成され得る、ラジエータ、ビーム成形器、回路層、及び／又はマイクロストリップ層を有する、例示的なロープロファイルアレイ５を示す。図示された実施形態では、２×２サブアレイ７がアレイ５から分離されて示されている。実施形態において、アレイは、各々が４つの要素を有する１６のミニアレイにさらに分割可能な６４の要素を含むライン置換可能ユニット（ＬＲＵ）を組み合わせることによって構築される。

【0015】

図１Ａは、誘電体基板１４の表面１４ａにミリングされた一般的な「ボウタイ」形状を有するラジエータ１２（例えば、スロット開口）を含む付加製造技術（ＡＭＴ）を用いて製造されたボウタイアンテナ要素１０（又は、より簡単にアンテナ１０）を示す。基板表面１４ａは、その上に配置された導電性材料１６（例えば、銅又は同等の導電性材料）を有するように提供される（導体１６の一部は、ここでは、誘電体基板表面１４ａの一部を明らかにするために除去されている）。ボウタイ形状のラジエータ１２は、導体性材料１６を除去し、その後、導体をプリントしてラジエータ１２を形成するＡＭＴミリング操作によって形成される。いくつかの実施形態では、導体性材料１６は、０．００７インチの厚さを有する銅として提供される。この場合、スロット開口導体もまた、約０．７ミル（１８ミクロン）の厚さを有するであろう。

【0016】

もちろん、他の実施形態では、他の導体性材料及び厚さも使用され得ることが理解されるべきである。導体厚さは、所望の方法でボウタイラジエータ１２を励起するように選択されることが理解される。実施形態では、導体厚さは、０．００５ミルのオーダーである。

【0017】

ボウタイアンテナ要素１０はさらに、第１組及び第２組のチューニング要素１８、２０を含む。第１組のチューニング要素１８は、２対の導体２２ａ、２２ｂを含み、対内の各導体は長方形の形状を有する。第２組のチューニング要素２０は、２対の導体２４ａ、２４ｂを含み、対内の各導体は正方形の形状を有する。チューニング要素２２ａ、２２ｂ、２４ａ、２４ｂは、チューニング要素の所望の形状（ここでは、長方形および正方形の形状の対）を有する基板内の開口を形成するように、導体性材料１６及び基板材料１４を除去するＡＭＴミリング操作によって形成される。その後、導体性インク（又はより広くは導体性流体）を開口内に配置して、チューニング要素２２ａ、２２ｂ、２４ａ、２４ｂを形成する。

【0018】

この技術によれば、類似の動作特性（例えば、動作周波数、帯域幅特性、利得特性など）を有す従来技術のアンテナ要素の形状と比較して、比較的単純な形状を有するアンテナ要素が提供される。

【0019】

プリントされたチューニング要素は、例えば、２つの異なる周波数で共振を確立するダブルチューニング性能（double tuned performance）を生じさせるために必要とされる形状又はサイズであることができる。すなわち、２組のチューニング要素が、ユニットセル内で所望の場の構成（field configuration）を生成するために使用される。

【0020】

ここで図１Ｂを参照すると、複数のボウタイラジエータが、アレイアンテナ３０を形成するように配置されている。図１Ｂの図示では、４つのボウタイラジエータ１０ａ～１０ｄが、２×２のアレイを形成するように配置されている。
当業者であれば、もちろん、任意のサイズのアレイが形成され得ることを理解するであろう。アレイアンテナ３０は、相対的に大きなアレイアンテナ（例えば、特定の用途の必要に応じて、数十、数百又は数千のアンテナ要素からなるアレイアンテナ）を構築するための構築ブロックを形成し得る。したがって、図１に関連して上述したアンテナ要素の設計は、短時間でプリントし試作することができる全体的な（ｆｕｌｌ）アンテナアレイに統合されることができる。

【0021】

図１Ｃは、図示し、上述したように、後に導体性インクなどの導体性材料で埋め戻されることができるトレンチの形態でファラデー壁を形成するための処理中に示される例示的なサブアレイ部分である。一実施形態では、ファラデー壁は、基板１４に関連するグランド平面、例えば、底部グランド平面と頂部グランド平面との間に延在する。

【0022】

図２は、ロープロファイルアレイの一部を形成する例示的なビーム形成器２００を示す。ビーム形成器２００は、ユニットセルＲＦ信号を集約する。

【0023】

実施形態では、ビーム成形器は、以下に述べるように、１０ミルのサブアセンブリ内に収まるＲＦ分割ネットワークとして構成される。実施形態において、ロープロファイルアレイの実施形態は、単一の直線偏光を生成する単一ビーム半二重Ｘバンドフェーズドアレイとして提供されるが、様々なマイクロ波周波数における、二重偏光のマルチビームアレイアーキテクチャもまた、記載した方法の実用的な用途である。一実施形態では、ユニットセルは、約０．６インチの正方形の格子に収まり、その寸法は、統合されたＲＦフロントエンドコンポーネントを制御する。

【0024】

アンテナ要素は、任意の単一のアンテナ要素よりも大きなアンテナのビーム特性を生成するために、サブアレイにグループ化され、位相制御された方法で一緒に給電され得る。ビーム成形器は、ビームポートと、複数の要素ポートとを含むことができる。送信モードでは、送信されるべき信号は、ビームポートに印加され、ビーム成形器によって様々な要素ポートに分配される。受信モードでは、アンテナ要素によって受信され、ガイドされた形態で要素ポートにカップリングされた非ガイド電磁信号は、ビーム成形器のビームポートでビーム信号を生成するためにコンバインされる。

【0025】

図示された実施形態では、ビーム成形器２００は、第１及び第２要素ポート２００ａ，ｂとして示される第１対の要素ポートと、第３及び第４の要素ポート２００４ａ，ｂとして示される第２対の要素ポートとを有する２×２：１のビーム成形器として提供される。要素ポートからの信号は、ビームポート２０６に組み込まれる（combined）。以下にさらに完全に記載されるように、ビーム成形器２００は、信号の分離を強化するためにファラデー壁２１０を含むことができる。上述したように、ファラデー壁は、基板に関連するグランド平面、例えば、底部グランド平面と頂部グランド平面との間で延在するように構成することができる。

【0026】

図２Ａは、ポート２０２ａ、２０２ｂ及び２０４ａ、２０４ｂにおいてビーム成形器２００に結合される一対の単位セルを有する例示的なサブアレイ２２０を示す。２×２：１ビーム成形器２００は、任意の実用サイズのＮ×Ｍ：１ビーム成形器２１０に結合することができる。図２Ｂは、ビーム成形器のためのファラデー壁の形成を示す。

【0027】

図３は、例示的なロープロファイルアレイ３００のスタックアップを示す。実施形態において、アレイの全厚さＴは、約４７ミル（１．１８ｍｍ）未満である。実施形態では、ロープロファイルアレイ３００は、ラジエータフィード回路３０４に結合された、図１Ａのラジエータなどのスロットラジエータ３０２を含む。垂直ランチ３０６は、スロットラジエータ３０２に結合される。

【0028】

図２のビーム成形器回路などのビーム成形器回路層３０８は、ラジエータフィード回路３０４とＤＣ及び論理回路層３１０との間に結合される。位相シフト層３１２は、ＤＣ及び論理回路層３１０に結合され得る。

【0029】

図４は、例示的なアレイ構成要素及び例示的な厚さの表である。示されるように、ロープロファイルアレイの全厚さは、約４７ミル未満である。

【0030】

図５Ａ～５Ｃは、本開示の例示的実施形態によるロープロファイルアレイを製造するためのプロセスステップの第１部分を示す図である。ラジエータ製造は、図５Ａの４つの要素層、図５Ｂのフィード層、及び図５Ｃのグランド平面クリアランスを含む。

【0031】

図６Ａ～６Ｃは、ロープロファイルアレイを製造するための処理ステップの第２の部分を示し、ロープロファイルアレイは、図６Ａのビーム成形層、図６Ｂのビーム成形層上の抵抗器（Ｒとして示される）分配、及び図６Ｃのグランド平面クリアランスを含む。

【0032】

第１ボンディングサイクルを図７Ａ～７Ｃに示す。図７Ａは、ボンディングフィルムと共にラジエータフィード及びラジエータースロットを備えた、第１ボンディングスタックアップの上面図を示し、図７Ｂは、第１ボンディングスタックアップの側面図を示す。スタックアップはさらに、ラジエーターグランド平面、ボンディング膜、ビーム成形器トレース層、及び図７Ｃのビーム成形器グランド平面をさらに含む。

【0033】

図８Ａ～８Ｃは、ファラデー壁を示し、図８Ａではラジエータ内にミリングされており、図８Ｂではビーム成形器内にミリングされている。実施形態では、トレンチはグランド平面まで下方に形成される。図８Ｃは、ＡＭＴ技術を使用した導体性インク等の導体性材料で充填されたラジエータ及びビーム成形器内のトレンチを示す。

【0034】

図９は、活性マイクロストリップ層の機械加工を示す。マイクロストリップ層上にＩＣを示す。

【0035】

図１０Ａは、最終的なボンディングされたアセンブリを示し、図１０Ｂは、第２ボンディングサイクル後のスタックアップを示す。ラジエータ／ビーム成形器は、ボンディング膜が追加された図７Ｂのスタックアップ、ＤＣ層、ボンディング膜、ロジック層、活性マイクロストリップ層に対応する。

【0036】

図１１Ａは、活性マイクロストリップ層内に形成された中心導体を示し、図１１Ｂは、穴あけして、例えば導体性インクで充填した後のファラデー壁を示す。

【0037】

図１２は、ミニアレイ毎に表されるビーム成形器を除く単位セルごとに表されるステップを有する例示的なプロセスフロー図を示す。構築された実施例ではで、６４個の単位セルがあり、６４個の要素を製造するための装置使用時間は約２０．７５時間に匹敵する。プロセスフロー図のもう１つの態様は、ファラデー壁を作製する時間である。示されるように、プロセス時間は、ファラデー壁の２つのミリング及び充填動作をカウントする。

【0038】

ファラデー壁：
ファラデー壁は、グランドビアに代えて、隣接するマイクロ波回路及び高次モード抑制のためのより良いＥＭＩシールドを提供する。アセンブリ全体を通して穴あけし、電気めっきする代わりに、あるグランド平面から別のグランド平面までトレンチが形成され、その後導体性インクで埋め戻される。ラジエータの場合、上述され示されるように、応答は、導体性材料のブロックを提供することによってチューニングされる。これらの導体性材料のブロックは、動作周波数範囲内で増加した帯域幅を提供するラジエータをダブルチューニングするように機能する。ビーム成形器ファラデー壁は、それらが連続的であるので、従来のグランドビアよりもビーム成形器層内に存在する高次モードをより効果的に減衰させ、したがって、ビアフェンスの電気的リーク及び周期的効果を排除する。ファラデー壁は、ＥＭＩ遮蔽技術を提供し、電気めっきプロセスを必要とせずに実施される。

【0039】

一実施形態では、ファラデー壁は、基板を通って「垂直に」電磁境界を提供する導体である。本明細書に記載されているように、ファラデー壁は、基板を通ってグランド平面までトレンチを機械加工し、例えば、付加製造技術で適用される導体性インクなどの導体性材料をトレンチに充填することによって形成され得る。導体性インクは、セットされた場合、実質的に電気的に連続した導体を形成することができる。内側にファラデー壁が形成されるトレンチは、グランド平面を貫通し又は通り抜ける必要がない。したがって、ファラデー壁は、グランド平面と電気的に接触し得る。さらに、ファラデー壁の頂部は、別のグランド平面と電気的に接触してもよく、これは、例えば、導体性インクとグランド平面との間の接触を確実にするために機械加工されたトレンチのわずかな過充填によって、及び／又は半田の塗布によって達成され得る。ファラデー壁の位置決めは、フィード回路によって伝達される信号に影響に対して選択されてもよい。様々な実施形態では、ファラデー壁は、分離を提供する以外の特定の方法で信号に影響を与えることなく、分離を提供するように配置され得る。

【0040】

銅垂直ランチ：
ファラデー壁がシールド技術から電気めっきを除去する一方で、層をブラインドビアと容易に接続するために、ビア（中心導体）から電気めっきを除去する新しい方法が提供される。これらは、多層プリント回路基板（ＰＣＢ）中のストリップ線路とマイクロストリップ回路の異なる層間の横方向電気磁気（ＴＥＭ）同軸インターフェースを提供する。これを行うために、ビーム成形器及びラジエータ層上のパッドは、ボンディングの前に予め錫メッキ（半田付け）され、その結果、半田バンプがトレースの表面に存在する。その後のミリング操作の間に、これらの中心導体孔は、穴あけされ、はんだ付けプロセスを使用して銅中心導体で充填される。はんだごてが活性マイクロストリップ層上の頂部トレースに中心導体を接続するために使用されるにつれて、熱は、中心導体の長さに沿って下の層に伝導され、予め堆積されたはんだバンプをリフローさせる。このはんだバンプは、ボンディング中にリフローするが、はんだバンプの上方の基板に予め穴あけされた孔のため、アセンブリ全体には移行しない。ボンディング後の後処理は、半田バンプまでミリングし、銅中心導体を挿入し、中心導体を両方のトレースにリフローすることを含む。これは、安価で、迅速で、電気めっきを必要とせず、かつ容易に自動化可能な効果的な解決策を作り出す。この方法は、将来、アセンブリのボンディングの前に中心導体を挿入するように拡張することができ、ボンディングプロセスの間に中心導体接続を形成することを可能にする。

【0041】

小型フィーチャサイズプロセス：
ＬＰＡアレイ全体のトレース幅の多くは、５ミル（数千インチ）未満である。基板をエッチングする従来のＰＣＢハウスは、一般に、線幅が５ミルを超えるＰＣＢを安全に製造することができ、又は、その限界を下回るには追加の資金又は時間を必要とする。ラピッドプロトタイピングアーキテクチャに対して、それは、逆効果である。このチームは、ＲａｙｔｈｅｏｎＵＭａｓｓＬｏｗｅｌｌＲｅｓｅａｒｃｈＩｎｓｔｉｔｕｔｅ（ＲＵＲＩ）の能力を活用することができ、それらを、２．７ミル（～７０ミクロン）の銅トレースを作製するために使用することができた。精密なＣＮＣ機械は、非常に正確なガントリーシステムを有し、これらの非常に小さなトレースを許容可能なエッジ特性でミリングすることができる。抵抗性インクは、例えば、これらの小さなトレースの中に抵抗器を作るために、ＮｏｒｄｓｏｎＰｒｏ４システムで非常に正確に分配することができる。最後に、ファラデー壁アセンブリは、Ｐｒｏ４マシン及びＰｉｃｏ－Ｐｕｌｓｅスタンドオフディスペンサを使用して容易に分配されるので、スクリーン印刷する必要はない。小型フィーチャサイズ処理と正確な分配の組み合わせは、現在の技術の限界を押し広げる最先端のアセンブリの作製を可能にしながら、ラピッドプロトタイピングソリューションを提供して、市場投入までの時間を短縮できる。

【0042】

従来のＰＣＢプロセス対ＡＭＴプロセスを使用した実施形態：
従来のＰＣＢプロセスでは、過去１５～２０年間にわたって変更をうまく導入し、経常的に大幅なコスト削減を実現してきた。ＥＭＩシールドを作製するために依然としてグランドビアが使用されていること、層を互いに接続するために中心導体が使用されていること、及びＲＦＰＣＢがプロトタイプにかなりの時間を費やしていることから、主な設計方法はあまり変わっていない。プロトタイプが外部ボードハウスから要求されてから、我々のサイトのいずれかでテストの準備ができるまでに３～５か月かかることがある。以下は、従来のプロトタイピング法とＡＭＴプロトタイピング法の重要な態様を比較した表である。

【表1】