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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-01-26
(45)【発行日】2022-02-03
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G11C 13/00 20060101AFI20220127BHJP
H03K 19/17728 20200101ALN20220127BHJP
【ＦＩ】
G11C13/00 312
G11C13/00 314
G11C13/00 270G
G11C13/00 270H
H03K19/17728
【請求項の数】
10
(21)【出願番号】P 2019503044
(86)(22)【出願日】2018-02-28
(86)【国際出願番号】 JP2018007421
(87)【国際公開番号】W WO2018159653
(87)【国際公開日】2018-09-07
【審査請求日】2021-02-22
(31)【優先権主張番号】P 2017038365
(32)【優先日】2017-03-01
(33)【優先権主張国・地域又は機関】JP
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２７年度、国立研究開発法人新エネルギー・産業技術総合開発機構「エネルギー・環境新技術先導プログラム／制御高度化により自動車等を省エネルギー化する低レイテンシコンピューティングの研究」の委託研究、産業技術力強化法第１９条の適用を受ける特許出願
(73)【特許権者】
【識別番号】520041932
【氏名又は名称】ナノブリッジ・セミコンダクター株式会社
(74)【代理人】
【識別番号】110001519
【氏名又は名称】特許業務法人太陽国際特許事務所
(72)【発明者】
【氏名】宮村 信
(72)【発明者】
【氏名】辻 幸秀
(72)【発明者】
【氏名】阪本 利司
(72)【発明者】
【氏名】根橋 竜介
(72)【発明者】
【氏名】多田 あゆ香
(72)【発明者】
【氏名】白 旭
【審査官】後藤 彰
(56)【参考文献】
【文献】特開２０１０－２５１４９１（ＪＰ，Ａ）
【文献】国際公開第２０１３／１９０７４１（ＷＯ，Ａ１）
【文献】国際公開第２０１０／０７０８９５（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １３／００
Ｈ０３Ｋ １９／１７７２８
(57)【特許請求の範囲】
【請求項1】
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
前記第一端子に接続している第一配線と、
前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、を備え、
前記第一ウェル端子接続線と前記第二ウェル端子接続線とは、電気的に絶縁している、半導体装置。
【請求項2】
前記第一配線と、前記第一選択トランジスタと、前記第一選択トランジスタに接続される第一デコード信号線との組、又は、前記第二配線と、前記第二選択トランジスタと、前記第二選択トランジスタに接続される第二デコード信号線との組のうち、少なくとも何れか一方の組が複数設けられており、前記第一配線と前記第二配線との各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有する、請求項１に記載の半導体装置。
【請求項3】
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、をさらに備え、前記第一プログラミングドライバが複数の前記第一選択トランジスタに接続される構成と、前記第二プログラミングドライバが複数の前記第二選択トランジスタに接続される構成と、の少なくとも何れか１つの構成を有する、請求項２に記載の半導体装置。
【請求項4】
前記第一プログラミングドライバからプログラミング電圧が供給され、前記第二プログラミングドライバから接地電圧が供給され、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加し、前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする、請求項３に記載の半導体装置。
【請求項5】
前記第一プログラミングドライバからプログラミング電圧が供給され、前記第二プログラミングドライバから接地電圧が供給され、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加し、前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする、請求項３に記載の半導体装置。
【請求項6】
前記中間ノードの電圧又は電流を制御する信号を伝達する中間ノード制御線と前記中間ノードとの接続状態を切り替える中間ノード選択回路とを、前記中間ノード毎にさらに備え、前記中間ノード選択回路は、
前記第一選択トランジスタに接続される第一デコード信号線からの信号と、前記第二選択トランジスタに接続される第二デコード信号線からの信号とに基づいて、前記中間ノード制御線と前記中間ノードとの接続状態を切り替える、請求項３から５の何れか１項に記載の半導体装置。
【請求項7】
前記中間ノード選択回路は、第一中間ノード選択トランジスタ及び第二中間ノード選択トランジスタを備え、
前記第一中間ノード選択トランジスタは、第五端子と、第六端子と、第一ゲート端子とを備え、
前記第二中間ノード選択トランジスタは、第七端子と、第八端子と、第二ゲート端子とを備え、
前記第五端子は、前記中間ノード制御線に接続され、
前記第六端子と前記第七端子とは、互いに接続され、
前記第八端子は、前記中間ノードに接続され、
前記第一ゲート端子と前記第二ゲート端子とのうち、一方は前記第一デコード信号線に接続され、他方は前記第二デコード信号線に接続され、
前記第一中間ノード選択トランジスタと前記第二中間ノード選択トランジスタとのウェル端子に接続されている第三ウェル端子接続線と、前記第一ウェル端子接続線及び前記第二ウェル端子接続線とは、電気的に絶縁している、請求項６に記載の半導体装置。
【請求項8】
前記中間ノード制御線に接続される中間ノードプログラミングドライバをさらに備え、前記中間ノードプログラミングドライバからプログラミング電圧が供給され、
前記第一及び第二プログラミングドライバから接地電圧が供給され、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記中間ノードプログラミングドライバから前記プログラミング電圧が供給されたとき、前記第三ウェル端子接続線に正電位のバイアスを印加し、前記第一及び第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第三ウェル端子接続線の電位よりも低くする、請求項７に記載の半導体装置。
【請求項9】
前記第一配線と、前記第一選択トランジスタと、前記第一デコード信号線との組、又は、前記第二配線と、前記第二選択トランジスタと、前記第二デコード信号線との組のうち、少なくともいずれか一方の組が複数設けられ、前記第一配線と前記第二配線との各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有し、
前記第二中間ノード選択トランジスタは、複数の前記中間ノード選択回路それぞれに設けられており、
一の前記中間ノード選択回路の前記第一中間ノード選択トランジスタは、少なくとも１つの他の前記中間ノード選択回路の前記第一中間ノード選択トランジスタを兼ねており、かつ、当該他の前記中間ノード選択回路の前記第二中間ノード選択トランジスタにも接続されている、請求項７又は８に記載の半導体装置。
【請求項10】
第一端子及び第二端子を有する二端子素子と、前記第一端子に接続している第一配線と、
前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、を備え、
前記第一ウェル端子接続線と前記第二ウェル端子接続線とは、電気的に絶縁している、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関するものである。特に、多層配線層の内部に抵抗変化型不揮発素子（以下、「抵抗変化素子」ともいう。）を有する記憶回路、ルックアップテーブル回路及びそれを利用した再構成論理回路に関するものである。
【背景技術】
【0002】
半導体集積回路の微細化に伴い、電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）は、３年で４倍のペースで高集積化がなされてきている。
【0003】
このような状況から、製造後の半導体チップに対して設計者が所望の回路を電気的にプログラムできる半導体装置が使用される機会が増してきている。プログラム可能な半導体装置の具体例として、ＦＰＧＡ（Field Programmable Gate Array）などが挙げられる。
【0004】
しかし、ＦＰＧＡは、カスタム設計の半導体装置と比較して、同じ機能を実現するためには、１桁以上多くのトランジスタを必要とすることが知られている。このため、現状のＦＰＧＡは、面積効率が悪く、ひいては消費電力も増大するという問題点があった。近年、多層配線層内部に抵抗変化素子を搭載してプログラマブル配線を実現することが行われている。この技術を使うことで、ＦＰＧＡのオーバーヘッドを低減し、省電力化・低電力化を目指した研究が行われている。
【0005】
抵抗変化素子の具体例として、遷移金属酸化物を用いたＲｅＲＡＭ（Resistance Random Access Memory）や、イオン伝導体を用いたNano Bridge（登録商標）などが挙げられる。特許文献１及び非特許文献１には、電界などの印加に応じて、イオンが自由に動くことができる固体（以下、「イオン伝導体」ともいう。）中における金属イオンの移動と電気化学反応とを利用した抵抗変化素子が開示されている。
【0006】
特許文献１及び非特許文献１に開示された抵抗変化素子は、イオン伝導層と、このイオン伝導層に接して対向面に設けられた第１電極及び第２電極とから構成されている。第１電極からイオン伝導層に金属イオンが供給される。第２電極からは金属イオンは供給されない。特許文献１及び非特許文献１に開示された抵抗変化素子は、印加電圧極性の変化に応じてイオン伝導体の抵抗値を変化させている。そして、２つの電極間の導通状態を制御している。
【0007】
また、特許文献１、特許文献３及び非特許文献１には、抵抗変化素子をＵＬＳＩ（Ultra-Large Scale Integration）に用いたクロスバスイッチが開示されている。さらに、特許文献２には、２つの抵抗変化素子をユニット素子として接続する場合が開示されている。特許文献４は、抵抗値が可逆的に変化するメモリセルを含んだ不揮発性記憶装置のための書き込み方法に関するものであり、メモリセルに書き込み用の電気的信号が与えられるときに書き込み用駆動回路が形成された基板へバイアス電圧を印加することが、提案されている。
【先行技術文献】
【特許文献】
【0008】
【文献】特開２００５－１０１５３５号公報
【文献】米国特許第９５０８４３２号明細書
【文献】国際公開第２０１３／１９０７４１号
【文献】国際公開第２０１０／０７０８９５号
【非特許文献】
【0009】
【文献】Shunichi Kaeriyama et al., "A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch", IEEE Journal of Solid-State Circuits, Vol.40, No.1, p.168-176, January 2005.
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかしながら、抵抗変化素子をアレイ状に多数並べたクロスバ回路において、アレイ部の行及び列を選択するトランジスタは、レイアウトの制約上、Ｎ型ＦＥＴやＰ型ＦＥＴの単一の極性のトランジスタで構成されることが多い。例えば、図１０Ａに示すように、Ｎ型ＦＥＴを用いてクロスバ回路の列及び行を制御する場合を考える。書き込み又は消去時に流れる電流と、抵抗との積から電圧差が生じ、抵抗変化素子Ｒに正電圧を印加する側のトランジスタ（Ｎ型選択トランジスタ）のソース電位Ｖｓが浮き上がってしまう。
【0011】
すなわち、図１０Ａの場合、書き込み電流をＩｐｒｇとすると、ソース電位Ｖｓは、Ｉｐｒｇ×Ｒとなる。Ｎ型選択トランジスタの場合、ウェルの導電型はＰ型となる。Ｐ型はＧＮＤ（グラウンド）接続される。ソース電位はＧＮＤ電位に比べてＶｓがＩｐｒｇ×Ｒだけ浮き上がる。したがって、ソースから見て基板電位が下がるため、Ｎ型選択トランジスタにバックバイアス（Ｖｔｈ（閾値電圧）が上がる方向のバイアス）がかかる状態となる。
【0012】
一方で、Ｎ型半導体でできているＰ型選択トランジスタの場合も同様で、Ｎ型基板電位（図１０Ａの場合は、Ｖｐｒｇ）に対してソース電位がＶｐｒｇ－Ｉｐｒｇ×Ｒだけ低下する。この状態は、ソース電位に比べて基板電位が上昇し、同様にバックバイアス（Ｖｔｈが上がる方向のバイアス）がかかる状態となる。
【0013】
このとき、図１０Ｂに示すように、Ｎ型選択トランジスタの電流特性（Ｉｄｓ）が、本来、逆バイアスがかからない状態（Ｖｓ＝０Ｖ）の電流特性に比べて、書き込み電流が減少してしまうという問題があった。この問題をＮ型トランジスタのゲート長又は幅の設計で回避しようとすると、ゲート幅を著しく増加させる必要がある。その結果、レイアウト効率が悪化してしまうという問題があった。この問題は、Ｐ型ＦＥＴを用いてクロスバ回路の列及び行を制御する場合であっても同様である。
【0014】
本発明の目的は、上述した課題を鑑み、選択素子の書込読出時の電流特性を改善すると共に、レイアウト面積の増大を抑制する半導体装置を提供することにある。
【課題を解決するための手段】
【0015】
本発明の半導体装置は、第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、前記第一端子に接続している第一配線と、前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、前記第一配線に接続されている第一選択トランジスタと、前記第二配線に接続されている第二選択トランジスタと、前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、を備え、前記第一ウェル端子接続線と前記第二ウェル端子接続線とは、電気的に絶縁している。
【0016】
また、本発明の半導体装置は、第一端子及び第二端子を有する二端子素子と、前記第一端子に接続している第一配線と、前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、前記第一配線に接続されている第一選択トランジスタと、前記第二配線に接続されている第二選択トランジスタと、前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、を備え、前記第一ウェル端子接続線と前記第二ウェル端子接続線とは、電気的に絶縁している。
【発明の効果】
【0017】
本発明によれば、選択素子の書込読出時の電流特性を改善すると共に、レイアウト面積の増大を抑制する半導体装置を提供できる。
【図面の簡単な説明】
【0018】
【図1A】ユニポーラ型スイッチの動作特性のうち、第１電極の正電圧がセット電圧を超えると、ＯＦＦ状態からＯＮ状態に遷移することを説明する図である。
【図1B】ユニポーラ型スイッチの動作特性のうち、ＯＦＦ状態に遷移した後、さらに第１電極の正電圧がセット電圧を超えると、再びＯＦＦ状態からＯＮ状態に遷移することを説明する図である。
【図1C】ユニポーラ型スイッチの動作特性のうち、第１電極の負電圧がセット電圧を超えると、ＯＦＦ状態からＯＮ状態に遷移することを説明する図である。
【図1D】ユニポーラ型スイッチの動作特性のうち、ＯＦＦ状態に遷移した後、さらに第１電極の負電圧がセット電圧を超えると、再びＯＦＦ状態からＯＮ状態に遷移することを説明する図である。
【図2A】バイポーラ型スイッチの動作特性のうち、第１電極の正電圧がセット電圧を超えると、ＯＦＦ状態からＯＮ状態に遷移することを説明する図である。
【図2B】バイポーラ型スイッチの動作特性のうち、第１電極の正電圧をさらに大きくすると、オーミックな電流－電圧特性を示すことを説明する図である。
【図2C】バイポーラ型スイッチの動作特性のうち、第１電極の負電圧がリセット電圧を超えると、ＯＮ状態からＯＦＦ状態に遷移することを説明する図である。
【図2D】バイポーラ型スイッチの動作特性のうち、第１電極の正電圧がセット電圧を超えると、ＯＦＦ状態からＯＮ状態に遷移することを説明する図である。
【図3】本発明の第１実施形態による半導体装置の構成の一例を示す図である。
【図4】第１実施形態による半導体装置の制御方法を説明するフローチャートである。
【図5】本発明の第２実施形態による半導体装置の構成の一例を示す図である。
【図6A】ユニット素子を構成するスイッチ素子の組み合わせの一例を示す図である。
【図6B】ユニット素子を構成するスイッチ素子の組み合わせの一例を示す図である。
【図6C】ユニット素子を構成するスイッチ素子の組み合わせの一例を示す図である。
【図6D】ユニット素子を構成するスイッチ素子の組み合わせの一例を示す図である。
【図7】本発明の第３実施形態による半導体装置の構成の一例を示す図である。
【図8A】第３実施形態による半導体装置の制御方法のうち、ユニット素子をＯＦＦ状態からＯＮ状態に遷移させる手順を説明するフローチャートである。
【図8B】第３実施形態による半導体装置の制御方法のうち、ユニット素子をＯＮ状態からＯＦＦ状態に遷移させる手順を説明するフローチャートである。
【図9】本発明の第４実施形態による半導体装置の構成の一例を示す図である。
【図10A】Ｎ型ＦＥＴを用いてクロスバ回路の行及び列を制御することを説明する回路図の一例である。
【図10B】抵抗変化素子に正電圧を印加する側のトランジスタの逆バイアスがない状態と逆バイアスがかかる状態の電流特性を示す図である。
【発明を実施するための形態】
【0019】
次に、本発明の実施形態について図面を参照して説明する。
【0020】
本実施形態を詳細に説明する前に、本実施形態に関連する用語の意味を説明する。
【0021】
（バイポーラ型スイッチとユニポーラ型スイッチの説明）
（ユニポーラ型スイッチ）
ユニポーラ型スイッチは、印加電圧値に応じてＯＦＦ状態（高抵抗状態）とＯＮ状態（低抵抗状態）とが切り替えられるスイッチング素子である。
（ユニポーラ型スイッチ）
ユニポーラ型スイッチは、印加電圧値に応じてＯＦＦ状態（高抵抗状態）とＯＮ状態（低抵抗状態）とが切り替えられるスイッチング素子である。
【0022】
【0023】
ユニポーラ型スイッチとして、抵抗変化層が第１電極と第２電極とを用いて挟まれた構成を考える。第１電極に正電圧を印加する。印加正電圧が所定のセット電圧を超えると、ユニポーラ型スイッチは、ＯＦＦ状態からＯＮ状態に遷移する（図１Ａ）。
【0024】
なお、セット電圧は、後述するリセット電圧と共に、抵抗変化層の膜厚や組成、密度などに依存して決まる特性値である。そして、抵抗変化層の抵抗値が高抵抗のＯＦＦ状態から低抵抗のＯＮ状態に遷移する電圧がセット電圧である。逆に、抵抗変化層の抵抗値がＯＮ状態からＯＦＦ状態に遷移する電圧がリセット電圧である。
【0025】
ＯＮ状態にあるユニポーラ型スイッチにリセット電圧よりも大きな正電圧を印加すると、ユニポーラ型スイッチはＯＮ状態からＯＦＦ状態に遷移する。印加電圧をさらに大きくして、正電圧値がセット電圧を超えると、ユニポーラ型スイッチは、再びＯＦＦ状態からＯＮ状態に遷移する（図１Ｂ）。
【0026】
一方、第１電極に負電圧を印加する。負電圧値が所定のセット電圧を超えると、ユニポーラ型スイッチはＯＦＦ状態からＯＮ状態に遷移する（図１Ｃ）。
【0027】
ＯＮ状態にあるユニポーラ型スイッチにリセット電圧よりもさらに大きな負電圧を印加する。第１電極に印加している負電圧値がリセット電圧を超えると、ユニポーラ型スイッチはＯＮ状態からＯＦＦ状態に遷移する。印加電圧をさらに大きくして、負電圧値がセット電圧を超えると、ユニポーラ型スイッチは、再びＯＦＦ状態からＯＮ状態に遷移する（図１Ｄ）。
【0028】
このように、ユニポーラ型スイッチは、印加電圧の極性に依存せず、電圧値にのみ依存する。そして、ユニポーラ型スイッチは、図１Ａ、図１Ｂの抵抗変化特性と、図１Ｃ、図１Ｄの抵抗変化特性とを示す特徴を有している。
【0029】
（バイポーラ型スイッチ）
ユニポーラ型スイッチに対し、バイポーラ型スイッチは、印加する電圧の極性に応じて、ＯＦＦ状態とＯＮ状態とが切り替えられるスイッチング素子である。
ユニポーラ型スイッチに対し、バイポーラ型スイッチは、印加する電圧の極性に応じて、ＯＦＦ状態とＯＮ状態とが切り替えられるスイッチング素子である。
【0030】
図２は、バイポーラ型スイッチの動作特性を示す図である。バイポーラ型スイッチは、抵抗変化層として機能するイオン伝導体が、第１電極と第２電極とを用いて挟まれた構造を有しているものとする。そして、第１電極に正電圧を印加する。電圧値がセット電圧を超えると、バイポーラ型スイッチはＯＦＦ状態からＯＮ状態に遷移する（図２Ａ）。以下、このような電圧印加条件を順バイアスと定義する。
【0031】
次に、印加電圧を大きくすると、バイポーラ型スイッチは、オーミックな電流－電圧特性を示すようになる（図２Ｂ）。
【0032】
次に、第１電極に負電圧を印加する。電圧値がリセット電圧を超えると、バイポーラ型スイッチは、ＯＮ状態からＯＦＦ状態に遷移する（図２Ｃ）。以下、このような電圧印加条件を逆バイアスと定義する。
【0033】
さらに、ＯＦＦ状態のバイポーラ型スイッチの第１電極に、再び正電圧を印加する。そして、電圧値がセット電圧を超えると、バイポーラ型スイッチはＯＦＦ状態からＯＮ状態に遷移する（図２Ｄ）。このように、バイポーラ型スイッチは、印加電圧の極性に応じてＯＦＦ状態とＯＮ状態とが切り替わる。
【0034】
（バイポーラ型スイッチにおける電極の定義）
ここで、バイポーラ型スイッチに用いられる電極を定義する。図２Ａに示すように、スイッチング素子をＯＦＦ状態からＯＮ状態に遷移させる順バイアスを与えるための正電圧を加える電極を正電極と定義する。逆にスイッチング素子に逆方向のバイアスを加え、ＯＦＦ状態とする際に相対的に正電位を加える電極を負電極と定義する。
ここで、バイポーラ型スイッチに用いられる電極を定義する。図２Ａに示すように、スイッチング素子をＯＦＦ状態からＯＮ状態に遷移させる順バイアスを与えるための正電圧を加える電極を正電極と定義する。逆にスイッチング素子に逆方向のバイアスを加え、ＯＦＦ状態とする際に相対的に正電位を加える電極を負電極と定義する。
【0035】
なお、説明の都合上、バイポーラ型スイッチやユニポーラ型スイッチを一例とする抵抗変化スイッチ素子のＯＦＦ状態とＯＮ状態とが切り替わる条件は、印加電圧値であるとして説明を行った。ただし、抵抗変化スイッチ素子のＯＦＦ状態とＯＮ状態とが切り替わる条件はこれに限定されない。抵抗変化スイッチ素子のＯＦＦ状態とＯＮ状態が切り替わる条件は、例えば、印加電流、電圧印加継続時間、又は電流印加継続時間などであってもよい。以下記載する実施形態は、上述した様々な条件を有している抵抗変化スイッチ素子においても実現することができる。
【0036】
（第１実施形態）
本発明の第１実施形態を説明する。図３は第１実施形態による半導体装置の構成の一例を示す図である。
本発明の第１実施形態を説明する。図３は第１実施形態による半導体装置の構成の一例を示す図である。
【0037】
半導体装置は、第一配線１０１、第二配線１０２、第一スイッチ素子１０４、第二スイッチ素子１０３、第一選択トランジスタ１０６、第二選択トランジスタ１０７がアレイ状に配置されている。さらに、半導体装置は、第一プログラミングドライバ１０８と、第二プログラミングドライバ１０９とを有している。第一配線１０１と第二配線１０２とは、例えば、平面視において直角に交差するといったような、平面視において交差する方向に配置される。第一スイッチ素子１０４と第二スイッチ素子１０３とは、第一配線１０１と第二配線１０２との交点に対して直列に接続されるように配置される。
【0038】
ここで、第一スイッチ素子１０４の一方の端子は、第一配線１０１に接続される。また、第二スイッチ素子１０３の一方の端子は、第二配線１０２に接続される。さらに、第一スイッチ素子１０４の他方の端子と、第二スイッチ素子１０３の他方の端子とは互いに接続されている。第一スイッチ素子１０４の他方の端子と、第二スイッチ素子１０３の他方の端子とが接続されている部分は、中間ノード１０５を形成している。第一スイッチ素子１０４と第二スイッチ素子１０３との組合せは、１つのユニット素子１１０を構成する。各ユニット素子１１０は、第一配線１０１と第二配線１０２との交差点の各々に行列状に配置されている。ここで、行列状に配置されているとは、各ユニット素子１１０が行（横方向）と列（縦方向）とに沿って矩形状に配列された状態をいう。
【0039】
また、第一プログラミングドライバ１０８は、第一選択トランジスタ１０６を介して第一配線１０１に接続されている。また、第二プログラミングドライバ１０９は、第二選択トランジスタ１０７を介して第二配線１０２に接続されている。さらに、第一選択トランジスタ１０６のゲート端子は、第一デコード配線１１１に接続されている。また、第二選択トランジスタ１０７のゲート端子は、第二デコード配線１１２に接続されている。さらに、第一選択トランジスタ１０６のウェル端子は、共通して第一ウェル端子接続線１１３に接続されている。また、第二選択トランジスタ１０７のウェル端子は、共通して第二ウェル端子接続線１１４に接続されている。
【0040】
ここで、第一プログラミングドライバ１０８は、プログラミング電圧Ｖｐｒｇを供給する。また、第二プログラミングドライバ１０９は、接地電圧（０Ｖ）を供給する。そして、第一デコード配線１１１の中の１本に対して、第一選択トランジスタ１０６が導通状態となる電圧を与える。また、第二デコード配線１１２の中の１本に対して、第二選択トランジスタ１０７が導通状態となる電圧を与える。第一、第二デコード配線１１１、１１２のうち、導通状態となる電圧を与えていない第一、第二デコード配線１１１、１１２には、第一、第二選択トランジスタ１０６、１０７が非導通状態となる電圧を与えるように制御されているものとする。
【0041】
そうすると、図３のクロスバ回路において、唯一つの交差点に配置されているユニット素子１１０に対して、第一プログラミングドライバ１０８からプログラミング電圧Ｖｐｒｇが供給される。このとき、抵抗値をＲとするユニット素子１１０に電流（Ｉｐｒｇ）が流れると、第一デコード配線１１１の電位はＩｐｒｇ×Ｒだけ上昇する。
【0042】
この電位の上昇は、第一選択トランジスタ１０６のソース電位を上昇させてしまう。その結果、第一選択トランジスタ１０６のソース電位から見たウェル電位が低下することになる。この状態を回避するため、第一選択トランジスタ１０６のコンダクタンスを低下させる措置をとる。本実施形態では、第一ウェル端子接続線１１３に対して正電位のバイアスを印加してウェル電位を上昇させる制御を行っている。その結果、ソース電位の上昇が打ち消されることになる。この制御を行うことで、ユニット素子１１０に流れる電流を増加させたとしても確実なプログラミング動作を実施することができる。
【0043】
また、このとき、第二ウェル端子接続線１１４の電位は、第一ウェル端子接続線１１３の電位よりも低くなるように制御する。第二ウェル端子接続線１１４の電位は、第二プログラミングドライバ１０９が供給する接地電位（０Ｖ）と同じか、さらに低い方が望ましい。その結果、非導通状態にある第二選択トランジスタ１０７で発生するリーク電流を低く抑えることができる。
【0044】
また、本実施形態では、第一選択トランジスタ１０６のウェル端子に共通して接続されている第一ウェル端子接続線１１３と、第二選択トランジスタ１０７のウェル端子に共通して接続されている第二ウェル端子接続線１１４と、を電気的に絶縁している。これにより、プログラミング動作の実施に伴い選択された素子に対する書き込み動作時に発生する書き込み電流の減少を回避することができる。併せて、電流特性を改善することもできる。
【0045】
なお、本実施形態では、第一、第二選択トランジスタ１０６、１０７としてＮ型電界効果トランジスタを例に挙げて説明を行った。Ｐ型電界効果トランジスタの場合は、第一ウェル端子接続線１１３の電位を第二ウェル端子接続線１１４の電位よりも低くなるように制御する。
【0046】
次に、本実施形態による半導体装置の制御方法について説明する。図４は、本実施形態による半導体装置の制御方法を説明するフローチャートである。
【0047】
ステップＳ１の処理において、すべての第一、第二デコード配線１１１、１１２に、非導通状態となる電圧が印加される。ステップＳ２の処理において、第一プログラミングドライバ１０８から、プログラミング電圧Ｖｐｒｇが供給される。ステップＳ３の処理において、第二プログラミングドライバ１０９から、接地電圧（０Ｖ）が供給される。
【0048】
ステップＳ４の処理において、第一ウェル端子接続線１１３に対して、正電位のバイアスが印加され、ウェル電位を上昇させる制御が行われる。
【0049】
ステップＳ５の処理において、第二ウェル端子接続線１１４の電位は、第一ウェル端子接続線１１３の電位と比較して低くなるように制御される。
【0050】
ステップＳ６の処理において、第一デコード配線１１１の中の１本に対して、第一選択トランジスタ１０６から導通状態となる電圧が印加される。ステップＳ７の処理において、第二デコード配線１１２の中の１本に対して、第二選択トランジスタ１０７から導通状態となる電圧が印加され、処理を終了する。
【0051】
本実施形態では、第一デコード配線１１１と第二デコード配線１１２とによって導通状態にある交差点に配置されているユニット素子１１０に対して、第一プログラミングドライバ１０８からプログラミング電圧Ｖｐｒｇが供給された場合に、第一選択トランジスタ１０６のソース電位から見たウェル電位の低下を抑制することとしている。すなわち、第一ウェル端子接続線１１３に対して正電位のバイアスを印加することでウェル電位を上昇させ、ソース電位の上昇を打ち消している。これにより、ユニット素子１１０に流れる電流を増加させても確実なプログラミング動作を実施することができる。
【0052】
（第２実施形態）
図５は第２実施形態による半導体装置の構成の一例を示す図である。第１実施形態と共通する部分の説明は省略する。本実施形態では、第二の中間ノード選択トランジスタ１２０のソース端子又はドレイン端子のうちの何れかの端子は、中間ノード１０５に対して接続されている。また、第二の中間ノード選択トランジスタ１２０のドレイン端子又はソース端子のうち中間ノード１０５に対して接続されていない端子は、第一の中間ノード選択トランジスタ１２１のソース端子又はドレイン端子のうちの何れかの端子に接続されている。第一の中間ノード選択トランジスタ１２１のドレイン端子又はソース端子のうち第二の中間ノード選択トランジスタ１２０に対して接続されていない端子は、アレイ１２４内で共通に配線される中間ノード制御線１２２に接続されている。
図５は第２実施形態による半導体装置の構成の一例を示す図である。第１実施形態と共通する部分の説明は省略する。本実施形態では、第二の中間ノード選択トランジスタ１２０のソース端子又はドレイン端子のうちの何れかの端子は、中間ノード１０５に対して接続されている。また、第二の中間ノード選択トランジスタ１２０のドレイン端子又はソース端子のうち中間ノード１０５に対して接続されていない端子は、第一の中間ノード選択トランジスタ１２１のソース端子又はドレイン端子のうちの何れかの端子に接続されている。第一の中間ノード選択トランジスタ１２１のドレイン端子又はソース端子のうち第二の中間ノード選択トランジスタ１２０に対して接続されていない端子は、アレイ１２４内で共通に配線される中間ノード制御線１２２に接続されている。
【0053】
この中間ノード制御線１２２は、中間ノード１０５の電圧又は電流を制御する信号を伝達するものである。中間ノード制御線１２２は、中間ノードプログラミングドライバ１２３に接続されている。第二の中間ノード選択トランジスタ１２０のゲート端子は、第二デコード配線１１２に接続されている。第一の中間ノード選択トランジスタ１２１のゲート端子は、第一デコード配線１１１に接続されている。ここで、第一、第二の中間ノード選択トランジスタ１２１、１２０のウェル配線１２５は、アレイ１２４内で共通に接続されている。
【0054】
第一、第二の中間ノード選択トランジスタ１２１、１２０は、中間ノード選択回路を構成している。中間ノード選択回路は、中間ノード１０５毎に設けられている。中間ノード選択回路は、中間ノード制御線１２２と中間ノード１０５との接続状態を切り替えている。この切り替えは、第一の中間ノード選択トランジスタ１２１のゲート端子に接続されている第一デコード配線１１１からの信号と、第二の中間ノード選択トランジスタ１２０のゲート端子に接続されている第二デコード配線１１２からの信号に基づいて行われる。
【0055】
ここで、中間ノードプログラミングドライバ１２３は、プログラミング電圧Ｖｐｒｇを供給する。また、第一、第二プログラミングドライバ１０８、１０９は、接地電圧（０Ｖ）を供給する。そして、第一デコード配線１１１の中の１本に対して、第一選択トランジスタ１０６が導通状態となる電圧を与える。また、第二デコード配線の中の１本に対して、第二選択トランジスタ１０７が導通状態となる電圧を与える。第一、第二デコード配線１１１、１１２のうち、導通状態となる電圧を与えていない第一、第二デコード配線１１１、１１２には、第一、第二選択トランジスタ１０６、１０７が非導通状態となる電位が与えるように制御されるものとする。
【0056】
そうすると、図５のクロスバ回路において、唯一つの交差点に配置されている中間ノード選択回路を構成する第一の中間ノード選択トランジスタ１２１に対して、中間ノードプログラミングドライバ１２３からプログラミング電圧Ｖｐｒｇが供給される。このとき、抵抗値をＲとするユニット素子１１０に電流（Ｉｐｒｇ）が流れると、第二の中間ノード選択トランジスタ１２０のソース電位はＩｐｒｇ×Ｒだけ上昇する。さらに、第一の中間ノード選択トランジスタ１２１のソース電位は、第二の中間ノード選択トランジスタ１２０の閾値電圧をＶｔｈｎとすると、Ｉｐｒｇ×Ｒ＋Ｖｔｈｎだけ上昇する。
【0057】
これらの電位の上昇は、第一及び第二の中間ノード選択トランジスタ１２１、１２０のソース電位を上昇させてしまう。その結果、第一の中間ノード選択トランジスタ１２１のソース電位から見たウェル電位が低下することになる。また、第二の中間ノード選択トランジスタ１２０のソース電位から見たウェル電位が低下することになる。この状態を回避するため、第一及び第二の中間ノード選択トランジスタ１２１、１２０のコンダクタンスを低下させる措置をとる。本実施形態では、第一、第二の中間ノード選択トランジスタ１２１、１２０のウェル配線１２５に対して正電位のバイアスを印加してウェル電位を上昇させる制御を行っている。その結果、ソース電位の上昇が打ち消されることになる。この制御を行うことで、ユニット素子１１０に流れる電流を増加させたとしても確実なプログラミング動作を実施することができる。
【0058】
また、このとき、第一、第二ウェル端子接続線１１３、１１４の電位は、第一、第二の中間ノード選択トランジスタ１２１、１２０のウェル配線１２５の電位よりも低くなるように制御する。第一、第二ウェル端子接続線１１３、１１４の電位は、第一、第二プログラミングドライバ１０８、１０９が供給する接地電位（０Ｖ）と同じか、さらに低い方が望ましい。その結果、非導通状態にある第一、第二選択トランジスタ１０６、１０７で発生するリーク電流を低く抑えることができる。
【0059】
また、本実施形態では、ウェル配線１２５と、第一ウェル端子接続線１１３と、第二ウェル端子接続線１１４とを、電気的に絶縁している。ウェル配線１２５は、第一、第二の中間ノード選択トランジスタ１２１、１２０のウェル端子に接続される。第一ウェル端子接続線１１３は、第一選択トランジスタ１０６のウェル端子に共通して接続されている。第二ウェル端子接続線１１４は、第二選択トランジスタ１０７のウェル端子に接続されている。これにより、プログラミング動作の実施に伴い選択された素子に対する書き込み動作時に発生する書き込み電流の減少を回避することができる。併せて、電流特性を改善することもできる。
【0060】
さらに、本実施形態では、第一、第二スイッチ素子１０４、１０３を個々にプログラムすることができる。そのため、第一、第二スイッチ素子１０４、１０３は、ユニポーラ型スイッチ、バイポーラ型スイッチ、又はこれらの組み合わせであってもよい。また、第一、第二スイッチ素子１０４、１０３は、バイポーラ型スイッチの極性を揃えて接続された構成であってもよい。さらに、第一、第二スイッチ素子１０４、１０３は、バイポーラ型スイッチの逆極性同士が接続された構成であってもよい。これにより、スイッチ素子の特性に柔軟に対応できる利点を提供し得る。
【0061】
ここで、図６にユニット素子を構成するスイッチ素子の組み合わせの例を示す。図６Ａは、両極性のユニポーラ型スイッチを単独で用いた例である。図６Ｂ、図６Ｃは、一方向の極性を有するバイポーラ型スイッチを単独で用いた例である。図６Ｄは、一方向の極性を有するバイポーラ型スイッチを、互いの極性が対向する方向に配置した例である。
【0062】
ユニット素子１１０のＯＦＦ信頼性を向上させるためには、図６Ｄに示すように、互いの極性が対向する方向にバイポーラ型スイッチを組み合わせた配置がさらに好ましい。図６Ｄに示すユニット素子１１０では、動作中に片方のスイッチ素子をＯＮにする方向に電圧が印加された場合であっても、他方のスイッチ素子には、そのスイッチ素子をＯＦＦにする方向に電圧が印加されることになる。そのため、ユニット素子１１０に対する誤書き込みの発生を低減させる効果が高いからである。
【0063】
本実施形態では、第一デコード配線１１１と第二デコード配線１１２とによって導通状態にある交差点に配置されているユニット素子１１０に対して、中間ノードプログラミングドライバ１２３からプログラミング電圧Ｖｐｒｇが供給された場合に、第一の中間ノード選択トランジスタ１２１のソース電位から見たウェル電位の低下を抑制することとしている。すなわち、第一、第二の中間ノード選択トランジスタ１２１、１２０のウェル配線１２５に対して正電位のバイアスを印加することでウェル電位を上昇させ、ソース電位の上昇を打ち消している。これにより、ユニット素子１１０に流れる電流を増加させても確実なプログラミング動作を実施することができる。
【0064】
（第３実施形態）
本実施形態は、第２実施形態の中間ノード選択回路のトランジスタ数をさらに低減する形態である。中間ノード選択回路を構成する第一の中間ノード選択トランジスタ１２１と第二の中間ノード選択トランジスタ１２０とのうち、中間ノードプログラミングドライバ１２３側に接続されるトランジスタは、デコード配線を共有する範囲で集約して配置することが可能である。図７は、第３実施形態による半導体装置の構成の一例を示す図である。各中間ノード選択回路を構成する中間ノード選択トランジスタのうち、第一デコード配線１１１を共有する第一の中間ノード選択トランジスタ１２１は集約され、共有型中間ノード選択スイッチ素子１２６として配置されている。また、共有型中間ノード選択スイッチ素子１２６のウェル配線１２７も共通して配線される。
本実施形態は、第２実施形態の中間ノード選択回路のトランジスタ数をさらに低減する形態である。中間ノード選択回路を構成する第一の中間ノード選択トランジスタ１２１と第二の中間ノード選択トランジスタ１２０とのうち、中間ノードプログラミングドライバ１２３側に接続されるトランジスタは、デコード配線を共有する範囲で集約して配置することが可能である。図７は、第３実施形態による半導体装置の構成の一例を示す図である。各中間ノード選択回路を構成する中間ノード選択トランジスタのうち、第一デコード配線１１１を共有する第一の中間ノード選択トランジスタ１２１は集約され、共有型中間ノード選択スイッチ素子１２６として配置されている。また、共有型中間ノード選択スイッチ素子１２６のウェル配線１２７も共通して配線される。
【0065】
すなわち、ある中間ノード選択回路の第一の中間ノード選択トランジスタ１２１は、少なくとも一つの他の中間ノード選択回路の第一の中間ノード選択トランジスタ１２１を兼用している。さらに、ある中間ノード選択回路の第一の中間ノード選択トランジスタ１２１は、他の中間ノード選択回路の第二の中間ノード選択トランジスタ１２０にも接続されている。
【0066】
第二の中間ノード選択トランジスタ１２０は、ユニット素子１１０に対応して行列状に配置される。図７では、第二の中間ノード選択トランジスタ１２０のウェル配線１２８a、１２８ｂは、行毎に行方向に共通して配線されている。すなわち、第二の中間ノード選択トランジスタ１２０のウェル配線１２８a、１２８ｂは、第二デコード配線１１２と平行となる方向に共通して配線されている。なお、図７では、第二の中間ノード選択トランジスタ１２０のウェル配線１２８a、１２８ｂは行方向に共通して配線されているが、縦横を入れ替え、列方向に共通して配線されるようにしてもよい。
【0067】
図７の場合、プログラミング対象を含む中間ノード選択トランジスタは、行毎にウェル電位を与えることが可能である。共有型中間ノード選択スイッチ素子１２６に共通して接続される複数の第二の中間ノード選択トランジスタ１２０のうち、プログラミングの対象となるトランジスタのウェル電位のみを制御することができる。このような制御を行うことで、プログラミングの対象でない中間ノード選択トランジスタに対する影響を排除することができる。また、プログラミングの対象である中間ノード選択トランジスタのウェル電位のみを制御することで、電流特性を改善することができる。
【0068】
要するに、プログラミングの対象である中間ノード選択トランジスタのウェル電位と、プログラミングの対象でない中間ノード選択トランジスタのウェル電位との間に差を設けることとしている。これにより、トランジスタの選択性を向上させている。さらに、プログラムの誤書き込みの発生を抑制することができる。さらに、図７に示すように、共有型中間ノード選択スイッチ素子１２６のウェル配線１２７と、第一デコード配線１１１とを直交させて配置している。これにより、非選択の第二の中間ノード選択トランジスタとの選択性を向上させることができる。
【0069】
次に、本実施形態による半導体装置の制御方法について説明する。図８Ａ、図８Ｂは、本実施形態による半導体装置の制御方法を説明するフローチャートである。このとき、ユニット素子１１０は、図６Ｄに示すような、一方向の極性を有するバイポーラ型スイッチを、互いに極性が対向する方向に組み合わせた配置であるとする。ここでは、中間ノード１０５に接続されたバイポーラ型スイッチの電極が負電極であるとし、第一配線１０１と第二配線１０２とに接続されたバイポーラ型スイッチの電極が正電極であり、第一、第二選択トランジスタ１０６、１０７がＮ型トランジスタである場合に基づいて説明する。
【0070】
まず、図８Ａを参照してユニット素子をＯＦＦ状態からＯＮ状態に遷移させる手順を述べる。ステップＳ１１の処理において、すべての第一デコード配線１１１と第二デコード配線１１２との電位を、第一、第二選択トランジスタ１０６、１０７が非導通状態となる電位（例えば、接地電位）に設定する。
【0071】
ステップＳ２１の処理において、第一、第二プログラミングドライバ１０８、１０９からプログラミング電圧Ｖｐｒｇを出力する。
【0072】
ステップＳ３１の処理において、中間ノードプログラミングドライバ１２３から接地電位（０Ｖ）が供給される。
【0073】
ステップＳ４１の処理において、第一、第二ウェル端子接続線１１３、１１４に正電位のバイアスを印加し、ウェル電位を上昇させる制御を行う。
【0074】
ステップＳ５１の処理において、共有型中間ノード選択スイッチ素子１２６のウェル配線１２７及び第二の中間ノード選択トランジスタ１２０のウェル配線１２８a、１２８ｂの電位を、第一、第二ウェル端子接続線１１３、１１４の電位より低くなるように制御する。
【0075】
ステップＳ６１において、第一デコード配線１１１の中の１本に対して、第一選択トランジスタ１０６が導通状態となる電圧が印加される。
【0076】
ステップＳ７１の処理において、第二デコード配線１１２の中の１本に対して、第二選択トランジスタ１０７が導通状態となる電圧が印加される。
【0077】
以上の処理を行うことにより、行列状に配置されたユニット素子を一意に選択して、さらに、第一、第二選択トランジスタ１０６、１０７のソース電位浮きの影響を減殺して、ＯＦＦ状態からＯＮ状態に遷移させることが可能である。
【0078】
なお、ここでＳ２１の処理とＳ３１の処理、及びＳ４１の処理とＳ５１の処理、及びＳ６１の処理とＳ７１の処理のそれぞれは、同時又は順序は逆であっても良い。
【0079】
次に、図８Ｂを参照してユニット素子をＯＮ状態からＯＦＦ状態に遷移させる手順を述べる。ステップＳ１２の処理において、すべての第一デコード配線１１１と第二デコード配線１１２との電位を、第一、第二選択トランジスタ１０６、１０７が非導通状態となる電位（例えば、接地電位）に設定する。
【0080】
ステップＳ２２の処理において、中間ノードプログラミングドライバ１２３からプログラミング電圧Ｖｐｒｇを出力する。
【0081】
ステップＳ３２の処理において、第一、第二プログラミングドライバ１０８、１０９から接地電位が供給される。
【0082】
ステップＳ４２の処理において、共有型中間ノード選択スイッチ素子１２６のウェル配線１２７に正電位のバイアスを印加し、ウェル電位を上昇させる制御を行う。
【0083】
ステップＳ５２の処理において、選択対象となるユニット素子に接続される第二の中間ノード選択トランジスタ１２０のウェル配線の１本に対して正電位を印加する。
【0084】
ステップＳ６２の処理において、ステップＳ５２の選択対象以外のウェル配線及び第一、第二ウェル端子接続線１１３、１１４の電位を、共有型中間ノード選択スイッチ素子１２６のウェル配線１２７及び選択対象となるユニット素子に接続される第二の中間ノード選択トランジスタ１２０のウェル配線１２８の電位よりも低くなるように制御を行う。
【0085】
ステップＳ７２の処理において、第一デコード配線１１１の中の１本に対して、第一選択トランジスタ１０６が導通状態となる電圧が印加される。
【0086】
ステップＳ８２の処理において、第二デコード配線１１２の中の１本に対して、第二選択トランジスタ１０７が導通状態となる電圧が印加される。
【0087】
以上の処理を行うことにより、行列状に配置されたユニット素子を一意に選択して、さらに、第一及び第二の選択トランジスタのソース電位浮きの影響を減殺して、ＯＮ状態からＯＦＦ状態に遷移させることが可能である。
【0088】
ここで、Ｓ２２の処理とＳ３２の処理、及びＳ４２の処理とＳ５２の処理とＳ６２の処理、及びＳ７２の処理とＳ８２の処理のそれぞれは、同時又は順序は逆であっても良い。
【0089】
（第４実施形態）
本発明の第４実施形態を説明する。図９は第４実施形態による半導体装置の構成の一例を示す図である。本実施形態による半導体装置は、第一スイッチ１３１と、第二スイッチ１３２と、第一配線１０１と、第二配線１０２と、第一選択トランジスタ１０６と、第二選択トランジスタ１０７と、第一ウェル端子接続線１１３と、第二ウェル端子接続線１１４と、を備えている。
本発明の第４実施形態を説明する。図９は第４実施形態による半導体装置の構成の一例を示す図である。本実施形態による半導体装置は、第一スイッチ１３１と、第二スイッチ１３２と、第一配線１０１と、第二配線１０２と、第一選択トランジスタ１０６と、第二選択トランジスタ１０７と、第一ウェル端子接続線１１３と、第二ウェル端子接続線１１４と、を備えている。
【0090】
第一スイッチ１３１は、第一端子及び第二端子を有している。第一スイッチ１３１は、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型のスイッチである。
【0091】
第二スイッチ１３２は、第三端子及び第四端子を有している。第二スイッチ１３２の第三端子は第一スイッチ１３１の第二端子に接続して中間ノード１０５を形成する。第二スイッチ１３２は、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型のスイッチである。
【0092】
第一配線１０１は、第一スイッチ１３１の第一端子に接続している。第二配線１０２は、第二スイッチ１３２の第四端子に接続している。第二配線１０２は、平面視で第一配線１０１と交わる方向に延伸している。
【0093】
第一選択トランジスタ１０６は、第一配線１０１に接続されている。第二選択トランジスタ１０７は、第二配線１０２に接続されている。
【0094】
第一ウェル端子接続線１１３は、第一選択トランジスタ１０６のウェル端子に接続されている。第二ウェル端子接続線１１４は、第二選択トランジスタ１０７のウェル端子に接続されている。そして、第一ウェル端子接続線１１３と第二ウェル端子接続線１１４とは、電気的に絶縁している。
【0095】
このように、本実施形態では、選択トランジスタのウェル電位を制御する端子を設けている。そして、書き込み・読み出し時に所定の選択トランジスタのウェル電位を制御し、ウェル電位を上昇させている。その結果、ソース電位が浮く影響をなくすことが可能となる。
【0096】
なお、半導体装置の図示しない記憶部に格納されているプログラムは、記録媒体で提供されてもよく、また、インターネット等のネットワークを介して提供されてもよい。記録媒体は、コンピュータ使用可能媒体又はコンピュータ可読媒体であって、磁気、光、電子、電磁気、赤外線などを用いて情報の記録又は読み取りが可能な媒体を含む。そのような媒体として、例えば、半導体メモリ、半導体または固体の記憶装置、磁気テープ、取外し可能なコンピュータディスケット、ランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ（Read Only Memory））、磁気ディスク、光ディスク、光磁気ディスクなどがある。
【0097】
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【0098】
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
［付記１］
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
前記第一端子に接続している第一配線と、
前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、を備え、
前記第一ウェル端子接続線と前記第二ウェル端子接続線とは、電気的に絶縁している、半導体装置。
［付記２］
前記第一配線と、前記第一選択トランジスタと、前記第一選択トランジスタに接続される第一デコード信号線との組、又は、前記第二配線と、前記第二選択トランジスタと、前記第二選択トランジスタに接続される第二デコード信号線との組のうち、少なくとも何れか一方の組が複数設けられており、
前記第一配線と前記第二配線との各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有する、付記１に記載の半導体装置。
［付記３］
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、をさらに備え、
前記第一プログラミングドライバが複数の前記第一選択トランジスタに接続される構成と、前記第二プログラミングドライバが複数の前記第二選択トランジスタに接続される構成と、の少なくとも何れか１つの構成を有する、付記２に記載の半導体装置。
［付記４］
前記第一プログラミングドライバからプログラミング電圧が供給され、
前記第二プログラミングドライバから接地電圧が供給され、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加し、前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする、付記３に記載の半導体装置。
［付記５］
前記第一プログラミングドライバからプログラミング電圧が供給され、
前記第二プログラミングドライバから接地電圧が供給され、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加し、前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする、付記３に記載の半導体装置。
［付記６］
前記中間ノードの電圧又は電流を制御する信号を伝達する中間ノード制御線と前記中間ノードとの接続状態を切り替える中間ノード選択回路とを、前記中間ノード毎にさらに備え、
前記中間ノード選択回路は、
前記第一選択トランジスタに接続される第一デコード信号線からの信号と、前記第二選択トランジスタに接続される第二デコード信号線からの信号とに基づいて、前記中間ノード制御線と前記中間ノードとの接続状態を切り替える、付記３から５の何れか１項に記載の半導体装置。
［付記７］
前記中間ノード選択回路は、
第一中間ノード選択トランジスタ及び第二中間ノード選択トランジスタを備え、
前記第一中間ノード選択トランジスタは、第五端子と、第六端子と、第一ゲート端子とを備え、
前記第二中間ノード選択トランジスタは、第七端子と、第八端子と、第二ゲート端子とを備え、
前記第五端子は、前記中間ノード制御線に接続され、
前記第六端子と前記第七端子とは、互いに接続され、
前記第八端子は、前記中間ノードに接続され、
前記第一ゲート端子と前記第二ゲート端子とのうち、一方は前記第一デコード信号線に接続され、他方は前記第二デコード信号線に接続され、
前記第一中間ノード選択トランジスタと前記第二中間ノード選択トランジスタとのウェル端子に接続されている第三ウェル端子接続線と、前記第一ウェル端子接続線及び前記第二ウェル端子接続線とは、電気的に絶縁している、付記６に記載の半導体装置。
［付記８］
前記中間ノード制御線に接続される中間ノードプログラミングドライバをさらに備え、
前記中間ノードプログラミングドライバからプログラミング電圧が供給され、
前記第一及び第二プログラミングドライバから接地電圧が供給され、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記中間ノードプログラミングドライバから前記プログラミング電圧が供給されたとき、前記第三ウェル端子接続線に正電位のバイアスを印加し、前記第一及び第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第三ウェル端子接続線の電位よりも低くする、付記７に記載の半導体装置。
［付記９］
前記第一配線と、前記第一選択トランジスタと、前記第一デコード信号線との組、又は、前記第二配線と、前記第二選択トランジスタと、前記第二デコード信号線との組のうち、少なくともいずれか一方の組が複数設けられ、
前記第一配線と前記第二配線との各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有し、
前記第二中間ノード選択トランジスタは、複数の前記中間ノード選択回路それぞれに設けられており、
一の前記中間ノード選択回路の前記第一中間ノード選択トランジスタは、少なくとも１つの他の前記中間ノード選択回路の前記第一中間ノード選択トランジスタを兼ねており、かつ、当該他の前記中間ノード選択回路の前記第二中間ノード選択トランジスタにも接続されている、付記７又は８に記載の半導体装置。
［付記１０］
前記第二中間ノード選択トランジスタは前記ユニット素子に対応して行列状に配置され、前記第二中間ノード選択トランジスタのウェル端子に接続されている第四ウェル端子接続線は、行方向又は列方向に対してのみに共通して配線される、付記７から９の何れか１項に記載の半導体装置。
［付記１１］
前記第二中間ノード選択トランジスタは前記ユニット素子に対応して行列状に配置され、前記第一中間ノード選択トランジスタのウェル端子に接続されている第五ウェル端子接続線は、前記第一デコード信号線と直交する方向のみに共通して配線される、付記７から９の何れか１項に記載の半導体装置。
［付記１２］
前記第一スイッチと前記第二スイッチはバイポーラ型抵抗変化素子であって、前記第一スイッチと前記第二スイッチとで構成されるユニット素子は同じ極性を持つ端子同士が接続されて前記中間ノードを形成している、付記１から１１の何れか１項に記載の半導体装置。
［付記１３］
第一端子及び第二端子を有する二端子素子と、
前記第一端子に接続している第一配線と、
前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、を備え、
前記第一ウェル端子接続線と前記第二ウェル端子接続線とは、電気的に絶縁している、半導体装置。
［付記１４］
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
前記第一端子に接続している第一配線と、
前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
前記第一プログラミングドライバからプログラミング電圧を供給する工程と、
前記第二プログラミングドライバから接地電圧を供給する工程と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない工程と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない工程と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加する工程と、
前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする工程と、を有する半導体装置の制御方法。
［付記１５］
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
前記第一端子に接続している第一配線と、
前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
前記第一プログラミングドライバからプログラミング電圧を供給する工程と、
前記第二プログラミングドライバから接地電圧を供給する工程と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない工程と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない工程と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加する工程と、
前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする工程と、を有する半導体装置の制御方法。
［付記１６］
第一端子及び第二端子を有する二端子素子と、
前記第一端子に接続している第一配線と、
前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
前記第一プログラミングドライバからプログラミング電圧を供給する工程と、
前記第二プログラミングドライバから接地電圧を供給する工程と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない工程と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない工程と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に正電位のバイアスを印加する工程と、
前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする工程と、を有する半導体装置の制御方法。
［付記１７］
第一端子及び第二端子を有する二端子素子と、
前記第一端子に接続している第一配線と、
前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
前記第一プログラミングドライバからプログラミング電圧を供給する工程と、
前記第二プログラミングドライバから接地電圧を供給する工程と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない工程と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない工程と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加する工程と、
前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする工程と、を有する半導体装置の制御方法。
［付記１８］
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
前記第一端子に接続している第一配線と、
前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
前記第二プログラミングドライバから接地電圧を供給する処理と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加する処理と、
前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする処理と、を実行させるためのプログラム。
［付記１９］
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
前記第一端子に接続している第一配線と、
前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
前記第二プログラミングドライバから接地電圧を供給する処理と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧より低いバイアスを印加する処理と、
前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする処理と、を実行させるためのプログラム。
［付記２０］
第一端子及び第二端子を有する二端子素子と、
前記第一端子に接続している第一配線と、
前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
前記第二プログラミングドライバから接地電圧を供給する処理と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加する処理と、
前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする処理と、を実行させるためのプログラム。
［付記２１］
第一端子及び第二端子を有する二端子素子と、
前記第一端子に接続している第一配線と、
前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
前記第二プログラミングドライバから接地電圧を供給する処理と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加する処理と、
前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする処理と、を実行させるためのプログラム。
［付記１］
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
前記第一端子に接続している第一配線と、
前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、を備え、
前記第一ウェル端子接続線と前記第二ウェル端子接続線とは、電気的に絶縁している、半導体装置。
［付記２］
前記第一配線と、前記第一選択トランジスタと、前記第一選択トランジスタに接続される第一デコード信号線との組、又は、前記第二配線と、前記第二選択トランジスタと、前記第二選択トランジスタに接続される第二デコード信号線との組のうち、少なくとも何れか一方の組が複数設けられており、
前記第一配線と前記第二配線との各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有する、付記１に記載の半導体装置。
［付記３］
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、をさらに備え、
前記第一プログラミングドライバが複数の前記第一選択トランジスタに接続される構成と、前記第二プログラミングドライバが複数の前記第二選択トランジスタに接続される構成と、の少なくとも何れか１つの構成を有する、付記２に記載の半導体装置。
［付記４］
前記第一プログラミングドライバからプログラミング電圧が供給され、
前記第二プログラミングドライバから接地電圧が供給され、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加し、前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする、付記３に記載の半導体装置。
［付記５］
前記第一プログラミングドライバからプログラミング電圧が供給され、
前記第二プログラミングドライバから接地電圧が供給され、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加し、前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする、付記３に記載の半導体装置。
［付記６］
前記中間ノードの電圧又は電流を制御する信号を伝達する中間ノード制御線と前記中間ノードとの接続状態を切り替える中間ノード選択回路とを、前記中間ノード毎にさらに備え、
前記中間ノード選択回路は、
前記第一選択トランジスタに接続される第一デコード信号線からの信号と、前記第二選択トランジスタに接続される第二デコード信号線からの信号とに基づいて、前記中間ノード制御線と前記中間ノードとの接続状態を切り替える、付記３から５の何れか１項に記載の半導体装置。
［付記７］
前記中間ノード選択回路は、
第一中間ノード選択トランジスタ及び第二中間ノード選択トランジスタを備え、
前記第一中間ノード選択トランジスタは、第五端子と、第六端子と、第一ゲート端子とを備え、
前記第二中間ノード選択トランジスタは、第七端子と、第八端子と、第二ゲート端子とを備え、
前記第五端子は、前記中間ノード制御線に接続され、
前記第六端子と前記第七端子とは、互いに接続され、
前記第八端子は、前記中間ノードに接続され、
前記第一ゲート端子と前記第二ゲート端子とのうち、一方は前記第一デコード信号線に接続され、他方は前記第二デコード信号線に接続され、
前記第一中間ノード選択トランジスタと前記第二中間ノード選択トランジスタとのウェル端子に接続されている第三ウェル端子接続線と、前記第一ウェル端子接続線及び前記第二ウェル端子接続線とは、電気的に絶縁している、付記６に記載の半導体装置。
［付記８］
前記中間ノード制御線に接続される中間ノードプログラミングドライバをさらに備え、
前記中間ノードプログラミングドライバからプログラミング電圧が供給され、
前記第一及び第二プログラミングドライバから接地電圧が供給され、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記中間ノードプログラミングドライバから前記プログラミング電圧が供給されたとき、前記第三ウェル端子接続線に正電位のバイアスを印加し、前記第一及び第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第三ウェル端子接続線の電位よりも低くする、付記７に記載の半導体装置。
［付記９］
前記第一配線と、前記第一選択トランジスタと、前記第一デコード信号線との組、又は、前記第二配線と、前記第二選択トランジスタと、前記第二デコード信号線との組のうち、少なくともいずれか一方の組が複数設けられ、
前記第一配線と前記第二配線との各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有し、
前記第二中間ノード選択トランジスタは、複数の前記中間ノード選択回路それぞれに設けられており、
一の前記中間ノード選択回路の前記第一中間ノード選択トランジスタは、少なくとも１つの他の前記中間ノード選択回路の前記第一中間ノード選択トランジスタを兼ねており、かつ、当該他の前記中間ノード選択回路の前記第二中間ノード選択トランジスタにも接続されている、付記７又は８に記載の半導体装置。
［付記１０］
前記第二中間ノード選択トランジスタは前記ユニット素子に対応して行列状に配置され、前記第二中間ノード選択トランジスタのウェル端子に接続されている第四ウェル端子接続線は、行方向又は列方向に対してのみに共通して配線される、付記７から９の何れか１項に記載の半導体装置。
［付記１１］
前記第二中間ノード選択トランジスタは前記ユニット素子に対応して行列状に配置され、前記第一中間ノード選択トランジスタのウェル端子に接続されている第五ウェル端子接続線は、前記第一デコード信号線と直交する方向のみに共通して配線される、付記７から９の何れか１項に記載の半導体装置。
［付記１２］
前記第一スイッチと前記第二スイッチはバイポーラ型抵抗変化素子であって、前記第一スイッチと前記第二スイッチとで構成されるユニット素子は同じ極性を持つ端子同士が接続されて前記中間ノードを形成している、付記１から１１の何れか１項に記載の半導体装置。
［付記１３］
第一端子及び第二端子を有する二端子素子と、
前記第一端子に接続している第一配線と、
前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、を備え、
前記第一ウェル端子接続線と前記第二ウェル端子接続線とは、電気的に絶縁している、半導体装置。
［付記１４］
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
前記第一端子に接続している第一配線と、
前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
前記第一プログラミングドライバからプログラミング電圧を供給する工程と、
前記第二プログラミングドライバから接地電圧を供給する工程と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない工程と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない工程と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加する工程と、
前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする工程と、を有する半導体装置の制御方法。
［付記１５］
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
前記第一端子に接続している第一配線と、
前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
前記第一プログラミングドライバからプログラミング電圧を供給する工程と、
前記第二プログラミングドライバから接地電圧を供給する工程と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない工程と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない工程と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加する工程と、
前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする工程と、を有する半導体装置の制御方法。
［付記１６］
第一端子及び第二端子を有する二端子素子と、
前記第一端子に接続している第一配線と、
前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
前記第一プログラミングドライバからプログラミング電圧を供給する工程と、
前記第二プログラミングドライバから接地電圧を供給する工程と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない工程と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない工程と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に正電位のバイアスを印加する工程と、
前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする工程と、を有する半導体装置の制御方法。
［付記１７］
第一端子及び第二端子を有する二端子素子と、
前記第一端子に接続している第一配線と、
前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
前記第一プログラミングドライバからプログラミング電圧を供給する工程と、
前記第二プログラミングドライバから接地電圧を供給する工程と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない工程と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない工程と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加する工程と、
前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする工程と、を有する半導体装置の制御方法。
［付記１８］
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
前記第一端子に接続している第一配線と、
前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
前記第二プログラミングドライバから接地電圧を供給する処理と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加する処理と、
前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする処理と、を実行させるためのプログラム。
［付記１９］
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
前記第一端子に接続している第一配線と、
前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
前記第二プログラミングドライバから接地電圧を供給する処理と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧より低いバイアスを印加する処理と、
前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする処理と、を実行させるためのプログラム。
［付記２０］
第一端子及び第二端子を有する二端子素子と、
前記第一端子に接続している第一配線と、
前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
前記第二プログラミングドライバから接地電圧を供給する処理と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加する処理と、
前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする処理と、を実行させるためのプログラム。
［付記２１］
第一端子及び第二端子を有する二端子素子と、
前記第一端子に接続している第一配線と、
前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択トランジスタと、
前記第二配線に接続されている第二選択トランジスタと、
前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
前記第二プログラミングドライバから接地電圧を供給する処理と、
前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加する処理と、
前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする処理と、を実行させるためのプログラム。
【0099】
以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。
【0100】
この出願は、２０１７年３月１日に出願された日本出願特願２０１７－３８３６５号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【0101】
１０１ 第一配線
１０２ 第二配線
１０３ 第二スイッチ素子
１０４ 第一スイッチ素子
１０５ 中間ノード
１０６ 第一選択トランジスタ
１０７ 第二選択トランジスタ
１０８ 第一プログラミングドライバ
１０９ 第二プログラミングドライバ
１１０ ユニット素子
１１１ 第一デコード配線
１１２ 第二デコード配線
１１３ 第一ウェル端子接続線
１１４ 第二ウェル端子接続線
１２０ 第二の中間ノード選択トランジスタ
１２１ 第一の中間ノード選択トランジスタ
１２２ 中間ノード制御線
１２３ 中間ノードプログラミングドライバ
１２４ アレイ
１２５、１２７、１２８ａ、１２８ｂ ウェル配線
１２６ 共有型中間ノード選択スイッチ素子
１３１ 第一スイッチ
１３２ 第二スイッチ
１０２ 第二配線
１０３ 第二スイッチ素子
１０４ 第一スイッチ素子
１０５ 中間ノード
１０６ 第一選択トランジスタ
１０７ 第二選択トランジスタ
１０８ 第一プログラミングドライバ
１０９ 第二プログラミングドライバ
１１０ ユニット素子
１１１ 第一デコード配線
１１２ 第二デコード配線
１１３ 第一ウェル端子接続線
１１４ 第二ウェル端子接続線
１２０ 第二の中間ノード選択トランジスタ
１２１ 第一の中間ノード選択トランジスタ
１２２ 中間ノード制御線
１２３ 中間ノードプログラミングドライバ
１２４ アレイ
１２５、１２７、１２８ａ、１２８ｂ ウェル配線
１２６ 共有型中間ノード選択スイッチ素子
１３１ 第一スイッチ
１３２ 第二スイッチ
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図2C】
【図2D】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図7】
【図8A】
【図8B】
【図9】
【図10A】
【図10B】