特許 7019218 ワイドギャップＩＩＩ－Ｖ族化合物半導体ドレインを有するＳｉ－ＭＯＳＦＥＴ、及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-02-04

(45)【発行日】2022-02-15

(54)【発明の名称】ワイドギャップＩＩＩ－Ｖ族化合物半導体ドレインを有するＳｉ－ＭＯＳＦＥＴ、及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220207BHJP

   H01L 29/78 20060101ALI20220207BHJP

   H01L 29/786 20060101ALI20220207BHJP

【ＦＩ】

H01L29/78 301S

H01L29/78 301Q

H01L29/78 616V

H01L29/78 616T

【請求項の数】 16

(21)【出願番号】P 2020188266

(22)【出願日】2020-11-11

(65)【公開番号】P2021087012

(43)【公開日】2021-06-03

【審査請求日】2020-11-11

(31)【優先権主張番号】108142879

(32)【優先日】2019-11-26

(33)【優先権主張国・地域又は機関】TW

(73)【特許権者】

【識別番号】598139748

【氏名又は名称】國立交通大學

(74)【代理人】

【識別番号】110000383

【氏名又は名称】特許業務法人エビス国際特許事務所

(72)【発明者】

【氏名】張 翼

(72)【発明者】

【氏名】張 懋中

(72)【発明者】

【氏名】莊 ▲けつ▼晰

(72)【発明者】

【氏名】林 雨潔

【審査官】市川 武宜

(56)【参考文献】

【文献】米国特許出願公開第２０１９／００１９８６５（ＵＳ，Ａ１）

【文献】韓国公開特許第１０－２００９－００８８６７０（ＫＲ，Ａ）

【文献】特開２０１３－００４５９４（ＪＰ，Ａ）

【文献】特開２０１１－１６５８５９（ＪＰ，Ａ）

【文献】特表２０１０－５２７１５３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

ワイドギャップＩＩＩ－Ｖ族化合物半導体ドレインを有するＳｉ－ＭＯＳＦＥＴであって、
基板、誘電層、金属ゲート、ソース、孔、及びＩＩＩ－Ｖ族ドレインを有し、
前記基板は、（１００）結晶面の主表面を有するシリコン基板、及び前記主表面に位置する半導体層を含み、
前記誘電層は、前記半導体層上に位置し、
前記金属ゲートは、前記誘電層上に位置し、
前記ソースは、前記金属ゲートの一側下方の前記半導体層内に位置し、
前記孔は、前記金属ゲートのもう一側に位置し、前記半導体層を通り抜けて前記シリコン基板内まで延伸され、
前記孔の壁面は、側壁及び前記側壁の下方に延伸する傾斜面からなり、
前記基板における前記孔の前記側壁の長さは１００～５００ｎｍであり、
前記傾斜面に前記シリコン基板の（１１１）結晶面が露出し、前記傾斜面の上に緩衝層が形成され、
前記ＩＩＩ－Ｖ族ドレインは、前記孔に形成されていることを特徴とする、
Ｓｉ－ＭＯＳＦＥＴ。

【請求項2】

前記基板は、前記シリコン基板と前記半導体層の間に形成される絶縁層をさらに有することを特徴とする、請求項１に記載のＳｉ－ＭＯＳＦＥＴ。

【請求項3】

前記絶縁層は、窒化ケイ素層、二酸化ケイ素層、又はそれらを積層してなる多層構造であることを特徴とする、請求項２に記載のＳｉ－ＭＯＳＦＥＴ。

【請求項4】

前記絶縁層の厚さは１００ｎｍであることを特徴とする、請求項３に記載のＳｉ－ＭＯＳＦＥＴ。

【請求項5】

前記側壁は、前記（１００）結晶面の主表面に垂直することを特徴とする、請求項１に記載のＳｉ－ＭＯＳＦＥＴ。

【請求項6】

前記傾斜面の表面と前記シリコン基板の主表面とのなす角度が５４．７４°であることを特徴とする、請求項１に記載のＳｉ－ＭＯＳＦＥＴ。

【請求項7】

前記ワイドギャップＩＩＩ－Ｖ族化合物半導体ドレインは、立方晶窒化ガリウムを含む窒化ガリウムドレインであることを特徴とする、請求項１に記載のＳｉ－ＭＯＳＦＥＴ。

【請求項8】

ワイドギャップＩＩＩ－Ｖ族化合物半導体ドレインを有するＳｉ－ＭＯＳＦＥＴの製造方法であって、
（１００）結晶面の主表面を有するシリコン基板、及び前記主表面に位置する半導体層を含む基板を提供する工程と、
前記半導体層上にダミーゲート（ｄｕｍｍｙｇａｔｅ）を形成する工程と、
前記ダミーゲートをハードマスクとして前記半導体層へのイオンドーピングを行うことで、前記ダミーゲートの下方に位置するチャネル領域、及び前記チャネル領域の両側にそれぞれ位置する２つの浅いドーピング領域を形成し、それらの浅いドーピング領域にドレイン位置及びソース位置を設ける工程と、
前記ドレイン位置に対して選択的にエッチングすることで、孔を形成する工程と、
前記孔は、前記半導体層を通り抜けて前記シリコン基板内まで延伸され、
前記孔の壁面は、側壁、及び前記側壁の下方に延伸する傾斜面からなり、
前記基板における前記孔の前記側壁の長さは１００～５００ｎｍであり、
前記傾斜面に前記シリコン基板の（１１１）結晶面を露出させ、
有機金属気相成長法によって前記孔にＩＩＩ－Ｖ族エピタキシャル層を形成すると同時に、前記ＩＩＩ－Ｖ族エピタキシャル層にシリコンドーピングによってＩＩＩ－Ｖ族ドレインを形成する工程と、
前記ソース位置に対して重イオンドーピングを行うことで、ソースを形成する工程と、
前記ダミーゲートを除去して前記半導体層を露出させる工程と、
前記ダミーゲートを除去して露出した前記半導体層上に誘電層を形成する工程と、
前記誘電層上に金属ゲートを形成する工程と、を有することを特徴とする、
Ｓｉ－ＭＯＳＦＥＴの製造方法。

【請求項9】

前記基板は、前記シリコン基板と前記半導体層の間に形成される絶縁層をさらに有することを特徴とする、請求項８に記載のＳｉ－ＭＯＳＦＥＴの製造方法。

【請求項10】

前記絶縁層は、窒化ケイ素層、二酸化ケイ素層、又はそれらを積層してなる多層構造であることを特徴とする、請求項９に記載のＳｉ－ＭＯＳＦＥＴの製造方法。

【請求項11】

前記絶縁層の厚さは１００ｎｍであることを特徴とする、請求項９に記載のＳｉ－ＭＯＳＦＥＴの製造方法。

【請求項12】

前記主表面が側壁の下方に延伸する前記傾斜面に繋げる場合に、前記側壁は前記（１００）結晶面の主表面に垂直することを特徴とする、請求項８に記載のＳｉ－ＭＯＳＦＥＴの製造方法。

【請求項13】

前記傾斜面の表面と前記シリコン基板の主表面とのなす角度が５４．７４°であることを特徴とする、請求項８に記載のＳｉ－ＭＯＳＦＥＴの製造方法。

【請求項14】

前記傾斜面の表面は、ＩＩＩ－Ｖ族ドレインの底部に繋がり、前記シリコン基板の前記（１１１）結晶面を有し、
前記傾斜面の表面に前記（１１１）結晶面に格子整合するｈ－ＧａＮ核形成層を形成することを特徴とする、請求項８に記載のＳｉ－ＭＯＳＦＥＴの製造方法。

【請求項15】

前記ｈ－ＧａＮ核形成層は、前記傾斜面の表面に成長を始め、最終的に前記孔の両側に成長した前記ｈ－ＧａＮ核形成層と結合することで、前記孔の頂部に高品質のｃ－ＧａＮドレインを形成し、
前記ｃ－ＧａＮドレインにシリコンイオンを重ドーピングすることで、前記ＩＩＩ－Ｖ族ドレインを形成することを特徴とする、前記請求項１４に記載のＳｉ－ＭＯＳＦＥＴの製造方法。

【請求項16】

前記ＩＩＩ－Ｖ族ドレインは窒化ガリウムドレインであり、高電子移動度を有する立方晶窒化ガリウムを含むことを特徴とする、請求項８に記載のＳｉ－ＭＯＳＦＥＴの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ヘテロ統合Ｓｉ－ＭＯＳＦＥＴ（金属酸化物シリコン半導体電界効果トランジスタ）、特にワイドギャップＩＩＩ－Ｖ族化合物半導体（例えば、Ｓｉに対しては１．１ｅＶであり、ＧａＮに対しては３．４ｅＶである）ドレインを有するＳｉ－ＭＯＳＦＥＴ及びその製造方法に関する。

【背景技術】

【0002】

ＩＩＩ－Ｖ族化合物の半導体、例えば窒化ガリウム（ＧａＮ）材料は、例えば、材料の価電子帯と伝導帯との間のワイドギャップ（３．４ｅＶ）、低電子衝撃分離係数（Ｓｉに対しては、１Ｘ１０^－６より低い）による高降伏電圧、高電子ドリフト速度等、色々な独特な物理的な特性を有するため、高出力処理、高降伏電圧、及び高速な電子部品に利用されている。近年、各国の研究チームは、有機金属気相成長法（ＭＯＣＶＤ）によってシリコン（１００）基板に、薄い（ｎｍサイズ）窒化ガリウムエピタキシャル層及び超格子バッファー層構造を形成することで、様々な指向性シリコン基板（ｄｉｒｅｃｔｉｏｎａｌ ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅｓ）へのＩＩＩ－Ｖ族化合物半導体ヘテロ成長を実現している。しかし、ＩＩＩ－Ｖ族化合物半導体は、大体ＬＥＤ関連用途であるフォトニック応用（ｐｈｏｔｏｎｉｃ ａｐｐｌｉｃａｔｉｏｎｓ）に用いられる。

【0003】

ムーアの法則によれば、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）は、のゲートサイズを１０ｎｍ以下に縮小（ｓｃａｌｉｎｇ ｄｏｗｎ）することで、デジタルスイッチ及び論理機能の方面では今までなかった優れた性能を得ている。しかしながら、ＣＭＯＳ装置のダイナミックオペレーションレンジ（ｄｙｎａｍｉｃ ｏｐｅｒａｔｉｏｎ ｒａｎｇｅ）及びパワー処理能力が、縮小につれて制限される。例えば、極縮小化のＭＯＳＦＥＴは、非常に低いドレイン絶縁破壊電圧（＜２Ｖ）を有するため、その信号スイングが１Ｖ以下に厳しく制限される。そのため、セルラー方式の基地局及びスマートフォンの通信では、ＩＩＩ－Ｖヘテロ接合面（ＨＢＴｓ）からなる外部高周波（ＲＦ）又はマイクロ波パワー増幅器を使用しなければならない。しかし、電気通信（５Ｇ／６Ｇ）において、より高いマイクロ波及び／又はミリ波周波数を使用して広い帯域幅、及びより高い転送速度を得ようとする場合、前記方法の価格性能比が激しく落ちることになる。ｍｍ－Ｗａｖｅ無線通信／レーダーバンドでは、外部接続したパワー増幅器／スイッチがボード／パッケージを通った時の信号損失が大きく，高い直線性及び高性能という厳しい要求を満足できない。特に、低い電力付加効率によってスマートフォンの通話時間の要求が制限される。また、この規模なＣＭＯＳ装置が低いドレイン降伏電圧を有するため、ダイナミックオペレーションレンジが制限され、将来の高周波無線通信、レーダー、撮像素子、及び他の検出器／センサーのデータ変換の解像度（ｒｅｓｏｌｕｔｉｏｎ）の要求を支持できない。

【0004】

従来のＳｉ－ＭＯＳＦＥＴは、主にソース／ドレイン材料としてシリコンゲルマニウム（ＳｉＧｅ）を利用する。例えば、米国特許第６２１８７１１号において、短チャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を解決するために、ソース／ドレインにＳｉＧｅ材料を選択的に成長させて突出させ、両電極の位置を高くしている。しかし、ＳｉＧｅ材料の絶縁破壊電圧がＳｉより低いため、高ダイナミックレンジ（ｈｉｇｈ ｄｙｎａｍｉｃ ｒａｎｇｅ）の回路要求を達成できない。

【発明の概要】

【発明が解決すようする課題】

【0005】

それに鑑みて、本発明の主な目的は、ワイドギャップＩＩＩ－Ｖ族材料ドレインを有するＳｉ－ＭＯＳＦＥＴ、及びその製造方法を提供することにある。ＭＯＳＦＥＴドレイン領域のみにシリコン（１００）基板にエッチングしてＳｉ（１１１）結晶面が露出した開口にＩＩＩ－Ｖ族材料を選択的に成長させることで、高エピタキシャル品質のＩＩＩ－Ｖ族ドレイン構造を製造する。ワイドギャップを有する材料の特性によって、高周波及び高解像度応用におけるＳｉ－ＭＯＳＦＥＴのパワー及び範囲処理能力（ｒａｎｇｅ ｈａｎｄｌｉｎｇ ｃａｐａｂｉｌｉｔｙ）の不足を避けると同時に、素子の小型化に伴い生じる低絶縁破壊電圧の問題を実質的に改善できる。

【課題を解決するための手段】

【0006】

上記目的を実現するために、本発明は、ワイドギャップＩＩＩ－Ｖ族化合物材料のドレインを有するＳｉ－ＭＯＳＦＥＴを提出する。
前記Ｓｉ－ＭＯＳＦＥＴは、標準のＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｏｎ－Ｉｎｓｕｌａｔｏｒ）プロセスによって製造できる。前記プロセスは、（１００）結晶面の主表面を有するシリコン基板、主表面に形成される絶縁層絶縁層、及び絶縁層に形成される能動半導体層からなる。能動半導体層に誘電層を設け、且つ誘電層に金属ゲートを設ける。金属ゲートの一側下方の半導体層内にはソースを設け、金属ゲートのもう一側には、半導体層を通り抜けてシリコン基板内まで延伸する数百ｎｍ単位の孔を形成する。前記数百ｎｍ単位の孔の壁面は、側壁及び側壁の下方に延伸する傾斜面からなる。傾斜面にシリコン基板の（１１１）結晶面を露出させ、緩衝層を形成する。ＩＩＩ－Ｖ族化合物材料のドレインは、数百ｎｍ単位の孔に選択的に形成される。

【0007】

また、本発明は、ワイドギャップＩＩＩ－Ｖ族化合物半導体ドレインを有するＳｉ－ＭＯＳＦＥＴの製造方法を提供する。その工程としては、まず、（１００）結晶面の主表面を有する底部のシリコン基板、主表面に設ける絶縁層、及び絶縁層に設ける半導体層を含む、基板を提供する。その後、半導体層にダミーゲートを形成する。そして、ダミーゲートをマスクとして半導体層へのイオンドーピングを行うことで、ダミーゲートの下方に位置するチャネル領域、及びチャネル領域の両側にそれぞれ位置する２つの浅いドーピング領域を形成する。また、２つの浅いドーピング領域にそれぞれドレイン位置及びソース位置を設ける。ドレイン位置に対して選択的にエッチングすることで、数百ｎｍ単位の孔を形成し、前記数百ｎｍ単位の孔は、半導体層を通り抜けてシリコン基板内まで延伸する。数百ｎｍ単位の孔の壁面は、側壁、及び側壁の底部に延伸するＶ－ｇｒｏｏｖｅｄ工程によって形成した傾斜面からなり、傾斜面が選択的にエッチングされてシリコン基板の（１１１）結晶面を露出させる。有機金属気相成長法によって傾斜面に緩衝層を成長させ、数百ｎｍ単位の孔にＩＩＩ－Ｖ族エピタキシャル層を形成すると同時に、シリコンドーピングを行うことで、Ｎ型ＩＩＩ－Ｖ族化合物半導体ドレインを形成する。その後、ソース位置に対して重イオンドーピングを行うことで、ソースを形成する。ダミーゲートを除去し、ダミーゲートを除去して露出させた半導体層に誘電層を形成する。最後、誘電層に金属ゲートを形成する。

【0008】

本発明のワイドギャップＩＩＩ－Ｖ族化合物半導体ドレインを有するＳｉ－ＭＯＳＦＥＴ、及びその製造方法によれば、まず、選択的なエッチング技術によって元のシリコンドレインを除去し、エッチングされたＳｉ（１１１）結晶面を有するドレイン領域にＩＩＩ－Ｖ族化合物半導体のエピタキシャル（例えば、ＧａＮ）の材料で置換し、ＧａＮの格子定数と整合する。そして、他のシリコントランジスタと比べ、ドレイン構造として高品質のワイドギャップＩＩＩ－Ｖ族化合物半導体材料（例えば、ＧａＮ）を利用することで、高出力処理及び高解像度応用におけるＣＭＯＳのドレイン絶縁破壊電圧及びダイナミックオペレーションレンジを大きく向上できる。

【0009】

以下、図面を参照しながら具体的な実施例を挙げて、本発明の目的、技術的な内容、特徴、及び達成できる効果を詳しく説明する。

【図面の簡単な説明】

【0010】

【図1A-F】本発明の実施例のワイドギャップＩＩＩ－Ｖ族化合物半導体ドレインを有するＳｉ－ＣＭＯＳＦＥＴの製造方法を示し、図１Ａ～１Ｆは、それぞれ各工程に対応する断面構造図である。

【図2A-D】本発明の実施例の数百ｎｍ単位の孔の製造方法である。図２Ａ～２Ｄは、それぞれ各工程の断面構造図である。

【図3】ＧａＮドレインＭＯＳＦＥＴのエネルギーバンド図である。

【図4】異なるドリフト領域の長さのＧａＮドレインを有するＭＯＳＦＥＴの横電界である。

【図5】本発明の実施例のＧａＮドレイン構造の走査型電子顕微鏡（ＳＥＭ）画像である。

【図6】本発明の実施例のＧａＮドレイン構造の透過型電子顕微鏡（ＴＥＭ）画像である。

【発明を実施するための形態】

【0011】

本発明は、主にワイドギャップＩＩＩ－Ｖ族化合物材料（例えば、ＧａＮ）ドレインを有するＳｉ－ＭＯＳＦＥＴ及びその製造方法を提供する。下記実施例において、ＳＯＩ（Ｓｉｌｉｃｏｎ－ｏｎ－Ｉｎｓｕｌａｔｏｒ）基板に窒化ガリウムドレインを製作する例を説明するが、本発明は、前記実施例に限定されていない。図１Ａ～図１Ｆは、本発明の実施例の窒化ガリウムドレインを有するＳｉ－ＭＯＳＦＥＴの製造方法において、各工程に対応する断面構造図である。前記製造方法は、下記工程を有する。

【0012】

まず、図１Ａに示すように、基板１００を提供する。本実施例において、ＳＯＩ基板を利用する。前記基板１００は、シリコン基板１０、絶縁層２０、及び半導体層３０を含む。そのうち、シリコン基板１０は、（１００）結晶面の主表面１１を有する。絶縁層２０は主表面１１に位置し、半導体層３０は絶縁層２０に位置する。具体的に、絶縁層２０は、窒化ケイ素層、二酸化ケイ素層、又は窒化ケイ素層及び二酸化ケイ素層が積層してなる多層構造であってもよい。絶縁層２０の厚さは１００ｎｍである。

【0013】

第１Ｂ図に示すように、半導体層３０にダミーゲート（ｄｕｍｍｙｇａｔｅ）２０を形成する。ダミーゲート層４０は、多結晶シリコンからなるものが好ましい。そして、ダミーゲート層４０をパターン化した後、ダミーゲート層４０をハードマスクとして、半導体層３０へのイオンドーピングを行う。本実施例において、リンイオンによってＮ型ドーピングを行うことで、２つのＮ型の浅いドーピング領域３２、３３をそれぞれ定義する。前記２つのＮ型の浅いドーピング領域３２、３３は、ダミーゲート層４０の下方に位置するＰ型チャネル領域３１、及びチャネル領域３１の両側にそれぞれ位置する。さらに、半導体層３０にダミーゲート層４０の上を覆う誘電層４１を形成する。

【0014】

ここで、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）の長さの模擬結果を利用して、前記１つの浅いドーピング領域３２にドレイン位置３２１を設け、もう１つの浅いドーピング領域３３にソース位置３３１を設ける。

【0015】

そして、図１Ｃに示すように、ドレイン位置３２１で選択的にエッチングすることで、数百ｎｍ単位の孔５０を形成する。

【0016】

図２Ａ～２Ｄによって本実施例の数百ｎｍ単位の孔５０の形成工程を説明する。
先ず、数百ｎｍ単位の孔のパターンを設計し、電子線リソグラフィ（ｅｌｅｃｔｒｏｎ ｂｅａｍ Ｌｉｔｈｏｇｒａｐｈｙ）によって誘電層４１のパターン化を行い、前記誘電層４１をハードマスクとする。図２Ａに示すように、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ－ｉｏｎｅｔｃｈｉｎｇ、ＲＩＥ）によって基板１００に数百ｎｍ単位の孔５０を形成する。

【0017】

図２Ｂに示すように、プラズマＣＶＤ（Ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒｄｅ ｐｏｓｉｔｉｏｎ、ＰＥＣＶＤ）によって、数百ｎｍ単位の孔５０の壁面に、１層の所定厚さを有する窒化層６０を成長させる。具体的には、前記窒化層６０は窒化シリコン（ＳｉＮｘ）であり、窒化層６０の厚さは２００ｎｍである。前記工程において、基板１００における数百ｎｍ単位の孔５０の深さは約２５０ｎｍである。実際の応用において、基板１００における数百ｎｍ単位の孔５０の深さは、１００～５００ｎｍの範囲にある。

【0018】

そして、図２Ｃに示すように、誘導結合プラズマ（Ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ、ＩＣＰ）エッチングによって数百ｎｍ単位の孔５０底壁５１の窒化層５４を除去し、下方のシリコン基板１０の（１００）結晶面を露出させ、数百ｎｍ単位の孔５０の側壁（ｓｉｄｅｗａｌｌ）５２の窒化層５４を残す。

【0019】

さらに、図２Ｄに示すように、阻止層として側壁５２の窒化層５４を利用し、エッチング液として水酸化カリウム（ＫＯＨ）を利用して、８０℃まで１１０秒加熱する。シリコン基板１０の（１１１）結晶面を有する傾斜面５３が露出するまで、数百ｎｍ単位の孔５０の底壁から露出したシリコン基板１０の（１００）結晶面をウェットエッチングする。前記工程では、図２Ｃにおいて、数百ｎｍ単位の孔５０の底壁５１から下にエッチングしてＶ溝を形成する。前記基板１００における数百ｎｍ単位の孔５０の深さは、基板１００における数百ｎｍ単位の孔５０の側壁５２の長さと定義され、１００～５００ｎｍの範囲にある。前記深さ（長さ）は、Ｖ溝の部分を含まない。

【0020】

数百ｎｍ単位の孔５０を製作した後、図１Ｄに示すように、有機金属気相成長法（ＭＯＣＶＤ）によって数百ｎｍ単位の孔５０に窒化アルミニウム（ＡｌＮ）緩衝層６０を成長させ、更に窒化ガリウム（ＧａＮ）エピタキシャル層を成長させながら、シリコンドーピングを行うことで、窒化ガリウムドレイン７０を形成する。具体的には、シリコンドーピングは、窒化ガリウムエピタキシャル層を成長させる時に、シラン（Ｓｉｌｌａｎｅ、ＳｉＨ４）を水素気体で希釈してなるドーピング気体を導入することで、窒化ガリウムにおけるシリコンのドーピング濃度を向上、制御する。それによって、理想な窒化ガリウムドレイン７０を得る。さらに、エッチングによって誘電層４１の一部を除去し、残った誘電層４１でダミーゲート４０の側壁を囲む。

【0021】

その後、図１Ｅに示すように、ソース位置３３１に対して重イオンドーピングを行うことで、重ドーピング領域３４を形成し、それによってソース８０を定義する。本実施例において、高濃度のＮ型イオン、例えばリンイオンをドーピングすることで、チャネル領域３１に電子の流れを生成する。

【0022】

そして、図１Ｆに示すように、エッチングプロセスによってダミーゲート４０を除去することで、その下の半導体層３０を露出させ、ダミーゲート４０を除去し、露出した半導体層３０に誘電層９０を形成する。最後、誘電層９０に金属ゲート９１を形成する。このようにして、窒化ガリウムドレインを有するＳｉ－ＭＯＳＦＥＴを製作する。

【0023】

図に示すように、本発明の実施例の窒化ガリウムドレインを有するＳｉ－ＭＯＳＦＥＴは、基板１００、誘電層９０、金属ゲート９１、ソース８０、数百ｎｍ単位の孔５０、及び窒化ガリウムドレイン７０からなる。そのうち、基板１００は、底部から頂部まで順にシリコン基板１０、絶縁層２０、及び半導体層３０を含む。また、シリコン基板１０は（１００）結晶面の主表面１１を有する。半導体層３０の上には順に誘電層９０及び金属ゲート９１を設ける。ソース８０は、金属ゲート９１の一側の下方の半導体層３０内に位置し、窒化ガリウムドレイン７０は、金属ゲート９１のもう一側の数百ｎｍ単位の孔５０に形成される。数百ｎｍ単位の孔５０は、順に半導体層３０及び絶縁層２０を通り抜けてシリコン基板１０まで延伸する。数百ｎｍ単位の孔５０の壁面は、側壁５２、及び側壁５２と繋がり下方に延伸する傾斜面５３からなり、傾斜面５３は、シリコン基板１０の（１１１）結晶面を有する。なお、窒化アルミニウム緩衝層６０は、数百ｎｍ単位の孔５０の傾斜面５３に形成される。窒化ガリウムドレイン７０は、数百ｎｍ単位の孔５０内に形成され、窒化アルミニウム緩衝層６０の上に位置する。

【0024】

本発明の実施例において、数百ｎｍ単位の孔５０の側壁５２は、シリコン基板１０の（１００）結晶面の主表面１１と略垂直する。側壁５２の底部に繋がる傾斜面５３はＶ溝となる。Ｖ溝を含まない場合、基板１００における数百ｎｍ単位の孔５０の側壁５２の長さは、約２５０～７００ｎｍの範囲にある。

【0025】

シリコン基板（１００）に形成されるＧａＮエピタキシャル層において、（１１１）結晶面の傾斜面の表面５３とシリコン基板（１００）となす角度が５４．７４°である。他のＩＩＩ－Ｖ族材料を使用すると、前記Ｖ溝が、他のより大きい六方晶の角度で格子と整合できる。

【0026】

本発明の実施例において、シリコン基板に高品質の窒化ガリウム選択的に成長させてドレインを製作することで、前記Ｓｉ－ＭＯＳＦＥＴ素子を得る。このようにして、窒化ガリウム材料の特性を利用して、ドレインの高絶縁破壊電圧を得る。
図５に示すように、シリコン基板の表面において、前記窒化ガリウムドレインは、約５．２７μｍの長さ及び１．２０μｍの幅を有する長方形パターンとなる。図６は、その断面構造を示す。窒化ガリウムドレインは、数百ｎｍ単位の孔の底部の中央が格子欠陥領域となり、両側壁から表面部位まで結晶領域を成長させる。また、上記実施例のドレイン構造は、ダミーゲートを利用してＳＯＩ基板へのＮ型ドーピングを行うことで得られたが、同じドレイン構造を非ＳＯＩシリコン基板にも利用できる。

【0027】

さらに、本発明の実施例において、シリコン（１００）基板にＶ－ｇｒｏｏｖｅｄ工程を経て且つウェットエッチングで前記シリコン（１００）基板の（１１１）結晶面を生成する。これによって、窒化アルミニウム緩衝層及び窒化ガリウムエピタキシャル層の好ましい核形成結晶面を提供する。単結晶の六方晶窒化ガリウム（ｈ－ＧａＮ）は（１１１）結晶面の上方から成長させ、結晶途中の格子転位（ｄｉｓｌｏｃａｉｔｏｎ）を数百ｎｍ単位の孔の側壁で中止させる。２つの側壁に成長させる六方晶窒化ガリウムが数百ｎｍ単位の孔の中間で合併して、高結晶度の立方晶窒化ガリウム（ｃ－ＧａＮ）を得る。前記選択的な成長技術は、窒化ガリウムエピタキシャル層の大きさ及び形状を有効に制御、設計できる。成長途中で適切なシランを導入することで、窒化ガリウムエピタキシャル層のシリコンドーピング濃度を調整できる。前記ドーピング濃度によって垂直リーク電流を制御して、理想なワイドギャップ窒化ガリウムドレインを得る。また、Ｓｉ－ＭＯＳＦＥＴに統合することで、本来のＭＯＳＦＥＴのドレインを置換できる。窒化ガリウムエピタキシャル層の格子構造分析の詳しい内容は、台湾特許出願第１０８１１７４４７号に記載の、シリコン基板に窒化ガリウムをヘテロ統合した半導体構造、及びその製造方法で参照できる。

【0028】

また、本発明の実施例において、従来のＳｉ－ＣＭＯＳにおける均一のシリコンドレインの代わりにヘテロ窒化ガリウムのドレインを利用することで、ＭＯＳＦＥＴのドレインの絶縁破壊電圧が低い、という課題を解決できる。本発明の実施例において、まず、Ｖ溝優先エッチング技術（Ｖ－Ｇｒｏｏｖｅｄ ｐｒｅｆｅｒｅｎｔｉａｌ ｅｔｃｈｉｎｇ）によって本来のシリコンドレイン材料を除去し、残った露出した側壁の（１１１）表面で窒化ガリウムエピタキシャル層を成長させる。そして、独自の選択的な横方向の堆積技術によって、側壁から中心まで六方晶窒化ガリウム（ｈ－窒化ガリウム）を成長させ、さらに頂部の接触面と合併させて立方晶窒化ガリウム（ｃ－窒化ガリウム）とし、ドレインを再構成する。このようなヘテロ材料成長方法によって、ＣＭＯＳのグリッドをドレインのキャリヤ伝送チャネルに転換し、装置の高速性能を保つだけでなく、シリコンと比べて窒化ガリウムがより広いギャップ（窒化ガリウム、シリコンのギャップは、それぞれ３．４ｅＶ、１．１ｅＶ）を有するため、電子衝突電離係数を大幅に低減（＜１Ｘ１０^－６）し、絶縁破壊電圧を向上できる。

【0029】

以下、素子の表現を確かめるために、ＧａＮドレインを有するＭＯＳＦＥＴ素子の電圧及び電界特性を模擬分析する。

【0030】

図３は、ＬＤ（Ｌａｔｅｒａｌ ｄｉｆｆｕｓｉｏｎ、横方向拡散）－ＧａＮドレインのＭＯＳＦＥＴのエネルギーバンドを示す。窒化ガリウムは、シリコン（又はシリコンゲルマニウム）ドレインのエネルギーバンドと比べて、高いギャップを有するため、ＧａＮドレインが絶縁破壊電圧を受けた場合、従来のＳｉ又はＳｉＧｅドレインより優れた表現が期待できる（ゲルマニウムのバンドギャップは約０．６７ｅＶである）。

【0031】

図４は、ＴＣＡＤシミュレーションによって得られた、Ｌａ－ＧａＮドレインを有するＭＯＳＦＥＴの横電界を示す。前記Ｌａ－ＧａＮドレインは、異なるドリフト領域（Ｄｒｉｆｔ Ｒｅｇｉｏｎ）の長さＬを有する。そのうち、曲線（ａ）、曲線（ｂ）は、ＬＤ－ＧａＮドレインＭＯＳＦＥＴが異なる浅いドーピングドレイン（ＬＤＤ）偏移長さを有する場合の、チャネル／ＬＤＤ ＰＮ接合の横電界の大きさを示す。曲線（ａ）、及び曲線（ｂ）は、ドリフト領域の長さＬをそれぞれ１００ｎｍ、及び４０ｎｍに延長した場合である。ｘ軸がチャネル方向（ｃｈａｎｎｅｌ ｄｉｒｅｃｔｉｏｎ）であり、ドリフト領域の長さＬがゲートからドレインまでの距離である。なお、ゲートの辺縁を０．００の基準位置（図１Ｆを参照）とする。図に示すように、ピーク（最大）横電界は３．６ＭＶ／ｃｍであり、ドレイン側のゲート辺縁に生じる。しかし、ＬＤＤ偏移長さを０ｎｍから１０ｎｍに伸ばした場合、最大の横電界は変わらないが、電界の大きさが明らかに低減し、且つゲート－ドレインの重複領域に移動する。

【0032】

ＧａＮドレイン構造は、他の先進のシリコントランジスタと比べると、素子の小型化に伴う絶縁破壊（ｂｒｅａｋｄｏｗｎ）の課題を解決できる。過去にＩＩＩ－Ｖ技術分野しかできなかった応用をＳｉ－ＣＭＯＳに実現できる。しかし、例えば、シリコン基板に結合又はエピタキシャルによって高品質の化合物材料を成長させ難い。ＣＭＯＳの処理について、他のＩＩＩ－Ｖ装置との交差汚染、及び熱サイクルの要求の問題が存在している。上記問題を回避しながら化合物半導体のメリットを発揮するために、高集積のシリコン集積回路埋め込み式のＩＩＩ－Ｖ族ドレインが求められている。本発明は、ドレイン構造として窒化ガリウムを利用することで、非常に高い絶縁破壊能及び高いダイナミックオペレーションレンジを有するＲＦ－ＭＯＳＦＥＴを得る。本発明の主な概念は、ＭＯＳＦＥＴのドレイン領域におけるシリコンをワイドギャップ半導体窒化ガリウムに置換する。

【0033】

ここ数年で、小面積のナノヘテロエピタキシャル（Ｎａｎｏ Ｈｅｔｅｒｏｅｐｉｔａｘｉａｌ、ＮＨＥ）材料の合成、及びアスペクト比トラッピング（Ａｓｐｅｃｔ ｒａｔｉｏ ｔｒａｐｐｉｎｇ、ＡＲＴ）の原理は、ＭＯＳＦＥＴのドレインの（１１１）結晶面に高い電気的な性質（ｈｉｇｈ ｅｌｅｃｔｒｏｎｉｃ ｑｕａｌｉｔｙ）及び低欠陥密度（ｌｏｗ－ｄｅｆｅｃｔ－ｄｅｎｓｉｔｙ）のｃ－ＧａＮを成長する可能性が既に証明されている。その場合、最初にｈ－ＧａＮに格子整合する。その理論は、装置／回路の出力及び解像度の性能にとって非常に重要である。前記の装置は、５Ｇ又は６Ｇのミリ波用の次世代の高圧／パワーＲＦトランジスタに有利である。

【0034】

ワイドギャップ材料の特性以外に、窒化ガリウムは、高い電子移動度を有するため、高周波素子の開発、及び薄膜エピタキシャル成長に関して充分研究されていた。本発明は、従来の薄膜エピタキシャル成長と異なり、選択的なエピタキシャル成長技術によって窒化ガリウムを堆積して窒化ガリウムドレインを得る。現在、実験では、ＧａＮドレイン材料の成長について、ＳｉＯ_２／Ｓｉ基板の数百ｎｍ単位の孔にＧａＮヘテロエピタキシャルを成長させることに成功した。ＴＥＭの結果によると、高品質且つ低欠陥したＧａＮエピタキシャルを確認できる。前記技術によって製作したＭＯＳＦＥＴは、高周波応用におけるＳｉ－ＭＯＳＦＥＴのパワー処理能力及び資料解像度の不足を避けるとともに、ＭＯＳＦＥＴの低絶縁破壊電圧の欠点を改善できる。

【0035】

もちろん、本発明は、シリコン（１００）基板に窒化ガリウム以外のワイドギャップＩＩＩ－Ｖ族化合物材料を選択的に成長させることを含む。選択的なエッチングによって格子不整合が事前に選択される低いシリコン（１１１）結晶面を生成することで、高品質のＩＩＩ－Ｖ族化合物半導体ドレインを成長させ、それによって、ＩＩＩ－Ｖ族ドレインをＳｉ－ＭＯＳＦＥＴに統合する。

【0036】

上記内容をまとめると、本発明のワイドギャップＩＩＩ－Ｖ族ドレインを有するＳｉ－ＭＯＳＦＥＴ、及びその製造方法によれば、ＩＩＩ－Ｖ族材料のワイドギャップ特性及び選択的なエピタキシャル技術によって、高品質、低欠陥のＩＩＩ－Ｖ族ドレイン構造が得られ、素子の絶縁破壊電圧及び回路作動範囲の問題を改善できる。将来的にＳｉ－ＭＯＳＦＥＴに統合することで、素子の小型化に伴う素子絶縁破壊電圧が低い、という問題の解決が期待できる。また、シリコンＶＬＳＩ（ｖｅｒｙ－ｌａｒｇｅ－ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）プラットフォームに利用することで、多くの広いダイナミックレンジのＳｏＣに利用できる。特に高い直線性、高周波電力増幅器の高効率、及び高精度資料転換回路、例えば、５Ｇ／６Ｇ、ＲＦ／ｍｉｃｒｏｗａｖｅ／Ｍｉｌｌｉｍｅｔｅｒ－ｗａｖｅレーダー及び無線通信の高線性／効率の後端（ｂａｃｋｅｎｄ）送信機、及び高解像度のベースバンドのデジタル－アナログ／アナログ－デジタル変換回路等に利用できる。

【0037】

当業者が本発明の内容を理解、実施できるように、上記実施例によって本発明の技術的な思想及び特徴を説明したが、本発明は、これらに限定されない。本発明の精神に基づいてなされた均等的な変形、改良等は、いずれも本発明に含まれるものである。

【符号の説明】

【0038】

１００ 基板
１０ シリコン基板
１１ 主表面
２０ 絶縁層
３０ 半導体層
３１ チャネル領域
３２ 浅いドーピング領域
３２１ ドレイン位置
３３ 浅いドーピング領域
３３１ ソース位置
３４ 重ドーピング領域
４０ ダミーゲート
４１ 誘電層
５０ 数百ｎｍ単位の孔
５１ 底壁
５２ 側壁
５３ 傾斜面
５４ 窒化層
６０ 窒化アルミニウム緩衝層
７０ 窒化ガリウムドレイン
８０ ソース
９０ 誘電層
９１ 金属ゲート
Ｌ ドリフト領域の長さ

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図2A】

【図2B】

【図2C】

【図2D】

【図3】

【図4】

【図5】

【図6】