特許 7020280 ラッチアップ防止回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-02-07

(45)【発行日】2022-02-16

(54)【発明の名称】ラッチアップ防止回路

(51)【国際特許分類】

   H01L 21/822 20060101AFI20220208BHJP

   H01L 27/04 20060101ALI20220208BHJP

【ＦＩ】

H01L27/04 H

【請求項の数】 9

(21)【出願番号】P 2018088236

(22)【出願日】2018-05-01

(65)【公開番号】P2019195012

(43)【公開日】2019-11-07

【審査請求日】2021-02-08

(73)【特許権者】

【識別番号】000004204

【氏名又は名称】日本精工株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】小山 睦

【審査官】市川 武宜

(56)【参考文献】

【文献】特開平０４－３４８５５９（ＪＰ，Ａ）

【文献】特開平０８－１７１４２９（ＪＰ，Ａ）

【文献】特開２０１１－１８１８４８（ＪＰ，Ａ）

【文献】特開２００１－２９８１５７（ＪＰ，Ａ）

【文献】特開２００２－０１６２５４（ＪＰ，Ａ）

【文献】特開平８－１４８６５０（ＪＰ，Ａ）

【文献】特開平２－１１１０６４（ＪＰ，Ａ）

【文献】特開２０００－２６０９４４（ＪＰ，Ａ）

【文献】特開平７－５８２８９（ＪＰ，Ａ）

【文献】国際公開第２００７／０１３１４５（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

基準電位に対し、所定の電位差を有する第１電源電圧、及び、当該第１電源電圧よりも低電圧の第２電源電圧が供給されて動作するＩＣのラッチアップ防止回路であって、
前記第１電源電圧が印加される前記ＩＣの第１電源端子にカソードが接続され、前記第２電源電圧が印加される前記ＩＣの第２電源端子にアノードが接続された第１のダイオードを含み、
前記ＩＣは、前記第１電源端子に印加される電圧をＶ１、前記第２電源端子に印加される電圧をＶ２としたとき、前記第１電源端子と前記第２電源端子との間の電圧の絶対最大定格として、下記（１）式が規定され、
前記第１のダイオードは、順方向電圧をＶＦとしたとき、下記（２）式を満たす
ラッチアップ防止回路。
Ｖ２≦Ｖ１＋α・・・（１）
ＶＦ＜α・・・（２）

【請求項2】

複数の前記第１のダイオードが並列に設けられている
請求項１に記載のラッチアップ防止回路。

【請求項3】

前記第１のダイオードは、ショットキーバリアダイオードである
請求項１又は２に記載のラッチアップ防止回路。

【請求項4】

前記第２電源端子にカソードが接続され、前記基準電位にアノードが接続された第２のダイオードを含む
請求項１から３の何れか一項に記載のラッチアップ防止回路。

【請求項5】

前記第２のダイオードは、ショットキーバリアダイオードである
請求項４に記載のラッチアップ防止回路。

【請求項6】

前記第２のダイオードは、ツェナーダイオードである
請求項４に記載のラッチアップ防止回路。

【請求項7】

前記第１電源端子にカソードが接続され、前記基準電位にアノードが接続された第３のダイオードを含む
請求項１から６の何れか一項に記載のラッチアップ防止回路。

【請求項8】

前記第３のダイオードは、ショットキーバリアダイオードである
請求項７に記載のラッチアップ防止回路。

【請求項9】

前記第３のダイオードは、ツェナーダイオードである
請求項７に記載のラッチアップ防止回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ラッチアップ防止回路に関する。

【背景技術】

【0002】

近年、各種の電子回路機器では、省電力化や小型化の要求により、これらの電子回路機器を構成する半導体集積回路（ＩＣ）の低電圧駆動化や高密度化が求められている。一方、アナログ回路を構成するトランジスタのＭＯＳ（Metal Oxide Semiconductor）化により、アナログ回路とデジタル回路とを混載したＩＣの普及が進みつつある。このようなアナログ回路とデジタル回路とを混載したＩＣでは、耐ノイズ性等の観点から、アナログ回路用電源電圧と、アナログ回路用電源よりも低電圧なデジタル回路用電源とを用いた構成がある。

【0003】

一般に、複数の電源電圧を必要とするＣＭＯＳ（Complementary MOS）構成のＩＣでは、電源端子間電圧の絶対最大電圧が規定されている。このようなＩＣにおいて、絶対最大電圧を超える電位差が印加されると、所謂ラッチアップ現象が生じて基準電位（例えばＧＮＤ電位）との間がショートし素子破壊を引き起こす可能性がある。例えば、高電圧電源の出力電圧を低電圧電源の出力電圧に降圧する電圧降圧手段を含む電源装置が開示されている。（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0004】

【文献】特開平７－１９１６２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記従来技術では、偶発的なＥＳＤ（Electrostatic Discharge：静電気放電）やサージ等のノイズが電源線に重畳した場合に、電源端子間電圧の絶対最大電圧の規定を逸脱し、ラッチアップ現象が発生する可能性がある。また、複数のＩＣで電源装置を共有する構成では、電圧降圧手段の構成が複雑化する可能性がある。

【0006】

本発明は、上記の課題に鑑みてなされたものであって、それぞれ異なる電源電圧を印加する複数の電源端子を有する構成において、ラッチアップ現象の発生を抑制することができるラッチアップ防止回路を提供すること、を目的としている。

【課題を解決するための手段】

【0007】

上記の目的を達成するため、本発明の一態様に係るラッチアップ防止回路は、基準電位に対し、所定の電位差を有する第１電源電圧、及び、当該第１電源電圧よりも低電圧の第２電源電圧が供給されて動作するＩＣのラッチアップ防止回路であって、前記第１電源電圧が印加される前記ＩＣの第１電源端子にカソードが接続され、前記第２電源電圧が印加される前記ＩＣの第２電源端子にアノードが接続された第１のダイオードを含み、前記ＩＣは、前記第１電源端子に印加される電圧をＶ１、前記第２電源端子に印加される電圧をＶ２としたとき、前記第１電源端子と前記第２電源端子との間の電圧の絶対最大定格として、下記（１）式が規定され、前記第１のダイオードは、順方向電圧をＶＦとしたとき、下記（２）式を満たす。

【0008】

Ｖ２≦Ｖ１＋α・・・（１）

【0009】

ＶＦ＜α・・・（２）

【0010】

上記構成によれば、ＥＳＤやサージ等のノイズが抑制され、ＥＳＤやサージ等のノイズによるラッチアップ現象の発生を抑制することができる。

【0011】

ラッチアップ防止回路の望ましい態様として、複数の前記第１のダイオードが並列に設けられていることが好ましい。

【0012】

これにより、ＥＳＤやサージ等のノイズによって流れる順方向電流の大きさに応じたノイズ抑制効果を得ることができる。

【0013】

ラッチアップ防止回路の望ましい態様として、前記第１のダイオードは、ショットキーバリアダイオードであることが好ましい。

【0014】

これにより、ＥＳＤやサージ等の急峻なノイズを効果的に抑制することができる。

【0015】

ラッチアップ防止回路の望ましい態様として、前記第２電源端子にカソードが接続され、前記基準電位にアノードが接続された第２のダイオードを含むことが好ましい。

【0016】

これにより、第２電源電圧に重畳した負極性ノイズの電圧絶対値が抑制される。

【0017】

ラッチアップ防止回路の望ましい態様として、前記第２のダイオードは、ショットキーバリアダイオードであることが好ましい。

【0018】

これにより、第２電源電圧に重畳した急峻な負極性ノイズを効果的に抑制することができる。

【0019】

ラッチアップ防止回路の望ましい態様として、前記第２のダイオードは、ツェナーダイオードであることが好ましい。

【0020】

これにより、第２電源電圧に重畳した正極性ノイズの電圧絶対値が抑制される。

【0021】

ラッチアップ防止回路の望ましい態様として、前記第１電源端子にカソードが接続され、前記基準電位にアノードが接続された第３のダイオードを含むことが好ましい。

【0022】

これにより、第１電源電圧に重畳した負極性ノイズの電圧絶対値が抑制される。

【0023】

ラッチアップ防止回路の望ましい態様として、前記第３のダイオードは、ショットキーバリアダイオードであることが好ましい。

【0024】

これにより、第１電源電圧に重畳した急峻な負極性ノイズを効果的に抑制することができる。

【0025】

ラッチアップ防止回路の望ましい態様として、前記第３のダイオードは、ツェナーダイオードであることが好ましい。

【0026】

これにより、第１電源電圧に重畳した正極性ノイズの電圧絶対値が抑制される。

【発明の効果】

【0027】

本発明によれば、それぞれ異なる電源電圧を印加する複数の電源端子を有する構成において、ラッチアップ現象の発生を抑制することができるラッチアップ防止回路を提供することができる。

【図面の簡単な説明】

【0028】

【図1】図１は、実施形態１に係るラッチアップ防止回路を適用した構成の一例を示す図である。

【図2】図２は、比較例に係る構成の一例を示す図である。

【図3】図３は、実施形態１の変形例に係るラッチアップ防止回路を適用した構成の一例を示す図である。

【図4】図４は、実施形態２に係るラッチアップ防止回路を適用した構成の一例を示す図である。

【図5】図５は、実施形態２の変形例に係るラッチアップ防止回路を適用した構成の一例を示す図である。

【図6】図６は、実施形態３に係るラッチアップ防止回路を適用した構成の一例を示す図である。

【図7】図７は、実施形態３の変形例に係るラッチアップ防止回路を適用した構成の一例を示す図である。

【発明を実施するための形態】

【0029】

以下、発明を実施するための形態（以下、実施形態という）につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるもの、実質的に同一のもの、いわゆる均等の範囲のものが含まれる。さらに、下記実施形態で開示した構成要素は適宜組み合わせることが可能である。

【0030】

（実施形態１）
図１は、実施形態１に係るラッチアップ防止回路を適用した構成の一例を示す図である。本実施形態に係るラッチアップ防止回路１の保護対象であるＩＣ２は、電源回路（不図示）から複数の電源電圧（図２に示す例では、第１電源電圧Ｖｄｄ１、第２電源電圧Ｖｄｄ２）が印加されて動作する半導体集積回路である。このＩＣ２は、例えば、ＣＭＯＳ（Complementary MOS）で構成されている。ＩＣ２の構成により本開示が限定されるものではない。

【0031】

ＩＣ２は、第１電源端子２１と、第２電源端子２２と、基準電位端子２３と、を有する。第１電源端子２１は、基準電位ＧＮＤに対して所定の電位差を有する第１電源電圧Ｖｄｄ１が印加される。第２電源端子２２は、第１電源電圧Ｖｄｄ１よりも低電圧の第２電源電圧Ｖｄｄ２が印加される。基準電位端子２３は、基準電位ＧＮＤが印加される。なお、基準電位はＧＮＤ電位に限るものではない。また、図１では、第１電源端子２１、第２電源端子２２、及び基準電位端子２３をそれぞれ１つ有する例を示したが、これら第１電源端子２１、第２電源端子２２、及び基準電位端子２３の数はこれに限るものではない。

【0032】

第１電源電圧Ｖｄｄ１は、例えば、ＩＣ２を構成するアナログ回路に供給される５Ｖの正極性電源電圧である。また、第２電源電圧Ｖｄｄ２は、例えば、ＩＣ２を構成するデジタル回路に供給される３．３Ｖの正極性電源電圧である。なお、第１電源電圧Ｖｄｄ１及び第２電源電圧Ｖｄｄ２は上記に限るものではない。

【0033】

ここで、第１電源端子２１に印加される電圧をＶ１、第２電源端子２２に印加される電圧をＶ２とする。このとき、本実施形態において、ＩＣ２は、第１電源端子２１と第２電源端子２２との間の電圧（以下、「電源端子間電圧」とも称する）の絶対最大定格として、以下の（１）式が規定されている。αは、保護対象であるＩＣ２の絶対最大定格により規定される値である。

【0034】

Ｖ２≦Ｖ１＋α・・・（１）

【0035】

本実施形態に係るラッチアップ防止回路１は、第１電源端子２１にカソードが接続され、第２電源端子２２にアノードが接続されるダイオード１１（第１のダイオード）を含む。

【0036】

ダイオード１１に順方向電流が流れるとき、ダイオード１１の順方向電圧をＶＦとすると、第２電源端子２２に印加される電圧Ｖ２は、以下の（２）式で表される。

【0037】

Ｖ２＝Ｖ１＋ＶＦ・・・（２）

【0038】

すなわち、上記（１）式を満たすためには、ダイオード１１の順方向電圧ＶＦは、以下の（３）式を満たす必要がある。

【0039】

ＶＦ＜α・・・（３）

【0040】

図２は、比較例に係る構成の一例を示す図である。図２では、第１電源端子２１と基準電位端子２３との間、及び、第２電源端子２２と基準電位端子２３（基準電位）との間に、それぞれツェナーダイオード１４，１５を設けた構成を示している。

【0041】

偶発的なＥＳＤ（Electrostatic Discharge：静電気放電）やサージ等の外部ノイズからＩＣ２を保護する場合、図２に示すように、各電源端子（図２に示す例では、第１電源端子２１、第２電源端子２２）と基準電位端子２３（基準電位）との間に、それぞれツェナーダイオード１４，１５を設ける構成とすることが一般的である。ツェナーダイオード１４，１５は、各電源端子（第１電源端子２１、第２電源端子２２）が複数存在する場合、各電源端子に対応して１つずつ設ける必要がある。

【0042】

ツェナーダイオードのツェナー電圧（降伏電圧）は、ばらつき誤差が一般に数％程度であり、各電源端子（第１電源端子２１、第２電源端子２２）の入力電圧の絶対最大定格に対応して設定される。このため、必ずしも上記（１）式の電源端子間電圧の絶対最大定格を満たせず、ラッチアップ現象が生じて素子破壊を引き起こす可能性がある。

【0043】

本実施形態に係るラッチアップ防止回路１では、上記（３）式を満たすダイオード１１を第１電源電圧Ｖｄｄ１と第２電源電圧Ｖｄｄ２との間に少なくとも１つ設けることで、ＥＳＤやサージ等のノイズが抑制される。これにより、ＥＳＤやサージ等のノイズによるラッチアップ現象の発生を抑制することができ、ＩＣ２の素子破壊を未然に防ぐことができる。

【0044】

また、上記（１），（３）式において、αが例えば０．３Ｖであるとき、ダイオード１１の順方向電圧ＶＦは、（３）式から、０．３Ｖ未満である必要がある。この場合、ダイオード１１としては、例えば、順方向電圧ＶＦが小さいショットキーバリアダイオードであることが望ましい。

【0045】

ダイオード１１としてスイッチングショットキーバリアダイオードを用いることで、ＥＳＤやサージ等の急峻なノイズを効果的に抑制することができる。

【0046】

図３は、実施形態１の変形例に係るラッチアップ防止回路を適用した構成の一例を示す図である。

【0047】

図３に示す実施形態１の変形例に係るラッチアップ防止回路１ａでは、第１電源電圧Ｖｄｄ１と第２電源電圧Ｖｄｄ２との間に複数個のダイオード１１を並列に設けた構成としている。

【0048】

図１に示す実施形態１に係るラッチアップ防止回路１において、ＥＳＤやサージ等のノイズによって流れる順方向電流が大きくなると、これに伴い順方向電圧ＶＦが大きくなる。このような場合には、図３に示すように、第１電源電圧Ｖｄｄ１と第２電源電圧Ｖｄｄ２との間に複数個のダイオード１１を並列に設けた構成とすることで、上記（３）式を満たすようにしても良い。

【0049】

以上説明したように、実施形態１に係るラッチアップ防止回路１は、保護対象のＩＣ２において第１電源電圧Ｖｄｄ１が印加される第１電源端子２１にカソードが接続され、第２電源電圧Ｖｄｄ２が印加される第２電源端子２２にアノードが接続されたダイオード１１（第１のダイオード）を含む。ダイオード１１は、第１電源端子２１に印加される電圧Ｖ１と第２電源端子２２に印加される電圧Ｖ２との間の電圧の絶対最大定格を満たす。

【0050】

上記構成により、ＥＳＤやサージ等のノイズによるラッチアップ現象の発生を抑制することができ、ＩＣ２の素子破壊を未然に防ぐことができる。

【0051】

（実施形態２）
図４は、実施形態２に係るラッチアップ防止回路を適用した構成の一例を示す図である。なお、上述した実施形態１で説明した構成と同じ構成部には同一の符号を付して重複する説明は省略する。

【0052】

実施形態１に係る構成では、第２電源電圧Ｖｄｄ２に負極性のＥＳＤやサージ等のノイズ（以下、単に「負極性ノイズ」とも称する）が重畳すると、この負極性ノイズの電圧絶対値がダイオード１１の逆方向電圧ＶＲの耐圧を超えてダイオード１１が破壊する可能性がある。ダイオード１１が短絡破壊した場合、第２電源端子２２に第２電源電圧Ｖｄｄ２よりも電圧値が高い第１電源電圧Ｖｄｄ１が印加され、ＩＣ２や電源回路（不図示）の二次破壊を招く要因となり得る。

【0053】

本実施形態に係るラッチアップ防止回路１ｂは、図４に示すように、ダイオード１１に加え、第２電源端子２２にカソードが接続され、基準電位端子２３（基準電位）にアノードが接続されたダイオード１２（第２のダイオード）を設けた構成を示している。このような構成において、第２電源電圧Ｖｄｄ２に負極性ノイズが重畳すると、ダイオード１２に順方向電流が流れ、負極性ノイズの電圧絶対値が抑制される。これにより、ダイオード１１の破壊やＩＣ２等の二次破壊を防ぐことができる。

【0054】

また、ダイオード１２を設けることで、第１電源電圧Ｖｄｄ１に負極性ノイズが重畳した場合でも有効に作用する。すなわち、第１電源電圧Ｖｄｄ１に負極性ノイズが重畳すると、ダイオード１１及びダイオード１２に順方向電流が流れ、負極性ノイズの電圧絶対値が抑制される。

【0055】

ダイオード１２としては、ダイオード１１と同様に、例えばスイッチングショットキーバリアダイオードを用いることで、急峻な負極性ノイズを効果的に抑制することができる。

【0056】

また、ダイオード１２としては、例えばツェナーダイオードを用いても良い。これにより、第２電源電圧Ｖｄｄ２に正極性のＥＳＤやサージ等のノイズ（以下、単に「正極性ノイズ」とも称する）が重畳した場合でも有効に作用する。すなわち、第２電源電圧Ｖｄｄ２に正極性ノイズが重畳すると、ダイオード１２（ツェナーダイオード）にツェナー電流が流れ、正極性ノイズの電圧絶対値が抑制される。

【0057】

図５は、実施形態２の変形例に係るラッチアップ防止回路を適用した構成の一例を示す図である。

【0058】

図５に示す実施形態２の変形例に係るラッチアップ防止回路１ｃでは、図３に示した実施形態１の変形例と同様に、第１電源電圧Ｖｄｄ１と第２電源電圧Ｖｄｄ２との間に複数個のダイオード１１を並列に設けた構成としている。このような構成とすることで、実施形態１の変形例と同様に、上記（３）式を満たすようにしても良い。

【0059】

（実施形態３）
図６は、実施形態３に係るラッチアップ防止回路を適用した構成の一例を示す図である。なお、上述した実施形態１，２で説明した構成と同じ構成部には同一の符号を付して重複する説明は省略する。

【0060】

実施形態２に係る構成では、第１電源電圧Ｖｄｄ１に負極性ノイズが重畳すると、ダイオード１１及びダイオード１２に順方向電流が流れ、負極性ノイズの電圧絶対値が抑制されるが、ダイオード１１及びダイオード１２の順方向電圧降下が生じることとなる。

【0061】

本実施形態に係るラッチアップ防止回路１ｄは、図６に示すように、ダイオード１１及びダイオード１２に加え、第１電源端子２１にカソードが接続され、基準電位端子２３（基準電位）にアノードが接続されたダイオード１３（第３のダイオード）を設けた構成を示している。このような構成において、第１電源電圧Ｖｄｄ１に負極性ノイズが重畳すると、ダイオード１３に順方向電流が流れ、負極性ノイズの電圧絶対値が抑制される。これにより、負極性ノイズの抑制効果を高めることができる。

【0062】

ダイオード１３としては、ダイオード１２と同様に、例えばスイッチングショットキーバリアダイオードを用いることで、急峻な負極性ノイズを効果的に抑制することができる。

【0063】

また、ダイオード１３としては、ダイオード１２と同様に、例えばツェナーダイオードを用いても良い。これにより、第１電源電圧Ｖｄｄ１に正極性ノイズが重畳した場合でも有効に作用する。すなわち、第１電源電圧Ｖｄｄ１に正極性ノイズが重畳すると、ダイオード１３（ツェナーダイオード）にツェナー電流が流れ、正極性ノイズの電圧絶対値が抑制される。

【0064】

図７は、実施形態３の変形例に係るラッチアップ防止回路を適用した構成の一例を示す図である。

【0065】

図７に示す実施形態３の変形例に係るラッチアップ防止回路１ｅでは、実施形態１の変形例及び実施形態２の変形例と同様に、第１電源電圧Ｖｄｄ１と第２電源電圧Ｖｄｄ２との間に複数個のダイオード１１を並列に設けた構成としている。このような構成とすることで、実施形態１の変形例及び実施形態２の変形例と同様に、上記（３）式を満たすようにしても良い。

【符号の説明】

【0066】

１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ ラッチアップ防止回路
２ ＩＣ
１１ ダイオード（第１のダイオード）
１２ ダイオード（第２のダイオード）
１３ ダイオード（第３のダイオード）
１４，１５ ツェナーダイオード
２１ 第１電源端子
２２ 第２電源端子
２３ 基準電位端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】