特許 7020690 メモリスタ素子およびその製造の方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-02-07

(45)【発行日】2022-02-16

(54)【発明の名称】メモリスタ素子およびその製造の方法

(51)【国際特許分類】

   H01L 21/8239 20060101AFI20220208BHJP

   H01L 27/105 20060101ALI20220208BHJP

   H01L 45/00 20060101ALI20220208BHJP

   H01L 49/00 20060101ALI20220208BHJP

【ＦＩ】

H01L27/105 448

H01L45/00 Z

H01L49/00 Z

【請求項の数】 16

(21)【出願番号】P 2018545530

(86)(22)【出願日】2016-11-23

(65)【公表番号】

(43)【公表日】2018-12-27

(86)【国際出願番号】 AU2016051145

(87)【国際公開番号】W WO2017088016

(87)【国際公開日】2017-06-01

【審査請求日】2019-11-21

(31)【優先権主張番号】2015904857

(32)【優先日】2015-11-24

(33)【優先権主張国・地域又は機関】AU

(73)【特許権者】

【識別番号】506018639

【氏名又は名称】ロイヤル・メルボルン・インスティテュート・オブ・テクノロジー

【氏名又は名称原語表記】ＲＯＹＡＬ ＭＥＬＢＯＵＲＮＥ ＩＮＳＴＩＴＵＴＥ ＯＦ ＴＥＣＨＮＯＬＯＧＹ

(74)【代理人】

【識別番号】110001508

【氏名又は名称】特許業務法人 津国

(72)【発明者】

【氏名】バスカラン，マデュ

(72)【発明者】

【氏名】スリラム，シャラス

(72)【発明者】

【氏名】ワリア，サミート

(72)【発明者】

【氏名】アフマダーバーディ，フセイン・ニリ

【審査官】西出 隆二

(56)【参考文献】

【文献】米国特許出願公開第２０１０／０２６４３９７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１３／００８７７５５（ＵＳ，Ａ１）

【文献】Hussein Nili , * Sumeet Walia , Ahmad Esmaielzadeh Kandjani , Rajesh Ramanathan , Philipp Gutruf , Taimur Ahmed , Sivacarendran Balendhran , Vipul Bansal , Dmitri B. Strukov , Omid Kavehei , Madhu Bhaskaran , and Sharath Sriram *，Donor-Induced Performance Tuning of Amorphous SrTiO 3Memristive Nanodevices: Multistate Resistive Switchingand Mechanical Tunability，ADVANCED FUNCTIONAL MATERIALS，2015 WILEY-VCH Verlag GmbH & Co. KGaA, Weinheim，2015年04月14日，P3172-3182

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２３９

Ｈ０１Ｌ ４５／００

Ｈ０１Ｌ ４９／００

(57)【特許請求の範囲】

【請求項1】

第一の電極と；
第二の電極と；
前記第一の電極の表面上に配置されたカソード金属層と；
前記第二の電極と前記カソード金属層との間に配置され、且つ、それらに電気的に接触するアクティブ領域であって、アモルファス金属酸化物の少なくとも一つの層を含む前記アクティブ領域と、
を含み、
スイッチング電圧が、前記第一の電極と前記第二の電極との間に印加されると、前記メモリスタ素子は、前記アクティブ領域が抵抗スイッチング動作を呈するように構成され、
前記アモルファス金属酸化物の少なくとも一つの層が、酸素欠損アモルファス金属酸化物を包含し、
前記酸素欠損アモルファス金属酸化物が、０．０５＜ｘ＜０．１５である式（アモルファス－ＳｒＴｉＯ _３－ｘ ）で表されるチタン酸ストロンチウムを包含する、
メモリスタ素子。

【請求項2】

前記アモルファス金属酸化物の少なくとも一つの層が、さらに一つのアモルファス金属酸化物層を含む、請求項１記載のメモリスタ素子。

【請求項3】

前記アモルファス金属酸化物層が、式（アモルファス－ＳｒＴｉＯ_３－ｘ）で表されるチタン酸ストロンチウムを包含する、請求項２記載のメモリスタ素子。

【請求項4】

前記酸素欠損アモルファス金属酸化物層および前記アモルファス金属酸化物層の各々が、１５nm～４０nmの範囲内である厚さを有する、請求項２記載のメモリスタ素子。

【請求項5】

前記酸素欠損アモルファス金属酸化物が、クロムおよびニオブからなる群より選択されるドーパント元素のドーピング原子を含む、請求項１から４のうちいずれか１項記載のメモリスタ素子。

【請求項6】

前記ドーパント元素がニオブであり、前記チタンに対する前記ニオブの比が、０．０２～０．０５の間である、請求項５記載のメモリスタ素子。

【請求項7】

前記アモルファス金属酸化物の少なくとも一つの層が、１５nm～４０nmの範囲内である厚さを有する、請求項１記載のメモリスタ素子。

【請求項8】

前記カソード金属層が、２nm～１５nmの範囲内である厚さを有する、請求項１から７のうちいずれか１項記載のメモリスタ素子。

【請求項9】

前記カソード金属層が、５nm～１０nmの範囲内である厚さを有する、請求項１から８のうちいずれか１項記載のメモリスタ素子。

【請求項10】

前記第一の電極および前記第二の電極の各々が、２５nm～３５nmの範囲内である厚さを有する、請求項１から９のうちいずれか１項記載のメモリスタ素子。

【請求項11】

前記抵抗スイッチング動作が、順方向および逆方向の一方または両方で発生するバイポーラ抵抗スイッチング動作を含む、請求項１から１０のうちいずれか１項記載のメモリスタ素子。

【請求項12】

前記抵抗スイッチング動作が、順方向、逆方向、および相補型抵抗スイッチング動作のうち一つまたは複数で発生するバイポーラ抵抗スイッチング動作を含む、請求項１～１０のうちいずれか１項記載のメモリスタ素子。

【請求項13】

メモリスタ素子を製造する方法であって、：
ａ）第一の電極を提供する工程と；
ｂ）第二の電極を提供する工程と；
ｃ）前記第一の電極の表面上に配置されたカソード金属層を提供する工程と；
ｄ）前記第二の電極と前記カソード金属層との間に配置され、電気的に接触しているアクティブ領域であって、アモルファス金属酸化物の少なくとも一つの層を含む前記アクティブ領域、を提供する工程とを含み、
スイッチング電圧が、前記第一の電極と前記第二の電極との間に印加されると、前記アクティブ領域が、抵抗スイッチング動作を呈し、
前記アモルファス金属酸化物の少なくとも一つの層が、酸素欠損アモルファス金属酸化物を包含し、前記酸素欠損アモルファス金属酸化物が、０．０５＜ｘ＜０．１５である式（アモルファス－ＳｒＴｉＯ _３－ｘ ）で表されるチタン酸ストロンチウムを包含する、
方法。

【請求項14】

前記工程ａ）～ｄ）の一つ室温が室温で実施される、請求項１３記載の方法。

【請求項15】

基板上にメモリスタ素子を製造する方法であって、：
ａ）基板上に下部電極を堆積する工程と；
ｂ）アクティブ領域を画定するために、堆積された下部電極上にアモルファス金属酸化物の少なくとも一つの層を堆積する工程と；
ｃ）前記アモルファス金属酸化物の少なくとも一つの層上にカソード金属層を堆積する工程と；
ｄ）前記アクティブ領域が、下部電極と前記カソード金属層との間に配置され、且つ、それらに電気的に接触するように、堆積された前記カソード金属層上に上部電極を堆積する工程と、
を含み、
スイッチング電圧が上部電極と下部電極との間に印加されると、前記アクティブ領域が抵抗スイッチング動作を呈し、
前記アモルファス金属酸化物の少なくとも一つの層が、酸素欠損アモルファス金属酸化物を包含し、前記酸素欠損アモルファス金属酸化物が、０．０５＜ｘ＜０．１５である式（アモルファス－ＳｒＴｉＯ _３－ｘ ）で表されるチタン酸ストロンチウムを包含する、
方法。

【請求項16】

前記工程ａ）～ｄ）の一つ以上が室温で実施される、請求項１５記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

技術分野
本発明は、メモリスタ素子およびその製造の方法に関する。

【0002】

本発明は、主として、互換性のあるメモリスタのシステムの使用のために開発され、本出願を参照しながら以下に記載される。しかし、本発明がこの特定の分野の使用に限定されないことがわかる。

【0003】

発明の背景
本発明の背景の以下の考察は、本発明の理解を容易にすることを意図する。しかし、考察が、本明細書の請求項のいずれか１項の優先日において、オーストラリアもしくは任意の他の国で、参照された資料のいずれかが発行されている、公知である、または共通の一般知識の一部であることの承認または容認ではないことがわかる。

【0004】

メモリ技術は、従来、１および０の形態でデジタルデータを記憶するために利用されてきた。他方で、現在の関心は、アナログメモリが複数の状態を有することを可能にする技術にある。これは、かつてないほどの高密度メモリおよび最も有意にニューロモルフィックなコンピューティングを可能にする。これらの関心は、耐久性があり周期的なスイッチングおよびオン／オフ状態間の簡単な区別を持つ高度に不揮発性であるメモリの電子状態に依存する。ナノスケール抵抗メモリ（または「メモリスタ」）は、これらの要件の多くを満たし、機能性酸化物に依存している。それらは、通常は、機能性二元および三元金属酸化物（例えば、ＴｉＯ_２、ＳｒＴｉＯ_３）に基づくパッシブ二端子金属－絶縁体－金属（ＭＩＭ）素子として構成される。これらは、スケーラブル、高速、不揮発性かつ低エネルギーメモリスタの性能を供する。それらの動的非線形電流電圧特性は、非線形回路設計および代替論理アーキテクチャにおける用途も示唆する。

【0005】

これらの素子におけるバイポーラ抵抗スイッチング動作は、金属－酸化物界面における電子効果と、遷移金属酸化物層における可逆的酸化還元およびナノイオン輸送との組み合わせに対して扱われる。これらのプロセスは、高い電気的勾配下、電鋳プロセス中の拡張された欠陥構造の生成時の酸化物において引き起こされる。

【0006】

遷移金属酸化物に基づく二端子容量のような金属－絶縁体－金属（ＭＩＭ）素子の高度に非線形かつ不揮発性のメモリスタの特性は、高度にスケーラブルなメモリ素子開発の可能性に起因して、強い研究的関心を集めてきた。それらは、新規コンピューティングアーキテクチャおよび非従来型のコンピューティング、例えば、ニューロモルフィック工学のための前駆体であることも約束される。

【0007】

遷移金属酸化物の中でも、原型的なペロブスカイト酸化物であるチタン酸ストロンチウム（ＳｒＴｉＯ_３；ＳＴＯ）は、メモリスタのＭＩＭ素子の機能性酸化物層の有望な候補として浮上してきた。電気的または熱応力を受ける酸素空孔をセルフドーピングするその傾向は、その電子構造を、バンド絶縁体から金属導体に変換し、二端子メモリ素子に好適な電気抵抗スイッチングを容易にすることができる。チタン酸ストロンチウムは、酸素空孔点欠陥および酸化チタン副格子の転位に沿った目立った酸化還元活性を潜ませる、ＳＴＯの安定したペロブスカイト構造の内在する傾向に起因して、ナノスケール抵抗スイッチング用途の大きい可能性を示してきた。

【0008】

ＳＴＯに基づく素子の抵抗スイッチングは、一般的に、拡張された欠陥構造に沿った酸素空孔の高度に局所的な蓄積（すなわち、ナノフィラメント）によるものであり、金属－酸化物界面における空乏層の局所迂回を結果としてもたらす。また、ＳＴＯの欠陥構造は、ドーピングを介してドナーまたはアクセプター型遷移金属で直接操られることができ、これは、局所（例えば、粒界および点欠陥）においてバルクレベルで電子構造を調節するために採用されることができる。これは、ナノフィラメントの配置および電子／イオン輸送特性を、したがって、ＳＴＯに基づく素子のメモリスタの特性をエンジニアリングするためのツールとして使用されることができる。そのように、ＳＴＯに基づく素子は、コンピューティングアーキテクチャにおけるパッシブアナログメモリ要素としての高密度集積の可能性を有する。さらに、結合された電気機械的および電気光学効果についてのＳＴＯ構造の調整可能性は、それが多機能非線形素子の設計において与えることができる印象的な自由度を強調する。

【0009】

しかし、通常、ＳＴＯに基づくメモリスタ素子を製造するために採用される高処理温度および非ＣＭＯＳ互換性基板は、これらの素子の商業化に対する障壁を生み出し得る。

【0010】

本発明は、少なくとも一部の先行技術の欠陥を克服するまたは実質的に緩和することができる、または少なくとも代替を提供するために、メモリスタ素子およびその製造の方法を提供することを目指す。

【0011】

発明の概要
本発明の第一の態様によって、メモリスタ素子が提供され、メモリスタ素子が：
第一の電極と；
第二の電極と；
第一の電極の表面上に配置されたカソード金属層と；
第二の電極とカソード金属層との間に配置され、電気的に接触しているアクティブ領域とを含み、アクティブ領域がアモルファス金属酸化物の少なくとも一つの層を含み、
スイッチング電圧が第一の電極と第二の電極との間に印加されると、アクティブ領域が抵抗スイッチング動作を呈する。

【0012】

好ましくは、アモルファス金属酸化物の少なくとも一つの層は、チタンの酸化物を包含する。

【0013】

好ましくは、アモルファス金属酸化物の少なくとも一つの層は、酸素欠損アモルファス金属酸化物を包含する。

【0014】

一つの実施態様では、酸素欠損アモルファス金属酸化物は、０．０５＜ｘ＜０．１５である式（アモルファス－ＳｒＴｉＯ_３－ｘ）で表されるチタン酸ストロンチウムを包含する。

【0015】

好ましくは、アモルファス金属酸化物の少なくとも一つの層は、酸素欠損アモルファス金属酸化物層およびアモルファス金属酸化物層を含む。

【0016】

一つの実施態様では、酸素欠損アモルファス金属酸化物層は、０．０５＜ｘ＜０．１５である式（アモルファス－ＳｒＴｉＯ_３－ｘ）で表されるチタン酸ストロンチウムを包含し、アモルファス金属酸化物層は、式（アモルファス－ＳｒＴｉＯ_３）で表されるチタン酸ストロンチウムを包含する。

【0017】

代替実施態様では、酸素欠損アモルファス金属酸化物層およびアモルファス金属酸化物層の各々は、およそ１５nm～およそ４０nmの範囲内である厚さを有する。

【0018】

好ましくは、酸素欠損アモルファス金属酸化物は、クロムおよびニオブからなる群より選択されるドーパント元素のドーピング原子を含む。

【0019】

一つの実施態様では、酸素欠損アモルファス金属酸化物は、０．０５＜ｘ＜０．１５である式（アモルファス－ＳｒＴｉＯ_３－ｘ）で表されるチタン酸ストロンチウムであり、ドーパント元素がニオブである。

【0020】

好適には、チタンに対するニオブの比は、およそ０．０２～およそ０．０５である。

【0021】

好ましくは、アモルファス金属酸化物の少なくとも一つの層は、およそ１５nm～およそ４０nmの範囲内である厚さを有する。

【0022】

好ましくは、カソード金属層は、およそ２nm～およそ１５nmの範囲内である厚さを有する。

【0023】

一つの実施態様では、カソード金属層は、およそ５nm～およそ１０nmの範囲内である厚さを有する。

【0024】

好ましくは、第一の電極および第二の電極の各々は、およそ２５nm～およそ３５nmの範囲内である厚さを有する。

【0025】

好ましくは、抵抗スイッチング動作は、順方向および逆方向の一つまたは両方で発生するバイポーラ抵抗スイッチング動作を含む。

【0026】

好ましくは、抵抗スイッチング動作は、順方向、逆方向、および相補型抵抗スイッチング動作のうち、一つまたは複数で発生するバイポーラ抵抗スイッチング動作を含む。

【0027】

本発明の第二の態様によって、メモリスタ素子を製造する方法が提供され、方法が：
ａ）第一の電極を提供する工程と；
ｂ）第二の電極を提供する工程と；
ｃ）第一の電極の表面上に配置されたカソード金属層を提供する工程と；
ｄ）第二の電極とカソード金属層との間に配置され、電気的に接触しているアクティブ領域を提供する工程とを含み、アクティブ領域がアモルファス金属酸化物の少なくとも一つの層を含み、
スイッチング電圧が第一の電極と第二の電極との間に印加されると、アクティブ領域が抵抗スイッチング動作を呈する。

【0028】

好ましくは、工程ａ）～ｄ）の一つまたは複数は、室温で実施される。

【0029】

本発明の第三の態様によって、メモリスタ素子を製造する方法が提供され、方法が：
ａ）基板上に下部電極を堆積する工程と；
ｂ）アクティブ領域を画定するために、堆積された下部電極上にアモルファス金属酸化物の少なくとも一つの層を堆積する工程と；
ｃ）アモルファス金属酸化物の少なくとも一つの層上にカソード金属層を堆積する工程と；
ｄ）アクティブ領域が下部電極とカソード金属層との間に配置され、電気的に接触しているように、堆積されたカソード金属層上に上部電極を堆積する工程とを含み、
スイッチング電圧が上部電極と下部電極との間に印加されると、アクティブ領域が抵抗スイッチング動作を呈する。

【0030】

好ましくは、工程ａ）～ｄ）の一つまたは複数は、室温で実施される。

【0031】

本発明の他の態様も開示される。

【図面の簡単な説明】

【0032】

【図1】（ａ）本発明の好ましい実施形態に従って作製されたａ－ＳＴＯ_ｘＭＩＭ素子の模式断面図と、（ｂ）代表的なバイポーラ抵抗スイッチング動作を明らかにする、３０nmの酸素欠損アモルファス－ＳＴＯ_ｘ（以下ａ－ＳＴＯ_ｘと呼ぶ）スイッチング層厚さＬ_１と、５nmのチタンカソード層厚さＬ_Ｔとを含む、図１（ａ）のａ－ＳＴＯ_ｘＭＩＭ単層素子の電流－電圧関係を図示するグラフとを示す。

【図2】（ａ）本発明のもう一つの好ましい実施態様に従って作製されたａ－ＳＴＯ_ｘ／ａ－ＳＴＯ二層ＭＩＭ素子の模式断面図と、（ｂ）順方向バイポーラ抵抗スイッチング動作、（ｃ）相補型抵抗スイッチング動作および（ｄ）逆方向バイポーラ抵抗スイッチング動作を明らかにする図２（ａ）のａ－ＳＴＯ_ｘ／ａ－ＳＴＯ二層ＭＩＭ素子の電流－電圧関係を図示するグラフとを示す。

【図3】（ａ）酸素空孔集中率対室温でのＲＦマグネトロンスパッタリングによってＳｉ／ＳｉＯ_２基板上に堆積された酸素欠損ａ－ＳＴＯ_ｘスイッチング層への酸素圧力を図示するグラフと、（ｂ）０％酸素分圧での、酸素欠損ａ－ＳＴＯ_ｘスイッチング層の成長率対プラズマ放電電力を図示するグラフとを示す。

【0033】

発明を実施するための形態
本発明の範囲内であることができる任意の他の形態にもかかわらず、本発明の好ましい実施形態を、添付図面を参照しながら、例としてのみ記載する。
以下の記載では、異なる実施形態における同じまたは同一の符号が同一のまたは類似の特徴を示すことに留意されたい。

【0034】

［単層素子］
図１（ａ）に示すように、本発明の好ましい実施形態によって作製された代表的な単層メモリスタ素子１０の模式断面図が提供される。単層素子１０は、単層ＭＩＭ素子１０の上部電極および下部電極としてそれぞれ働く第一の電極２０および第二の電極３０を含む、スタックされたパッシブ二端子金属－絶縁体－金属（ＭＩＭ）素子またはセルである。第一の電極２０および第二の電極３０は、プラチナ、パラジウム、金、タングステンおよび窒化チタンからなる群より選択される金属から作製された不活性高仕事関数金属電極である。

【0035】

好ましい実施形態では、第一の電極２０および第二の電極３０は、プラチナ金属から形成され、各々がおよそ２５nm～およそ３５nmの範囲内である厚さを有する。

【0036】

図１（ａ）に示すように、第一のまたは上部プラチナ電極２０は、その内側に向いた表面上に配置されたカソード金属層４０を有する。カソード金属層４０は、理想的には、プラチナ、パラジウム、金、パラジウム－銀、ルテニウムおよびイリジウムからなる群より選択される反応性低仕事関数金属である。

【0037】

好ましい実施形態では、カソード金属層４０は、チタン金属から形成され、およそ２nm～およそ１５nmの範囲内である厚さ、より好ましくは、およそ５nm～およそ１０nmの範囲内である厚さを有する。

【0038】

アモルファス金属酸化物の形態のスイッチング層５０を含むアクティブ領域は、実質的に第二のまたは下部プラチナ電極３０とチタンカソード層４０との間に、配置され、電気的に接触している。アモルファス金属酸化物スイッチング層５０は、０．０５＜ｘ＜０．１５である式アモルファス－ＳｒＴｉＯ_３－ｘ（以下ａ－ＳｒＴｉＯ_３－ｘと呼ぶ）（以下短縮表記形態でａ－ＳＴＯ_ｘと呼ぶ）で表されるチタン酸ストロンチウムの近化学量論的酸素欠損アモルファスペロブスカイト三元金属酸化物層の形態を取る。

【0039】

一つの実施形態では、酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０は、およそ１５nm～およそ４０nmの範囲内、より好ましくは、およそ１５nm～およそ３０nmの範囲内、より一層好ましくは、およそ１５nm～およそ２５nmの範囲内である厚さを有する。

【0040】

［方法］
本発明者らは、汎用抵抗スイッチング単層ＭＩＭ素子１０を達成するための望ましい要件が単層ＭＩＭ素子１０の金属－絶縁体遷移を誘発するための低または無初期電気的応力（または電鋳電圧／電流）であることを発見した。以下に記載されるように、本発明の好ましい実施形態の単層ＭＩＭ素子１０の電鋳電圧／電流閾値を制御するために、三つの製造パラメータを採用することができる。

【0041】

［ａ－ＳＴＯ酸化物スイッチング層における酸素欠損含有率の制御］：ａ－ＳＴＯスイッチング層を堆積するために最適な合成技術は、化学量論的ＳｒＴｉＯ_３セラミックターゲットを使用するＡｒ／Ｏ_２スパッタリングガス混合物中でのＲＦマグネトロンスパッタリングである。ＲＦプラズマの背景酸素分圧を制御することによって、堆積されたａ－ＳＴＯスイッチング層５０の酸素含有率を制御することができる。本発明者らは、単層ＭＩＭ素子１０のａ－ＳＴＯ_ｘスイッチング層５０における高い酸素欠損含有率が初期電鋳のためのより低いエネルギー必要量を容易にすることを発見した。

【0042】

図３（ａ）は、酸素空孔集中率対室温でのＲＦマグネトロンスパッタリングによってＳｉ／ＳｉＯ_２基板上に堆積された酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０への酸素圧力の依存関係を図示するグラフを示す。単層ＭＩＭ素子１０および二層ＭＩＭ素子１００の酸化物スイッチング層５０の酸素欠損を制御できることにより、初期電鋳のためのより低いエネルギー必要量ならびにより高い素子歩留まりおよび耐久性を持つより均一なスイッチング性能を容易にすることが可能である。

【0043】

［酸化物厚さ／密度の制御］：スパッタリング電力、期間およびターゲットから基板への距離は、ＲＦスパッタリング堆積中の酸化物層厚さおよび密度を制御するために採用されることができる。「スパッタアップ」機器構成における中程度のＲＦ電力（１００Ｗ）および大きいターゲットから基板への距離（５０cm）により、酸化物層の厚さは、＜５nmまで均一に制御されることができる。単層ＭＩＭ素子１０に使用される酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０は、結果としての単層ＭＩＭ素子１０の抵抗スイッチング性能を最適化するために、厚さにおいて１０～４０nm、好ましくは１５～４０nmで変動させることができる。

【0044】

図３（ｂ）は、０％酸素分圧での、酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０の成長率対プラズマ放電電力の依存関係を図示するグラフを示す。単層ＭＩＭ素子１０または二層ＭＩＭ素子１００の酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０の厚さを制御できることにより、全体的な初期ＭＩＭセル抵抗に影響を与え、低または無電鋳工程のための臨界厚さの達成を許容することが可能である。

【0045】

手短に言えば、先の手法は、酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０の厚さおよび酸素欠損集中に対する正確な制御を許容する。とりわけ、異なる酸素分圧を使用して、本発明者らは、多層化されたまたはスタックされた膜が簡単に基板上に堆積されることができることを発見した。堆積が室温で発生するため、欠陥空孔プロファイルを持つ成長したままのアモルファス酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０間の相互拡散は、可能性が低く、最悪の場合のシナリオでも、２～３nmに限定される。したがって、各個別の層の電気的輸送特性は、全体的なスタックの性能を最適化するために採用されることができる。

【0046】

［カソード金属の厚さ］：単層ＭＩＭ素子１０のチタンカソード層４０の厚さは、単層ＭＩＭ素子１０の初期抵抗および電気的特性に影響を与える。臨界厚さにおいては、単層ＭＩＭ素子１０内の設計された非対称は、より低いエネルギーでの堅牢な抵抗スイッチングを許容する。

【0047】

本発明の好ましい実施形態によって単層ＭＩＭ素子１０を製造する方法が記載される。

【0048】

方法の工程１）によって、２５nm厚さの下部プラチナ電極３０は、室温での電子ビーム堆積によって予めパターン化されたＳｉＯ_２／Ｓｉ基板上に堆積される。予めパターン化されたＳｉＯ_２／Ｓｉ基板と下部プラチナ電極３０との間の接着は、下部プラチナ電極３０を貼り付ける前に、予めパターン化されたＳｉＯ_２／Ｓｉ基板上に厚さ５nmのＴｉＯ_２の接着促進層を堆積することにより、強化されることができる。

【0049】

工程２）によって、３０nm厚さの酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０は、化学量論的ＳｒＴｉＯ_３セラミックターゲットを使用するＡｒ／Ｏ_２スパッタリングガス混合物中で＜１０^－７Torrのベース圧力で室温でのＲＦマグネトロンスパッタリングをすることによってシャドウマスクを通して下部プラチナ電極３０上にスパッタされる。

【0050】

本発明者らは、単相ペロブスカイト酸化物層を獲得するために好ましい分圧範囲が０～５％であり、５％酸素分圧が化学量論的ａ－ＳＴＯ薄膜を生み、０％分圧が酸化物スイッチング層５０において３～４％の最大酸素欠損含有率を生むことを発見した。

【0051】

酸素欠損スイッチング層（ａ－ＳＴＯ_ｘ）５０が０％酸素分圧で合成され、３～４％の酸素欠損含有率を有する単層ＭＩＭ素子１０の場合に良好な結果が得られた。

【0052】

工程３）によって、厚さ５nmのチタンカソード層４０は、最初に、室温での電子ビーム蒸着によってスパッタされた酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０上に堆積される。

【0053】

工程４）によって、厚さ２５nmの上部プラチナ電極２０は、ここでもまた室温での同一の電子ビーム蒸着装置を使用してチタンカソード層４０上に堆積される。

【0054】

先に記載した製造方法がスパッタリングによって個別の層を堆積することに限定しておらず、熱蒸着、電子ビーム蒸着、原子層堆積、共堆積、化学気相堆積、イオンビームアシスト堆積を含む他の堆積方法も採用することができることが当業者によってわかる。

【0055】

本発明者らは、チタンカソード層４０が上部プラチナ金属電極２０と酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０との間に位置付けられ、電気的に接触していることにより、単層ＭＩＭ素子１０内の結果としての非対称は、高性能非線形抵抗スイッチングの達成を可能にすることを発見した。

【0056】

単層ＭＩＭ素子１０の酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０およびチタンカソード層４０の厚さは、低圧バイポーラ抵抗スイッチング動作を可能にするために最適化された。

【0057】

各々が２０nmの厚さを有する第一のプラチナ電極２０および第二のプラチナ電極３０と、５nmの厚さＬ_Ｔを有するチタンカソード層４０と、３０nmの厚さＬ_１を有する酸素欠損ａ－ＳＴＯ_ｘ層５０とを含む単層ＭＩＭ素子１０の場合に良好な結果が得られた。

【0058】

本発明者らは、スイッチング電圧が単層ＭＩＭ素子１０の第一のプラチナ電極２０と第二のプラチナ電極３０との間に印加されると、酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０が順方向および逆方向の一つまたは両方で発生するバイポーラ抵抗スイッチング動作を呈することも発見した。

【0059】

図１（ｂ）は、バイアス電圧が単層ＭＩＭ素子１０の第一の電極２０と第二の電極３０との間に印加されるときの、先に述べた寸法を有する単層ａ－ＳＴＯ_ｘに基づくＭＩＭ素子１０の電流－電圧関係を図示するグラフを示す。

【0060】

バイアス電圧が印加されない図１（ｂ）の原点においては、単層ＭＩＭ素子１０がオフ状態に留まることがわかる。しかし、上部プラチナ電極２０からバイアスしたバイアス電圧が単層ＭＩＭ素子１０におよそ０Ｖからおよそ－１．５Ｖまで印加されると、単層ＭＩＭ素子１０は、およそ－１Ｖの電圧で電流がおよそ－５μAに達するまで、高抵抗の経路（経路１）を経験する。この時点で、単層ＭＩＭ素子１０は、低抵抗状態に相当する－１．５Ｖに電圧が達するまで電流がおよそ－３３０μAに上昇する、オン状態にスイッチする。続いて電圧がおよそ０Ｖからおよそ＋２Ｖまで印加されると、電流が低下し始める一方で単層ＭＩＭ素子１０は、低抵抗の経路（経路２に沿う）を経験する。電流および電圧が原点を通過して経路３に沿うにつれ、電流は、およそ＋１．２Ｖの電圧でおよそ＋２２５μAに上昇する。この時点で、単層ＭＩＭ素子１０は、電圧がおよそ＋２Ｖに達するまで電流が徐々に低下する、オフ状態にスイッチする。バイアス電圧がおよそ０Ｖまで下げられると、電流がゼロまで低下し、単層ＭＩＭ素子１０が高抵抗の経路（経路４）を経験するため、オフ状態は、維持される。

【0061】

本発明者らは、単層ＭＩＭ素子１０の順方向バイポーラ抵抗スイッチングを達成するための代表的な電圧範囲がおおよそ－１．５Ｖ～＋２Ｖであることを発見した。

【0062】

したがって、上部プラチナ電極３０からバイアスした電圧が第一のプラチナ電極２０と第二のプラチナ電極３０との間に負の極性で印加されると、単層ＭＩＭ素子１０は、高抵抗状態から低抵抗状態にスイッチする。他方で、ここでもまた上部プラチナ電極３０からバイアスした電圧が正の極性で印加されると、単層ＭＩＭ素子１０は、低抵抗状態から高抵抗状態にスイッチする。このバイポーラ抵抗スイッチング動作は、運転サイクルの結果としてのヒステリシスによって表示されるように、安定した不揮発性バイポーラスイッチング特性に相当し、同一のやり方で繰り返し行われることができる。

【0063】

本発明者らは、単層ＭＩＭ素子１０の平均オフ／オンスイッチング比が１０^２～１０^３の範囲であることを発見した。

【0064】

任意の一つの特定の理論に縛られることを望まないものの、スタックされたＭＩＭ素子の遷移金属酸化物層のバイポーラスイッチング動作は、一般的に、局所的なフィラメント経路を通じた不均質な伝導機構に由来するものと考えられる。

【0065】

単層ＭＩＭ素子１０の場合、酸素欠損の結果としてのａ－ＳＴＯ_ｘスイッチング層５０の制御された欠陥に富む構造により、これは、十分に高いバイアス電圧が第一のプラチナ電極２０と第二のプラチナ電極３０との間に印加されるとき、導電性フィラメント経路（図示せず）が単層ＭＩＭ素子１０の下部プラチナ電極３０とチタンカソード層４０との間に形成されることを許容する。一旦導電性フィラメント経路が形成されると、それは、望ましいメモリスタの特性を提供するために、単層ＭＩＭ素子１０の構造にわたって印加された好適な電圧によって再設定または設定されることができる。

【0066】

［二層素子］
図２（ａ）に示すように、本発明のもう一つの好ましい実施形態によって作製された代表的な二層メモリスタ素子１００の模式断面図が提供される。

【0067】

二層ＭＩＭ素子１００は、図２（ａ）に示すように、チタンカソード層４０と酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０との間に実質的に配置された、式ａ－ＳｒＴｉＯ_３（以下、短縮表記形態でａ－ＳＴＯと呼ぶ）で表されるチタン酸ストロンチウムの追加のアモルファス金属酸化物層６０があるものの、先に記載した単層ＭＩＭ素子１０を作り上げる同一のまたは類似の構成要素を含む。

【0068】

先に記載した単層ＭＩＭ素子１０を製造する方法を参照して、この方法の工程３）の前に、二層ＭＩＭ素子１００の製造は、化学量論的ＳｒＴｉＯ_３セラミックターゲットを使用するＡｒ／Ｏ_２スパッタリングガス混合物中で＜１０^－７Torrのベース圧力で室温でのＲＦマグネトロンスパッタリングを使用してシャドウマスクを通してスパッタリングをすることによって、酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０上にａ－ＳＴＯスイッチング層６０を堆積する追加の工程、工程３ａ）を伴う。

【0069】

酸素欠損スイッチング層（ａ－ＳＴＯ_ｘ）５０が０％酸素分圧で合成され、３～４％の酸素欠損含有率を有する一方で、化学量論的（ａ－ＳＴＯ）スイッチング層６０が５％分圧で合成される二層ＭＩＭ素子１００の場合に良好な結果が得られた。本発明者らは、この組み合わせが抵抗スイッチング素子用途に対して最も適していることを発見した。

【0070】

二層ＭＩＭ素子１００のチタンカソード層４０が単層ＭＩＭ素子１０と同一のまたは類似の原理によって機能することが当業者によって理解される。

【0071】

一つの実施形態では、二層ＭＩＭ素子１００の酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０およびａ－ＳＴＯスイッチング層６０の各々は、およそ１５nm～およそ４０nmの範囲内、より好ましくは、およそ１５nm～およそ３０nmの範囲内、より一層好ましくは、およそ１５nm～およそ２５nmの範囲内にある厚さを有する。

【0072】

各々が２０nmの厚さを有する第一のプラチナ電極２０および第二のプラチナ電極３０と、５nmの厚さＬ_Ｔを有するチタンカソード層４０と、２０nmの厚さＬ_２を有するａ－ＳＴＯスイッチング層６０と、２０nmの厚さＬ_１を有する酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０とを含む二層ＭＩＭ素子１００の場合に良好な結果が得られた。

【0073】

図２（ｂ）を参照して、バイアス電圧が二層ＭＩＭ素子１００の第一のプラチナ電極２０と第二のプラチナ電極３０との間に印加されるときの、先に述べた寸法を有する二層ＭＩＭ素子１００の電流－電圧関係を図示するグラフが示される。

【0074】

バイアス電圧が印加されない図２（ｂ）の原点においては、二層ＭＩＭ素子１００がオフ状態に留まることがわかる。しかし、上部プラチナ電極２０からバイアスしたバイアス電圧が二層ＭＩＭ素子１００におよそ０Ｖからおよそ－３Ｖまで印加されると、二層ＭＩＭ素子１００は、およそ－１．８Ｖの電圧で電流がおよそ－５μAの限界に達するまで高抵抗の経路（経路１）を経験する。この時点で、二層ＭＩＭ素子１００は、低抵抗状態に相当する－２．５Ｖに電圧が達するまで電流がおよそ－７０μAに上昇する、オン状態にスイッチする。続いて電圧がおよそ０Ｖからおよそ＋４Ｖまで印加されると、電流は、低下し始め、二層ＭＩＭ素子１００は、低抵抗の経路（経路２に沿う）を経験する。電流および電圧が原点を通過して経路３に沿うにつれ、電流は、およそ＋３．８Ｖの電圧でおよそ＋８５μAに上昇する。この時点で、二層ＭＩＭ素子１００は、オフ状態にスイッチする。バイアス電圧がおよそ－０Ｖまで下げられると、二層ＭＩＭ素子１００が高抵抗の経路（経路４）を経験するにつれ、電流がゼロまで減少するため、オフ状態は、維持される。スイッチング閾値に達する前の低圧範囲におけるバイアス電圧の印加は、スイッチング状態を乱すこともなく、素子が読取操作のために安定していることができる。

【0075】

本発明者らは、二層ＭＩＭ素子１００の順方向バイポーラ抵抗スイッチングを達成するための代表的な電圧範囲がおおよそ－１．５Ｖ～＋３Ｖであることを発見した。

【0076】

したがって、単層ＭＩＭ素子１０（図１（ｂ）を参照されたい）の場合のように、上部プラチナ電極３０からバイアスした電圧が第一のプラチナ電極２０と第二のプラチナ電極３０との間に負の極性で印加されると、二層ＭＩＭ素子１００は、高抵抗状態から低抵抗状態にスイッチする。他方で、ここでもまた上部プラチナ電極３０からバイアスした電圧が正の極性で印加されると、二層ＭＩＭ素子１００は、低抵抗状態から高抵抗状態にスイッチする。このバイポーラ抵抗スイッチング動作は、運転サイクルの結果としてのヒステリシスによって表示されるように、安定した不揮発性バイポーラスイッチング特性に相当し、同一のやり方で繰り返し行われることができる。スイッチング閾値に達する前の低圧範囲におけるバイアス電圧の印加は、スイッチング状態を乱すこともなく、素子が読取操作のために安定していることができる。

【0077】

本発明者らは、追加のａ－ＳＴＯスイッチング層６０の導入がどちらか一方のスイッチング体制（低または高抵抗）で二層ＭＩＭ素子１００の全体的な伝導をさらに限定する一方で、二層ＭＩＭ素子１００の自由な形成が保たれることを発見した。これは、より低いエネルギー必要量での抵抗スイッチング操作を許容することができる。

【0078】

先に記載した単層ＭＩＭ素子１０の場合のように、本発明者らは、二層ＭＩＭ素子１００の個別の層の各々の厚さを変動させることによって、メモリスタの特性を微調整することが可能であることを発見した。実際に、本発明者らは、最大１０^３までのスイッチング比が二層ＭＩＭ素子１００において達成可能であることを発見した。

【0079】

二層ＭＩＭ素子１００のもう一つの形態は、相補型抵抗スイッチングおよびスイッチング極性の反転を達成する可能性である。

【0080】

相補型抵抗スイッチング（ＣＲＳ）の場合、具体的には図２（ｃ）を参照して、バイアス電圧が二層ＭＩＭ素子１００の第一のプラチナ電極２０と第二のプラチナ電極３０との間に印加されるときの、先に述べた寸法を有する二層層ＭＩＭ素子１００の電流－電圧関係を図示するグラフが示される。

【0081】

本発明者らは、一つの例では二層ＭＩＭ素子１００のフルレンジＣＲＳ型スイッチングを達成するための代表的な電圧範囲がおおよそ－３Ｖ～＋３Ｖであることを発見した。

【0082】

したがって、図２（ｃ）のグラフが明らかにするように、二層ＭＩＭ素子１００の電圧を上昇させることによって、それは、単セルＣＲＳ素子として稼働することができる。図２（ｃ）では、Ｖ_ＮＴＨ１は第一の状態またはオン状態スイッチング領域の開始を表示し、Ｖ_ＰＴＨ１は第二の状態またはオフ状態スイッチング領域の開始（または反対）を表示する。逆に、Ｖ_ＮＴＨ２は第一の状態またはオン状態スイッチング領域の終了を表示し、Ｖ_ＰＴＨ２は第二の状態またはオフ状態スイッチング領域の終了（または反対）を表示する。

【0083】

二層ＭＩＭ素子１００のスイッチング極性の反転の場合、具体的には図２（ｄ）を参照して、（上部プラチナ電極３０からバイアスした）バイアス電圧が二層ＭＩＭ素子１００の第一のプラチナ電極２０と第二のプラチナ電極３０との間に印加されるときの、先に述べた寸法を有する二層層ＭＩＭ素子１００の電流－電圧関係を図示するグラフが示される。反転は、Ｖ_ＰＴＨ１と等しい正の極性でまたはＶ_ＮＴＨ１と等しい負の極性でバイアスを印加することによって達成されることができる。これら二つの閾値は、スイッチング極性を図２（ｂ）から図２（ｄ）へおよび反対に入れ替えるために使用されることができる。

【0084】

バイアス電圧が印加されない図２（ｄ）の原点においては、二層ＭＩＭ素子１００がオフ状態に留まることがわかる。しかし、下部プラチナ電極２０からバイアスしたバイアス電圧が二層ＭＩＭ素子１００におよそ０Ｖからおよそ＋３Ｖまで印加されると、二層ＭＩＭ素子１００は、およそ＋１．７Ｖの電圧まで高抵抗の経路（経路１）を経験する。この時点で、二層ＭＩＭ素子１００は、電圧が＋２．２Ｖに達するまで電流が上昇し始め、低抵抗状態に相当するおよそ＋５０μAの電流を結果としてもたらす、オン状態にスイッチする。続いて電圧がおよそ＋３Ｖからおよそ－５Ｖまで印加されると、電流は、低下し始め、二層ＭＩＭ素子１００は、およそ－３．５Ｖの電圧で電流がおよそ－８５μAに達するまで低抵抗の経路（経路２に沿い、原点を通過し、経路３に沿う）を経験する。この時点で、二層ＭＩＭ素子１００は、オフ状態にスイッチする。バイアス電圧がここでもまたおよそ＋３Ｖに上昇すると、二層ＭＩＭ素子１００が高抵抗の経路（経路４）を経験するにつれ、電流はゼロまで減少する。反転は、Ｖ_ＰＴＨ１と等しい正の極性でまたはＶ_ＮＴＨ１と等しい負の極性でバイアスを印加することによって達成されることができる。これら二つの閾値は、スイッチング極性を図２（ｂ）から図２（ｄ）へおよび反対に入れ替えるために使用されることができる。

【0085】

本発明者らは、二層ＭＩＭ素子１００の逆方向バイポーラ抵抗スイッチングのための代表的な電圧範囲がおおよそ－３Ｖ～＋１．５Ｖであることを発見した。

【0086】

したがって、上部プラチナ電極３０からバイアスした電圧が第一のプラチナ電極２０と第二のプラチナ電極３０との間に正の極性で印加されると、二層ＭＩＭ素子１００は、低抵抗状態から高抵抗状態にスイッチする。他方で、ここでもまた上部プラチナ電極３０からバイアスした電圧が負の極性で印加されると、二層ＭＩＭ素子１００は、高抵抗状態から低抵抗状態にスイッチする。このバイポーラ抵抗スイッチング動作は、運転サイクルの結果としてのヒステリシスによって表示されるように、安定した不揮発性バイポーラスイッチング特性に相当し、同一のやり方で繰り返し行われる。スイッチング閾値に達する前の低圧範囲におけるバイアス電圧の印加は、スイッチング状態を乱すこともなく、素子が読取操作のために安定していることができる。

【0087】

要するに、本発明者らは同一の動作を使用して、二層ＭＩＭ素子１００を逆の極性でスイッチングするために利用することができることを発見した。

【0088】

ここでもまた、任意の一つの特定の理論に縛られることを望まないものの、本発明者らは、二層ＭＩＭ素子１００の二つの酸化物スイッチング層の一つがオンにスイッチされると、電流は、他方の酸化物スイッチング層をオフにスイッチすることを暗示する、二層ＭＩＭ素子１００で認められた相補型抵抗スイッチング（ＣＲＳ）動作がａ－ＳＴＯスイッチング層６０および酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０の電荷分布および極性の反転を伴うものと考える。これは、非連続的なやり方で相互に接続された二つの個別の単層ＭＩＭ素子（図示せず）を使用する従来型の手法を採用して達成された結果と全く対照的である。

【0089】

他方で、一旦二つの酸化物スイッチング層の一つをオンにスイッチングするための閾値に達し、二層ＭＩＭ素子１００の第一のプラチナ電極２０と第二のプラチナ電極３０との間に印加された電圧スイープが中止される場合（パルスバイアスについても同様に、電圧パルスがおおよそ第一の閾値電圧である場合）、酸化物スイッチング層（または界面）は、二層ＭＩＭ素子１００の全体的な電気的動作をとり、単層ＭＩＭ素子１０の場合のように、それは、バイポーラスイッチとして動作する。

【0090】

両方の極性に閾値電圧がある図２（ｃ）のグラフに示すように、閾値電圧の極性が変えられる場合、バイポーラ動作の極性も変えられる。これは、二層ＭＩＭ素子１００を三つの別個のモードで稼働させることが可能であることを意味する。

【0091】

［効果］
本発明の方法によって製造された単層ＭＩＭ素子１０および二層ＭＩＭ素子１００は、従来型のＳＴＯに基づくメモリスタ素子を上回る、多数の別個の効果を提供する。

【0092】

例えば、単層ＭＩＭ素子１０および二層ＭＩＭ素子１００は、室温でポストアニーリング工程を必要とすることなく製造されることができ、それにより、ＳＴＯに基づくメモリスタ素子を製造するための従来型の手法に関連する高い処理温度を排除する。

【0093】

加えて、従来型のＳＴＯに基づくメモリスタ素子と違い、先に記載した単層ＭＩＭ素子１０および二層ＭＩＭ素子１００は、従来型のＳｉおよびＳｉＯ_２基板上の相補型金属－酸化物半導体（ＣＭＯＳ）互換性プロセスを通じて製造されることができる。

【0094】

単に単層ＭＩＭ素子１０の酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０の厚さならびに二層ＭＩＭ素子１００の酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０およびａ－ＳＴＯスイッチング層６０の一つまたは両方の厚さを変えることによって、単層ＭＩＭ素子１０および二層ＭＩＭ素子１００のスイッチングエネルギーおよび比を微調整することが可能である。

【0095】

二層ＭＩＭ素子１００は、三つの別個のモード：（ｉ）順方向バイポーラ抵抗スイッチング動作、（ii）逆方向バイポーラ抵抗スイッチング動作；および（iii）相補型抵抗スイッチング（ＣＲＳ）動作を稼働させることができる。

【0096】

［他の実施形態］
本発明が先に記載した実施形態に限定されず、他の実施形態を包含することができることがわかる。

【0097】

別の実施形態では、単層ＭＩＭ素子１０の酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０または二層ＭＩＭ素子１００の酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０およびａ－ＳＴＯスイッチング層６０の一つもしくは両方が単層ＭＩＭ素子１０および二層ＭＩＭ素子１００のメモリスタの性能のエネルギー必要量、安定性および可制御性をさらに改善するために、特定のドーパント元素のドーピング原子を含むことができることが理解される。例として、ドーピング原子は、クロムおよびニオブからなる群より選択されることができる。

【0098】

一つの実施形態では、単層ＭＩＭ素子１０の酸素欠損ａ－ＳＴＯ_ｘスイッチング層５０のニオブに対するチタンの比は、およそ０．０２～およそ０．０５である。

【0099】

最後に、本発明の本質および範囲を逸することなく、様々な改変、変形および／または追加を前に記載された部分の構築および配置に導入することができることが理解される。

【図1】

【図2】

【図3】