特許 7020991 信号制御回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-02-07

(45)【発行日】2022-02-16

(54)【発明の名称】信号制御回路

(51)【国際特許分類】

   G06F 13/36 20060101AFI20220208BHJP

   G06F 13/38 20060101ALI20220208BHJP

   G06F 11/30 20060101ALI20220208BHJP

   G06F 11/34 20060101ALI20220208BHJP

【ＦＩ】

G06F13/36 310E

G06F13/38 350

G06F11/30 140K

G06F11/34 180

【請求項の数】 5

(21)【出願番号】P 2018088249

(22)【出願日】2018-05-01

(65)【公開番号】P2019194760

(43)【公開日】2019-11-07

【審査請求日】2021-02-05

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】598076591

【氏名又は名称】東芝インフラシステムズ株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】本島 大地

(72)【発明者】

【氏名】岡部 基彦

【審査官】田名網 忠雄

(56)【参考文献】

【文献】特開２００５－３０１６４０（ＪＰ，Ａ）

【文献】特開２０１５－１８７８３３（ＪＰ，Ａ）

【文献】特開２０１８－００５４５３（ＪＰ，Ａ）

【文献】特開２０１４－１４２８２０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １３／１０－１３／１４

Ｇ０６Ｆ １３／２０－１３／４２

Ｇ０６Ｆ １１／３０－１３／３４

(57)【特許請求の範囲】

【請求項1】

高速シリアルバス通信によって外部装置からシリアルデータを受信し、かつ前記シリアルデータをパラレルデータに変換する高速シリアルバスＩ／Ｆ回路と、
前記パラレルデータを、外部メモリへの保存用のコモンデータに変換するデータ変換回路と、
前記パラレルデータを、前記外部メモリへの保存用のトレースデータに変換するトレース回路と、
前記外部メモリのコモンメモリ領域に対して前記コモンデータを保存し、前記外部メモリの前記コモンメモリ領域とは異なるトレースメモリ領域に対して前記トレースデータを保存し、前記トレース回路から前記トレースデータを出力しないことを示すヌルが入力された場合、前記トレースデータの前記トレースメモリ領域への保存を行わないメモリ調停回路と、
を備える信号制御回路。

【請求項2】

前記トレース回路は、前記トレースデータを記憶するリングバッファを有し、前記パラレルデータに異常が検出された場合、前記リングバッファに記憶される前記トレースデータのうち、異常が検出された前記パラレルデータから変換した前記トレースデータおよび当該トレースデータの前後の前記トレースデータを前記メモリ調停回路に出力し、前記パラレルデータに異常が検出されなかった場合、前記メモリ調停回路に前記ヌルを出力する請求項１に記載の信号制御回路。

【請求項3】

前記トレース回路は、最後に前記シリアルデータから変換された前記パラレルデータと１フレーム前の前記パラレルデータとを比較してその差異を検出し、前記差異が検出された場合、前記トレースデータを前記メモリ調停回路に出力し、前記差異が検出されなかった場合、前記メモリ調停回路に前記ヌルを出力する請求項１に記載の信号制御回路。

【請求項4】

前記トレース回路は、単位時間毎に、前記コモンメモリ領域に対する前記コモンデータの保存によるアクセス時間の和を算出し、前記アクセス時間の和が所定閾値以下である場合、前記トレースデータを前記メモリ調停回路に出力し、前記アクセス時間の和が前記所定閾値より長い場合、前記メモリ調停回路に前記ヌルを出力する請求項１に記載の信号制御回路。

【請求項5】

前記トレース回路は、
前記トレースデータを記憶するリングバッファを有し、前記パラレルデータに異常が検出された場合、前記リングバッファに記憶される前記トレースデータのうち、異常が検出された前記パラレルデータから変換した前記トレースデータおよび当該トレースデータの前後の前記トレースデータを前記メモリ調停回路に出力し、前記パラレルデータに異常が検出されなかった場合、前記メモリ調停回路に前記ヌルを出力する第１出力方法と、
最後に前記シリアルデータから変換された前記パラレルデータと１フレーム前の前記パラレルデータとを比較してその差異を検出し、前記差異が検出された場合、前記トレースデータを前記メモリ調停回路に出力し、前記差異が検出されなかった場合、前記メモリ調停回路に前記ヌルを出力する第２出力方法と、
単位時間毎に、前記コモンメモリ領域に対する前記コモンデータの保存によるアクセス時間の和を算出し、前記アクセス時間の和が所定閾値以下である場合、前記トレースデータを前記メモリ調停回路に出力し、前記アクセス時間の和が前記所定閾値より長い場合、前記メモリ調停回路に前記ヌルを出力する第３出力方法と、
のうちユーザにより選択された出力方法に従って前記トレースデータを前記メモリ調停回路に出力する請求項１に記載の信号制御回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、信号制御回路に関する。

【背景技術】

【0002】

プラントや製造設備の状態監視や自動制御に用いられる産業用制御ネットワークには、高速バスインタフェースを用いた高速データ伝送技術が適用されている。また、高速データ転送技術の中でも、大容量でかつ高速伝送が可能な高速シリアルバス通信は、産業用制御ネットワークにおいて、大量のデータの転送を実現可能とする。

【0003】

一方で、高速シリアルバス通信によって転送されるデータである高速シリアルバス信号の内容を解析するためには、その信号帯域に対応した高精度のシグナルアナライザを、産業用制御ネットワーク内の伝送装置に搭載する必要がある。そして、シグナルアナライザを伝送装置に搭載する場合、シグナルアナライザを接続するための解析用ピンを含む回路設計を行う必要があり、当該伝送装置内の基板面積が圧迫される。そこで、伝送装置内に高速シリアルバス信号を入力する信号制御回路内に、高速シリアルバス信号を監視する信号監視回路を設けるバストレース監視手法が開発されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１１－６０１２６号公報

【文献】特開２００５－２８４５５７号公報

【文献】特開２００４－９４３５４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、高速シリアルバス信号をサイクリック伝送する伝送装置にバストレース監視手法を適用する場合、伝送装置には、産業用制御ネットワーク内の伝送装置が共有するデータを記憶するコモンメモリ領域と、当該コモンメモリ領域をトレースしたトレースメモリ領域と、が必要となる。また、コモンメモリ領域とトレースメモリ領域は、部品コストや信号線の増加を防ぐため、同一のメモリ内に設けられる。しかしながら、コモンメモリ領域とトレースメモリ領域とを同一のメモリ内に設けた場合、コモンメモリ領域に対するデータの保存とトレースメモリ領域に対するデータの保存とが競合して、高速シリアルバス通信によるデータの転送機能が低下する場合がある。

【課題を解決するための手段】

【0006】

実施形態の信号制御回路は、高速シリアルバスＩ／Ｆ回路と、データ変換回路と、トレース回路と、メモリ調停回路と、を備える。高速シリアルバスＩ／Ｆ回路は、高速シリアルバス通信によって外部装置からシリアルデータを受信し、かつシリアルデータをパラレルデータに変換する。データ変換回路は、パラレルデータのうち一方を、外部メモリへの保存用のコモンデータに変換する。トレース回路は、パラレルデータのうち他方を、外部メモリへの保存用のトレースデータに変換する。メモリ調停回路は、外部メモリのコモンメモリ領域に対してコモンデータを保存し、外部メモリのコモンメモリ領域とは異なるトレースメモリ領域に対してトレースデータを保存し、外部からヌルが入力された場合、トレースデータのトレースメモリ領域への保存を行わない。

【図面の簡単な説明】

【0007】

【図1】図１は、第１の実施形態にかかる信号制御回路を適用した伝送局の構成の一例を示すブロック図である。

【図2】図２は、第１の実施形態にかかる信号制御回路の高速シリアルバスＩ／Ｆ回路から出力されるパラレルデータのデータ構成の一例を示す図である。

【図3】図３は、第１の実施形態にかかる信号制御回路の高速シリアルバスＩ／Ｆ回路から出力されるパラレルデータが有するヘッダ部の共通部のデータ構成の一例を示す図である。

【図4】図４は、第１の実施の形態にかかる信号制御回路によるトレースメモリ領域へのトレースデータの保存処理の流れの一例を示すフローチャートである。

【図5】図５は、第２の実施形態にかかる信号制御回路を適用した伝送局の構成の一例を示すブロック図である。

【図6】図６は、第２の実施の形態にかかる信号制御回路によるトレースメモリ領域へのトレースデータの保存処理の流れの一例を示すフローチャートである。

【図7】図７は、第３の実施形態にかかる信号制御回路を適用した伝送局の構成の一例を示すブロック図である。

【図8】図８は、第３の実施の形態にかかる信号制御回路によるトレースメモリ領域へのトレースデータの保存処理の流れの一例を示すフローチャートである。

【発明を実施するための形態】

【0008】

以下、添付の図面を用いて、本実施形態にかかる信号制御回路を適用した伝送局について説明する。

【0009】

（第１の実施形態）
図１は、第１の実施形態にかかる信号制御回路を適用した伝送局の構成の一例を示すブロック図である。本実施形態にかかる伝送局は、プラントや製造設備等の状態監視や自動制御に用いられる産業用制御ネットワーク内において、他の伝送局との間で、サイクリック伝送を行う。

【0010】

ここで、サイクリック伝送は、産業用制御ネットワーク内の全ての伝送局が共有するデータを他の伝送局から受信して自局が有するメモリ内のコモンメモリ領域に対して書き込み、かつコモンメモリ領域からデータを読み出し、当該読み出したデータを他の伝送局に送信する。ここでは、本実施形態にかかる信号制御回路を、サイクリック伝送を行う伝送局に対して適用した例について説明するが、外部装置と各種データを送受信する通信装置であれば、同様にして、信号制御回路を適用可能である。

【0011】

図１に示すように、本実施形態にかかる伝送局は、信号制御回路１００およびメモリ２００を有する。メモリ２００（外部メモリの一例）は、コモンメモリ領域２００ａおよびトレースメモリ領域２００ｂを有する。コモンメモリ領域２００ａは、メモリ２００が有する記憶領域のうち、外部装置と送受信するデータを記憶可能な領域である。

【0012】

トレースメモリ領域２００ｂは、メモリ２００が有する記憶領域のうちコモンメモリ領域２００ａと異なる領域である。また、トレースメモリ領域２００ｂは、外部装置と送受信するデータの内容等の解析に用いるデータを記憶可能な領域である。

【0013】

本実施形態では、コモンメモリ領域２００ａおよびトレースメモリ領域２００ｂは、同じメモリ２００内に設けられる。これにより、伝送局に搭載されるメモリの数が増えることによる、コスト増加、伝送局内の基板専有面積の増加、メモリを接続するためのピン数の増加等を防止できる。

【0014】

本実施形態にかかる信号制御回路１００は、サイクリック伝送による外部装置との各種データの送受信を制御する。具体的には、信号制御回路１００は、高速シリアルバスＩ／Ｆ回路１０１、データ変換回路１０２、トレース回路１０３、およびメモリ調停回路１０４を有する。

【0015】

高速シリアルバスＩ／Ｆ回路１０１は、外部装置との間で、PCI Express（登録商標）等の高速シリアルバス通信によってシリアルデータを送受信する通信Ｉ／Ｆである。また、高速シリアルバスＩ／Ｆ回路１０１は、高速シリアルバス通信により外部装置から受信したシリアルデータを、パラレルデータに変換する。そして、高速シリアルバスＩ／Ｆ回路１０１は、当該パラレルデータを、データ変換回路１０２およびトレース回路１０３に出力する。

【0016】

さらに、高速シリアルバスＩ／Ｆ回路１０１は、メモリ調停回路１０４によってメモリ２００から読み出され、データ変換回路１０２を介して入力されるデータをシリアルデータに変換する。そして、高速シリアルバスＩ／Ｆ回路１０１は、当該シリアルデータを、高速シリアルバス通信によって、他の伝送局等の外部装置に送信する。

【0017】

データ変換回路１０２は、高速シリアルバスＩ／Ｆ回路１０１から入力されるパラレルデータを、メモリ２００への保存用のデータ（以下、コモンデータと言う）に変換する。そして、データ変換回路１０２は、当該コモンデータをメモリ調停回路１０４に出力する。また、データ変換回路１０２は、メモリ調停回路１０４によってメモリ２００から読み出されたコモンデータを、高速シリアルバスＩ／Ｆ回路１０１に転送する。

【0018】

また、データ変換回路１０２は、メモリ調停回路１０４によってメモリ２００から読み出されたコモンデータを解析して、当該コモンデータの異常を検出する。そして、データ変換回路１０２は、コモンデータの異常を検出した場合、異常を検出したことを示すフラグをコモンデータに付加する。本実施形態では、データ変換回路１０２は、コモンデータの異常を検出した場合、コモンデータのヘッダ部が含む共通部のエラーポジショニングに「１」を設定し、コモンデータに異常が検出されなかった場合、エラーポジショニングに「０」を設定する。

【0019】

トレース回路１０３は、高速シリアルバスＩ／Ｆ回路１０１から入力されるパラレルデータを、メモリ２００への保存用のトレースデータに変換する。本実施形態では、トレース回路１０３は、リングバッファ１０３ａを有する異常データトレース部１０３ｂを備える。異常データトレース部１０３ｂは、高速シリアルバスＩ／Ｆ回路１０１から入力されるパラレルデータをトレースデータに変換し、当該トレースデータをリングバッファ１０３ａに保存する。

【0020】

そして、異常データトレース部１０３ｂは、パラレルデータに異常が検出された場合、リングバッファ１０３ａに記憶されるトレースデータをメモリ調停回路１０４に出力する。一方、異常データトレース部１０３ｂは、パラレルデータに異常が検出されない場合には、リングバッファ１０３ａに記憶されるトレースデータをメモリ調停回路１０４に出力しない（言い換えると、メモリ調停回路１０４にヌルを出力する）。

【0021】

メモリ調停回路１０４は、メモリ２００に対する各種データの保存、およびメモリ２００からの各種データの読み出しを行う。具体的には、メモリ調停回路１０４は、データ変換回路１０２によりパラレルデータから変換されたコモンデータを、コモンメモリ領域２００ａに保存する。

【0022】

また、メモリ調停回路１０４は、パラレルデータに異常が検出された場合、トレース回路１０３から入力されるトレースデータ（言い換えると、リングバッファ１０３ａに記憶されるトレースデータ）をトレースメモリ領域２００ｂに保存する。一方、メモリ調停回路１０４は、パラレルデータに異常が検出されなかった場合には、トレース回路１０３からトレースデータが入力されないため（言い換えると、トレース回路１０３（外部の一例）からヌルが入力されるため）、トレースデータのトレースメモリ領域２００ｂへの保存を行わない。

【0023】

これにより、パラレルデータに異常が検出されない場合には、コモンメモリ領域２００ａに対するコモンデータの保存とトレースメモリ領域２００ｂへのトレースデータの保存とが競合することを防止できるので、トレースメモリ領域２００ｂおよびコモンメモリ領域２００ａへのデータの保存の競合によって高速シリアルバスＩ／Ｆ回路１０１がシリアルデータを送受信するバス転送機能が劣化することを防止できる。

【0024】

図２は、第１の実施形態にかかる信号制御回路の高速シリアルバスＩ／Ｆ回路から出力されるパラレルデータのデータ構成の一例を示す図である。本実施形態では、パラレルデータは、図２に示すように、ヘッダ部２１０およびデータ部２２０を有する。ヘッダ部２１０は、パラレルデータに応じて変更されない共通部２１１およびパラレルデータに応じて変更される変更部２１２を有する。

【0025】

図３は、第１の実施形態にかかる信号制御回路の高速シリアルバスＩ／Ｆ回路から出力されるパラレルデータが有するヘッダ部の共通部のデータ構成の一例を示す図である。共通部２１１には、図３に示すように、パラレルデータのデータフォーマット（Ｆｍｔ）、パラレルデータのデータ種別（Ｔｙｐｅ）、ＥＣＲＣ（ＴＤ）、パラレルデータに異常が検出されたか否かを示すエラーポジショニング（ＥＰ）、パラレルデータのデータペイロードの長さであるデータ長（Ｌｅｎｇｔｈ）等が含まれている。

【0026】

本実施形態では、異常データトレース部１０３ｂは、共通部２１１に含まれるエラーポジショニングに基づいて、パラレルデータに異常が検出されたか否かを判定する。本実施形態では、エラーポジショニングは、パラレルデータに異常が検出された場合に「１」を示し、パラレルデータに正常である場合に「０」を示す。

【0027】

そして、異常データトレース部１０３ｂは、パラレルデータが正常である場合（すなわち、パラレルデータが含むエラーポジショニングが「０」を示す場合）、メモリ調停回路１０４に対してヌルを出力する。これにより、パラレルデータに異常が検出されない場合には、コモンメモリ領域２００ａに対するコモンデータの保存とトレースメモリ領域２００ｂへのトレースデータの保存とが競合することを防止できるので、トレースメモリ領域２００ｂおよびコモンメモリ領域２００ａへのデータの保存の競合によって、高速シリアルバスＩ／Ｆ回路１０１がシリアルデータを送受信するバス転送機能が劣化することを防止できる。

【0028】

また、異常データトレース部１０３ｂは、パラレルデータが正常である場合、トレースデータを、予め設定された数Ｎ分、リングバッファ１０３ａに保存し続ける。そして、異常データトレース部１０３ｂは、リングバッファ１０３ａに記憶されるトレースデータの数がＮ個に達すると、新たなトレースデータによって、最も古いトレースデータを上書きする。

【0029】

一方、異常データトレース部１０３ｂは、パラレルデータに異常が検出された場合（すなわち、パラレルデータが含むエラーポジショニングが「１」を示す場合）、リングバッファ１０３ａに記憶されるトレースデータのうち、異常が検出されたトレースデータ、および当該トレースデータの前後のフレームのトレースデータを、メモリ調停回路１０４に出力する。

【0030】

図４は、第１の実施の形態にかかる信号制御回路によるトレースメモリ領域へのトレースデータの保存処理の流れの一例を示すフローチャートである。異常データトレース部１０３ｂは、高速シリアルバスＩ／Ｆ回路１０１からパラレルデータが入力されると、当該入力されたパラレルデータに異常が検出されたか否かを判断する（ステップＳ４０１）。

【0031】

入力されたパラレルデータが正常である場合（ステップＳ４０１：Ｎｏ）、異常データトレース部１０３ｂは、当該パラレルデータをトレースデータに変換し（ステップＳ４０２）、当該トレースデータをリングバッファ１０３ａに保存し続ける（ステップＳ４０３）。その間、異常データトレース部１０３ｂは、メモリ調停回路１０４にヌルを出力する。また、異常データトレース部１０３ｂは、リングバッファ１０３ａにＮ個のトレースデータが記憶されている場合、新たなトレースデータによって、最も古いトレースデータを上書きするものとする。

【0032】

入力されたパラレルデータに異常が検出された場合（ステップＳ４０１：Ｙｅｓ）、異常データトレース部１０３ｂは、パラレルデータに異常が検出されてから、予め設定されたフレーム数（Ｎ／２個）の新たなトレースデータをリングバッファ１０３ａに保存したか否かを判断する（ステップＳ４０４）。パラレルデータに異常が検出されてから、Ｎ／２個の新たなトレースデータをリングバッファ１０３ａに保存していない場合（ステップＳ４０４：Ｎｏ）、異常データトレース部１０３ｂは、入力されたパラレルデータをトレースデータに変換し（ステップＳ４０５）、当該トレースデータをリングバッファ１０３ａへ保存する（ステップＳ４０６）。

【0033】

そして、パラレルデータに異常が検出されてから、Ｎ／２個のトレースデータをリングバッファ１０３ａに保存した場合（ステップＳ４０４：Ｙｅｓ）、異常データトレース部１０３ｂは、リングバッファ１０３ａに記憶されるトレースデータをメモリ調停回路１０４に出力する（ステップＳ４０７）。すなわち、本実施形態では、異常データトレース部１０３ｂは、異常が検出されたパラレルデータから変換したトレースデータと、当該異常が検出されたパラレルデータの前後のＮ／２個のフレームのトレースデータと、をメモリ調停回路１０４に出力する。

【0034】

このように、第１の実施の形態にかかる信号制御回路１００によれば、パラレルデータに異常が検出されない場合には、コモンメモリ領域２００ａに対するコモンデータの保存とトレースメモリ領域２００ｂへのトレースデータの保存とが競合することを防止できるので、トレースメモリ領域２００ｂおよびコモンメモリ領域２００ａへのデータの保存の競合によって高速シリアルバスＩ／Ｆ回路１０１がシリアルデータを送受信するバス転送機能が劣化することを防止できる。

【0035】

（第２の実施形態）
本実施形態は、トレース回路が、高速シリアルバスＩ／Ｆ回路から入力されたパラレルデータと、１フレーム前のパラレルデータとを比較してその差異を検出し、差異が検出された場合に、当該入力されたパラレルデータから変換したトレースデータをメモリ調停回路に出力する例である。以下の説明では、第１の実施形態と同様の構成については説明を省略する。

【0036】

図５は、第２の実施形態にかかる信号制御回路を適用した伝送局の構成の一例を示すブロック図である。図５に示すように、本実施形態では、信号制御回路５００が有するトレース回路５０１は、データ比較部５０２、およびトレースデータ変換部５０３を有する。

【0037】

データ比較部５０２は、高速シリアルバスＩ／Ｆ回路１０１からパラレルデータが入力されると、当該入力されたパラレルデータ（以下、後フレームと言う）と、当該後フレームの１フレーム前のパラレルデータ（以下、前フレームと言う）とを比較して、その差異を検出する。

【0038】

本実施形態では、データ比較部５０２は、後フレームのデータ部２２０（図２参照）を記憶する第１メモリバッファ５０２ａ、および前フレームのデータ部２２０（図２参照）を記憶する第２メモリバッファ５０２ｂを有する。そして、データ比較部５０２は、後フレームおよび前フレームそれぞれのデータ部２２０（図２参照）同士を比較してその差異を検出する。

【0039】

そして、データ比較部５０２は、後フレームと前フレームとに差異が検出されなかった場合、ディセーブル信号をトレースデータ変換部５０３に出力する。一方、データ比較部５０２は、後フレームと前フレームとに差異が検出された場合、イネーブル信号をトレースデータ変換部５０３に出力する。

【0040】

トレースデータ変換部５０３は、データ比較部５０２からディセーブル信号が入力された場合、メモリ調停回路１０４に対してトレースデータを出力しない。言い換えると、トレースデータ変換部５０３は、ディセーブル信号が入力された場合、メモリ調停回路１０４に対してヌルを出力する。これにより、メモリ調停回路１０４は、後フレームと前フレームとに差異が検出されなかった場合、すなわち、トレース回路５０１からの入力がヌルである場合、トレースメモリ領域２００ｂに対するトレースデータの保存を行わない。

【0041】

一方、トレースデータ変換部５０３は、データ比較部５０２からイネーブル信号が入力された場合、後フレームをトレースデータに変換して、メモリ調停回路１０４に出力する。これにより、メモリ調停回路１０４は、後フレームと前フレームとの間に差異がある場合にのみ、当該後フレームから変換したトレースデータをトレースメモリ領域２００ｂに保存する。その結果、コモンメモリ領域２００ａに対するコモンデータの保存と、トレースメモリ領域２００ｂに対するトレースデータの保存と、が競合することを抑制することができる。また、産業用制御ネットワーク内の伝送局間においてサイクリック伝送を行う場合、伝送局間でサイクリック伝送されるデータが変動する頻度は少ない。そのため、パラレルデータに差異が生じた場合に、当該パラレルデータから変換したトレースデータをトレースメモリ領域２００ｂに保存しておくことにより、当該トレースデータに基づいて、パラレルデータの異常を検出する可能性を高めることができる。

【0042】

図６は、第２の実施の形態にかかる信号制御回路によるトレースメモリ領域へのトレースデータの保存処理の流れの一例を示すフローチャートである。データ比較部５０２は、高速シリアルバスＩ／Ｆ回路１０１からトレース回路５０１にパラレルデータが入力されると、当該入力されたパラレルデータである後フレームのデータ部２２０を第１メモリバッファ５０２ａに保存する（ステップＳ６０１）。また、データ比較部５０２は、後フレームが入力される前に、第１メモリバッファ５０２ａに記憶されているデータ部２２０（すなわち、前フレームのデータ部２２０）を第２メモリバッファ５０２ｂに保存する（ステップＳ６０２）。

【0043】

次いで、データ比較部５０２は、第１メモリバッファ５０２ａに記憶される後フレームのデータ部２２０と、第２メモリバッファ５０２ｂに記憶される前フレームのデータ部２２０と、を比較してその差異を検出する（ステップＳ６０３）。そして、後フレームのデータ部２２０と前フレームのデータ部２２０との間に差異が検出されなかった場合（ステップＳ６０３：Ｎｏ）、データ比較部５０２は、ディセーブル信号をトレースデータ変換部５０３に出力する（ステップＳ６０３）。

【0044】

トレースデータ変換部５０３は、データ比較部５０２からディセーブル信号が入力されると、後フレームから変換したトレースデータをメモリ調停回路１０４へ出力せず、言い換えると、メモリ調停回路１０４に対してヌルを出力して、トレースメモリ領域２００ｂに対するトレースデータの保存を行わずに、処理を終了する。

【0045】

一方、後フレームのデータ部２２０と前フレームのデータ部２２０との間に差異が検出された場合（ステップＳ６０３：Ｙｅｓ）、データ比較部５０２は、イネーブル信号をトレースデータ変換部５０３に出力する（ステップＳ６０５）。

【0046】

トレースデータ変換部５０３は、データ比較部５０２からイネーブル信号が入力されると、後フレームをトレースデータに変換して（ステップＳ６０６）、メモリ調停回路１０４に出力する（ステップＳ６０７）。

【0047】

このように、第２の実施形態の信号制御回路５００によれば、メモリ調停回路１０４は、後フレームと前フレームとの間に差異がある場合にのみ、当該後フレームから変換したトレースデータをトレースメモリ領域２００ｂに保存するので、コモンメモリ領域２００ａに対するコモンデータの保存と、トレースメモリ領域２００ｂに対するトレースデータの保存と、が競合することを抑制することができる。

【0048】

（第３の実施形態）
本実施形態は、トレース回路が、単位時間毎に、コモンメモリ領域に対するコモンデータの保存によるアクセス時間の和を算出し、当該アクセス時間の和が所定閾値以下である場合に、トレースデータをメモリ調停回路に出力する例である。以下の説明では、第１の実施形態と同様の構成については説明を省略する。

【0049】

図７は、第３の実施形態にかかる信号制御回路を適用した伝送局の構成の一例を示すブロック図である。図７に示すように、本実施形態では、信号制御回路７００が有するトレース回路７０１は、アクセス時間加算部７０２、およびトレースデータ変換部７０３を有する。

【0050】

アクセス時間加算部７０２は、単位時間毎に、コモンメモリ領域２００ａに対するコモンデータの保存によるアクセス時間の和を算出する。本実施形態では、アクセス時間加算部７０２は、後述するトレースデータ変換部７０３から入力されるコモンメモリアクセス要求に基づいて、単位時間毎のアクセス時間の和を算出する。ここで、コモンメモリアクセス要求は、コモンメモリ領域２００ａに対するコモンデータの保存処理に要する時間を特定可能な情報であり、例えば、コモンデータのサイズ等である。

【0051】

そして、アクセス時間加算部７０２は、算出したアクセス時間の和が所定閾値より大きい場合、ディセーブル信号をトレースデータ変換部７０３に出力する。一方、アクセス時間加算部７０２は、算出したアクセス時間の和が所定閾値以下である場合、イネーブル信号をトレースデータ変換部７０３に出力する。

【0052】

トレースデータ変換部７０３は、高速シリアルバスＩ／Ｆ回路１０１から入力されるパラレルデータをトレースデータに変換する。また、トレースデータ変換部７０３は、トレースデータに基づいて、コモンメモリアクセス要求を作成し、当該コモンメモリアクセス要求をアクセス時間加算部７０２に出力する。

【0053】

そして、トレースデータ変換部７０３は、アクセス時間加算部７０２からディセーブル信号が入力された場合、トレースデータをメモリ調停回路１０４に出力せず、言い換えると、メモリ調停回路１０４にヌルを出力して、トレースメモリ領域２００ｂに対するトレースデータの保存を行わない。一方、トレースデータ変換部７０３は、アクセス時間加算部７０２からイネーブル信号が入力された場合、パラレルデータをトレースデータに変換して、メモリ調停回路１０４に出力する。

【0054】

これにより、メモリ調停回路１０４は、コモンメモリ領域２００ａに対するアクセス時間が短い期間内にのみ、トレースメモリ領域２００ｂに対するトレースデータの保存を行う。その結果、コモンメモリ領域２００ａに対するコモンデータの保存と、トレースメモリ領域２００ｂに対するトレースデータの保存と、が競合することを抑制することができる。

【0055】

図８は、第３の実施の形態にかかる信号制御回路によるトレースメモリ領域へのトレースデータの保存処理の流れの一例を示すフローチャートである。アクセス時間加算部７０２は、高速シリアルバスＩ／Ｆ回路１０１からトレース回路７０１へのパラレルデータの入力が行われている間、コモンメモリアクセス要求に基づいて、単位時間毎に、コモンメモリ領域２００ａに対するコモンデータの保存によるアクセス時間の和を算出する（ステップＳ８０１）。次いで、アクセス時間加算部７０２は、算出されるアクセス時間の和が所定閾値以下であるか否かを判断する（ステップＳ８０２）。

【0056】

そして、算出されるアクセス時間の和が所定閾値より大きい場合（ステップＳ８０２：Ｎｏ）、アクセス時間加算部７０２は、ディセーブル信号をトレースデータ変換部７０３に出力する（ステップＳ８０３）。

【0057】

トレースデータ変換部７０３は、アクセス時間加算部７０２からディセーブル信号が入力されると、トレースデータのメモリ調停回路１０４に対する出力を行わず、言い換えると、メモリ調停回路１０４にヌルを出力して、トレースメモリ領域２００ｂに対するトレースデータの保存を行わずに、処理を終了する。

【0058】

一方、算出されるアクセス時間の和が所定閾値以下である場合（ステップＳ８０２：Ｙｅｓ）、アクセス時間加算部７０２は、イネーブル信号をトレースデータ変換部７０３に出力する（ステップＳ８０４）。

【0059】

トレースデータ変換部７０３は、アクセス時間加算部７０２からイネーブル信号が入力されると、パラレルデータをトレースデータに変換して（ステップＳ８０５）、メモリ調停回路１０４に出力する（ステップＳ８０６）。

【0060】

このように、第３の実施形態の信号制御回路７００によれば、メモリ調停回路１０４は、コモンメモリ領域２００ａに対するアクセス時間が短い期間内にのみ、トレースメモリ領域２００ｂに対するトレースデータの保存を行う。その結果、コモンメモリ領域２００ａに対するコモンデータの保存と、トレースメモリ領域２００ｂに対するトレースデータの保存と、が競合することを抑制することができる。

【0061】

以上説明したとおり、第１から第３の実施形態によれば、トレースメモリ領域２００ｂおよびコモンメモリ領域２００ａへのデータの保存の競合によって高速シリアルバスＩ／Ｆ回路１０１がシリアルデータを送受信するバス転送機能が劣化することを防止できる。

【0062】

上述の実施形態では、トレース回路１０３，５０１，７０１は、第１の実施形態の第１出力方法、第２の実施形態の第２出力方法、または第３の実施形態の第３出力方法によってメモリ調停回路１０４に対してトレースデータを出力することとしたが、第１出力方法、第２出力方法、および第３出力方法のうちユーザにより選択された出力方法によってメモリ調停回路１０４に対してトレースデータを出力しても良い。

【0063】

ここで、第１出力方法は、トレース回路１０３が、パラレルデータに異常が検出された場合、リングバッファ１０３ａに記憶されるトレースデータのうち、異常が検出されたパラレルデータから変換したトレースデータおよび当該トレースデータの前後のトレースデータをメモリ調停回路１０４に出力し、パラレルデータに異常が検出されなかった場合、メモリ調停回路１０４にヌルを出力する方法である。

【0064】

また、第２出力方法は、トレース回路５０１が、シリアルデータから変換されたパラレルデータと１フレーム前のパラレルデータとを比較してその差異を検出し、差異が検出された場合、トレースデータをメモリ調停回路１０４に出力し、差異が検出されなかった場合、メモリ調停回路１０４にヌルを出力する方法である。

【0065】

また、第３出力方法は、トレース回路７０１が、単位時間毎に、コモンメモリ領域２００ａに対するコモンデータの保存によるアクセス時間の和を算出し、アクセス時間の和が所定閾値以下である場合、トレースデータをメモリ調停回路１０４に出力し、アクセス時間の和が所定閾値より長い場合、メモリ調停回路１０４にヌルを出力する方法である。

【0066】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0067】

１００，５００，７００ 信号制御回路
１０１ 高速シリアルバスＩ／Ｆ回路
１０２ データ変換回路
１０３，５０１，７０１ トレース回路
１０３ａ リングバッファ
１０３ｂ 異常データトレース部
１０４ メモリ調停回路
２００ メモリ
２００ａ コモンメモリ領域
２００ｂ トレースメモリ領域
５０２ データ比較部
５０２ａ 第１メモリバッファ
５０２ｂ 第２メモリバッファ
５０３ トレースデータ変換部
７０２ アクセス時間加算部
７０３ トレースデータ変換部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】