特許 7021624 直列多重電力変換装置およびその制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-02-08

(45)【発行日】2022-02-17

(54)【発明の名称】直列多重電力変換装置およびその制御方法

(51)【国際特許分類】

   H02M 7/49 20070101AFI20220209BHJP

   H02M 7/797 20060101ALI20220209BHJP

【ＦＩ】

H02M7/49

H02M7/797

【請求項の数】 6

(21)【出願番号】P 2018179634

(22)【出願日】2018-09-26

(65)【公開番号】P2020054072

(43)【公開日】2020-04-02

【審査請求日】2021-02-03

(73)【特許権者】

【識別番号】000006105

【氏名又は名称】株式会社明電舎

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100092613

【弁理士】

【氏名又は名称】富岡 潔

(74)【代理人】

【識別番号】100104938

【弁理士】

【氏名又は名称】鵜澤 英久

(74)【代理人】

【識別番号】100210240

【弁理士】

【氏名又は名称】太田 友幸

(72)【発明者】

【氏名】大井 一伸

【審査官】麻生 哲朗

(56)【参考文献】

【文献】特開２０１９－１４０８５８（ＪＰ，Ａ）

【文献】特開２０１４－１０００２６（ＪＰ，Ａ）

【文献】特開２０００－３２４８４５（ＪＰ，Ａ）

【文献】米国特許第０５６４２２７５（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ７／４９

Ｈ０２Ｍ ７／７９７

(57)【特許請求の範囲】

【請求項1】

各相においてブリッジセルのユニットを複数直列接続して構成され、三相交流の系統電源と連系する直列多重電力変換装置であって、
前記各ユニットごとに、電圧指令値と、少なくとも前記電圧指令値の１周期の間一定の値をとる２種類のゲート閾値と、を比較してスイッチング素子のゲート信号を生成するパルス幅変調回路を備え、
１相あたりの前記各ユニット内の前記ゲート閾値はすべて異なる値をとり、
前記ゲート閾値を周期的に切り替え、
前記ゲート閾値の切替周期は前記電圧指令値の周期の整数倍とすることを特徴とする直列多重電力変換装置。

【請求項2】

前記電圧指令値のプラス側のピーク時に前記ゲート閾値を切り替えることを特徴とする請求項１記載の直列多重電力変換装置。

【請求項3】

前記ブリッジセルとして第１ユニットと第２ユニットとを各相に備え、
前記第１ユニットのゲート閾値Ｖｔｈ１ａとＶｔｈ１ｂは、互いに絶対値が等しく符号が反対の値であり、
前記第２ユニットのゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに絶対値が等しく符号が反対の値であり、
前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂは、以下の表１に示す大小関係となることを特徴とする請求項２記載の直列多重電力変換装置。

【表1】

ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値

【請求項4】

前記ブリッジセルとして、第１ユニットと第２ユニットと第３ユニットと第４ユニットとを各相に備え、
前記第１ユニットの前記ゲート閾値のＶｔｈ１ａとＶｔｈ１ｂは、互いに絶対値が等しく符号が反対の値であり、
前記第２ユニットの前記ゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに絶対値が等しく符号が反対の値であり、
前記第３ユニットの前記ゲート閾値のＶｔｈ３ａとＶｔｈ３ｂは、互いに絶対値が等しく符号が反対の値であり、
前記第４ユニットの前記ゲート閾値のＶｔｈ４ａとＶｔｈ４ｂは、互いに絶対値が等しく符号が反対の値であり、
前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂ、Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ４ａ，Ｖｔｈ４ｂは、以下の表２に示す大小関係となることを特徴とする請求項２記載の直列多重電力変換装置。

【表2】

ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値

【請求項5】

前記ブリッジセルとして、第１ユニットと第２ユニットと第３ユニットと第４ユニットとを各相に備え、
前記第１ユニットの前記ゲート閾値のＶｔｈ１ａとＶｔｈ１ｂは、互いに符号が反対の値であり、
前記第２ユニットの前記ゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに符号が反対の値であり、
前記第３ユニットの前記ゲート閾値のＶｔｈ３ａとＶｔｈ３ｂは、互いに符号が反対の値であり、
前記第４ユニットの前記ゲート閾値のＶｔｈ４ａとＶｔｈ４ｂは、互いに符号が反対の値であり、
すべての入力信号ｐにおいて、｜Ｖｔｈ１ａ－Ｖｔｈ１ｂ｜と｜Ｖｔｈ２ａ－Ｖｔｈ２ｂ｜と｜Ｖｔｈ３ａ－Ｖｔｈ３ｂ｜と｜Ｖｔｈ４ａ－Ｖｔｈ４ｂ｜は一定値であり
前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂ、Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ４ａ，Ｖｔｈ４ｂは、以下の表３に示す大小関係となることを特徴とする請求項２記載の直列多重電力変換装置。

【表3】

ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値

【請求項6】

各相においてブリッジセルのユニットを複数直列接続して構成され、三相交流の系統電源と連系する直列多重電力変換装置の制御方法であって、
前記各ユニットごとに、電圧指令値と、少なくとも前記電圧指令値の１周期の間一定の値をとる２種類のゲート閾値と、を比較して、スイッチング素子のゲート信号を生成し、
１相あたりの前記各ユニット内の前記ゲート閾値はすべて異なる値をとり、
前記ゲート閾値を周期的に切り替え、
前記ゲート閾値の切替周期は前記電圧指令値の周期の整数倍とすることを特徴とする直列多重電力変換装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、三相交流の系統に連系するシングルスター・ブリッジセル（ＳＳＢＣ）のモジュラー・マルチレベル・カスケード変換器（ＭＭＣＣ）に係り、特に、各ユニットの損失による熱責務を均等化する技術に関する。

【背景技術】

【0002】

特許文献１には、周波数が５０Ｈｚもしくは６０Ｈｚの系統電源と連系し、ブリッジセルＢを３台直列接続してＭＭＣＣの１相を構成した電力変換装置の例が開示されている。

【0003】

図８に１相あたりブリッジセルＢを２台直列接続した電力変換装置の構成を示す。図８に示すように、ブリッジセルＢ（ユニット１１）は４つのスイッチング素子Ｕ１，Ｖ１，Ｘ１，Ｙ１とコンデンサＣ１によって構成される。

【0004】

電圧指令値Ｖｒｅｆをキャリア三角波ではなく、固定のゲート閾値と比較しゲート信号を得る方法がある。電圧指令値と固定のゲート閾値とを比較すると基本波１周期あたりワンパルスの駆動となる。特許文献１は、基本波１周期あたりワンパルスでの駆動を特徴としている。図９にブリッジセルＢ２台構成におけるワンパルスでの駆動波形を示す。

【0005】

また、図９の例では、固定のゲート閾値Ｖｔｈ１ａ、Ｖｔｈ１ｂ、Ｖｔｈ２ａ、Ｖｔｈ２ｂとゲート信号ＧＵ１、ＧＸ１、ＧＶ１、ＧＹ１、ＧＵ２、ＧＸ２、ＧＶ２、ＧＹ２（すなわち、スイッチング素子のオンオフ状態）の関係を以下のように割り当てている。

【0006】

・Ｖｒｅｆ＞Ｖｔｈ１ａならばスイッチング素子Ｕ１をＯＮ、スイッチング素子Ｘ１をＯＦＦ、Ｖｒｅｆ＜Ｖｔｈ１ａならばスイッチング素子Ｕ１をＯＦＦ、スイッチング素子Ｘ１をＯＮ。

【0007】

・Ｖｒｅｆ＞Ｖｔｈ２ａならばスイッチング素子Ｕ２をＯＮ、スイッチング素子Ｘ２をＯＦＦ、Ｖｒｅｆ＜Ｖｔｈ２ａならばスイッチング素子Ｕ２をＯＦＦ、スイッチング素子Ｘ２をＯＮ。

【0008】

・Ｖｒｅｆ＞Ｖｔｈ２ｂならばスイッチング素子Ｙ２をＯＮ、スイッチング素子Ｖ２をＯＦＦ、Ｖｒｅｆ＜Ｖｔｈ２ｂならばスイッチング素子Ｙ２をＯＦＦ、スイッチング素子Ｖ２をＯＮ。

【0009】

・Ｖｒｅｆ＞Ｖｔｈ１ｂならばスイッチング素子Ｙ１をＯＮ、スイッチング素子Ｖ１をＯＦＦ、Ｖｒｅｆ＜Ｖｔｈ１ｂならばスイッチング素子Ｙ１をＯＦＦ、スイッチング素子Ｖ１をＯＮ。

【0010】

なお、各ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂと電圧指令値Ｖｒｅｆが同値の場合は、２つのスイッチング素子のうちどちらをＯＮとし、どちらをＯＦＦとしても良い。

【0011】

この動作により、第１，第２ユニット１１，１２の出力電圧Ｖｏ１、Ｖｏ２、合計出力電圧Ｖｏとして図９の波形が得られる。図９は第１，第２ユニット１１，１２を２台直列接続した構成であるが、ユニットを複数多重接続し、ゲート閾値も複数用意すれば正弦波に近い合計出力電圧Ｖｏが得られる。

【0012】

また、各スイッチング素子は出力電圧の基本波１周期に対して最大１回（ターンオン１回、ターンオフ１回）のスイッチングとなるため、周波数の高いキャリア三角波と電圧指令値を比較してゲート信号を生成する方式よりもスイッチング回数が少なくなって、スイッチング損失を低減できる。

【0013】

図８の構成では、ユニットの直流部分にコンデンサのみが接続されているため、無効電力のみを扱うことができる。そのため、無効電力補償装置として使用される。しかし、ユニットの直流部分にバッテリーやその他電力変換装置を接続すれば、有効電力を入出力する装置としても使用することができる。

【先行技術文献】

【特許文献】

【0014】

【文献】特開２０１４－１０００２６号公報

【発明の概要】

【発明が解決しようとする課題】

【0015】

しかし、図９に示されるゲート信号生成方法では各ユニットで発生する損失が大きくばらつく問題点がある。図１０にこのような例を示す。

【0016】

図１０では電圧指令値Ｖｒｅｆの振幅が図９よりも小さく、電圧指令値Ｖｒｅｆの絶対値はゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂの絶対値よりも小さい。このとき、スイッチング素子Ｘ１とスイッチング素子Ｙ１は常時ＯＮとなり導通損のみが発生する。スイッチング素子Ｕ１とスイッチング素子Ｖ１は常時ＯＦＦであり損失は零である。スイッチング素子Ｕ２，Ｖ２，Ｘ２，Ｙ２は導通損とスイッチング損の両方が発生する。

【0017】

ただし、出力電圧Ｖｏ２が零の期間では必ずスイッチング素子Ｘ２，Ｙ２がＯＮするため、電流がスイッチング素子Ｘ２，Ｙ２を通過する時間はスイッチング素子Ｕ２，Ｖ２の時間よりも長くなり、スイッチング素子Ｘ２，Ｙ２で発生する導通損もスイッチング素子Ｕ２，Ｖ２より大きくなる。

【0018】

以上のように、出力電圧によっては各ユニット、各スイッチング素子で発生する損失（導通損とスイッチング損の合計）が大きくばらついてしまう。この場合、損失が最大となるユニットやスイッチング素子に合わせて冷却設計を行うと損失の小さなユニットに対しては設計が過剰となり、コストや装置容積が増加してしまう。

【0019】

一方、ユニットごとに冷却設計を変更すると設計に時間がかかり、ユニットの量産効果が出ずコストの増加、装置の組み立ても複雑になる、といった問題が生じる。

【0020】

さらに、系統連系インバータの場合は瞬低発生時にも運転を継続するフォルド・ライド・スルー（ＦＲＴ）対応が求められる場合がある。瞬低時には少数のユニットのみスイッチング損失が発生し、残り大半のユニットでは発生するスイッチング損失が零となる。系統が不安定で瞬低の頻度が高い場合、特定のスイッチング素子にのみ熱責務が集中することで熱疲労が発生することになるため、装置の寿命が短くなってしまう。

【0021】

以上示したようなことから、直列多重電力変換装置において、各ユニット，各スイッチング素子で発生する損失を均一にすることが課題となる。

【課題を解決するための手段】

【0022】

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、各相においてブリッジセルのユニットを複数直列接続して構成され、三相交流の系統電源と連系する直列多重電力変換装置であって、前記各ユニットごとに、電圧指令値と、少なくとも前記電圧指令値の１周期の間一定の値をとる２種類のゲート閾値と、を比較してスイッチング素子のゲート信号を生成するパルス幅変調回路を備え、１相あたりの前記各ユニット内の前記ゲート閾値はすべて異なる値をとり、前記ゲート閾値を周期的に切り替え、前記ゲート閾値の切替周期は前記電圧指令値の周期の整数倍とすることを特徴とする。

【0023】

また、その一態様として、前記電圧指令値のプラス側のピーク時に前記ゲート閾値を切り替えることを特徴とする。

【0024】

また、その一態様として、前記ブリッジセルとして第１ユニットと第２ユニットとを各相に備え、前記第１ユニットのゲート閾値Ｖｔｈ１ａとＶｔｈ１ｂは、互いに絶対値が等しく符号が反対の値であり、前記第２ユニットのゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに絶対値が等しく符号が反対の値であり、前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂは、以下の表１に示す大小関係となることを特徴とする。

【0025】

【表1】

【0026】

ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値。

【0027】

また、他の態様として、前記ブリッジセルとして、第１ユニットと第２ユニットと第３ユニットと第４ユニットとを各相に備え、前記第１ユニットの前記ゲート閾値のＶｔｈ１ａとＶｔｈ１ｂは、互いに絶対値が等しく符号が反対の値であり、前記第２ユニットの前記ゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに絶対値が等しく符号が反対の値であり、前記第３ユニットの前記ゲート閾値のＶｔｈ３ａとＶｔｈ３ｂは、互いに絶対値が等しく符号が反対の値であり、前記第４ユニットの前記ゲート閾値のＶｔｈ４ａとＶｔｈ４ｂは、互いに絶対値が等しく符号が反対の値であり、前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂ、Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ４ａ，Ｖｔｈ４ｂは、以下の表２に示す大小関係となることを特徴とする。

【0028】

【表2】

【0029】

ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値。

【0030】

また、他の態様として、前記ブリッジセルとして、第１ユニットと第２ユニットと第３ユニットと第４ユニットとを各相に備え、前記第１ユニットの前記ゲート閾値のＶｔｈ１ａとＶｔｈ１ｂは、互いに符号が反対の値であり、前記第２ユニットの前記ゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに符号が反対の値であり、前記第３ユニットの前記ゲート閾値のＶｔｈ３ａとＶｔｈ３ｂは、互いに符号が反対の値であり、前記第４ユニットの前記ゲート閾値のＶｔｈ４ａとＶｔｈ４ｂは、互いに符号が反対の値であり、すべての入力信号ｐにおいて、｜Ｖｔｈ１ａ－Ｖｔｈ１ｂ｜と｜Ｖｔｈ２ａ－Ｖｔｈ２ｂ｜と｜Ｖｔｈ３ａ－Ｖｔｈ３ｂ｜と｜Ｖｔｈ４ａ－Ｖｔｈ４ｂ｜は一定値であり前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂ、Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ４ａ，Ｖｔｈ４ｂは、以下の表３に示す大小関係となることを特徴とする。

【0031】

【表3】

【0032】

ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値。

【発明の効果】

【0033】

本発明によれば、直列多重電力変換装置において、各ユニット，各スイッチング素子で発生する損失を均一にすることが可能となる。

【図面の簡単な説明】

【0034】

【図1】実施形態１におけるパルス幅変調回路を示すブロック図。

【図2】実施形態１におけるゲート閾値および各波形の一例を示すタイムチャート。

【図3】実施形態２，３におけるパルス幅変調回路を示すブロック図。

【図4】実施形態２におけるゲート閾値および各波形の一例を示すタイムチャート。

【図5】閾値切替パターンによるユニットの出力有効電力を示すタイムチャート。

【図6】実施形態３におけるゲート閾値および各波形の一例を示すタイムチャート。

【図7】実施形態３におけるユニットの出力有効電力を示すタイムチャート。

【図8】直列多重電力変換装置の一例を示す回路構成図。

【図9】従来技術におけるゲート閾値および各波形の一例を示すタイムチャート。

【図10】従来技術において電圧指令値の振幅が小さき時のゲート閾値および各波形の一例を示すタイムチャート。

【発明を実施するための形態】

【0035】

以下、本願発明における直列多重電力変換装置の実施形態１～３を図１～図８に基づいて詳述する。

【0036】

［実施形態１］
本実施形態１は、図８に示す直列多重電力変換装置を例として、各ユニット，各スイッチング素子で発生する損失を均一にする方法を説明する。まず、図８に示す直列多重電力変換装置の構成について説明する。

【0037】

図８に示すように、本実施形態１における直列多重電力変換装置は、各相において、２つの第１ユニット１１，２１，３１と第２ユニット１２，２２，３２を備える。第１ユニット１１，２１，３１はスイッチング素子Ｕ１，Ｖ１，Ｘ１，Ｙ１がブリッジ接続され、第２ユニット１２はスイッチング素子Ｕ２，Ｖ２，Ｘ２，Ｙ２がブリッジ接続される。スイッチング素子Ｕ１，Ｖ１の共通接続点とスイッチング素子Ｘ１，Ｙ１の共通接続点との間にコンデンサＣ１が接続され、スイッチング素子Ｕ２，Ｖ２の共通接続点とスイッチング素子Ｘ２，Ｙ２の共通接続点との間にコンデンサＣ２が接続される。

【0038】

第１ユニット１１，２１，３１のスイッチング素子Ｕ１とスイッチング素子Ｘ１の共通接続点はリアクトルＬを介して三相交流の系統電源１の各相に接続される。第１ユニット１１，２１，３１のスイッチング素子Ｖ１，Ｙ１の共通接続点と第２ユニット１２，２２，３２のスイッチング素子Ｕ２，Ｘ２の共通接続点が接続される。第２ユニット１２，２２，３２のスイッチング素子Ｖ２とスイッチング素子Ｙ２の共通接続点同士は接続される。

【0039】

スイッチング素子Ｕ１，Ｘ１の共通接続点とスイッチング素子Ｖ１，Ｙ１の共通接続点との間を第１ユニット１１の出力電圧Ｖｏ１とし、スイッチング素子Ｕ２，Ｘ２の共通接続点とスイッチング素子Ｖ２，Ｙ２の共通接続点との間を第２ユニット１２の出力電圧Ｖｏ２とする。また、第１ユニット１１のスイッチング素子Ｕ１，Ｘ１の共通接続点と、第２ユニット１２のスイッチング素子Ｖ２，Ｙ２の共通接続点との間を合計出力電圧Ｖｏとする。

【0040】

図１に実施形態１のパルス幅変調回路のブロック図を示す。 入力信号ｐは、ゲート閾値の切替周期で０から１に徐々に増加する信号である。入力信号ｐは、図２に示す波形の横軸（時間軸）に対応する。

【0041】

テーブル２は、入力信号ｐを入力し、予め保存された入力信号ｐに対応したゲート閾値Ｖｔｈ１ａを参照し、出力する。

【0042】

加算器１ａ，１ｂ，１ｃは、入力信号ｐに固定のオフセット値１／２，１／４，３／４をそれぞれ加算する。テーブル２は、入力信号ｐ＋１／２，ｐ＋１／４，ｐ＋３／４を入力し、入力信号ｐ＋１／２，ｐ＋１／４，ｐ＋３／４の小数点以下の数値を参照し、対応したゲート閾値Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂを出力する。テーブル２自体はゲート閾値Ｖｔｈ１ａを算出するテーブル２と同一であり、入力信号のみがｐ，ｐ＋１／２，ｐ＋１／４，ｐ＋３／４と異なる。

【0043】

Ｖｔｈ１ａ，Ｖｔｈ１ｂは第１ユニット１１用のゲート閾値である。Ｖｔｈ２ａ，Ｖｔｈ２ｂは第２ユニット１２用のゲート閾値である。

【0044】

電圧指令値Ｖｒｅｆは予め振幅・周波数の決められた正弦波などが与えられる場合や、出力電圧や出力電流を指令値通りにするフィードバック制御によって得られる場合がある。

【0045】

減算器３ａ～３ｄは、電圧指令値Ｖｒｅｆとゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂとの差をそれぞれ演算する。

【0046】

比較器４ａ～４ｄは、減算器３ａ～３ｄの演算結果を入力し、０と比較する。ただし、比較器４ａ，４ｃと比較器４ｂ，４ｄとで大小関係が異なる。

【0047】

比較器４ａは、減算器３ａの演算結果が０よりも大きいとき、すなわち、Ｖｒｅｆ＞Ｖｔｈ１ａのとき１を出力し、Ｖｒｅｆ≦Ｖｔｈ１ａのとき０を出力する。比較器４ｂは、減算器３ｂの演算結果が０よりも小さいとき、すなわち、Ｖｒｅｆ＜Ｖｔｈ１ｂのとき１を出力し、Ｖｒｅｆ≧Ｖｔｈ１ｂのとき０を出力する。比較器４ｃは、減算器３ｃの演算結果が０よりも大きいとき、すなわち、Ｖｒｅｆ＞Ｖｔｈ２ａのとき１を出力し、Ｖｒｅｆ≦Ｖｔｈ２ａのとき０を出力する。比較器４ｄは、減算器３ｄの演算結果が０よりも小さいとき、すなわち、Ｖｒｅｆ＜Ｖｔｈ２ｂのとき１を出力し、Ｖｒｅｆ≧Ｖｔｈ２ｂのとき０を出力する。

【0048】

デッドタイム処理器５ａ～５ｄは、比較器４ａ～４ｄの出力を入力とし、デッドタイムを付加してゲート信号ＧＵ１，ＧＸ１，ＧＶ１，ＧＹ１，ＧＵ２，ＧＸ２，ＧＶ２，ＧＹ２を生成する。なお、ＧＵ１、ＧＸ１、ＧＶ１、ＧＹ１、ＧＵ２、ＧＸ２、ＧＶ２、ＧＹ２は、図１３のスイッチング素子Ｕ１、Ｘ１、Ｖ１、Ｙ１、Ｕ２、Ｘ２、Ｖ２、Ｙ２のゲート信号である。

【0049】

本実施形態１におけるテーブルの内容を図２に示す。図２では、横軸を入力信号ｐ、縦軸を出力するゲート閾値Ｖｔｈとしている。入力信号ｐに対応するゲート閾値Ｖｔｈ１ａを太い実線で、入力信号ｐ＋１／２に対応するゲート閾値Ｖｔｈ１ｂを破線で示している。同様に、入力信号ｐ＋１／４に対応するゲート閾値Ｖｔｈ２ａを太い実線で、入力信号ｐ＋３／４に対応するゲート閾値Ｖｔｈ２ｂを破線で示している。

【0050】

図２の波形では、０＜ｐ＜２の範囲を示している。入力信号ｐが図２の範囲外の場合でも、ｎが整数ならばゲート閾値Ｖｔｈの波形はＶｔｈ（ｎ＋ｐ）＝Ｖｔｈ（ｐ）が成立する周期性のあるものである。

【0051】

図２では、Ｖｔｈ１ａ＝－Ｖｔｈ１ｂ、Ｖｔｈ２ａ＝－Ｖｔｈ２ｂの関係にある。

【0052】

下記の表１は、図２において電圧指令値Ｖｒｅｆの周期と各ゲート閾値の大小関係を示した表である。

【0053】

【表1】

【0054】

図２や表１からわかるように、各ゲート閾値は少なくとも電圧指令値Ｖｒｅｆの１周期の間一定の値をとっている。

【0055】

本実施形態１は、ゲート信号生成のために電圧指令値Ｖｒｅｆと比較するゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂを周期的に変化させることで、ゲート信号を他のユニットのものに切り替え、ユニットで生じる損失を均一にするものである。

【0056】

図２に本実施形態１によって得られる各スイッチング素子のゲート信号ＧＵ１，ＧＸ１，ＧＶ１，ＧＹ１，ＧＵ２，ＧＸ２，ＧＶ２，ＧＹ２、ユニットの出力電圧Ｖｏ１，Ｖｏ２を併せて示す。各ゲート信号が１のとき、対応するスイッチング素子がＯＮ状態となる。各ゲート信号が０のとき、対応するスイッチング素子がＯＦＦ状態となる。

【0057】

各ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂは、電圧指令値Ｖｒｅｆが最大（プラス側のピーク）となる位相のタイミングで変化させる。ゲート閾値Ｖｔｈ１ａとゲート閾値Ｖｔｈ１ｂの大小関係を周期的に反転させることにより、すべてのスイッチング素子のＯＮ時間を揃え、導通損を等しくする。

【0058】

スイッチング損失についても、出力電圧の基本波１周期の単位でスイッチング動作を行うスイッチング素子を入れ替えているため、特定のスイッチング素子が特定の位相でのみスイッチングすることを避けることができる。動作が定常状態であり電圧指令値Ｖｒｅｆ，出力電流の波形が変化しなければ、任意の条件で全てのスイッチング素子Ｕ１，Ｖ１，Ｘ１，Ｙ１，Ｕ２，Ｖ２，Ｘ２，Ｙ２のスイッチング損失を揃えることができる。

【0059】

図２では、電圧指令値Ｖｒｅｆの振幅が絶対値最大のゲート閾値に比べて小さいため、合計出力電圧Ｖｏの波形は図１０と同じ３レベルである。電圧指令値Ｖｒｅｆの振幅が絶対値最大のゲート閾値に比べて大きい場合は、合計出力電圧Ｖｏの波形は図９のように５レベルとなる。この条件でも、全てのスイッチング素子のスイッチング損失を揃えることができる。

【0060】

以上示したように、本実施形態１によれば、各ユニット、各スイッチング素子で発生する損失を均一にすることができる。これにより直列多重電力変換装置の熱設計が容易になり、また負荷変動時に特定のユニットのみ温度が大きく変動するといった事態がなくなるため、スイッチング素子やユニットの熱疲労を防ぐことができる。

【0061】

これにより、直列多重電力変換装置を長寿命化できる。さらに損失の均一化によって、損失の小さいユニットに対しての過剰設計がなくなり、直列多重電力変換装置の低コスト化、小型化を図ることができる。また、各ユニット出力電力責務を均一にすることもできる。

【0062】

［実施形態２］
本実施形態２は各相において、ブリッジセルＢを４直列多重接続に拡張したものである。実施形態１では各相に第１，第２ユニットが設けられたが、本実施形態２では、各相に第１～第４ユニットが設けられる。図３に本実施形態２のパルス幅変調回路のブロック図を示す。実施形態１と同様の箇所は同一符号を付してその説明を省略する。

【0063】

加算器１ｄ，１ｅ，１ｆ，１ｇは、入力信号ｐに１／８，５／８，３／８，７／８をそれぞれ加算する。テーブル２は、入力信号ｐ＋１／８，ｐ＋５／８，ｐ＋３／８，ｐ＋７／８を入力し、入力信号ｐ＋１／８，ｐ＋５／８，ｐ＋３／８，ｐ＋７／８の小数点以下の数値を参照し、対応したゲート閾値Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ４ａ，Ｖｔｈ４ｂを出力する。

【0064】

減算器３ｅ～３ｈは、電圧指令値Ｖｒｅｆとゲート閾値Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ４ａ，Ｖｔｈ４ｂとの差をそれぞれ演算する。比較器４ｅ～４ｈは、減算器３ｅ～３ｈの演算結果を入力し、０と比較する。ただし、比較器４ｅ，４ｇと比較器４ｆ，４ｈとで大小関係が異なる。

【0065】

比較器４ｅは、減算器３ｅの演算結果が０よりも大きいとき、すなわち、Ｖｒｅｆ＞Ｖｔｈ３ａのとき１を出力し、Ｖｒｅｆ≦Ｖｔｈ３ａのとき０を出力する。比較器４ｆは、減算器３ｆの演算結果が０よりも小さいとき、すなわち、Ｖｒｅｆ＜Ｖｔｈ３ｂのとき１を出力し、Ｖｒｅｆ≧Ｖｔｈ３ｂのとき０を出力する。比較器４ｇは、減算器３ｇの演算結果が０よりも大きいとき、すなわち、Ｖｒｅｆ＞Ｖｔｈ４ａのとき１を出力し、Ｖｒｅｆ≦Ｖｔｈ４ａのとき０を出力する。比較器４ｈは、減算器３ｈの演算結果が０よりも小さいとき、すなわち、Ｖｒｅｆ＜Ｖｔｈ４ｂのとき１を出力し、Ｖｒｅｆ≧Ｖｔｈ４ｂのとき０を出力する。

【0066】

デッドタイム処理器５ｅ～５ｈは、比較器４ｅ～４ｈの出力を入力とし、デッドタイムを付加してゲート信号ＧＵ３，ＧＸ３，ＧＶ３，ＧＹ３，ＧＵ４，ＧＸ４，ＧＶ４，ＧＹ４を生成する。なお、ＧＵ３、ＧＸ３、ＧＶ３、ＧＹ３、ＧＵ４、ＧＸ４、ＧＶ４、ＧＹ４は、第３ユニットのスイッチング素子Ｕ３、Ｘ３、Ｖ３、Ｙ３、第４ユニットのＵ４、Ｘ４、Ｖ４、Ｙ４のゲート信号である。

【0067】

本実施形態２におけるテーブルの内容を図４に示す。各相においてユニットが４台に増加したため出力するゲート閾値Ｖｔｈも８つの値をとる。これら８つの値を入力信号ｐに応じて周期的に切り替え、ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂ，Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ４ａ，Ｖｔｈ４ｂとして出力する。

【0068】

図４では、ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ２ａ，Ｖｔｈ３ａ，Ｖｔｈ４ａを実線，ゲート閾値Ｖｔｈ１ｂ，Ｖｔｈ２ｂ，Ｖｔｈ３ｂ，Ｖｔｈ４ｂを破線で示している。また、Ｖｔｈ１ａ＝－Ｖｔｈ１ｂ、Ｖｔｈ２ａ＝－Ｖｔｈ２ｂ、Ｖｔｈ３ａ＝－Ｖｔｈ３ｂ、Ｖｔｈ４ａ＝－Ｖｔｈ４ｂの関係にある。

【0069】

以下の表２は、図４において電圧指令値Ｖｒｅｆの周期と各ゲート閾値の大小関係を示した表である。

【0070】

【表2】

【0071】

本実施形態２には、有効電力の入出力時においてユニットのコンデンサ容量を低減する効果もある。図５を用いてこの効果を用いて説明する。

【0072】

図５上から２番目の波形は、図４の出力電圧Ｖｏ１と同じ波形を示している。

【0073】

一方、別のゲート閾値Ｖｔｈ（ｐ）として、図５上から３番目の波形に示すように０＜ｐ＜４／８ではＶｔｈ（ｐ）を単調減少、４／８＜ｐ＜１ではＶｔｈ（ｐ）を単調増加とする方法も考えられる。このゲート閾値により生成された第１ユニット１１の出力電圧をＶｏ１’とする。

【0074】

ユニットは有効電力を出力している場合を考え、出力電流Ｉｏを図５上から５番目の波形（電圧指令値Ｖｒｅｆと同位相の正弦波）とする。ユニットの出力電力は、Ｐｏ１＝Ｖｏ１×Ｉｏ１，Ｐｏ１’＝Ｖｏ１’×Ｉｏ１で求めることができる。図５に出力電力Ｐｏ１と出力電力Ｐｏ１’の波形を示す。

【0075】

出力電力Ｐｏ１’を見ると、パルスＡの幅が最も小さく（零である）、パルスＢの幅が最も大きい。パルスＡからパルスＢの変化に基本波２周期、パルスＢからパルスＡの変化に基本波２周期かかり、出力電力の脈動周期は基本波４周期である。

【0076】

一方、出力電力Ｐｏ１はパルスＡからパルスＢの変化の途中にパルスＣ，パルスＤをはさむ。パルスＡからパルスＣへの変化ではパルス幅が増加し、パルスＣからパルスＤへの変化ではパルス幅は減少し、パルスＤからパルスＢへの変化ではパルス幅は増加し、パルスＢからパルスＡへの変化ではパルス幅は減少する。パルスＡ→パルスＣ，パルスＣ→パルスＤ，パルスＤ→パルスＢの変化はそれぞれ基本波１周期かかり、出力電力の脈動周期は基本波２周期となる。

【0077】

コンデンサのインピーダンス（＝１／２πｆＣ、ｆ：周波数、Ｃ：コンデンサ容量）は周波数に反比例するため、電力脈動の周期が小さいほどインピーダンスが小さくなってコンデンサ電圧脈動を小さくすることができる。よって、許容するコンデンサ電圧脈動が同じ大きさならば、出力電力Ｐｏ１’（Ｖｏ１’）よりも出力電力Ｐｏ１（Ｖｏ１）の場合の方がコンデンサ容量を小さくすることができる。

【0078】

すなわち、出力電力Ｐｏ１（Ｖｏ１）を出力する本実施形態２のゲート閾値テーブルのパターンは出力電力Ｐｏ１’（Ｖｏ１’）を出力するパターンよりも、コンデンサ容量を低減できる効果を備えている。

【0079】

以上示したように、本実施形態２によれば、実施形態１と同等の効果を得ることができる。また、本実施形態２は出力電力脈動の周期を短くできるため、セルコンデンサ容量を削減することができ、直列多重電力変換装置の小型化・低コスト化を図ることができる。

【0080】

なお、本実施形態２は後述する実施形態３に比べ、各ユニットは零相電圧を出力しないため、絶縁（耐電圧）の設計が容易になる。

【0081】

［実施形態３］
本実施形態３は、主回路構成およびパルス幅変調回路は実施形態２と同一だが、ゲート閾値のテーブル２を別パターンとした例である。本実施形態３におけるテーブル２のパターンを図６に示す。

【0082】

本実施形態３では、常に｜Ｖｔｈ（ｐ）－Ｖｔｈ（ｐ＋１／２）｜＝１が成立するようにした点に特徴がある。つまり、すべての入力信号ｐにおいて、｜Ｖｔｈ１ａ－Ｖｔｈ１ｂ｜と｜Ｖｔｈ２ａ－Ｖｔｈ２ｂ｜と｜Ｖｔｈ３ａ－Ｖｔｈ３ｂ｜と｜Ｖｔｈ４ａ－Ｖｔｈ４ｂ｜を一定値としている。

【0083】

下記の表３は、図６において電圧指令値Ｖｒｅｆの周期と各ゲート閾値の大小関係を示した表である。

【0084】

【表3】

【0085】

図７に本実施形態３におけるユニットの出力有効電力（出力電力）Ｐｏ１（＝Ｖｏ×Ｉｏ）の波形を示す。図５と同様に、出力電流Ｉｏは電圧指令値Ｖｒｅｆと同位相の正弦波とする。

【0086】

本実施形態３における出力有効電力（出力電力）Ｐｏ１の波形は、幅の大きなパルスと幅の小さなパルス（または幅零のパルス）が交互に並ぶ。この動作により、ユニットの出力電力の脈動は基本波１周期成分のものが中心となるため、許容するコンデンサ電圧脈動が同じ大きさならば、実施形態２よりもコンデンサ容量を小さくすることができる。

【0087】

その反面、ユニットには零相電圧が印加されるため、零相電圧を考慮した絶縁（耐電圧）の設計が求められる。

【0088】

以上示したように、本実施形態３によれば、実施形態１と同等の効果を得ることができる。また、本実施形態３は、実施形態２に比べ出力電力脈動の周期をさらに短くできるため、より小さなコンデンサ容量で装置を構成できる。

【0089】

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

【0090】

実施形態１～３では、ゲート閾値の切替周期（つまり、ゲート閾値が一定値を保つ期間）が電圧指令値Ｖｒｅｆの周期と一致している。ゲート閾値の切替周期を電圧指令値Ｖｒｅｆの周期の整数倍としても、本発明は実施可能である。

【0091】

なお、各実施形態では、直列多重電力変換装置において、代表とする１相のブリッジセルユニットについての制御方法を説明した。残り２相のユニットに対しても、同様の方法でゲート信号を生成する。各相における制御方法の相違点は、電圧指令値Ｖｒｅｆの位相が１２０°ずつずれている点のみである。

【符号の説明】

【0092】

１ａ～１ｇ…加算器
２…テーブル
３ａ～３ｈ…減算器
４ａ～４ｈ…比較器
５ａ～５ｈ…デッドタイム処理器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】