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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-02-08
(45)【発行日】2022-02-17
(54)【発明の名称】ＥＳＤ保護回路
(51)【国際特許分類】
H01L 21/822 20060101AFI20220209BHJP
H01L 27/04 20060101ALI20220209BHJP
【ＦＩ】
H01L27/04 H
【請求項の数】
9
(21)【出願番号】P 2019052655
(22)【出願日】2019-03-20
(65)【公開番号】P2020155586
(43)【公開日】2020-09-24
【審査請求日】2021-03-30
(73)【特許権者】
【識別番号】591128453
【氏名又は名称】株式会社メガチップス
(74)【代理人】
【識別番号】100152984
【弁理士】
【氏名又は名称】伊東 秀明
(72)【発明者】
【氏名】植野 振一郎
【審査官】市川 武宜
(56)【参考文献】
【文献】米国特許第７０２６８３９（ＵＳ，Ｂ１）
【文献】特開２０１０－２３３１４０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１７／０３２４２３９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００９／０２９６２９３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２７／０４
(57)【特許請求の範囲】
【請求項1】
ESDイベントの発生時のESD電流およびESD電圧によってICの内部回路が破壊されるのを保護するESD保護回路であって、第１の保護回路を備え、前記第１の保護回路は、
電源電圧とグランド電圧との中間電圧であるバイアス電圧を生成して第１の内部ノードに出力するバイアス回路と、
前記第１の内部ノードの電圧が、前記バイアス電圧なのか、前記ESD電圧なのかを検出して第１の検出信号を第２の内部ノードに出力する第１の電圧検出回路と、
前記第１の内部ノードの電圧と前記グランド電圧との間の電圧範囲で動作し、前記第１の検出信号を反転して前記第１の検出信号の反転信号を第３の内部ノードに出力する第１のインバータと、
前記第１の検出信号の反転信号に応じて、前記第１の内部ノードの電圧が前記ESD電圧であることが検出された場合に、前記ESD電流を前記第１の内部ノードからグランドノードに流して前記第１の内部ノードの電圧をクランプする第１のクランプ回路と、
前記ESDイベントの発生時において、差動信号対の外部接続端子の各々に印加されるプラス極性の前記ESD電流を前記差動信号対の外部接続端子の各々から前記第１の内部ノードに流す第１の保護ダイオードと、
前記ESDイベントの発生時において、前記差動信号対の外部接続端子の各々に印加されるマイナス極性のESD電流をグランド端子から前記差動信号対に対応する差動信号ノードの各々に流す逆方向ダイオードと、を備える、ESD保護回路。
【請求項2】
前記バイアス回路は、前記差動信号対に対応する２本の差動信号ノードの間に直列に接続された２つの抵抗素子を備え、前記２つの抵抗素子の間から前記第１の内部ノードに前記バイアス電圧が出力され、前記第１の電圧検出回路は、前記第１の内部ノードと前記グランドノードとの間に直列に接続された第１の抵抗素子および第１の容量素子を備え、前記第１の抵抗素子と前記第１の容量素子との間から前記第２の内部ノードに前記第１の検出信号が出力され、
前記第１のインバータは、前記第１の内部ノードと前記グランドノードとの間に直列に接続された第１のP型MOSトランジスタおよび第１のN型MOSトランジスタを備え、前記第１のP型MOSトランジスタおよび前記第１のN型MOSトランジスタのゲートに前記第１の検出信号が入力され、前記第１のP型MOSトランジスタと前記第１のN型MOSトランジスタとの間から前記第３の内部ノードに前記第１の検出信号の反転信号が出力され、
前記第１のクランプ回路は、前記第１の内部ノードと前記グランドノードとの間に接続された第３のN型MOSトランジスタを備え、前記第３のN型MOSトランジスタのゲートに前記第１の検出信号の反転信号が入力され、
前記第１の保護ダイオードは、前記差動信号対の一方に対応する差動信号ノードから前記第１の内部ノードへ向かって順方向に接続された第１のダイオードと、前記差動信号対の他方に対応する差動信号ノードから前記第１の内部ノードへ向かって順方向に接続された第２のダイオードと、を備え、
前記逆方向ダイオードは、前記グランドノードから前記差動信号対の一方に対応する差動信号ノードへ向かって順方向に接続された第３のダイオードと、前記グランドノードから前記差動信号対の他方に対応する差動信号ノードへ向かって順方向に接続された第４のダイオードと、を備える、請求項１に記載のESD保護回路。
【請求項3】
前記第１の容量素子は、MOSのゲート容量である、請求項２に記載のESD保護回路。
【請求項4】
さらに、第２の保護回路を備え、前記第２の保護回路は、電源ノードの電圧が、前記電源電圧なのか、前記ESD電圧なのかを検出して第２の検出信号を第４の内部ノードに出力する第２の電圧検出回路と、
前記電源電圧と前記グランド電圧との間の電圧範囲で動作し、前記第２の検出信号を反転して前記第２の検出信号の反転信号を第５の内部ノードに出力する第２のインバータと、
前記第２の検出信号の反転信号に応じて、前記電源ノードの電圧が前記ESD電圧であることが検出された場合に、前記ESD電流を前記電源ノードから前記グランドノードに流して前記電源ノードの電圧をクランプする第２のクランプ回路と、
前記ESDイベントの発生時において、電源端子に印加されるマイナス極性のESD電流を前記グランド端子から前記電源ノードに流す第２の保護ダイオードと、を備える、請求項１ないし３のいずれか一項に記載のESD保護回路。
【請求項5】
前記第２の電圧検出回路は、前記電源ノードと前記グランドノードとの間に直列に接続された第２の抵抗素子および第２の容量素子を備え、前記第２の抵抗素子と前記第２の容量素子との間から前記第４の内部ノードに前記第２の検出信号が出力され、前記第２のインバータは、前記電源ノードと前記グランドノードとの間に直列に接続された第２のP型MOSトランジスタおよび第２のN型MOSトランジスタを備え、前記第２のP型MOSトランジスタおよび前記第２のN型MOSトランジスタのゲートに前記第２の検出信号が入力され、前記第２のP型MOSトランジスタと前記第２のN型MOSトランジスタとの間から前記第５の内部ノードに前記第２の検出信号の反転信号が出力され、
前記第２のクランプ回路は、前記電源ノードと前記グランドノードとの間に接続された第４のN型MOSトランジスタを備え、前記第４のN型MOSトランジスタのゲートに前記第２の検出信号の反転信号が入力され、
前記第２の保護ダイオードは、前記グランドノードから前記電源ノードへ向かって順方向に接続された第５のダイオードを備える、請求項４に記載のESD保護回路。
【請求項6】
前記第２の容量素子は、MOSのゲート容量である、請求項５に記載のESD保護回路。
【請求項7】
前記バイアス回路は、前記バイアス電圧として、前記差動信号対のコモンモード電圧を前記第１の内部ノードに出力する、請求項１ないし６のいずれか一項に記載のESD保護回路。
【請求項8】
前記バイアス回路は、前記第１の内部ノードの代わりに、前記第２の内部ノードに前記バイアス電圧を出力する、請求項１ないし７のいずれか一項に記載のESD保護回路。
【請求項9】
前記差動信号対の一方の最大電位は前記電源電圧以下、前記差動信号対の他方の最小電位は前記グランド電圧以上であり、前記差動信号対の動作電圧範囲は、前記電源電圧と前記グランド電圧との間の電圧範囲である、請求項１ないし８のいずれか一項に記載のESD保護回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ESD（静電気放電）イベントの発生時の過電流（ESD電流）および過電圧（ESD電圧）によってIC（半導体集積回路）の内部回路が破壊されるのを保護するESD保護回路に関する。
【背景技術】
【0002】
ESD保護回路は、ICを静電破壊から守る役割を担っている。そのため、ESD保護回路は、ICを製品ボードに実装する工程に必須の重要な技術であり、ほぼ全てのIC製品に搭載されている。
【0003】
ESD保護回路の試験には、コンポーネントレベルESD試験およびシステムレベルESD試験がある。
【0004】
コンポーネントレベルESD試験は、HBM（人体モデル）およびCDM（帯電デバイスモデル）等のように、IC等のコンポーネント単体で行われるESD試験である。
コンポーネントレベルESD試験は、電源が印加されていない状態（非通電状態）でコンポーネントのESD試験が行われる。つまり、コンポーネントレベルESD試験は、ESD電流のパルス（ESDパルス）が、通常動作していない状態のコンポーネントに印加されることを想定している。
また、例えばHBM試験では、ESD電流を逃がすための外部接続端子として、コンポーネントの電源端子を基準（以下、電源基準ともいう）としてESDパルスを印加する場合、および、コンポーネントのグランド端子を基準（以下、グランド基準ともいう）としてESDパルスを印加する場合の２つが存在する。
コンポーネントレベルESD試験は、電源が印加されていない状態（非通電状態）でコンポーネントのESD試験が行われる。つまり、コンポーネントレベルESD試験は、ESD電流のパルス（ESDパルス）が、通常動作していない状態のコンポーネントに印加されることを想定している。
また、例えばHBM試験では、ESD電流を逃がすための外部接続端子として、コンポーネントの電源端子を基準（以下、電源基準ともいう）としてESDパルスを印加する場合、および、コンポーネントのグランド端子を基準（以下、グランド基準ともいう）としてESDパルスを印加する場合の２つが存在する。
【0005】
システムレベルESD試験は、IC等のコンポーネントがボード上に組み込まれたシステムで行われるESD試験である。
システムレベルESD試験には、電源が印加された状態（通電状態）で行われるPowered ESD試験、および、電源が印加されていない状態（非通電状態）で行われるUnpowered ESD試験がある。つまり、システムレベルESD試験は、ESDパルスが、電源が印加されて通常動作している状態のシステム、および、電源が印加されていない状態のシステムの両方に印加されることを想定している。
また、システムレベルESD試験では、ESDパルスが印加される場合の基準は常に、システムのグランド端子である。つまり、グランド基準でESDパルスが印加される。
システムレベルESD試験には、電源が印加された状態（通電状態）で行われるPowered ESD試験、および、電源が印加されていない状態（非通電状態）で行われるUnpowered ESD試験がある。つまり、システムレベルESD試験は、ESDパルスが、電源が印加されて通常動作している状態のシステム、および、電源が印加されていない状態のシステムの両方に印加されることを想定している。
また、システムレベルESD試験では、ESDパルスが印加される場合の基準は常に、システムのグランド端子である。つまり、グランド基準でESDパルスが印加される。
【0006】
図１３は、システムレベルESD試験で使用されるシステムの構成を表す一例の概念図である。図１３に示すシステム９０においては、２つのIC９２，９４が差動信号線対９６，９８を介して互いに接続されている。２つのノイズフィルタ１００，１０２の各々が差動信号線対９６，９８の各々に挿入され、外付けの２つのESD保護素子１０４，１０６の各々が差動信号線対９６，９８の各々とグランドとの間に接続されている。また、２つのIC９２，９４の各々の内部において、差動信号線対９６，９８の各々とグランドとの間にESD保護回路１０８，１１０の各々が接続されている（IC９２については図示せず）。
【0007】
システムレベルESD試験では、ESDガン（ESDGUN）等のESD発生器を用いて差動信号線対９６，９８の各々の上の印加ポイント１１２，１１４の各々にESDパルスが印加される。
Powered ESD試験では、電源が印加された状態で、IC９２，９４間での信号の通信中に、ESDガンを用いてESDパルスが印加ポイント１１２，１１４の各々に印加される。ESDパルスの印加中は通信ができなくてもよいが、印加終了後に復帰して通信ができることが求められる。
Unpowered ESD試験では、電源が印加されていない状態で、同様にESDガンを用いてESDパルスが印加ポイント１１２，１１４の各々に印加される。その後、電源を印加した場合に、正常に通信ができることが求められる。
Powered ESD試験では、電源が印加された状態で、IC９２，９４間での信号の通信中に、ESDガンを用いてESDパルスが印加ポイント１１２，１１４の各々に印加される。ESDパルスの印加中は通信ができなくてもよいが、印加終了後に復帰して通信ができることが求められる。
Unpowered ESD試験では、電源が印加されていない状態で、同様にESDガンを用いてESDパルスが印加ポイント１１２，１１４の各々に印加される。その後、電源を印加した場合に、正常に通信ができることが求められる。
【0008】
【表1】
【0009】
図１４は、ESD試験の場合に印加されるESDパルスを表す一例のグラフである。図１４のグラフの縦軸は電流値I、横軸は時間tを表す。
システムレベルESD試験において、例えば印加電圧が８ｋVの場合、図１４のグラフおよび表１に示すように、ESDガンを用いて印加されるESDパルスの電流値の最初のピークIpeakは約３０Aである。続いて、ESDパルスは、そこから一旦低下した後に再び上昇して、３０ｎｓ後のESDパルスの電流値の２つ目のピークI（30ns）は約１６Aである。続いて、ESDパルスは、そこから次第に低下し、６０ｎｓ後のESDパルスの電流値I（60ns）は約８Aとなる。
HBM試験において、例えば印加電圧が２ｋVの場合、同様に図１４のグラフおよび表１に示すように、ESDパルスの電流値のピークIpeakは１．２０－１．４７Aであり、ESDパルスは、そこから次第に低下する。また、印加電圧が８ｋVの場合、ESDパルスの電流値のピークは４．８０－５．８７Aであり、ESDパルスは、同様に、そこから次第に低下する。
システムレベルESD試験において、例えば印加電圧が８ｋVの場合、図１４のグラフおよび表１に示すように、ESDガンを用いて印加されるESDパルスの電流値の最初のピークIpeakは約３０Aである。続いて、ESDパルスは、そこから一旦低下した後に再び上昇して、３０ｎｓ後のESDパルスの電流値の２つ目のピークI（30ns）は約１６Aである。続いて、ESDパルスは、そこから次第に低下し、６０ｎｓ後のESDパルスの電流値I（60ns）は約８Aとなる。
HBM試験において、例えば印加電圧が２ｋVの場合、同様に図１４のグラフおよび表１に示すように、ESDパルスの電流値のピークIpeakは１．２０－１．４７Aであり、ESDパルスは、そこから次第に低下する。また、印加電圧が８ｋVの場合、ESDパルスの電流値のピークは４．８０－５．８７Aであり、ESDパルスは、同様に、そこから次第に低下する。
【0010】
このように、システムレベルESD試験において、ESDガンを用いて印加されるESDパルスの電流値は、コンポーネントレベルESD試験において印加されるESDパルスの電流値よりも極めて大きく、外付けのESD保護素子があっても、かなりの残留電流がICへ突入する。従って、ICが破壊されないようにするためには、ESDガンを用いて印加されるESDパルスに対して十分低い電圧でクランプできるESD保護回路が必要である。
【0011】
ESD保護回路は、例えば車載分野の電子機器においても、各種の試験項目のうちの１つとして明記されており、その重要性は増している。通常の技術分野であれば、コンポーネントレベルESD試験に合格すれば、ICとしてのESD耐性は十分である。しかし、車載分野等の特殊な技術分野では、コンポーネントレベルESD試験に加え、システムレベルESD試験およびノイズイミュニティ試験の両方に対応する必要がある。
【0012】
ノイズイミュニティ試験は、信号の通信中にノイズを印加して、ESD保護回路のノイズに対する耐性を評価する試験である。
ノイズイミュニティ試験は、例えば図１３のシステム９０において、電源が印加された状態で、IC９２，９４間で信号の通信中に、ノイズが差動信号線対９６，９８に印加される。ノイズイミュニティ試験中は、ESD保護回路１０８，１１０が保護動作をせず、正常に通信ができることが求められる。
ノイズイミュニティ試験は、例えば図１３のシステム９０において、電源が印加された状態で、IC９２，９４間で信号の通信中に、ノイズが差動信号線対９６，９８に印加される。ノイズイミュニティ試験中は、ESD保護回路１０８，１１０が保護動作をせず、正常に通信ができることが求められる。
【0013】
ここで、本発明に関連する先行技術文献としては、特許文献１～７等がある。
【先行技術文献】
【特許文献】
【0014】
【文献】特開２００６－１９６８０８号公報
【文献】特開２０１０－２３２６０６号公報
【文献】特開２０１０－２３３１４０号公報
【文献】特開２０１２－１３３９２４号公報
【文献】特開２０１５－１２２２５号公報
【文献】特開２０１７－１３０９１７号公報
【文献】特開２０１８－１２８３４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
図１５は、ESD保護回路のIV（電流－電圧）特性を表す一例のグラフである。図１５のグラフの縦軸は電流値I、横軸は電圧値Vを表す。
図１５のグラフに示すように、ESD保護回路は、ESDイベントの発生時において、ESD電圧が、ターンオン電圧に到達するとターンオンして、ESD電流を逃がす。システムレベルESD試験において、コンポーネントレベルESD試験の場合よりも極めて大きいレベルのESD電流が印加された場合でも、ESDパルスの印加後にシステムが正常復帰することが求められる。
図１５のグラフに示すように、ESD保護回路は、ESDイベントの発生時において、ESD電圧が、ターンオン電圧に到達するとターンオンして、ESD電流を逃がす。システムレベルESD試験において、コンポーネントレベルESD試験の場合よりも極めて大きいレベルのESD電流が印加された場合でも、ESDパルスの印加後にシステムが正常復帰することが求められる。
【0016】
図１６は、ノイズが印加された信号波形を表す一例のグラフである。図１６のグラフの縦軸は電圧値V、横軸は時間tを表す。
図１６のグラフに示すように、ノイズイミュニティ試験では、信号波形にノイズが印加される。この場合でも、システムは、通常通り動作し続けることが求められる。
図１６のグラフに示すように、ノイズイミュニティ試験では、信号波形にノイズが印加される。この場合でも、システムは、通常通り動作し続けることが求められる。
【0017】
このように、ESD保護回路は、ESDイベントの発生時には保護動作をする一方、ノイズイミュニティ試験時には保護動作をせず、ICの通常の動作を妨げないようにしなければならない。
【0018】
図１７は、図１５に示すESD保護回路のIV特性のグラフの上に、図１６に示すノイズが印加された信号波形のグラフを重ねて表示した概念図である。
図１７に示すように、ESD保護回路のターンオン電圧は、ノイズに反応しないように、ノイズが印加された信号波形の最大電位よりも高い電圧に設定する必要がある。
しかし、マージンをとってESD保護回路のターンオン電圧を高く設定し過ぎると、ノイズに反応するリスクは低下するが、クランプ電圧が高くなるため、ESD保護回路としての能力は低下する。
このように、ノイズに対する耐性、および、ESDパルスに対する耐性は相反する要求であるから、適切なターンオン電圧を設定する必要がある。
図１７に示すように、ESD保護回路のターンオン電圧は、ノイズに反応しないように、ノイズが印加された信号波形の最大電位よりも高い電圧に設定する必要がある。
しかし、マージンをとってESD保護回路のターンオン電圧を高く設定し過ぎると、ノイズに反応するリスクは低下するが、クランプ電圧が高くなるため、ESD保護回路としての能力は低下する。
このように、ノイズに対する耐性、および、ESDパルスに対する耐性は相反する要求であるから、適切なターンオン電圧を設定する必要がある。
【0019】
図１８は、従来のESD保護回路の構成を表す一例の回路図である。図１８に示すESD保護回路１２０は、アクティブクランプ型のものであり、電圧検出回路１３０と、インバータ１３２と、クランプ回路１３４と、保護ダイオード１３６と、を備えている。
電圧検出回路１３０は、抵抗素子１４４および容量素子１４６を有し、インバータ１３２は、PMOS（P型MOSトランジスタ）１４８およびNMOS（N型MOSトランジスタ）１５０を有し、クランプ回路１３４は、通常のNMOSと比べて非常に大きいサイズのNMOS１５２を有し、保護ダイオード１３６は、ダイオード１５４，１５６を有する。
電圧検出回路１３０は、抵抗素子１４４および容量素子１４６を有し、インバータ１３２は、PMOS（P型MOSトランジスタ）１４８およびNMOS（N型MOSトランジスタ）１５０を有し、クランプ回路１３４は、通常のNMOSと比べて非常に大きいサイズのNMOS１５２を有し、保護ダイオード１３６は、ダイオード１５４，１５６を有する。
【0020】
ESD保護回路１２０では、通常動作時において、電源電圧VDDが電源ノードに供給されている場合、容量素子１４６は電源電圧VDDに充電されている。そのため、電圧検出回路１３０の抵抗素子１４４と容量素子１４６との間から出力される検出信号はハイレベル、PMOS１４８およびNMOS１５０は、それぞれ、オフ状態およびオン状態であり、インバータ１３２から出力される検出信号の反転信号はローレベル、クランプ回路１３４のNMOS１５２はオフ状態である。
従って、ESD保護回路１２０は、通常動作時には、電源電圧VDDで動作する内部回路の動作に何ら影響しない。
従って、ESD保護回路１２０は、通常動作時には、電源電圧VDDで動作する内部回路の動作に何ら影響しない。
【0021】
一方、ESDイベントの発生時において、ESDパルスが信号入力端子Sigに印加されると、ESD電流はダイオード１５４を介して電源ノードへ流れ、電源ノードの電圧が急峻に立ち上がるが、検出信号は、電圧検出回路１３０のローパスフィルタの作用によって電源ノードよりも緩やかに立ち上がる。そのため、検出信号は、抵抗素子１４４を介して容量素子１４６がESD電圧に充電されるまでの間、つまり、電圧検出回路１３０の抵抗素子１４４の抵抗値Rおよび容量素子１４６の容量値Cによる時定数RCに相当する時間、ローレベル、検出信号の反転信号はハイレベルになり、NMOS１５２がターンオンする。
従って、ESDイベントの発生時には、図１８に破線で示すように、信号入力端子Sigに印加されたESD電流が、ダイオード１５４、電源ノードおよびNMOS１５２を介してグランドノードに流れ、電源ノードの電圧がクランプされることにより、内部回路を保護することができる。
従って、ESDイベントの発生時には、図１８に破線で示すように、信号入力端子Sigに印加されたESD電流が、ダイオード１５４、電源ノードおよびNMOS１５２を介してグランドノードに流れ、電源ノードの電圧がクランプされることにより、内部回路を保護することができる。
【0022】
しかし、図１８に示す従来のESD保護回路１２０の場合、保護動作時の印加ノイズがそのまま電源ノードを通過し、その電位に影響する。そのため、電源電圧VDDで動作する内部回路全体の動作に影響を与えるという欠点がある。
例えば、フリップフロップ等の保持回路を有する回路が含まれていれば、Powered ESD試験において、ESDパルスが印加された場合に、フリップフロップ等の保持回路のデータが破壊され、印加終了後に復帰することができず、正常な通信を行うことができない。
例えば、フリップフロップ等の保持回路を有する回路が含まれていれば、Powered ESD試験において、ESDパルスが印加された場合に、フリップフロップ等の保持回路のデータが破壊され、印加終了後に復帰することができず、正常な通信を行うことができない。
【0023】
従来のESD保護回路としては、他にもサイリスタなどが一般的に用いられているが、サイリスタは寄生バイポーラトランジスタで作られるため、そのターンオン電圧の調整には製造プロセスの変更が必要であり、調整が難しいという欠点がある。
【0024】
従って、車載分野等の電子機器で用いられるESD保護回路に求められる要件は、以下の（１）～（３）の通りである。
（１）コンポーネントレベルESD試験において、電源基準およびグランド基準で放電経路を確保できる。
（２）システムレベルESD試験において、電源ノードを経由しない放電経路を確保できる。
（３）ノイズイミュニティ試験において、ノイズに反応して保護動作をしない。
また、ESD保護回路は、通常の製造プロセスを用いて製造することができ、コストの上昇を避けるために、小規模でコンパクトな回路であることが望ましい。
（１）コンポーネントレベルESD試験において、電源基準およびグランド基準で放電経路を確保できる。
（２）システムレベルESD試験において、電源ノードを経由しない放電経路を確保できる。
（３）ノイズイミュニティ試験において、ノイズに反応して保護動作をしない。
また、ESD保護回路は、通常の製造プロセスを用いて製造することができ、コストの上昇を避けるために、小規模でコンパクトな回路であることが望ましい。
【0025】
従って、本発明の目的は、コンポーネントレベルESD試験に加え、システムレベルESD試験およびノイズイミュニティ試験にも対応することができるESD保護回路を提供することにある。
【課題を解決するための手段】
【0026】
上記目的を達成するために、本発明は、ESDイベントの発生時のESD電流およびESD電圧によってICの内部回路が破壊されるのを保護するESD保護回路であって、
第１の保護回路を備え、前記第１の保護回路は、
電源電圧とグランド電圧との中間電圧であるバイアス電圧を生成して第１の内部ノードに出力するバイアス回路と、
前記第１の内部ノードの電圧が、前記バイアス電圧なのか、前記ESD電圧なのかを検出して第１の検出信号を第２の内部ノードに出力する第１の電圧検出回路と、
前記第１の内部ノードの電圧と前記グランド電圧との間の電圧範囲で動作し、前記第１の検出信号を反転して前記第１の検出信号の反転信号を第３の内部ノードに出力する第１のインバータと、
前記第１の検出信号の反転信号に応じて、前記第１の内部ノードの電圧が前記ESD電圧であることが検出された場合に、前記ESD電流を前記第１の内部ノードからグランドノードに流して前記第１の内部ノードの電圧をクランプする第１のクランプ回路と、
前記ESDイベントの発生時において、差動信号対の外部接続端子の各々に印加されるプラス極性の前記ESD電流を前記差動信号対の外部接続端子の各々から前記第１の内部ノードに流す第１の保護ダイオードと、
前記ESDイベントの発生時において、前記差動信号対の外部接続端子の各々に印加されるマイナス極性のESD電流をグランド端子から前記差動信号対に対応する差動信号ノードの各々に流す逆方向ダイオードと、を備える、ESD保護回路を提供する。
第１の保護回路を備え、前記第１の保護回路は、
電源電圧とグランド電圧との中間電圧であるバイアス電圧を生成して第１の内部ノードに出力するバイアス回路と、
前記第１の内部ノードの電圧が、前記バイアス電圧なのか、前記ESD電圧なのかを検出して第１の検出信号を第２の内部ノードに出力する第１の電圧検出回路と、
前記第１の内部ノードの電圧と前記グランド電圧との間の電圧範囲で動作し、前記第１の検出信号を反転して前記第１の検出信号の反転信号を第３の内部ノードに出力する第１のインバータと、
前記第１の検出信号の反転信号に応じて、前記第１の内部ノードの電圧が前記ESD電圧であることが検出された場合に、前記ESD電流を前記第１の内部ノードからグランドノードに流して前記第１の内部ノードの電圧をクランプする第１のクランプ回路と、
前記ESDイベントの発生時において、差動信号対の外部接続端子の各々に印加されるプラス極性の前記ESD電流を前記差動信号対の外部接続端子の各々から前記第１の内部ノードに流す第１の保護ダイオードと、
前記ESDイベントの発生時において、前記差動信号対の外部接続端子の各々に印加されるマイナス極性のESD電流をグランド端子から前記差動信号対に対応する差動信号ノードの各々に流す逆方向ダイオードと、を備える、ESD保護回路を提供する。
【0027】
ここで、前記バイアス回路は、前記差動信号対に対応する２本の差動信号ノードの間に直列に接続された２つの抵抗素子を備え、前記２つの抵抗素子の間から前記第１の内部ノードに前記バイアス電圧が出力され、
前記第１の電圧検出回路は、前記第１の内部ノードと前記グランドノードとの間に直列に接続された第１の抵抗素子および第１の容量素子を備え、前記第１の抵抗素子と前記第１の容量素子との間から前記第２の内部ノードに前記第１の検出信号が出力され、
前記第１のインバータは、前記第１の内部ノードと前記グランドノードとの間に直列に接続された第１のP型MOSトランジスタおよび第１のN型MOSトランジスタを備え、前記第１のP型MOSトランジスタおよび前記第１のN型MOSトランジスタのゲートに前記第１の検出信号が入力され、前記第１のP型MOSトランジスタと前記第１のN型MOSトランジスタとの間から前記第３の内部ノードに前記第１の検出信号の反転信号が出力され、
前記第１のクランプ回路は、前記第１の内部ノードと前記グランドノードとの間に接続された第３のN型MOSトランジスタを備え、前記第３のN型MOSトランジスタのゲートに前記第１の検出信号の反転信号が入力され、
前記第１の保護ダイオードは、前記差動信号対の一方に対応する差動信号ノードから前記第１の内部ノードへ向かって順方向に接続された第１のダイオードと、前記差動信号対の他方に対応する差動信号ノードから前記第１の内部ノードへ向かって順方向に接続された第２のダイオードと、を備え、
前記逆方向ダイオードは、前記グランドノードから前記差動信号対の一方に対応する差動信号ノードへ向かって順方向に接続された第３のダイオードと、前記グランドノードから前記差動信号対の他方に対応する差動信号ノードへ向かって順方向に接続された第４のダイオードと、を備えることが好ましい。
前記第１の電圧検出回路は、前記第１の内部ノードと前記グランドノードとの間に直列に接続された第１の抵抗素子および第１の容量素子を備え、前記第１の抵抗素子と前記第１の容量素子との間から前記第２の内部ノードに前記第１の検出信号が出力され、
前記第１のインバータは、前記第１の内部ノードと前記グランドノードとの間に直列に接続された第１のP型MOSトランジスタおよび第１のN型MOSトランジスタを備え、前記第１のP型MOSトランジスタおよび前記第１のN型MOSトランジスタのゲートに前記第１の検出信号が入力され、前記第１のP型MOSトランジスタと前記第１のN型MOSトランジスタとの間から前記第３の内部ノードに前記第１の検出信号の反転信号が出力され、
前記第１のクランプ回路は、前記第１の内部ノードと前記グランドノードとの間に接続された第３のN型MOSトランジスタを備え、前記第３のN型MOSトランジスタのゲートに前記第１の検出信号の反転信号が入力され、
前記第１の保護ダイオードは、前記差動信号対の一方に対応する差動信号ノードから前記第１の内部ノードへ向かって順方向に接続された第１のダイオードと、前記差動信号対の他方に対応する差動信号ノードから前記第１の内部ノードへ向かって順方向に接続された第２のダイオードと、を備え、
前記逆方向ダイオードは、前記グランドノードから前記差動信号対の一方に対応する差動信号ノードへ向かって順方向に接続された第３のダイオードと、前記グランドノードから前記差動信号対の他方に対応する差動信号ノードへ向かって順方向に接続された第４のダイオードと、を備えることが好ましい。
【0028】
また、前記第１の容量素子は、MOSのゲート容量であることが好ましい。
【0029】
さらに、第２の保護回路を備え、前記第２の保護回路は、
電源ノードの電圧が、前記電源電圧なのか、前記ESD電圧なのかを検出して第２の検出信号を第４の内部ノードに出力する第２の電圧検出回路と、
前記電源電圧と前記グランド電圧との間の電圧範囲で動作し、前記第２の検出信号を反転して前記第２の検出信号の反転信号を第５の内部ノードに出力する第２のインバータと、
前記第２の検出信号の反転信号に応じて、前記電源ノードの電圧が前記ESD電圧であることが検出された場合に、前記ESD電流を前記電源ノードから前記グランドノードに流して前記電源ノードの電圧をクランプする第２のクランプ回路と、
前記ESDイベントの発生時において、電源端子に印加されるマイナス極性のESD電流を前記グランド端子から前記電源ノードに流す第２の保護ダイオードと、を備えることが好ましい。
電源ノードの電圧が、前記電源電圧なのか、前記ESD電圧なのかを検出して第２の検出信号を第４の内部ノードに出力する第２の電圧検出回路と、
前記電源電圧と前記グランド電圧との間の電圧範囲で動作し、前記第２の検出信号を反転して前記第２の検出信号の反転信号を第５の内部ノードに出力する第２のインバータと、
前記第２の検出信号の反転信号に応じて、前記電源ノードの電圧が前記ESD電圧であることが検出された場合に、前記ESD電流を前記電源ノードから前記グランドノードに流して前記電源ノードの電圧をクランプする第２のクランプ回路と、
前記ESDイベントの発生時において、電源端子に印加されるマイナス極性のESD電流を前記グランド端子から前記電源ノードに流す第２の保護ダイオードと、を備えることが好ましい。
【0030】
また、前記第２の電圧検出回路は、前記電源ノードと前記グランドノードとの間に直列に接続された第２の抵抗素子および第２の容量素子を備え、前記第２の抵抗素子と前記第２の容量素子との間から前記第４の内部ノードに前記第２の検出信号が出力され、
前記第２のインバータは、前記電源ノードと前記グランドノードとの間に直列に接続された第２のP型MOSトランジスタおよび第２のN型MOSトランジスタを備え、前記第２のP型MOSトランジスタおよび前記第２のN型MOSトランジスタのゲートに前記第２の検出信号が入力され、前記第２のP型MOSトランジスタと前記第２のN型MOSトランジスタとの間から前記第５の内部ノードに前記第２の検出信号の反転信号が出力され、
前記第２のクランプ回路は、前記電源ノードと前記グランドノードとの間に接続された第４のN型MOSトランジスタを備え、前記第４のN型MOSトランジスタのゲートに前記第２の検出信号の反転信号が入力され、
前記第２の保護ダイオードは、前記グランドノードから前記電源ノードへ向かって順方向に接続された第５のダイオードを備えることが好ましい。
前記第２のインバータは、前記電源ノードと前記グランドノードとの間に直列に接続された第２のP型MOSトランジスタおよび第２のN型MOSトランジスタを備え、前記第２のP型MOSトランジスタおよび前記第２のN型MOSトランジスタのゲートに前記第２の検出信号が入力され、前記第２のP型MOSトランジスタと前記第２のN型MOSトランジスタとの間から前記第５の内部ノードに前記第２の検出信号の反転信号が出力され、
前記第２のクランプ回路は、前記電源ノードと前記グランドノードとの間に接続された第４のN型MOSトランジスタを備え、前記第４のN型MOSトランジスタのゲートに前記第２の検出信号の反転信号が入力され、
前記第２の保護ダイオードは、前記グランドノードから前記電源ノードへ向かって順方向に接続された第５のダイオードを備えることが好ましい。
【0031】
また、前記第２の容量素子は、MOSのゲート容量であることが好ましい。
【0032】
また、前記バイアス回路は、前記バイアス電圧として、前記差動信号対のコモンモード電圧を前記第１の内部ノードに出力することが好ましい。
【0033】
また、前記バイアス回路は、前記第１の内部ノードの代わりに、前記第２の内部ノードに前記バイアス電圧を出力することが好ましい。
【0034】
また、前記差動信号対の一方の最大電位は前記電源電圧以下、前記差動信号対の他方の最小電位は前記グランド電圧以上であり、前記差動信号対の動作電圧範囲は、前記電源電圧と前記グランド電圧との間の電圧範囲であることが好ましい。
【発明の効果】
【0035】
本発明のESD保護回路は、コンポーネントレベルESD試験に加え、システムレベルESD試験およびノイズイミュニティ試験にも対応することができるため、車載分野等の特殊な分野で使用される電子機器においても適用可能である。また、本発明は、通常の製造プロセスを用いて製造することができ、小規模でコンパクトな回路であるため、コストの上昇を抑えることができる。
【図面の簡単な説明】
【0036】
【図1】本発明のESD保護回路の構成を表す一実施形態の回路図である。
【図2】ノイズが印加された差動信号の波形を表す一実施形態の概念図である。
【図3】ノイズイミュニティ試験時の本発明のESD保護回路の状態を表す一実施形態の概念図である。
【図4】Powered ESD試験において、プラス極性のESDパルスが印加される場合の本発明のESD保護回路の状態を表す一実施形態の概念図である。
【図5】Powered ESD試験において、マイナス極性のESDパルスが印加される場合の本発明のESD保護回路の状態を表す一実施形態の概念図である。
【図6】Unpowered ESD試験において、プラス極性のESDパルスが印加される場合の本発明のESD保護回路の状態を表す一実施形態の概念図である。
【図7】Unpowered ESD試験において、マイナス極性のESDパルスが印加される場合の本発明のESD保護回路の状態を表す一実施形態の概念図である。
【図8】HBM試験において、電源基準でプラス極性のESDパルスが印加される場合の本発明のESD保護回路の状態を表す一実施形態の概念図である。
【図9】HBM試験において、電源基準でマイナス極性のESDパルスが印加される場合の本発明のESD保護回路の状態を表す一実施形態の概念図である。
【図10】HBM試験において、グランド基準でプラス極性のESDパルスが印加される場合の本発明のESD保護回路の状態を表す一実施形態の概念図である。
【図11】HBM試験において、グランド基準でマイナス極性のESDパルスが印加される場合の本発明のESD保護回路の状態を表す一実施形態の概念図である。
【図12】バイアス電圧の接続先が変更された本発明のESD保護回路の一部を表す一実施形態の回路図である。
【図13】システムレベルESD試験で使用されるシステムの構成を表す一例の概念図である。
【図14】ESD試験の場合に印加されるESDパルスを表す一例のグラフである。
【図15】ESD保護回路のIV（電流－電圧）特性を表す一例のグラフである。
【図16】ノイズが印加された信号波形を表す一例のグラフである。
【図18】従来のESD保護回路の構成を表す一例の回路図である。
【発明を実施するための形態】
【0037】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のESD保護回路を詳細に説明する。
【0038】
図１は、本発明のESD保護回路の構成を表す一実施形態の回路図である。図１に示すESD保護回路１０は、ESDイベントの発生時の過電流（ESD電流）および過電圧（ESD電圧）によってICの内部回路が破壊されるのを保護するものであり、第１の保護回路１２と、第２の保護回路１４と、を備えている。
【0039】
なお、図１には、ESD保護回路１０によって保護される被保護回路である内部回路の一例として、電源電圧VDDとグランド電圧VSSとの間の電圧範囲で動作する差動回路１６が表示されている。
差動回路１６は、送信バッファ１６Aおよび受信バッファ１６Bを備え、送信バッファ１６Aのプラス側およびマイナス側の出力端子の各々は、差動信号対SigP, SigNの各々に対応する差動信号ノードに接続されている。また、差動信号対SigP, SigNの各々に対応する差動信号ノードは、受信バッファ１６Bのプラス側およびマイナス側の入力端子の各々に接続されている。
差動信号対SigP, SigNの各々の最大電位は電源電圧VDD以下、その最小電位はグランド電圧VSS以上であり、差動信号対SigP, SigNの動作電圧範囲は、電源電圧VDDとグランド電圧VSSとの間の任意の電圧範囲である。
差動回路１６は、送信バッファ１６Aおよび受信バッファ１６Bを備え、送信バッファ１６Aのプラス側およびマイナス側の出力端子の各々は、差動信号対SigP, SigNの各々に対応する差動信号ノードに接続されている。また、差動信号対SigP, SigNの各々に対応する差動信号ノードは、受信バッファ１６Bのプラス側およびマイナス側の入力端子の各々に接続されている。
差動信号対SigP, SigNの各々の最大電位は電源電圧VDD以下、その最小電位はグランド電圧VSS以上であり、差動信号対SigP, SigNの動作電圧範囲は、電源電圧VDDとグランド電圧VSSとの間の任意の電圧範囲である。
【0040】
第１の保護回路１２は、バイアス回路１８と、第１の電圧検出回路２０と、第１のインバータ２２と、第１のクランプ回路２４と、第１の保護ダイオード２６と、逆方向ダイオード２８と、を備えている。
【0041】
バイアス回路１８は、電源電圧VDDとグランド電圧VSSとの間の任意の電圧（中間電圧）であるバイアス電圧を生成して第１の内部ノードに出力するものであり、２つの抵抗素子３０，３２を備えている。抵抗素子３０，３２は、差動信号対SigP, SigNに対応する２本の差動信号ノードの間に直列に接続され、２つの抵抗素子３０，３２の間から第１の内部ノードｎ１にバイアス電圧が出力される。
本実施形態の場合、抵抗素子３０，３２の抵抗値は同じであり、抵抗素子３０，３２の間から、バイアス電圧として、一方の差動信号SigPの電圧と他方の差動信号SigNの電圧との１／２の電圧を有する、差動信号対SigP, SigNのコモンモード電圧Vcmが第１の内部ノードｎ１に出力される。
本実施形態の場合、抵抗素子３０，３２の抵抗値は同じであり、抵抗素子３０，３２の間から、バイアス電圧として、一方の差動信号SigPの電圧と他方の差動信号SigNの電圧との１／２の電圧を有する、差動信号対SigP, SigNのコモンモード電圧Vcmが第１の内部ノードｎ１に出力される。
【0042】
第１の電圧検出回路２０は、第１の内部ノードｎ１の電圧が、通常動作時のバイアス電圧なのか、ESDイベントの発生時の過電圧（ESD電圧）なのかを検出して第１の検出信号を第２の内部ノードｎ２に出力するものであり、第１の抵抗素子３４と、第１の容量素子３６と、を備えている。第１の抵抗素子３４および第１の容量素子３６は、第１の内部ノードｎ１とグランドノードとの間に直列に接続されている。第１の抵抗素子３４と第１の容量素子３６との間から、その出力信号である第１の検出信号が第２の内部ノードｎ２に出力される。
本実施形態の場合、第１の容量素子３６は、MOSのゲート容量、具体的にはソースおよびドレインがグランドノードに接続されたNMOSのゲート容量であるが、これに限らず、他の各種の容量素子を使用してもよい。
本実施形態の場合、第１の容量素子３６は、MOSのゲート容量、具体的にはソースおよびドレインがグランドノードに接続されたNMOSのゲート容量であるが、これに限らず、他の各種の容量素子を使用してもよい。
【0043】
第１のインバータ２２は、第１の内部ノードｎ１の電圧とグランド電圧との間の電圧範囲で動作し、第１の検出信号を反転してその反転信号を第３の内部ノードｎ３に出力するものであり、第１のPMOS３８と、第１のNMOS４０と、を備えている。第１のPMOS３８および第１のNMOS４０は、第１の内部ノードｎ１とグランドノードとの間に直列に接続され、そのゲートには、第１の検出信号が入力される。第１のPMOS３８と第１のNMOS４０との間から、その出力信号である第１の検出信号の反転信号が第３の内部ノードｎ３に出力される。
【0044】
第１のクランプ回路２４は、第１の検出信号の反転信号に応じて、第１の内部ノードｎ１の電圧がESD電圧であることが検出された場合に、ESD電流を第１の内部ノードｎ１からグランドノードに流して第１の内部ノードｎ１の電圧をクランプするものであり、通常のNMOSと比べて非常に大きいサイズの第３のNMOS４２を備えている。第３のNMOS４２は、第１の内部ノードｎ１とグランドノードとの間に接続され、そのゲートには、第１の検出信号の反転信号が入力される。
【0045】
第１の保護ダイオード２６は、ESDイベントの発生時において、差動信号対SigP, SigNの外部接続端子の各々に印加されるプラス極性のESD電流を差動信号対SigP, SigNの外部接続端子の各々から第１の内部ノードｎ１に流すものであり、第１のダイオード４４と、第２のダイオード４６と、を備えている。第１のダイオード４４は、一方の差動信号SigPに対応する差動信号ノードから第１の内部ノードｎ１へ向かって順方向に接続され、第２のダイオード４６は、他方の差動信号SigNに対応する差動信号ノードから第１の内部ノードｎ１へ向かって順方向に接続されている。
【0046】
逆方向ダイオード２８は、ESDイベントの発生時において、差動信号対SigP, SigN1の外部接続端子の各々に印加されるマイナス極性のESD電流をグランド端子から差動信号対SigP, SigNに対応する差動信号ノードの各々に流すものであり、第３のダイオード４８と、第４のダイオード５０と、を備えている。第３のダイオード４８は、グランドノードから一方の差動信号SigPに対応する差動信号ノードへ向かって順方向に接続され、第４のダイオード５０は、グランドノードから他方の差動信号SigNに対応する差動信号ノードへ向かって順方向に接続されている。
【0047】
第２の保護回路１４は、アクティブクランプ型のものであり、第２の電圧検出回路６０と、第２のインバータ６２と、第２のクランプ回路６４と、第２の保護ダイオード６６と、を備えている。
【0048】
第２の電圧検出回路６０は、電源ノードの電圧が、通常動作時の電源電圧VDDなのか、ESDイベントの発生時の過電圧（ESD電圧）なのかを検出して第２の検出信号を第４の内部ノードに出力するものであり、第２の抵抗素子７４と、第２の容量素子７６と、を備えている。第２の抵抗素子７４および第２の容量素子７６は、電源ノードとグランドノードとの間に直列に接続されている。第２の抵抗素子７４と第２の容量素子７６との間から、その出力信号である第２の検出信号が第４の内部ノードｎ４に出力される。
本実施形態の場合、第２の容量素子７６は、MOSのゲート容量、具体的にはソースおよびドレインがグランドノードに接続されたNMOSのゲート容量であるが、他の各種の容量素子を使用してもよい。
本実施形態の場合、第２の容量素子７６は、MOSのゲート容量、具体的にはソースおよびドレインがグランドノードに接続されたNMOSのゲート容量であるが、他の各種の容量素子を使用してもよい。
【0049】
第２のインバータ６２は、電源電圧VDDとグランド電圧VSSとの間の電圧範囲で動作し、第２の検出信号を反転してその反転信号を第５の内部ノードｎ５に出力するものであり、第２のPMOS７８と、第２のNMOS８０と、を備えている。第２のPMOS７８および第２のNMOS８０は、電源ノードとグランドノードとの間に直列に接続され、そのゲートには、第２の検出信号が入力される。第２のPMOS７８と第２のNMOS８０との間から、その出力信号である第２の検出信号の反転信号が第５の内部ノードｎ５に出力される。
【0050】
第２のクランプ回路６４は、第２の検出信号の反転信号に応じて、電源ノードの電圧がESD電圧であることが検出された場合に、ESD電流を電源ノードからグランドノードに流して電源ノードの電圧をクランプするものであり、通常のNMOSと比べて非常に大きいサイズの第４のNMOS８２を備えている。第４のNMOS８２は、電源ノードとグランドノードとの間に接続され、そのゲートには、第２の検出信号の反転信号が入力される。
【0051】
第２の保護ダイオード６６は、ESDイベントの発生時において、電源端子に印加されるマイナス極性のESD電流をグランド端子から電源ノードに流すものであり、第５のダイオード８４を備えている。第５のダイオード８４は、グランドノードから電源ノードに向かって順方向に接続されている。
第２の保護ダイオード６６は、第２のクランプ回路６４の第４のNMOS８２の寄生ダイオードを利用してもよいし、あるいは第４のNMOS８２とは別にダイオードを設けてもよい。
第２の保護ダイオード６６は、第２のクランプ回路６４の第４のNMOS８２の寄生ダイオードを利用してもよいし、あるいは第４のNMOS８２とは別にダイオードを設けてもよい。
【0052】
次に、ESD保護回路１０の動作を説明する。
以下、代表的に差動信号SigPについて説明するものとする。
以下、代表的に差動信号SigPについて説明するものとする。
【0053】
まず、通常動作時のESD保護回路１０の動作を説明する。
この場合、ESD保護回路１０が保護動作をしない、つまり、内部回路の動作に何も影響を及ぼさないことが求められる。
この場合、ESD保護回路１０が保護動作をしない、つまり、内部回路の動作に何も影響を及ぼさないことが求められる。
【0054】
通常動作時において、電源電圧VDDは３．３V、グランド電圧VSSは０Vであるとする。また、差動信号対SigP, SigNの動作電圧範囲（最低電位～最高電位）は０V～３Vであり、そのコモンモード電圧Vcmは１．５Vであるとする。第１のダイオード４４、第２のダイオード４６、第３のダイオード４８、第４のダイオード５０、および第５のダイオード８４のターンオン電圧Vth_dioは１Vであるとする。
【0055】
第１の保護回路１２において、第１の内部ノードｎ１の電圧は、常にコモンモード電圧Vcmの１．５Vである。第１の電圧検出回路２０の第１の容量素子３６は、コモンモード電圧Vcmの１．５Vに充電されて、第１の検出信号の電圧Vrcも１．５Vである。
この場合、第１のインバータ２２の入力信号の論理レベルはハイレベル、その出力信号の論理レベルはローレベルであり、第１のクランプ回路２４の第３のNMOS４２はオフ状態である。
また、グランド電圧VSSは０Vであり、差動信号SigPの動作電圧範囲は、０V～３Vであるから、逆方向ダイオード２８の第３のダイオード４８もオフ状態である。
従って、通常動作時において、第１の保護回路１２は保護動作をせず、内部回路の動作に何ら影響を及ぼさない。
この場合、第１のインバータ２２の入力信号の論理レベルはハイレベル、その出力信号の論理レベルはローレベルであり、第１のクランプ回路２４の第３のNMOS４２はオフ状態である。
また、グランド電圧VSSは０Vであり、差動信号SigPの動作電圧範囲は、０V～３Vであるから、逆方向ダイオード２８の第３のダイオード４８もオフ状態である。
従って、通常動作時において、第１の保護回路１２は保護動作をせず、内部回路の動作に何ら影響を及ぼさない。
【0056】
第２の保護回路１４において、第２の電圧検出回路６０の第２の容量素子７６は、電源電圧VDDの３．３Vに充電されて、第２の検出信号の電圧は３．３Vである。
この場合、第２のインバータ６２の入力信号の論理レベルはハイレベル、その出力信号の論理レベルはローレベルであり、第２のクランプ回路６４の第４のNMOS８２はオフ状態である。
また、電源電圧VDDは３．３V、グランド電圧VSSは０Vであるから、第２の保護ダイオード６６の第５のダイオード８４もオフ状態である。
従って、通常動作時において、第２の保護回路１４は保護動作をせず、内部回路の動作に何ら影響を及ぼさない。
この場合、第２のインバータ６２の入力信号の論理レベルはハイレベル、その出力信号の論理レベルはローレベルであり、第２のクランプ回路６４の第４のNMOS８２はオフ状態である。
また、電源電圧VDDは３．３V、グランド電圧VSSは０Vであるから、第２の保護ダイオード６６の第５のダイオード８４もオフ状態である。
従って、通常動作時において、第２の保護回路１４は保護動作をせず、内部回路の動作に何ら影響を及ぼさない。
【0057】
続いて、ノイズイミュニティ試験時のESD保護回路１０の動作を説明する。
この場合も、ESD保護回路１０が保護動作をしないことが求められる。
この場合も、ESD保護回路１０が保護動作をしないことが求められる。
【0058】
ノイズイミュニティ試験において、±１Vのノイズを印加した時の差動信号対SigP, SigNの動作電圧範囲は、図２に示すように、－０．５V～３．５Vであるとする。これ以外の条件は、通常動作時の場合と同じであるとする。
【0059】
第１の保護回路１２において、ノイズ印加前の第１の内部ノードｎ１の電圧の初期値は、図３に示すように、通常動作時と同じコモンモード電圧Vcmの１．５Vであるから、第１の検出信号の電圧Vrcの初期値も１．５Vである。
【0060】
第１の電圧検出回路２０は、ローパスフィルタ構造であるため、第１の検出信号の電圧Vrcは、差動信号対SigP, SigNにノイズが印加されて、コモンモード電圧Vcmが変動したとしても追従することができず、一定の期間１．５Vである。従って、ノイズによって第１の内部ノードｎ１の電圧が、第１の検出信号の電圧Vrcの２倍となる、１．５V×２＝３Vまで上昇しない限り、第１のインバータ２２の入力信号の論理レベルはハイレベル（High）、その出力信号の論理レベルはローレベル（Low）のままであり、第１のクランプ回路２４の第３のNMOS４２はオフ状態（OFF）である。
【0061】
差動信号SigP側から見ると、第１のインバータ２２の入力信号の論理レベルがローレベル、その出力信号の論理レベルがハイレベルになり、第１のクランプ回路２４の第３のNMOS４２がターンオンする時の差動信号SigPのプラス側の最小電位Vt1は、式（１）から４Vである。つまり、差動信号SigPのプラス側の最小電位Vt1は、第１のダイオード４４のターンオン電圧Vth_dioと、第１の検出信号の電圧Vrcの初期値×２と、を足し合わせることによって決定される。
【0062】
（式１）
差動信号SigPのプラス側の最小電位Vt1
＝第１のダイオード４４のターンオン電圧Vth_dio＋第１の検出信号の電圧Vrcの初期値×２
＝１V＋１．５V×2
＝１V＋３V
＝４V
差動信号SigPのプラス側の最小電位Vt1
＝第１のダイオード４４のターンオン電圧Vth_dio＋第１の検出信号の電圧Vrcの初期値×２
＝１V＋１．５V×2
＝１V＋３V
＝４V
【0063】
これに対し、±１Vのノイズを印加した時の差動信号SigPのプラス側の最大電位は、図２に示すように、３．５Vであるから、第１のクランプ回路２４の第３のNMOS４２がノイズに反応してターンオンすることはない。
また、グランド電圧VSSは０Vであり、差動信号SigPの動作電圧範囲は、－０．５V～３．５Vであるから、逆方向ダイオード２８の第３のダイオード４８はターンオン電圧以下なので、オフ状態である。
従って、ノイズイミュニティ試験時において、第１の保護回路１２は、ノイズに反応して保護動作をすることはない。
また、グランド電圧VSSは０Vであり、差動信号SigPの動作電圧範囲は、－０．５V～３．５Vであるから、逆方向ダイオード２８の第３のダイオード４８はターンオン電圧以下なので、オフ状態である。
従って、ノイズイミュニティ試験時において、第１の保護回路１２は、ノイズに反応して保護動作をすることはない。
【0064】
なお、バイアス電圧の初期値の与え方には様々なバリエーションが考えられ、バイアス電圧の初期値を任意の電圧に設定することにより、差動信号SigPのプラス側の最小電位Vt1を自由に設定することができ、任意のノイズ振幅に対応することができる。
例えば、バイアス電圧の初期値を２Vに設定した場合、差動信号SigPのプラス側の最小電位Vt1は、Vt1＝１V＋２V×２＝５Vとなる。
また、第３のダイオード４８の段数を増やすことにより、第１のクランプ回路２４の第３のNMOS４２がターンオンする時の差動信号SigPのマイナス側の最大電位も簡単に調整することができる。
例えば、バイアス電圧の初期値を２Vに設定した場合、差動信号SigPのプラス側の最小電位Vt1は、Vt1＝１V＋２V×２＝５Vとなる。
また、第３のダイオード４８の段数を増やすことにより、第１のクランプ回路２４の第３のNMOS４２がターンオンする時の差動信号SigPのマイナス側の最大電位も簡単に調整することができる。
【0065】
続いて、システムレベルESD試験の１つであるPowered ESD試験において、プラス極性のESDパルスが印加される場合のESD保護回路１０の動作を説明する。
この場合、ESD保護回路１０が保護動作をすることが求められる。
この場合、ESD保護回路１０が保護動作をすることが求められる。
【0066】
Powered ESD試験においては、電源電圧VDDが印加されているため、図４に示すように、コモンモード電圧Vcmの初期値は１．５V、従って、第１の検出信号の電圧Vrcの初期値も１．５Vであるとする。これ以外の条件は、通常動作時の場合と同じであるとする。
この場合、第１の保護回路１２において、第１のインバータ２２の入力信号の論理レベルはハイレベル、その出力信号の論理レベルはローレベルであり、第１のクランプ回路２４の第３のNMOS４２はオフ状態である。
また、逆方向ダイオード２８の第３のダイオード４８もオフ状態である。
この場合、第１の保護回路１２において、第１のインバータ２２の入力信号の論理レベルはハイレベル、その出力信号の論理レベルはローレベルであり、第１のクランプ回路２４の第３のNMOS４２はオフ状態である。
また、逆方向ダイオード２８の第３のダイオード４８もオフ状態である。
【0067】
ESDガンを用いてプラス極性のESDパルスを差動信号SigPの外部接続端子に印加すると、第１のダイオード４４がターンオンし、第１のダイオード４４を介してESD電流が第１の内部ノードｎ１に流れ込んで第１の内部ノードｎ１の電圧は即座に上昇する。
一方で、第１の電圧検出回路２０は、ローパスフィルタ構造であるため、第１の検出信号の電圧Vrcは即座に上昇することができず、上昇するまでには、第１の電圧検出回路２０の第１の抵抗素子３４の抵抗値Rおよび第１の容量素子３６の容量値Cによる時定数RC程度の遅延を要する。時定数RCは、ESDパルスのパルス幅よりも大きく設定されているため、時定数RCの期間、第１のインバータ２２の入力信号の論理レベルはローレベル、その出力信号の論理レベルはハイレベルとなり、第１のクランプ回路２４の第３のNMOS４２はターンオンする。
従って、ESD電流は、図４に破線で示すように、差動信号SigPの外部接続端子から、第１のダイオード４４および第１のクランプ回路２４の第３のNMOS４２を介してグランドノードに流れ、グランド端子から外部へ逃がすことができる。
一方で、第１の電圧検出回路２０は、ローパスフィルタ構造であるため、第１の検出信号の電圧Vrcは即座に上昇することができず、上昇するまでには、第１の電圧検出回路２０の第１の抵抗素子３４の抵抗値Rおよび第１の容量素子３６の容量値Cによる時定数RC程度の遅延を要する。時定数RCは、ESDパルスのパルス幅よりも大きく設定されているため、時定数RCの期間、第１のインバータ２２の入力信号の論理レベルはローレベル、その出力信号の論理レベルはハイレベルとなり、第１のクランプ回路２４の第３のNMOS４２はターンオンする。
従って、ESD電流は、図４に破線で示すように、差動信号SigPの外部接続端子から、第１のダイオード４４および第１のクランプ回路２４の第３のNMOS４２を介してグランドノードに流れ、グランド端子から外部へ逃がすことができる。
【0068】
第１のクランプ回路２４の第３のNMOS４２がターンオンする時の差動信号SigPのプラス側の最小電位Vt1は、同様に式（１）から４Vである。Powered ESD試験において印加されるESDパルスによって、差動信号SigPの最大電位は４V以上になるため、前述のように第１のクランプ回路２４の第３のNMOS４２はターンオンし、ESD電流を逃がすことができる。
【0069】
続いて、Powered ESD試験において、マイナス極性のESDパルスが印加される場合のESD保護回路１０の動作を説明する。
この場合も、ESD保護回路１０が保護動作をすることが求められる。
この場合も、ESD保護回路１０が保護動作をすることが求められる。
【0070】
図５に示すように、Powered ESD試験において、コモンモード電圧Vcmの初期値は１．５V、従って、第１の検出信号の電圧Vrcの初期値も１．５Vであるとする。これ以外の条件は、通常動作時の場合と同じであるとする。
この場合、第１の保護回路１２において、第１のインバータ２２の入力信号の論理レベルはハイレベル、その出力信号の論理レベルはローレベルであり、第１のクランプ回路２４の第３のNMOS４２はオフ状態である。また、逆方向ダイオードの第３のダイオード４８はオフ状態である。
この場合、第１の保護回路１２において、第１のインバータ２２の入力信号の論理レベルはハイレベル、その出力信号の論理レベルはローレベルであり、第１のクランプ回路２４の第３のNMOS４２はオフ状態である。また、逆方向ダイオードの第３のダイオード４８はオフ状態である。
【0071】
ESDガンを用いてマイナス極性のESDパルスを差動信号SigPの外部接続端子に印加すると、第３のダイオード４８がターンオンし、ESD電流は、図５に破線で示すように、グランド端子から、グランドノードおよび第３のダイオード４８を介して差動信号SigPに対応する差動信号ノードに流れ、差動信号SigPの外部接続端子から外部へ逃がすことができる。
【0072】
続いて、システムレベルESD試験の１つであるUnpowered ESD試験において、プラス極性のESDパルスが印加される場合のESD保護回路１０の動作を説明する。
この場合、ESD保護回路１０が保護動作をすることが求められる。
この場合、ESD保護回路１０が保護動作をすることが求められる。
【0073】
Unpowered ESD試験においては、電源電圧VDDが印加されないため、差動信号対SigP, SigNは動作せず、図６に示すように、コモンモード電圧Vcmの初期値は０V、従って、第１の検出信号の電圧Vrcの初期値も０Vであるとする。これ以外の条件は、通常動作時の場合と同じであるとする。
この場合、第１の保護回路１２において、第１のインバータ２２の入力信号の論理レベルはローレベルであるが、コモンモード電圧Vcmもローレベルであるため、その出力信号はローレベルであり、第１のクランプ回路２４の第３のNMOS４２はオフ状態である。
また、逆方向ダイオード２８の第３のダイオード４８もオフ状態である。
この場合、第１の保護回路１２において、第１のインバータ２２の入力信号の論理レベルはローレベルであるが、コモンモード電圧Vcmもローレベルであるため、その出力信号はローレベルであり、第１のクランプ回路２４の第３のNMOS４２はオフ状態である。
また、逆方向ダイオード２８の第３のダイオード４８もオフ状態である。
【0074】
なお、Unpowered ESD試験において、プラス極性のESDパルスが差動信号SigPの外部接続端子に印加される場合のESD保護回路１０の動作は、Powered ESD試験において、プラス極性のESDパルスが差動信号SigPの外部接続端子に印加される場合の動作と同じである。
つまり、ESD電流は、図６に破線で示すように、差動信号SigPの外部接続端子から、第１のダイオード４４および第１のクランプ回路２４の第３のNMOS４２を介してグランドノードに流れ、グランド端子から外部へ逃がすことができる。
つまり、ESD電流は、図６に破線で示すように、差動信号SigPの外部接続端子から、第１のダイオード４４および第１のクランプ回路２４の第３のNMOS４２を介してグランドノードに流れ、グランド端子から外部へ逃がすことができる。
【0075】
続いて、Unpowered ESD試験において、マイナス極性のESDパルスが印加される場合のESD保護回路１０の動作を説明する。
この場合も、ESD保護回路１０が保護動作をすることが求められる。
この場合も、ESD保護回路１０が保護動作をすることが求められる。
【0076】
図７に示すように、Unpowered ESD試験においても、差動信号対SigP, SigNは動作せず、コモンモード電圧Vcmの初期値は０V、従って、第１の検出信号の電圧Vrcの初期値も０Vであるとする。これ以外の条件は、通常動作時の場合と同じであるとする。
この場合、第１の保護回路１２において、第１のインバータ２２の入力信号の論理レベルはローレベルであるが、コモンモード電圧Vcmもローレベルであるため、その出力信号はローレベルであり、第１のクランプ回路２４の第３のNMOS４２はオフ状態である。
また、逆方向ダイオード２８の第３のダイオード４８もオフ状態である。
この場合、第１の保護回路１２において、第１のインバータ２２の入力信号の論理レベルはローレベルであるが、コモンモード電圧Vcmもローレベルであるため、その出力信号はローレベルであり、第１のクランプ回路２４の第３のNMOS４２はオフ状態である。
また、逆方向ダイオード２８の第３のダイオード４８もオフ状態である。
【0077】
なお、Unpowered ESD試験において、マイナス極性のESDパルスが差動信号SigPの外部接続端子に印加される場合のESD保護回路１０の動作は、Powered ESD試験において、マイナス極性のESDパルスが差動信号SigPの外部接続端子に印加される場合の動作と同じである。
つまり、ESD電流は、図７に破線で示すように、グランド端子から、グランドノードおよび第３のダイオード４８を介して差動信号SigPに対応する差動信号ノードに流れ、差動信号SigPの外部接続端子から外部へ逃がすことができる。
つまり、ESD電流は、図７に破線で示すように、グランド端子から、グランドノードおよび第３のダイオード４８を介して差動信号SigPに対応する差動信号ノードに流れ、差動信号SigPの外部接続端子から外部へ逃がすことができる。
【0078】
このように、ESD保護回路１０においては、システムレベルESD試験において、電源ノードを経由しない放電経路を確保できる。ESD電流の放電経路に電源ノードが含まれないため、電源電圧VDD－グランド電圧VSSは変動せず、電源供給を受ける内部回路のフリップフロップ等の保持回路のデータが破壊されることはない。
【0079】
続いて、コンポーネントレベルESD試験の１つであるHBM試験において、電源基準でESDパルスが印加される場合のESD保護回路１０の動作を説明する。
この場合、ESD保護回路１０が保護動作をすることが求められる。
HBM試験においては、電源電圧VDDが印加されないため、全ての条件は、Unpowered ESD試験の場合と同じであるとする。
この場合、ESD保護回路１０が保護動作をすることが求められる。
HBM試験においては、電源電圧VDDが印加されないため、全ての条件は、Unpowered ESD試験の場合と同じであるとする。
【0080】
HBM試験において、電源基準でプラス極性のESDパルスが差動信号SigPの外部接続端子に印加される場合の第１の保護回路１２の動作は、Unpowered ESD試験において、プラス極性のESDパルスが差動信号SigPの外部接続端子に印加される場合の第１の保護回路１２の動作と同じである。
従って、ESD電流は、図８に破線で示すように、差動信号SigPの外部接続端子から、第１のダイオード４４および第１のクランプ回路２４の第３のNMOS４２を介してグランドノードに流れる。続いて、ESD電流は、さらに、グランドノードから第５のダイオード８４を介して電源ノードに流れ、電源端子から外部へ逃がすことができる。
従って、ESD電流は、図８に破線で示すように、差動信号SigPの外部接続端子から、第１のダイオード４４および第１のクランプ回路２４の第３のNMOS４２を介してグランドノードに流れる。続いて、ESD電流は、さらに、グランドノードから第５のダイオード８４を介して電源ノードに流れ、電源端子から外部へ逃がすことができる。
【0081】
一方、HBM試験において、電源基準でマイナス極性のESDパルスが差動信号SigPの外部接続端子に印加される場合の第１の保護回路１２の動作は、Unpowered ESD試験において、マイナス極性のESDパルスが差動信号SigPの外部接続端子に印加される場合の第１の保護回路１２の動作と同様である。
【0082】
つまり、HBM試験において、電源基準でマイナス極性のESDパルスが差動信号SigPの外部接続端子に印加されると、第３のダイオード４８がターンオンし、グランドノードの電圧は即座に下降する。
一方で、第２の電圧検出回路６０は、ローパスフィルタ構造であるため、第２の検出信号の電圧Vrcは即座に上昇することができず、上昇するまでには第２の電圧検出回路６０の時定数RC程度の遅延を要する。時定数RCは、ESDパルスのパルス幅よりも大きく設定されているため、時定数RCの期間、第２のインバータ６２の入力信号の論理レベルはローレベル、その出力信号の論理レベルはハイレベルとなり、第２のクランプ回路６４の第４のNMOS８２はターンオンする。
従って、ESD電流は、図９に破線で示すように、電源端子から、電源ノード、第２のクランプ回路６４の第４のNMOS８２を介してグランドノードに流れ、続いて第３のダイオード４８を介して差動信号SigPに対応する差動信号ノードに流れ、差動信号SigPの外部接続端子から外部へ逃がすことができる。
このように、ESD保護回路１０においては、HBM試験において、電源基準でマイナス極性のESDパルスが印加される場合の放電経路も問題なく確保される。
一方で、第２の電圧検出回路６０は、ローパスフィルタ構造であるため、第２の検出信号の電圧Vrcは即座に上昇することができず、上昇するまでには第２の電圧検出回路６０の時定数RC程度の遅延を要する。時定数RCは、ESDパルスのパルス幅よりも大きく設定されているため、時定数RCの期間、第２のインバータ６２の入力信号の論理レベルはローレベル、その出力信号の論理レベルはハイレベルとなり、第２のクランプ回路６４の第４のNMOS８２はターンオンする。
従って、ESD電流は、図９に破線で示すように、電源端子から、電源ノード、第２のクランプ回路６４の第４のNMOS８２を介してグランドノードに流れ、続いて第３のダイオード４８を介して差動信号SigPに対応する差動信号ノードに流れ、差動信号SigPの外部接続端子から外部へ逃がすことができる。
このように、ESD保護回路１０においては、HBM試験において、電源基準でマイナス極性のESDパルスが印加される場合の放電経路も問題なく確保される。
【0083】
続いて、コンポーネントレベルESD試験の１つであるHBM試験において、グランド基準でESDパルスが印加される場合のESD保護回路１０の動作を説明する。
この場合も、ESD保護回路１０が保護動作をすることが求められる。
この場合も、ESD保護回路１０が保護動作をすることが求められる。
【0084】
HBM試験において、グランド基準でプラス極性のESDパルスが差動信号SigPの外部接続端子に印加される場合の第１の保護回路１２の動作は、Unpowered ESD試験において、プラス極性のESDパルスが差動信号SigPの外部接続端子に印加される場合の第１の保護回路１２の動作と同じである。
従って、ESD電流は、図１０に破線で示すように、差動信号SigPの外部接続端子から、第１のダイオード４４および第１のクランプ回路２４の第３のNMOS４２を介してグランドノードに流れ、グランド端子から外部へ逃がすことができる。
従って、ESD電流は、図１０に破線で示すように、差動信号SigPの外部接続端子から、第１のダイオード４４および第１のクランプ回路２４の第３のNMOS４２を介してグランドノードに流れ、グランド端子から外部へ逃がすことができる。
【0085】
一方、HBM試験において、グランド基準でマイナス極性のESDパルスが差動信号SigPの外部接続端子に印加される場合の第１の保護回路１２の動作は、Unpowered ESD試験において、マイナス極性のESDパルスが差動信号SigPの外部接続端子に印加される場合の第１の保護回路１２の動作と同じである。
従って、ESD電流は、図１１に破線で示すように、グランド端子から、グランドノードおよび第３のダイオード４８を介して差動信号SigPに対応する差動信号ノードに流れ、差動信号SigPの外部接続端子から外部へ逃がすことができる。
このように、ESD保護回路１０においては、HBM試験において、グランド基準でESDパルスが印加される場合の放電経路も問題なく確保される。
従って、ESD電流は、図１１に破線で示すように、グランド端子から、グランドノードおよび第３のダイオード４８を介して差動信号SigPに対応する差動信号ノードに流れ、差動信号SigPの外部接続端子から外部へ逃がすことができる。
このように、ESD保護回路１０においては、HBM試験において、グランド基準でESDパルスが印加される場合の放電経路も問題なく確保される。
【0086】
以上のように、ESD保護回路１０は、コンポーネントレベルESD試験に加え、システムレベルESD試験およびノイズイミュニティ試験にも対応することができるため、車載分野等の特殊な分野で使用される電子機器においても適用可能である。また、ESD保護回路１０は、通常の製造プロセスを用いて製造することができ、小規模でコンパクトな回路であるため、コストの上昇を抑えることができる。
【0087】
なお、代表的に差動信号SigPについて説明したが、差動信号SigNについても同様に動作する。差動信号SigNの場合、第１のダイオード４４および第３のダイオード４８の代わりに、第２のダイオード４６および第４のダイオード５０が動作する。
【0088】
バイアス電圧は、コモンモード電圧Vcmに限らず、電源電圧VDDとグランド電圧VSSとの間の任意の中間電圧を使用することができる。
例えば、抵抗素子３０，３２の抵抗値を変えることにより、バイアス電圧を変更することができる。あるいは、抵抗素子３０，３２を電源ノードとグランドノードとの間に直列に接続し、同様に抵抗素子３０，３２の抵抗値を変えることにより、バイアス電圧を、電源電圧VDDとグランド電圧VSSとの間の任意の中間電圧に設定することができる。
これにより、ノイズが印加された信号波形の最大電圧よりもESD保護回路のターンオン電圧を高く設定して、ノイズに反応するリスクを低下させることができる。また、ESD保護回路としての能力を最大限に発揮することができるように、ESDパルスに対して素早く反応することができる適切な電圧にESD保護回路のターンオン電圧を設定することができる。
例えば、抵抗素子３０，３２の抵抗値を変えることにより、バイアス電圧を変更することができる。あるいは、抵抗素子３０，３２を電源ノードとグランドノードとの間に直列に接続し、同様に抵抗素子３０，３２の抵抗値を変えることにより、バイアス電圧を、電源電圧VDDとグランド電圧VSSとの間の任意の中間電圧に設定することができる。
これにより、ノイズが印加された信号波形の最大電圧よりもESD保護回路のターンオン電圧を高く設定して、ノイズに反応するリスクを低下させることができる。また、ESD保護回路としての能力を最大限に発揮することができるように、ESDパルスに対して素早く反応することができる適切な電圧にESD保護回路のターンオン電圧を設定することができる。
【0089】
差動回路においては、コモンモード電圧が使用されている場合が多々ある。従って、第１の保護回路１２において、差動回路で使用されている既存のコモンモード電圧を利用することにより、バイアス回路１８を省略し、回路規模を削減することができる。
また、図１２に示すように、バイアス回路１８から、第１の内部ノードｎ１の代わりに、第２の内部ノードｎ２にバイアス電圧を出力しても、第１の保護回路１２は同様に動作することができる。
また、図１２に示すように、バイアス回路１８から、第１の内部ノードｎ１の代わりに、第２の内部ノードｎ２にバイアス電圧を出力しても、第１の保護回路１２は同様に動作することができる。
【0090】
第２の保護回路１４は、図１８に示す従来のESD保護回路と同様の構成のものであり、本発明のESD保護回路が搭載されるICにおいても従来のESD保護回路が設けられる場合がある。従って、ESD保護回路１０において、ICで使用されている従来のESD保護回路を第２の保護回路１４として利用することにより、第２の保護回路１４を省略し、回路規模を削減することができる。
【0091】
なお、第１および第２の保護回路１２、１４、バイアス回路１８、第１および第２の電圧検出回路２０、６０、第１および第２のインバータ２２、６２、第１および第２のクランプ回路２４、６４、第１および第２の保護ダイオード２６、６６、および逆方向ダイオード２８として具体的な回路を挙げて説明したが、これに限定されず、同様の機能を実現することができる各種構成の回路を使用することができる。
【0092】
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【0093】
１０ ESD保護回路
１２ 第１の保護回路
１４ 第２の保護回路
１６ 差動回路
１６A 送信バッファ
１６B 受信バッファ
１８ バイアス回路
２０ 第１の電圧検出回路
２２ 第１のインバータ
２４ 第１のクランプ回路
２６ 第１の保護ダイオード
２８ 逆方向ダイオード
３０，３２ 抵抗素子
３４ 第１の抵抗素子
３６ 第１の容量素子
３８ 第１のPMOS
４０ 第１のNMOS
４２ 第３のNMOS
４４ 第１のダイオード
４６ 第２のダイオード
４８ 第３のダイオード
５０ 第４のダイオード
６０ 第２の電圧検出回路
６２ 第２のインバータ
６４ 第２のクランプ回路
６６ 第２の保護ダイオード
７４ 第２の抵抗素子
７６ 第２の容量素子
７８ 第２のPMOS
８０ 第２のNMOS
８２ 第４のNMOS
８４ 第５のダイオード
９０ システム
９２，９４ IC
９６，９８ 差動信号線対
１００，１０２ ノイズフィルタ
１０４，１０６ ESD保護素子
１０８，１１０，１２０ ESD保護回路
１３０ 電圧検出回路
１３２ インバータ
１３４ クランプ回路
１３６ 保護ダイオード
１４４ 抵抗素子
１４６ 容量素子
１４８ PMOS
１５０，１５２ NMOS
１５４，１５６ ダイオード
１２ 第１の保護回路
１４ 第２の保護回路
１６ 差動回路
１６A 送信バッファ
１６B 受信バッファ
１８ バイアス回路
２０ 第１の電圧検出回路
２２ 第１のインバータ
２４ 第１のクランプ回路
２６ 第１の保護ダイオード
２８ 逆方向ダイオード
３０，３２ 抵抗素子
３４ 第１の抵抗素子
３６ 第１の容量素子
３８ 第１のPMOS
４０ 第１のNMOS
４２ 第３のNMOS
４４ 第１のダイオード
４６ 第２のダイオード
４８ 第３のダイオード
５０ 第４のダイオード
６０ 第２の電圧検出回路
６２ 第２のインバータ
６４ 第２のクランプ回路
６６ 第２の保護ダイオード
７４ 第２の抵抗素子
７６ 第２の容量素子
７８ 第２のPMOS
８０ 第２のNMOS
８２ 第４のNMOS
８４ 第５のダイオード
９０ システム
９２，９４ IC
９６，９８ 差動信号線対
１００，１０２ ノイズフィルタ
１０４，１０６ ESD保護素子
１０８，１１０，１２０ ESD保護回路
１３０ 電圧検出回路
１３２ インバータ
１３４ クランプ回路
１３６ 保護ダイオード
１４４ 抵抗素子
１４６ 容量素子
１４８ PMOS
１５０，１５２ NMOS
１５４，１５６ ダイオード
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
