(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-02-16
(45)【発行日】2022-02-25
(54)【発明の名称】半導体装置および電子制御装置
(51)【国際特許分類】
H02H 11/00 20060101AFI20220217BHJP
H03K 17/687 20060101ALI20220217BHJP
【ＦＩ】
H02H11/00 130
H03K17/687 A
【請求項の数】
15
(21)【出願番号】P 2018136573
(22)【出願日】2018-07-20
(65)【公開番号】P2020014356
(43)【公開日】2020-01-23
【審査請求日】2021-01-15
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】相馬 治
【審査官】高野 誠治
(56)【参考文献】
【文献】特表２００２－５１２４９８（ＪＰ，Ａ）
【文献】特開２００１－２２４１３５（ＪＰ，Ａ）
【文献】特開２０１７－１８８７７３（ＪＰ，Ａ）
【文献】特開２００７－０８２３７４（ＪＰ，Ａ）
【文献】特開２０１２－０６０７６３（ＪＰ，Ａ）
【文献】特開２００８－２８３７４３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０３３７５５０（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｈ １１／００
Ｈ０３Ｋ １７／００ －１７／７０
(57)【特許請求の範囲】
【請求項1】
電源に結合される正極電源端子および負極電源端子と、負荷に結合される負荷駆動端子とを備え、制御入力信号に応じて前記電源と前記負荷との間の通電を制御する半導体装置であって、前記正極電源端子と前記負荷駆動端子との間に設けられ、ソースおよびバックゲートが前記正極電源端子側に、ドレインが前記負荷駆動端子側に結合されるｎチャネル型の第１の電力用トランジスタと、
前記正極電源端子と前記負荷駆動端子との間で前記第１の電力用トランジスタと直列に設けられ、ソースおよびバックゲートが前記負荷駆動端子側に、ドレインが前記正極電源端子側に結合されるｎチャネル型の第２の電力用トランジスタと、
前記第１の電力用トランジスタのゲートを充電する第１の昇圧回路と、
オンに制御された際に、前記第１の電力用トランジスタのゲートをソースへ短絡するｎチャネル型の短絡用トランジスタを含んだ第１のゲート放電回路と、
前記負極電源端子を基準として前記正極電源端子に印加された負電位が予め定めた負のしきい値電位よりも正側か負側かを判別し、正側となる第１の場合には前記短絡用トランジスタをオンに制御し、負側となる第２の場合には前記短絡用トランジスタをオフに制御する負電位検出回路と、
を有する、
半導体装置。
【請求項2】
請求項１記載の半導体装置において、前記半導体装置は、１個の半導体パッケージで構成される、
半導体装置。
【請求項3】
請求項１記載の半導体装置において、前記負電位検出回路は、前記正極電源端子と前記負極電源端子との間に直列に設けられる第１の抵抗および第１のツェナーダイオードを有し、前記第１のツェナーダイオードのブレークダウンの有無を検出することで前記負のしきい値電位よりも正側か負側かを判別する、
半導体装置。
【請求項4】
請求項１記載の半導体装置において、前記負電位検出回路は、一端が前記正極電源端子に結合される第２のツェナーダイオードを有し、前記第２の場合には、前記正極電源端子の電位を基準に前記第２のツェナーダイオードのブレークダウン電圧だけ正側となる電位を前記第１の昇圧回路を介して前記第１の電力用トランジスタのゲートに印加する、
半導体装置。
【請求項5】
請求項１記載の半導体装置において、前記第１の電力用トランジスタは、前記第２の電力用トランジスタよりも低耐圧な構造を備える、
半導体装置。
【請求項6】
請求項１記載の半導体装置において、前記短絡用トランジスタは、前記制御入力信号のアサート期間では、ゲートに前記正極電源端子の電位が印加されることでオフとなり、
前記半導体装置は、さらに、前記短絡用トランジスタのゲートと前記負極電源端子との間に設けられ、前記制御入力信号のアサート期間での前記短絡用トランジスタのゲート電位を前記制御入力信号のネゲート期間で維持するコンデンサを有する、
半導体装置。
【請求項7】
請求項６記載の半導体装置において、さらに、前記正極電源端子と前記短絡用トランジスタのゲートとの間に設けられ、前記制御入力信号のネゲート期間でオフに制御されることで前記短絡用トランジスタのゲートをハイインピーダンス状態に制御する制御用トランジスタを有する、
半導体装置。
【請求項8】
請求項１記載の半導体装置において、さらに、前記制御入力信号がアサートされた場合に、前記第２の電力用トランジスタのゲートを充電する第２の昇圧回路と、
前記制御入力信号がネゲートされた場合に、前記第２の電力用トランジスタのゲート電荷をソースへ放電する第２のゲート放電回路と、
を有する、
半導体装置。
【請求項9】
マイクロコントローラと、前記マイクロコントローラからの制御入力信号に応じてバッテリと負荷との間の通電を制御するリレー装置と、
を有する電子制御装置であって、
前記リレー装置は、
前記バッテリに結合される正極電源端子および負極電源端子と、
前記負荷に結合される負荷駆動端子と、
前記正極電源端子と前記負荷駆動端子との間に設けられ、ソースおよびバックゲートが前記正極電源端子側に、ドレインが前記負荷駆動端子側に結合されるｎチャネル型の第１の電力用トランジスタと、
前記正極電源端子と前記負荷駆動端子との間で前記第１の電力用トランジスタと直列に設けられ、ソースおよびバックゲートが前記負荷駆動端子側に、ドレインが前記正極電源端子側に結合されるｎチャネル型の第２の電力用トランジスタと、
前記第１の電力用トランジスタのゲートを充電する第１の昇圧回路と、
オンに制御された際に、前記第１の電力用トランジスタのゲートをソースへ短絡するｎチャネル型の短絡用トランジスタを含んだ第１のゲート放電回路と、
前記負極電源端子を基準として前記正極電源端子に印加された負電位が予め定めた負のしきい値電位よりも正側か負側かを判別し、正側となる第１の場合には前記短絡用トランジスタをオンに制御し、負側となる第２の場合には前記短絡用トランジスタをオフに制御する負電位検出回路と、
を有する、
電子制御装置。
【請求項10】
請求項９記載の電子制御装置において、前記負電位検出回路は、前記正極電源端子と前記負極電源端子との間に直列に設けられる第１の抵抗および第１のツェナーダイオードを有し、前記第１のツェナーダイオードのブレークダウンの有無を検出することで前記負のしきい値電位よりも正側か負側かを判別する、
電子制御装置。
【請求項11】
請求項９記載の電子制御装置において、前記負電位検出回路は、一端が前記正極電源端子に結合される第２のツェナーダイオードを有し、前記第２の場合には、前記正極電源端子の電位を基準に前記第２のツェナーダイオードのブレークダウン電圧だけ正側となる電位を前記第１の昇圧回路を介して前記第１の電力用トランジスタのゲートに印加する、
電子制御装置。
【請求項12】
請求項９記載の電子制御装置において、前記第１の電力用トランジスタは、前記第２の電力用トランジスタよりも低耐圧な構造を備える、
電子制御装置。
【請求項13】
請求項９記載の電子制御装置において、前記短絡用トランジスタは、前記制御入力信号のアサート期間では、ゲートに前記正極電源端子の電位が印加されることでオフとなり、
前記リレー装置は、さらに、前記短絡用トランジスタのゲートと前記負極電源端子との間に設けられ、前記制御入力信号のアサート期間での前記短絡用トランジスタのゲート電位を前記制御入力信号のネゲート期間で維持するコンデンサを有する、
電子制御装置。
【請求項14】
請求項１３記載の電子制御装置において、前記リレー装置は、さらに、前記正極電源端子と前記短絡用トランジスタのゲートとの間に設けられ、前記制御入力信号のネゲート期間でオフに制御されることで前記短絡用トランジスタのゲートをハイインピーダンス状態に制御する制御用トランジスタを有する、
電子制御装置。
【請求項15】
請求項９記載の電子制御装置において、前記電子制御装置は、自動車に搭載される、
電子制御装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および電子制御装置に関し、例えば、負荷から電源への逆方向の通電を遮断する技術に関する。
【背景技術】
【0002】
特許文献１には、バッテリのプラス端子から電源供給対象への電源経路上に、プラス端子側から順にｎチャネル型のＦＥＴ［１］とｎチャネル型のＦＥＴ［２］とを備えた電源逆接続保護回路が示される。ＦＥＴ［１］とＦＥＴ［２］のドレインは、共通に接続され、ＦＥＴ［１］とＦＥＴ［２］のゲート電圧は、それぞれ、ドレイン側から動作電力が供給されるチャージポンプ回路によって生成される。
【0003】
特許文献２には、正極側の電源供給端子から電子機器の電源入力端子への電源経路上に、電源供給端子側をドレインとするｐチャンネルＦＥＴを備えた保護装置が示される。当該ｐチャンネルＦＥＴのゲートは、抵抗を介して負極側の電源供給端子に接続され、さらに、コンデンサを介してソースに接続される。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２００７－８２３７４号公報
【文献】特開２００３－３７９３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
例えば、車両用の電子制御装置（ＥＣＵ：Electronic Control Unit）等では、電源と負荷との間の通電を制御するため、２個の直列トランジスタからなるリレーが設けられる場合がある。２個の直列トランジスタの一方には、負荷から電源への逆方向の通電を遮断することが求められる。一方、２個の直列トランジスタは、リレーの小型化、低損失化のため、特許文献１に示されるように、ｎチャネル型であることが望ましい。しかし、特許文献１に示されるような構成では、当該逆方向の通電を遮断できない恐れがある。
【0006】
後述する実施の形態は、このようなことに鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態による半導体装置は、電源に結合される正極電源端子および負極電源端子と、負荷に結合される負荷駆動端子とを備え、制御入力信号に応じて電源と負荷との間の通電を制御する。当該半導体装置は、ｎチャネル型の第１の電力用トランジスタおよび第２の電力用トランジスタと、第１の昇圧回路と、第１のゲート放電回路とを有する。第１の電力用トランジスタは、正極電源端子と負荷駆動端子との間に設けられ、ソースおよびバックゲートが正極電源端子側に、ドレインが負荷駆動端子側に結合される。第２の電力用トランジスタは、正極電源端子と負荷駆動端子との間で第１の電力用トランジスタと直列に設けられ、ソースおよびバックゲートが負荷駆動端子側に、ドレインが正極電源端子側に結合される。第１の昇圧回路は、第１の電力用トランジスタのゲートを充電する。第１のゲート放電回路は、負極電源端子の電位が正極電源端子の電位よりも高い場合に、第１の電力用トランジスタのゲート電荷をソースへ放電する。
【発明の効果】
【0008】
前記一実施の形態によれば、負荷から電源への逆方向の通電を遮断することが可能になる。
【図面の簡単な説明】
【0009】
【図1】本発明の実施の形態１による電子制御装置を適用した車両の構成例を示す概略図である。
【図3】本発明の実施の形態１による半導体装置（リレー装置）の概略構成例を示すブロック図である。
【図7】本発明の実施の形態２による半導体装置（リレー装置）の概略構成例を示すブロック図である。
【図12】本発明の実施の形態３による半導体装置（リレー装置）において、前提となる問題点の一例を示す波形図である。
【図13】本発明の実施の形態３による半導体装置（リレー装置）の概略構成例を示すブロック図である。
【図17】（ａ）、（ｂ）および（ｃ）は、本発明の第１の比較例となるリレー装置のそれぞれ異なる構成例を示す概略図である。
【発明を実施するための形態】
【0010】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0011】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0012】
また、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと呼ぶ）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。実施の形態では、ｐチャネル型のＭＯＳＦＥＴをｐＭＯＳトランジスタと呼び、ｎチャネル型のＭＯＳＦＥＴをｎＭＯＳトランジスタと呼ぶ。
【0013】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0014】
（実施の形態１）
《車両の概略》
図１は、本発明の実施の形態１による電子制御装置を適用した車両の構成例を示す概略図である。図１に示す車両（例えば自動車）ＶＣＬは、バッテリＢＡＴと、フューズボックスＦＳＵと、電子制御装置（具体的にはリレーボックス）ＥＣＵと、ボディコントロールモジュールＢＣＭと、複数の負荷ＬＤ［１］，…，ＬＤ［ｋ］，…，ＬＤ［ｎ］とを備える。フューズボックスＦＳＵは、バッテリＢＡＴの電力を電子制御装置ＥＣＵへ伝送すると共に大電流から保護する機能を担う。
《車両の概略》
図１は、本発明の実施の形態１による電子制御装置を適用した車両の構成例を示す概略図である。図１に示す車両（例えば自動車）ＶＣＬは、バッテリＢＡＴと、フューズボックスＦＳＵと、電子制御装置（具体的にはリレーボックス）ＥＣＵと、ボディコントロールモジュールＢＣＭと、複数の負荷ＬＤ［１］，…，ＬＤ［ｋ］，…，ＬＤ［ｎ］とを備える。フューズボックスＦＳＵは、バッテリＢＡＴの電力を電子制御装置ＥＣＵへ伝送すると共に大電流から保護する機能を担う。
【0015】
負荷ＬＤ［１］～ＬＤ［ｎ］は、自動車用の各種電装部品であり、例えば、ＤＣモータや、ランプや、ヒータや、各種インダクタンス負荷や、各種コンデンサ負荷等に該当する。ボディコントロールモジュールＢＣＭは、各種負荷（ここではＬＤ［ｋ］，…，ＬＤ［ｎ］）を制御する。電子制御装置（リレーボックス）ＥＣＵは、複数のリレー（スイッチ）を備え、フューズボックスＦＳＵを介して伝送されるバッテリＢＡＴの電力を、各リレーを介して各種負荷（ここではＬＤ［１］，…）やボディコントロールモジュールＢＣＭへ供給する。すなわち、電子制御装置（リレーボックス）ＥＣＵは、バッテリＢＡＴと負荷との間の通電を制御する。
【0016】
ここで、電子制御装置（リレーボックス）ＥＣＵは、バッテリＢＡＴの電力を各種負荷へ供給する関係上、低損失であることが望まれる。さらに、電子制御装置（リレーボックス）ＥＣＵは、小型であることが望まれる。小型化によって、リレーボックスの設置箇所に対する制約が緩和されるため、例えば、ワイヤハーネスによる配線経路の効率化等が図れる。この配線経路の効率化は、車両の低重量化や、低コスト化や、低損失化等に寄与する。
【0017】
《電子制御装置の概略》
図２は、図１における電子制御装置の主要部の構成例を示す概略図である。図２に示す電子制御装置（リレーボックス）ＥＣＵは、マイクロコントローラＭＣＵと、リレー装置ＲＬＹと、電源レギュレータＶＲＥＧと、外部抵抗Ｒｅとを含み、これらが配線基板上に実装された構成となっている。電子制御装置ＥＣＵには、正極側のバッテリ端子Ｐｉ１（＋）を介して、バッテリＢＡＴからの高電位側のバッテリ電源（バッテリ電源電位とも呼ぶ）ＶＢが供給される。また、電子制御装置ＥＣＵには、負極側のバッテリ端子Ｐｉ１（－）を介してバッテリＢＡＴからの低電位側のバッテリ電源（接地電源電位とも呼ぶ）ＧＮＤが供給される。接地電源電位ＧＮＤを０Ｖとした場合、バッテリ電源電位ＶＢは、代表的には、１２Ｖ等である。
図２は、図１における電子制御装置の主要部の構成例を示す概略図である。図２に示す電子制御装置（リレーボックス）ＥＣＵは、マイクロコントローラＭＣＵと、リレー装置ＲＬＹと、電源レギュレータＶＲＥＧと、外部抵抗Ｒｅとを含み、これらが配線基板上に実装された構成となっている。電子制御装置ＥＣＵには、正極側のバッテリ端子Ｐｉ１（＋）を介して、バッテリＢＡＴからの高電位側のバッテリ電源（バッテリ電源電位とも呼ぶ）ＶＢが供給される。また、電子制御装置ＥＣＵには、負極側のバッテリ端子Ｐｉ１（－）を介してバッテリＢＡＴからの低電位側のバッテリ電源（接地電源電位とも呼ぶ）ＧＮＤが供給される。接地電源電位ＧＮＤを０Ｖとした場合、バッテリ電源電位ＶＢは、代表的には、１２Ｖ等である。
【0018】
電源レギュレータＶＲＥＧは、バッテリ電源ＶＢからマイクロコントローラＭＣＵ用の電源（例えば５Ｖ等）を生成する。マイクロコントローラＭＣＵは、広く知られているように、各種プログラムやデータを格納するメモリや、メモリに格納されたプログラムを実行するプロセッサや、各種アナログ周辺回路および各種ディジタル周辺回路を備える。リレー装置ＲＬＹは、マイクロコントローラＭＣＵからの制御入力信号ＩＮに応じてバッテリＢＡＴと負荷ＬＤとの間の通電を制御する。具体的には、リレー装置ＲＬＹは、バッテリＢＡＴから負荷ＬＤへの通電を、制御入力信号ＩＮがアサートされた場合にはオンに制御し、制御入力信号ＩＮがネゲートされた場合にはオフに制御する。
【0019】
また、リレー装置ＲＬＹは、自己診断を実行する診断回路を備える。リレー装置ＲＬＹは、当該診断回路による診断結果となる結果通知信号ＰＦをマイクロコントローラＭＣＵへ出力する。この例では、リレー装置ＲＬＹは、診断結果が異常である場合、結果通知信号ＰＦの電位レベルを外部抵抗Ｒｅを介して所定のレベルに制御することで、マイクロコントローラＭＣＵへ異常を通知する。マイクロコントローラＭＣＵは、結果通知信号ＰＦの電位レベルをアナログ・ディジタル変換回路によってディジタル信号に変換することで異常を認識する。
【0020】
負荷ＬＤは、電子制御装置ＥＣＵの正極側の負荷駆動端子Ｐｏ１（＋）および負極側の負荷駆動端子Ｐｏ１（－）に結合される。負荷駆動端子Ｐｏ１（＋）には、リレー装置ＲＬＹからの出力電位ＶＯが印加され、負荷駆動端子Ｐｏ１（－）には、バッテリ端子Ｐｉ１（－）と共に接地電源電位ＧＮＤが印加される。なお、電子制御装置ＥＣＵは、実際には、１個のリレー装置ＲＬＹに限らず、複数のリレー装置ＲＬＹを備える。
【0021】
《リレー装置（比較例）の概略》
図１７（ａ）、図１７（ｂ）および図１７（ｃ）は、本発明の第１の比較例となるリレー装置のそれぞれ異なる構成例を示す概略図である。図２において、例えば、負荷ＬＤがＤＣモータ等の場合、バッテリＢＡＴが誤って逆接続されると、逆方向の通電によって逆回転（すなわち誤動作）が生じる。このため、リレー装置ＲＬＹには、このような逆方向の通電を遮断することが求められる。
図１７（ａ）、図１７（ｂ）および図１７（ｃ）は、本発明の第１の比較例となるリレー装置のそれぞれ異なる構成例を示す概略図である。図２において、例えば、負荷ＬＤがＤＣモータ等の場合、バッテリＢＡＴが誤って逆接続されると、逆方向の通電によって逆回転（すなわち誤動作）が生じる。このため、リレー装置ＲＬＹには、このような逆方向の通電を遮断することが求められる。
【0022】
図１７（ａ）に示すリレー装置ＲＬＹ’ａは、負荷ＬＤに通電を行うメカニカルスイッチ（メカニカルリレー）ＭＳＷを備える。メカニカルスイッチＭＳＷは、オフ時には機械的にオープンとなるため、バッテリＢＡＴが逆接続された場合、逆方向の通電を遮断することができる。しかし、メカニカルスイッチＭＳＷを用いると、小型化が図り難いため、リレー装置ＲＬＹ’ａの設置箇所が限定され得る。また、メカニカルスイッチＭＳＷは接点寿命があるため、メンテナンスの必要性からもリレー装置ＲＬＹ’ａの設置箇所が限定され得る。
【0023】
図１７（ｂ）に示すリレー装置ＲＬＹ’ｂは、直列に結合されるダイオードＤｒおよびｎチャネル型の電力用トランジスタ（例えば、ＭＯＳＦＥＴ）ＱＮ２を備え、当該直列回路によって負荷ＬＤに通電を行う。電力用トランジスタＱＮ２は、バックゲートおよびソースが負荷ＬＤ側に結合され、制御入力信号ＩＮを受けたドライバＤＶによってオン・オフが制御される。電力用トランジスタＱＮ２は、ソース（バックゲート）とドレインとの間に、ドレイン側をカソード（ソース側をアノード）とする寄生ダイオードＤｎ２を備える。このため、例えば、バッテリＢＡＴが逆接続された場合、電力用トランジスタＱＮ２は、オフ状態であっても寄生ダイオードＤｎ２を介して逆方向の通電を行ってしまう。
【0024】
そこで、電力用トランジスタＱＮ２側をカソードとするダイオードＤｒが設けられる。ダイオードＤｒは、バッテリＢＡＴが逆接続された場合、ブレークダウンしない限り逆方向の通電を遮断することができる。このように、半導体素子（Ｄｒ，ＱＮ２）を用いることで、メカニカルスイッチＭＳＷを用いる場合と比べて、リレー装置ＲＬＹ’ｂの小型化が図れる。しかし、ダイオードＤｒを用いると、順方向の通電（すなわちバッテリＢＡＴから負荷ＬＤへの通電）を行う際に順方向電圧に伴う損失が生じるため、低損失化の観点で問題が残る。
【0025】
図１７（ｃ）に示すリレー装置ＲＬＹ’ｃは、図１７（ｂ）に示したダイオードＤｒの代わりに、ｐチャネル型の電力用トランジスタ（例えば、ＭＯＳＦＥＴ）ＱＰ１が設けられる。電力用トランジスタＱＰ１は、ソースが電力用トランジスタＱＮ２側に結合され、これに伴い、電力用トランジスタＱＮ２側をカソードとする寄生ダイオードＤｐ１を備える。電力用トランジスタＱＰ１は、ゲートが負極側のバッテリ端子Ｐｉ１（－）に結合され、バッテリＢＡＴが順接続された場合にはオンとなる。一方、バッテリＢＡＴが逆接続された場合、電力用トランジスタＱＰ１はオフとなり、その寄生ダイオードＤｐ１も逆バイアスとなるため、逆方向の通電が遮断される。
【0026】
このように、ダイオードＤｒの代わりにｐチャネル型の電力用トランジスタＱＰ１を用いることで、図１７（ｂ）で述べたような順方向電圧の問題を解消することができる。ただし、ｐチャネル型を用いると、ｎチャネル型を用いる場合と比べて同一面積でのオン抵抗が大きくなる。その結果、ｎチャネル型を用いる場合と比べて、小型化または低損失化の点で不利益となる。また、ｐチャネル型を用いる場合、バッテリ電源電位ＶＢによって電力用トランジスタＱＰ１のゲート・ソース間電圧が定まるため、バッテリ電源電位ＶＢが低い場合に、電力用トランジスタＱＰ１のオン抵抗の増大を招き得る。
【0027】
《リレー装置（実施の形態１）の概略》
図３は、本発明の実施の形態１による半導体装置（リレー装置）の概略構成例を示すブロック図である。図３に示す半導体装置（リレー装置）ＲＬＹａは、例えば、１個の半導体パッケージで構成されるインテリジェントパワーデバイス（ＩＰＤ）であり、図２のリレー装置ＲＬＹに適用される。リレー装置ＲＬＹａは、電源に結合される正極電源端子Ｐｉ２（＋）および負極電源端子Ｐｉ２（－）と、負荷ＬＤに結合される正極側の負荷駆動端子Ｐｏ２（＋）と、制御入力信号ＩＮが入力される制御入力端子Ｐｉ３とを備える。負荷ＬＤの他端は、負極側の負荷駆動端子Ｐｏ２（－）に結合される。
図３は、本発明の実施の形態１による半導体装置（リレー装置）の概略構成例を示すブロック図である。図３に示す半導体装置（リレー装置）ＲＬＹａは、例えば、１個の半導体パッケージで構成されるインテリジェントパワーデバイス（ＩＰＤ）であり、図２のリレー装置ＲＬＹに適用される。リレー装置ＲＬＹａは、電源に結合される正極電源端子Ｐｉ２（＋）および負極電源端子Ｐｉ２（－）と、負荷ＬＤに結合される正極側の負荷駆動端子Ｐｏ２（＋）と、制御入力信号ＩＮが入力される制御入力端子Ｐｉ３とを備える。負荷ＬＤの他端は、負極側の負荷駆動端子Ｐｏ２（－）に結合される。
【0028】
正極電源端子Ｐｉ２（＋）は、電源（電源電位）［１ａ］ＶＤ１ａに結合され、負極電源端子Ｐｉ２（－）は、電源（電源電位）［３］ＶＤ３に結合される。負極側の負荷駆動端子Ｐｏ２（－）は、電源（電源電位）［２］ＶＤ２に結合される。図２に示したように、正極電源端子Ｐｉ２（＋）および負極電源端子Ｐｉ２（－）にバッテリＢＡＴが結合される場合、電源電位［１ａ］ＶＤ１ａは、バッテリ電源電位ＶＢとなり、電源電位［３］ＶＤ３は、接地電源電位ＧＮＤとなる。また、電源電位［２］ＶＤ２も接地電源電位ＧＮＤとなる。電源［３］ＶＤ３は制御用の接地電源として用いられ、電源［２］ＶＤ２は電力用の接地電源として用いられる。
【0029】
リレー装置ＲＬＹａは、入力バッファＩＢＦと、レベルシフタＬＳと、制御回路ＣＴＬａと、昇圧回路（チャージポンプ回路）ＣＰ１ａ，ＣＰ２と、逆流防止回路ＲＣＦと、ゲート放電回路ＤＣＧ１ａ，ＤＣＧ２と、電力用トランジスタＱＮ１，ＱＮ２とを備える。逆流防止回路ＲＣＦは、“ＶＤ１ａ＞ＶＤ３”の場合（すなわちバッテリＢＡＴが順接続の場合）には、電源［１ａ］ＶＤ１ａと電源［１ｂ］ＶＤ１ｂとを導通し、“ＶＤ１ａ＜ＶＤ３”の場合（すなわちバッテリＢＡＴが逆接続の場合）には、電源［１ａ］ＶＤ１ａと電源［１ｂ］ＶＤ１ｂとを遮断する。電源（電源電位）［１ｂ］ＶＤ１ｂは、高電位側の内部電源（内部電源電位）となる。
【0030】
電力用トランジスタＱＮ１，ＱＮ２は、例えば、ｎチャネル型のＭＯＳＦＥＴである。電力用トランジスタＱＮ１は、正極電源端子Ｐｉ２（＋）と正極側の負荷駆動端子Ｐｏ２（＋）との間に設けられ、ソースおよびバックゲートが正極電源端子Ｐｉ２（＋）側に、ドレインが負荷駆動端子Ｐｏ２（＋）側に結合される。電力用トランジスタＱＮ２は、正極電源端子Ｐｉ２（＋）と正極側の負荷駆動端子Ｐｏ２（＋）との間で電力用トランジスタＱＮ１と直列に設けられ、ソースおよびバックゲートが負荷駆動端子Ｐｏ２（＋）側に、ドレインが正極電源端子Ｐｉ２（＋）側に結合される。正極側の負荷駆動端子Ｐｏ２（＋）には、電力用トランジスタＱＮ１，ＱＮ２のオン・オフに応じた出力電位ＶＯが印加される。
【0031】
入力バッファＩＢＦは、制御入力端子Ｐｉ３からの制御入力信号ＩＮを受け、それをレベルシフタＬＳを介して制御回路ＣＴＬａへ出力する。レベルシフタＬＳは、接地電源電位ＧＮＤを‘Ｌ’レベルとして所定の振幅で推移する制御入力信号ＩＮを、電源電位［１ｂ］ＶＤ１ｂを‘Ｈ’レベルとして所定の振幅で推移する信号に変換する。制御回路ＣＴＬａは、電源（電源電位）［４］ＶＤ４を基準として、電源［１ｂ］ＶＤ１ｂで動作する。電源［４］ＶＤ４は、内部接地電源ＩＧＮＤであり、例えば、電源［１ｂ］ＶＤ１ｂを所定の電位だけ降圧することで生成される。例えば、電源電位［１ｂ］ＶＤ１ｂが１２Ｖの場合、電源電位［４］ＶＤ４は、６Ｖ等である。また、電源［４］ＶＤ４は、可変電源であり、スタンバイ時には、省電力化のため電源［１ｂ］ＶＤ１ｂと短絡される。
【0032】
制御回路ＣＴＬａは、制御入力信号ＩＮに応じて、昇圧回路ＣＰ１ａへイネーブル信号Ｓ＿ＥＮ１を出力し、昇圧回路ＣＰ２へイネーブル信号Ｓ＿ＥＮ２を出力する。具体的には、制御回路ＣＴＬａは、例えば、制御入力信号ＩＮのアサート時には、イネーブル信号Ｓ＿ＥＮ１，Ｓ＿ＥＮ２を共にアサートし、制御入力信号ＩＮのネゲート時には、イネーブル信号Ｓ＿ＥＮ１，Ｓ＿ＥＮ２を共にネゲートする。
【0033】
昇圧回路ＣＰ１ａ，ＣＰ２は、電源（電源電位）［５］ＶＤ５を基準として、電源［１ｂ］ＶＤ１ｂで動作する。電源［５］ＶＤ５は、内部接地電源ＩＧＮＤであり、電源［４］ＶＤ４の場合と同様にして生成および制御される。昇圧回路ＣＰ１ａは、イネーブル信号Ｓ＿ＥＮ１のアサートに応じて電力用トランジスタＱＮ１をオンに制御するための昇圧電位（具体的には電源電位［１ａ］ＶＤ１ａよりも高い電位）を生成し、当該昇圧電位で電力用トランジスタＱＮ１のゲートを充電する。同様に、昇圧回路ＣＰ２は、イネーブル信号Ｓ＿ＥＮ２のアサート（制御入力信号ＩＮのアサート）に応じて電力用トランジスタＱＮ２をオンに制御するための昇圧電位を生成し、当該昇圧電位で電力用トランジスタＱＮ２のゲートを充電する。
【0034】
ゲート放電回路ＤＣＧ１ａは、負極電源端子Ｐｉ２（－）の電位が正極電源端子Ｐｉ２（＋）の電位よりも高い場合（すなわち、バッテリＢＡＴが逆接続された場合）に、電力用トランジスタＱＮ１のゲート電荷をソースへ放電する。一方、ゲート放電回路ＤＣＧ２は、ゲート放電回路ＤＣＧ１ａとは異なり、イネーブル信号Ｓ＿ＥＮ２のネゲート（制御入力信号ＩＮのネゲート）に応じて電力用トランジスタＱＮ２のゲート電荷をソースへ放電する。
【0035】
《リレー装置（実施の形態１）の主要部の詳細》
図４は、図３の半導体装置（リレー装置）における主要部の詳細な構成例を示す回路図である。図５は、図４における昇圧回路内の各トランジスタの構造例を示す断面図である。図４には、図３における逆流防止回路ＲＣＦ、昇圧回路ＣＰ１ａおよびゲート放電回路ＤＣＧ１ａ周りの詳細な構成例が示される。逆流防止回路ＲＣＦは、電源［１ａ］ＶＤ１ａと電源［１ｂ］ＶＤ１ｂとの間に並列に結合される逆流防止用ダイオードＤｃおよびｐＭＯＳトランジスタＭＰ１を備える。
図４は、図３の半導体装置（リレー装置）における主要部の詳細な構成例を示す回路図である。図５は、図４における昇圧回路内の各トランジスタの構造例を示す断面図である。図４には、図３における逆流防止回路ＲＣＦ、昇圧回路ＣＰ１ａおよびゲート放電回路ＤＣＧ１ａ周りの詳細な構成例が示される。逆流防止回路ＲＣＦは、電源［１ａ］ＶＤ１ａと電源［１ｂ］ＶＤ１ｂとの間に並列に結合される逆流防止用ダイオードＤｃおよびｐＭＯＳトランジスタＭＰ１を備える。
【0036】
ここで、バッテリＢＡＴの逆接続時には、電源［３］ＶＤ３から順バイアスとなるＥＳＤ保護用ダイオードＤｅ１を介して電源［１ｂ］ＶＤ１ｂへ電流が逆流し、さらに、電源［１ｂ］ＶＤ１ｂから電源［１ａ］ＶＤ１ａへ電流が逆流する恐れがある。そこで、逆流防止用ダイオードＤｃは、当該電源［１ｂ］ＶＤ１ｂから電源［１ａ］ＶＤ１ａへの電流の逆流を防止する。ただし、逆流防止用ダイオードＤｃでは、バッテリＢＡＴの順接続時に順方向電圧降下が生じる。そこで、ｐＭＯＳトランジスタＭＰ１は、ゲートが電源［３］ＶＤ３に結合されることで、バッテリＢＡＴの順接続時にはオンとなり、電源電位［１ｂ］ＶＤ１ｂと電源電位［１ａ］ＶＤ１ａとを同電位に制御する。また、バッテリＢＡＴの逆接続時、ｐＭＯＳトランジスタＭＰ１はオフとなり、その寄生ダイオードＤｐ３も逆バイアスとなる。
【0037】
例えば、図１に示したような１２Ｖ系の車載システムでは、逆電圧の定格は－１６Ｖが一般的であるため、逆流防止用ダイオードＤｃの耐圧は、１６Ｖ以上あればよく、例えば２０Ｖ等で設計される。ｐＭＯＳトランジスタＭＰ１の耐圧は、逆電圧のみを考慮すれば、逆流防止用ダイオードＤｃの耐圧以上であればよいが、バッテリＢＡＴの順接続時のダンプサージ等も考慮し、５０Ｖ以上で設計されることが望ましい。
【0038】
昇圧回路（チャージポンプ回路）ＣＰ１ａは、電源［１ｂ］ＶＤ１ｂと負荷駆動端子Ｐｏ２（＋）との間に直列に結合されるｐＭＯＳトランジスタＭＰ２および抵抗Ｒ２と、昇圧回路本体となるｎＭＯＳトランジスタＭＮ１～ＭＮ３およびコンデンサＣ１～Ｃ３とを備える。コンデンサＣ１～Ｃ３の一端には、図示しない発振回路からのクロック信号ＣＫ（反転クロック信号ＣＫＢ）が印加される。また、ゲート放電回路ＤＣＧ１ａは、電力用トランジスタＱＮ１のゲート電荷をソースへ放電する抵抗Ｒ１と、電力用トランジスタＱＮ１のゲートを保護する保護ダイオードＤ２とを備える。
【0039】
このような構成において、まず、バッテリＢＡＴが順接続の場合で、制御入力信号ＩＮがアサートされた場合を想定する。この場合、制御入力信号ＩＮのアサートに応じて、イネーブル信号Ｓ＿ＥＮ１もアサートされる。ｐＭＯＳトランジスタＭＰ２は、イネーブル信号Ｓ＿ＥＮ１のアサートレベル（ここでは‘Ｌ’レベル）を受けてオンとなり、ｎＭＯＳトランジスタＭＮ１～ＭＮ３のバックゲートに電源電位［１ｂ］ＶＤ１ｂを供給する。
【0040】
ｎＭＯＳトランジスタＭＮ１～ＭＮ３のそれぞれは、図５に示されるように、ｎ型の半導体基板ＳＵＢ上に形成される。半導体基板ＳＵＢの主面側にはｐ型ウエルＰＷが形成される。ｐ型ウエルＰＷ内には、ソース（Ｓ）およびドレイン（Ｄ）となるｎ＋型のソース拡散層ＤＦｓおよびドレイン拡散層ＤＦｄと、バックゲート（ＢＧ）となるｐ＋型の給電用拡散層ＤＦｂとが形成される。ソース拡散層ＤＦｓとドレイン拡散層ＤＦｄの間の上部には、ゲート絶縁膜を挟んでゲート（Ｇ）となるゲート電極ＧＥが配置される。
【0041】
このような構造では、ソース拡散層ＤＦｓおよびドレイン拡散層ＤＦｄをエミッタ、ｐ型ウエルＰＷをベース、半導体基板ＳＵＢをコレクタとするｎｐｎ型の寄生バイポーラトランジスタＢＴが存在する。半導体基板ＳＵＢには、図示しない箇所で電源電位［１ｂ］ＶＤ１ｂが供給される。寄生バイポーラトランジスタＢＴは、前述したように、ｐＭＯＳトランジスタＭＰ２を介してバックゲート（ＢＧ）に電源電位［１ｂ］ＶＤ１ｂが供給された場合にオンとなる。
【0042】
寄生バイポーラトランジスタＢＴは、オンとなった場合、ソース拡散層ＤＦｓおよびドレイン拡散層ＤＦｄにチャージ電流を流すことで図４のコンデンサＣ１～Ｃ３に対してチャージ動作を行い、加えて、電力用トランジスタＱＮ１のゲートに初期のチャージを行う。この状態で、図４の昇圧回路ＣＰ１ａは、コンデンサＣ１～Ｃ３の一端にクロック信号ＣＫ（反転クロック信号ＣＫＢ）を印加することでコンデンサＣ１からコンデンサＣ３に向けて順次ポンプ動作を行い、所定の昇圧電位を生成する。
【0043】
一方、昇圧回路ＣＰ１ａがこのようなチャージポンプ動作によって電力用トランジスタＱＮ１のゲートにゲート充電電流を流すのと並行して、ゲート放電回路ＤＣＧ１ａ内の抵抗Ｒ１は、ゲート放電電流を流す。ここで、抵抗Ｒ１は、前述したゲート放電電流がゲート充電電流よりも十分に小さくなるよう高い抵抗値に設定される。その結果、電力用トランジスタＱＮ１のゲートには昇圧電位が印加され、電力用トランジスタＱＮ１はオンとなる。
【0044】
次に、バッテリＢＡＴが順接続の場合で、制御入力信号ＩＮがネゲートされた場合を想定する。この場合、制御入力信号ＩＮのネゲートに応じて、イネーブル信号Ｓ＿ＥＮ１もネゲートされる。ｐＭＯＳトランジスタＭＰ２は、イネーブル信号Ｓ＿ＥＮ１のネゲートレベル（ここでは‘Ｈ’レベル）を受けてオフとなる。その結果、昇圧回路ＣＰ１ａ内のｎＭＯＳトランジスタＭＮ１～ＭＮ３のバックゲート電位は、抵抗Ｒ２を介して出力電位ＶＯと同電位に制御される。
【0045】
その結果、ｎＭＯＳトランジスタＭＮ１～ＭＮ３の寄生バイポーラトランジスタＢＴはオフとなり、また、クロック信号ＣＫ（反転クロック信号ＣＫＢ）の印加も制御入力信号ＩＮのネゲートに伴い停止する。これにより、昇圧回路ＣＰ１ａは、非活性状態となる。その結果、電力用トランジスタＱＮ１のゲートの電荷は、ゲート放電回路ＤＣＧ１ａ内の抵抗Ｒ１を介してソースへ放電され、当該ゲート電位は、時間と共に電源電位［１ａ］ＶＤ１ａに近づいていく。この放電期間では、電力用トランジスタＱＮ１はオンとなる。ただし、図３のゲート放電回路ＤＣＧ２は、イネーブル信号Ｓ＿ＥＮ２のネゲートに応じて迅速に電力用トランジスタＱＮ２をオフに制御するため、電力用トランジスタＱＮ１がオンであっても、電源［１ａ］ＶＤ１ａから負荷ＬＤへの順方向の通電は遮断される。
【0046】
続いて、バッテリＢＡＴが逆接続された場合を想定する。この場合、電源電位［３］ＶＤ３はバッテリ電源電位ＶＢ、電源電位［１ａ］ＶＤ１ａは接地電源電位ＧＮＤ、電源電位［１ｂ］ＶＤ１ｂは“ＶＢ－ＶＦ”（ＶＦはＥＳＤ保護用ダイオードＤｅ１の順方向電圧）となる。制御回路ＣＴＬａは、この電位関係では動作せず、イネーブル信号Ｓ＿ＥＮ１として略バッテリ電源電位ＶＢを出力する。その結果、ｐＭＯＳトランジスタＭＰ２はオフとなり、ｎＭＯＳトランジスタＭＮ１～ＭＮ３のバックゲート電位は、負荷駆動端子Ｐｏ２（＋）と同電位（例えば、略バッテリ電源電位ＶＢ）になる。
【0047】
一方、電力用トランジスタＱＮ１は、バッテリＢＡＴが逆接続された時点では、ゲート放電回路ＤＣＧ１ａ内の抵抗Ｒ１によってオフしている。昇圧回路ＣＰ１ａでは、逆接続に伴いクロック信号が生成されないためポンプ動作は行われないが、負荷駆動端子Ｐｏ２（＋）からの電位（例えば、略バッテリ電源電位ＶＢ）に応じて寄生バイポーラトランジスタＢＴがオンとなり、コンデンサＣ１～Ｃ３に対するチャージ動作は行われる。ただし、この際のチャージ電流（言い換えれば、電力用トランジスタＱＮ１のゲート充電電流）は、抵抗Ｒ２によって調整可能である。
【0048】
したがって、抵抗Ｒ１によるゲート放電電流が、抵抗Ｒ２と寄生バイポーラトランジスタＢＴのｈｆｅで決まるゲート充電電流よりも十分大きくなるように抵抗Ｒ２の抵抗値を高く設計すれば、電力用トランジスタＱＮ１は、オフを維持する。例えば、ｈｆｅ＝１００に対して、抵抗Ｒ２の抵抗値を抵抗Ｒ１の抵抗値の１０００倍等に設計すればよい。また、別の方式として、抵抗Ｒ２と直列に、負荷駆動端子Ｐｏ２（＋）から昇圧回路ＣＰ１ａに向けた逆電流を防止するダイオードを別途設けてもよい。
【0049】
図６は、図３の半導体装置（リレー装置）の外形例を示す模式図である。図３の半導体装置（リレー装置）ＲＬＹａは、図６に示されるように、１個の半導体チップ又は１個の半導体パッケージで構成される。一方、例えば、特許文献１に示されるような第２の比較例となるリレー装置ＲＬＹ’ｄは、例えば、配線基板ＢＤ１上に複数の部品（２個の電力用トランジスタ部品（ＱＮ１，ＱＮ２）および２個の昇圧回路部品（ＣＰ’１，ＣＰ’２））を実装した構成となる。
【0050】
このように、図３の半導体装置（リレー装置）ＲＬＹａを用いると、第２の比較例となるリレー装置ＲＬＹ’ｄを用いる場合と比較して、装置の小型化が実現できる。その結果、リレー装置の設置箇所に対する制約が緩和され、図１に示したような車両において、ワイヤハーネスの配線経路を簡素化できる。このワイヤハーネスの簡素化は、車両の低重量化や、低コスト化や、低消費電力化等に寄与する。
【0051】
《実施の形態１の主要な効果》
以上、実施の形態１の方式では、バッテリＢＡＴの順接続時で、制御入力信号ＩＮがアサートの場合には、昇圧回路ＣＰ１ａは、チャージ動作およびポンプ動作共に活性状態であり、電力用トランジスタＱＮ１は、“昇圧回路ＣＰ１ａのゲート充電電流”＞“ゲート放電回路ＤＣＧ１ａのゲート放電電流”によってオンとなる。また、バッテリＢＡＴが順接続で、制御入力信号ＩＮがネゲートの場合には、昇圧回路ＣＰ１ａは非活性状態であり、電力用トランジスタＱＮ１は、ゲート放電回路ＤＣＧ１ａのゲート放電電流によって所定の期間経過後にオフとなる。一方、バッテリＢＡＴが逆接続された場合には、昇圧回路ＣＰ１ａは、チャージ動作が弱い活性状態であり、電力用トランジスタＱＮ１は、“昇圧回路ＣＰ１ａのゲート充電電流”＜“ゲート放電回路ＤＣＧ１ａのゲート放電電流”によってオフとなる。
以上、実施の形態１の方式では、バッテリＢＡＴの順接続時で、制御入力信号ＩＮがアサートの場合には、昇圧回路ＣＰ１ａは、チャージ動作およびポンプ動作共に活性状態であり、電力用トランジスタＱＮ１は、“昇圧回路ＣＰ１ａのゲート充電電流”＞“ゲート放電回路ＤＣＧ１ａのゲート放電電流”によってオンとなる。また、バッテリＢＡＴが順接続で、制御入力信号ＩＮがネゲートの場合には、昇圧回路ＣＰ１ａは非活性状態であり、電力用トランジスタＱＮ１は、ゲート放電回路ＤＣＧ１ａのゲート放電電流によって所定の期間経過後にオフとなる。一方、バッテリＢＡＴが逆接続された場合には、昇圧回路ＣＰ１ａは、チャージ動作が弱い活性状態であり、電力用トランジスタＱＮ１は、“昇圧回路ＣＰ１ａのゲート充電電流”＜“ゲート放電回路ＤＣＧ１ａのゲート放電電流”によってオフとなる。
【0052】
このように、電力用トランジスタＱＮ１のゲート・ソース間にゲート放電回路ＤＣＧ１ａを設けることで、負荷ＬＤから電源への逆方向の通電を遮断することが可能になる。また、ｎチャネル型の２段構成の電力用トランジスタＱＮ１，ＱＮ２を前提とすることで、リレー装置ＲＬＹａの低損失化または小型化を実現できる。さらに、リレー装置ＲＬＹａを１個の半導体パッケージ（ＩＰＤ）で実現することで、装置の更なる小型化を実現できる。なお、ここでは、ゲート放電回路ＤＣＧ１ａ内に抵抗Ｒ１を設けたが、抵抗Ｒ１の代わりにｎＭＯＳトランジスタを設けることも可能である。この場合、当該ｎＭＯＳトランジスタのゲートは、電源［３］ＶＤ３に結合される。
【0053】
（実施の形態２）
《実施の形態２の前提となる問題点》
図１および図２に示したような自動車向けのリレー装置ＲＬＹの場合、例えば、図３に示した電源［１ａ］ＶＤ１ａは、通常、バッテリ電源ＶＢに結合される。この場合、電源［１ａ］ＶＤ１ａには、様々な外来サージ（またはノイズ）が印加され得る。ここで、オルタネータ起因のダンプサージを代表とする正極性サージが生じた場合には、図３の電力用トランジスタＱＮ１に過大な電力が印加される状況は生じ難い。これは、電力用トランジスタＱＮ１がオフ状態でも寄生ダイオードＤｎ１が通電するためである。一方、フィールドコイルや誘導性負荷起因の負極性サージが生じた場合、電力用トランジスタＱＮ１は、オフ状態になっていると、ブレークダウンによって過大な電力が消費され、破壊に至る恐れがある。
《実施の形態２の前提となる問題点》
図１および図２に示したような自動車向けのリレー装置ＲＬＹの場合、例えば、図３に示した電源［１ａ］ＶＤ１ａは、通常、バッテリ電源ＶＢに結合される。この場合、電源［１ａ］ＶＤ１ａには、様々な外来サージ（またはノイズ）が印加され得る。ここで、オルタネータ起因のダンプサージを代表とする正極性サージが生じた場合には、図３の電力用トランジスタＱＮ１に過大な電力が印加される状況は生じ難い。これは、電力用トランジスタＱＮ１がオフ状態でも寄生ダイオードＤｎ１が通電するためである。一方、フィールドコイルや誘導性負荷起因の負極性サージが生じた場合、電力用トランジスタＱＮ１は、オフ状態になっていると、ブレークダウンによって過大な電力が消費され、破壊に至る恐れがある。
【0054】
《リレー装置（実施の形態２）の構成および動作》
図７は、本発明の実施の形態２による半導体装置（リレー装置）の概略構成例を示すブロック図である。図７に示す半導体装置（リレー装置）ＲＬＹｂは、図３に示した構成例と比較して、次の５点が異なっている。１つ目の相違点として、図３に示した電力用トランジスタＱＮ１の代わりに電力用トランジスタＱＮ１（Ｌ）が設けられる。電力用トランジスタＱＮ１（Ｌ）は、電力用トランジスタＱＮ１および電力用トランジスタＱＮ２よりも低耐圧な構造を備える。具体例として、電力用トランジスタＱＮ２（および電力用トランジスタＱＮ１）の耐圧は４０Ｖ等であるのに対して、電力用トランジスタＱＮ１（Ｌ）の耐圧は２０Ｖ等である。
図７は、本発明の実施の形態２による半導体装置（リレー装置）の概略構成例を示すブロック図である。図７に示す半導体装置（リレー装置）ＲＬＹｂは、図３に示した構成例と比較して、次の５点が異なっている。１つ目の相違点として、図３に示した電力用トランジスタＱＮ１の代わりに電力用トランジスタＱＮ１（Ｌ）が設けられる。電力用トランジスタＱＮ１（Ｌ）は、電力用トランジスタＱＮ１および電力用トランジスタＱＮ２よりも低耐圧な構造を備える。具体例として、電力用トランジスタＱＮ２（および電力用トランジスタＱＮ１）の耐圧は４０Ｖ等であるのに対して、電力用トランジスタＱＮ１（Ｌ）の耐圧は２０Ｖ等である。
【0055】
２つ目の相違点として、詳細は図９に示すが、ゲート放電回路ＤＣＧ１ｂは、図４の抵抗Ｒ１の代わりに短絡用トランジスタ（ＭＮ１６）を備える。３つ目の相違点として、昇圧回路ＣＰ１ｂは、図４に示した昇圧回路本体（ＭＮ１～ＭＮ３、Ｃ１～Ｃ３）で構成される。４つ目の相違点として、図３に示した逆流防止回路ＲＣＦの代わりに、負電位検出回路ＶＮＤＥＴが設けられる。負電位検出回路ＶＮＤＥＴは、負電位検出信号［１］Ｓ＿ＤＥＴ１でゲート放電回路ＤＣＧ１ｂ内の短絡用トランジスタを制御し、負電位検出信号［１］Ｓ＿ＤＥＴ２で昇圧回路ＣＰ１ｂを制御する。これに伴い、５つ目の相違点として、制御回路ＣＴＬｂは、図３に示したイネーブル信号Ｓ＿ＥＮ１を出力しない。
【0056】
図１および図２に示したような１２Ｖ系の車載システムでは、一般的に、正極性のＤＣ定格は、ジャンプスタート時の誤接続等を考慮して２８Ｖが要求される。一方、ジャンプスタート等の状況が想定されない負極性のＤＣ定格は、－１６Ｖというのが一般的である。このような正極性と負極性の定格電位差に着目すると、電力用トランジスタＱＮ１（Ｌ）を低耐圧な構造で実現することができる。その具体的な構造例として、例えば、特開２０１６－２０７７１６号公報等が挙げられる。このような構造を用いることで、図３の場合と比較して、電力用トランジスタＱＮ１（Ｌ）のオン抵抗を低減することが可能になり、装置の更なる低損失化または小型化を図ることが可能になる。
【0057】
しかし、電源［１ａ］ＶＤ１ａに、例えば－６０Ｖ～－１２０Ｖ等といった負サージが印加された場合、電力用トランジスタＱＮ１（Ｌ）のブレークダウンに伴う損失が低耐圧にした分だけ増大する。そこで、例えば、特許文献２に示されるような方式を用いると、負サージ印加時に電力用トランジスタをオンに制御できるため、このような損失を低減でき、電力用トランジスタの保護を図ることも可能になる。しかし、特許文献２の方式では、例えば、負サージの発生期間に応じた大容量のコンデンサが必要とされるため、リレー装置を１個の半導体チップや１個の半導体パッケージで構成することが困難となり得る。そこで、図７では、負電位検出回路ＶＮＤＥＴ等が設けられる。
【0058】
《リレー装置（実施の形態２）の主要部の詳細》
図８は、図７の半導体装置（リレー装置）における負電位検出回路の概略的な構成例を示す回路図である。図９は、図７の半導体装置（リレー装置）における主要部の詳細な構成例を示す回路図である。例えば、図７において、バッテリＢＡＴの逆接続時も電源［１ａ］ＶＤ１ａへの負サージ印加時も、共に、電源［３］ＶＤ３を基準に電源［１ａ］ＶＤ１ａに負の電位が印加される。ただし、電力用トランジスタＱＮ１（Ｌ）は、バッテリＢＡＴの逆接続時にはオフであり、負サージ印加時にはオンであることが望まれる。そこで、バッテリＢＡＴの逆接続時と負サージ印加時とを区別し、その結果に応じて電力用トランジスタＱＮ１（Ｌ）のオン・オフを切り替えるため、負電位検出回路ＶＮＤＥＴが設けられる。
図８は、図７の半導体装置（リレー装置）における負電位検出回路の概略的な構成例を示す回路図である。図９は、図７の半導体装置（リレー装置）における主要部の詳細な構成例を示す回路図である。例えば、図７において、バッテリＢＡＴの逆接続時も電源［１ａ］ＶＤ１ａへの負サージ印加時も、共に、電源［３］ＶＤ３を基準に電源［１ａ］ＶＤ１ａに負の電位が印加される。ただし、電力用トランジスタＱＮ１（Ｌ）は、バッテリＢＡＴの逆接続時にはオフであり、負サージ印加時にはオンであることが望まれる。そこで、バッテリＢＡＴの逆接続時と負サージ印加時とを区別し、その結果に応じて電力用トランジスタＱＮ１（Ｌ）のオン・オフを切り替えるため、負電位検出回路ＶＮＤＥＴが設けられる。
【0059】
図８に示す負電位検出回路ＶＮＤＥＴは、図４に示した逆流防止回路ＲＣＦ内のｐＭＯＳトランジスタＭＰ１および逆流防止用ダイオードＤｃに加えて、抵抗Ｒ１１と負電位判別回路ＪＤＧとを備える。抵抗Ｒ１１および逆流防止用ダイオード（ツェナーダイオード）Ｄｃは、電源［１ａ］ＶＤ１ａ（言い換えれば正極電源端子Ｐｉ２（＋））と電源［１ｂ］ＶＤ１ｂとの間に直列に設けられる。ここで、バッテリＢＡＴの逆接続時や負サージ印加時、電源［１ｂ］ＶＤ１ｂは、順バイアスとなるＥＳＤ保護用ダイオードＤｅ１を介して電源［３］ＶＤ３（言い換えれば負極電源端子Ｐｉ２（－））に結合される。したがって、抵抗Ｒ１１および逆流防止用ダイオードＤｃは、実質的に、正極電源端子Ｐｉ２（＋）と負極電源端子Ｐｉ２（－）との間に直列に設けられることになる。
【0060】
逆流防止用ダイオード（ツェナーダイオード）Ｄｃのブレークダウン電圧は１６Ｖ以上であり、例えば２０Ｖ等に設定される。バッテリＢＡＴが逆接続された場合（例えば、電源［１ａ］ＶＤ１ａに－１２Ｖ等が印加された場合）、逆流防止用ダイオードＤｃはブレークダウンしないため、抵抗Ｒ１１の両端には、所定の電位差は生じない。一方、電源［１ａ］ＶＤ１ａに、逆流防止用ダイオードＤｃのブレークダウン電圧を超える負サージ（例えば、－２０Ｖよりも負側の負サージ）が印加された場合、逆流防止用ダイオードＤｃはブレークダウンするため、抵抗１１の両端に所定の電位差が生じる。負電位判別回路ＪＤＧは、この抵抗Ｒ１１における所定の電位差の有無（すなわち、逆流防止用ダイオードＤｃのブレークダウンの有無）でバッテリＢＡＴの逆接続時か負サージ印加時かを判別する。
【0061】
詳細は、図９で述べるが、負電位判別回路ＪＤＧは、バッテリＢＡＴの逆接続時には、負電位検出信号［１］Ｓ＿ＤＥＴ１を介してゲート放電回路ＤＣＧ１ｂをオンに制御し、負電位検出信号［２］Ｓ＿ＤＥＴ２を介して昇圧回路ＣＰ１ｂを非活性化する。その結果、電力用トランジスタＱＮ１（Ｌ）は、オフとなり、逆方向の通電を遮断する。一方、負電位判別回路ＪＤＧは、負サージ印加時には、負電位検出信号［１］Ｓ＿ＤＥＴ１を介してゲート放電回路ＤＣＧ１ｂをオフに制御し、負電位検出信号［２］Ｓ＿ＤＥＴ２を介して昇圧回路ＣＰ１ｂに、電源電位［１ａ］ＶＤ１ａよりも正側となる所定の電位を出力させる。その結果、電力用トランジスタＱＮ１（Ｌ）はオンとなり、負サージに伴う電力損失が低減できる。
【0062】
一方、バッテリＢＡＴの順接続時には、電源［１ａ］ＶＤ１ａと電源［１ｂ］ＶＤ１ｂは、ｐＭＯＳトランジスタＭＰ１を介してほぼ同電位となる。この場合、負電位判別回路ＪＤＧは、負電位検出信号［１］Ｓ＿ＤＥＴ１を介してゲート放電回路ＤＣＧ１ｂをオフに制御し、負電位検出信号［２］Ｓ＿ＤＥＴ２を介して昇圧回路ＣＰ１ｂを活性化することで、電力用トランジスタＱＮ１（Ｌ）をオンに制御する。
【0063】
このように、負電位検出回路ＶＮＤＥＴは、電源［３］ＶＤ３（負極電源端子Ｐｉ２（－））を基準として電源［１ａ］ＶＤ１ａ（正極電源端子Ｐｉ２（＋））に印加された負電位が予め定めた負のしきい値電位（すなわち、逆流防止用ダイオードＤｃのブレークダウン電圧に基づく－２０Ｖ等）よりも正側か負側かを判別する。そして、負電位検出回路ＶＮＤＥＴは、正側（例えば、バッテリＢＡＴの逆接続に伴う－１２Ｖ等）の場合にはゲート放電回路ＤＣＧ１ｂをオンに制御し、負側（負サージに伴う－１００Ｖ等）の場合にはゲート放電回路ＤＣＧ１ｂをオフに制御する。
【0064】
図９には、図７および図８に示した負電位検出回路ＶＮＤＥＴ周りと、昇圧回路（チャージポンプ回路）ＣＰ１ｂ周りと、ゲート放電回路ＤＣＧ１ｂ周りの構成例が示される。ゲート放電回路ＤＣＧ１ｂは、電源［１ａ］ＶＤ１ａと電力用トランジスタＱＮ１（Ｌ）のゲートとの間に並列に結合される保護ダイオードＤ２およびｎＭＯＳトランジスタ（短絡用トランジスタ）ＭＮ１６を備える。昇圧回路ＣＰ１ｂは、図４の場合と同様のｎＭＯＳトランジスタＭＮ１～ＭＮ３およびコンデンサＣ１～Ｃ３を備える。
【0065】
負電位検出回路ＶＮＤＥＴａ（ＶＮＤＥＴ）は、負電位判別回路ＪＤＧａ（ＪＤＧ）を含む。負電位判別回路ＪＤＧａは、ｎＭＯＳトランジスタＭＮ１１～ＭＮ１５と、抵抗Ｒ１２～Ｒ１５と、ｐＭＯＳトランジスタＭＰ１１と、ダイオード（ツェナーダイオード）Ｄ１１と、コンデンサＣ１１とを備える。ゲート放電回路ＤＣＧ１ｂ内のｎＭＯＳトランジスタ（短絡用トランジスタ）ＭＮ１６のゲートには、負電位判別回路ＪＤＧａからの負電位検出信号［１］Ｓ＿ＤＥＴ１が印加される。
【0066】
また、昇圧回路ＣＰ１ｂ内のｎＭＯＳトランジスタＭＮ１～ＭＮ３のバックゲートには、負電位判別回路ＪＤＧａからの負電位検出信号［２］Ｓ＿ＤＥＴ２が印加される。ダイオード（ツェナーダイオード）Ｄ１１は、電源［１ａ］ＶＤ１ａ（言い換えれば正極電源端子Ｐｉ２（＋））とｎＭＯＳトランジスタＭＮ１～ＭＮ３のバックゲートとの間に、電源［１ａ］ＶＤ１ａ側をアノード（バックゲート側をカソード）として結合される。
【0067】
図９において、電源［３］ＶＤ３は、バッテリＢＡＴの接地電源電位ＧＮＤに結合され、詳細には、外部抵抗（例えば１００Ω等）を介して接地電源電位ＧＮＤに結合される。また、負電位検出回路ＶＮＤＥＴａ内の逆流防止用ダイオードＤｃのブレークダウン電圧は、例えば２０Ｖ等であり、これは電力用トランジスタＱＮ１（Ｌ）の耐圧と同程度である。このように、逆流防止用ダイオードＤｃのブレークダウン電圧は、電力用トランジスタＱＮ１（Ｌ）の保護を図る観点から、電力用トランジスタＱＮ１（Ｌ）の耐圧と同程度またはそれ以下（ただし、バッテリ電源電位ＶＢよりは上）とすることが望ましい。
【0068】
このような構成において、まず、バッテリＢＡＴが順接続されている場合を想定する。この場合、電源［１ｂ］ＶＤ１ｂはｐＭＯＳトランジスタＭＰ１によって電源［１ａ］ＶＤ１ａとほぼ同電位になるため、負電位判別回路ＪＤＧａは判別動作を行わない。負電位判別回路ＪＤＧａは、抵抗Ｒ１２を介して負電位検出信号［１］Ｓ＿ＤＥＴ１を略電源電位［１ａ］ＶＤ１ａに制御することでゲート放電回路ＤＣＧ１ｂ内のｎＭＯＳトランジスタＭＮ１６をオフに制御する。また、負電位判別回路ＪＤＧａは、ダイオードＤ１１を介して昇圧回路ＣＰ１ｂ内のｎＭＯＳトランジスタＭＮ１～ＭＮ３のバックゲートに略電源電位［１ａ］ＶＤ１ａを供給する。その結果、昇圧回路ＣＰ１ｂは、チャージ動作を行い、また、クロック信号（図示省略）に基づくポンプ動作を行うことで、電力用トランジスタＱＮ１（Ｌ）のゲート電位を、電力用トランジスタＱＮ１（Ｌ）が十分線形領域で動作できる電位まで昇圧する。
【0069】
次に、バッテリＢＡＴが逆接続された場合を想定する。この場合、逆流防止用ダイオードＤｃはブレークダウンしないため、抵抗Ｒ１１の両端には電位差が生じない。このため、ｎＭＯＳトランジスタＭＮ１１はオフし、電源電位［１ｂ］ＶＤ１ｂ（すなわち、略バッテリ電源電位ＶＢ）が抵抗Ｒ１２を介して伝送されることで、ｎＭＯＳトランジスタＭＮ１２はオン、ｐＭＯＳトランジスタＭＰ１１はオフとなる。その結果、負電位検出信号［１］Ｓ＿ＤＥＴ１は、電源［１ｂ］ＶＤ１ｂと同電位（略バッテリ電源電位ＶＢ）になり、負電位検出信号［２］Ｓ＿ＤＥＴ２は、電源［１ａ］ＶＤ１ａ（すなわち、接地電源電位ＧＮＤ）と同電位になる。
【0070】
ゲート放電回路ＤＣＧ１ｂ内のｎＭＯＳトランジスタＭＮ１６は、負電位検出信号［１］Ｓ＿ＤＥＴ１に応じてオンとなる。昇圧回路ＣＰ１ｂでは、負電位検出信号［２］Ｓ＿ＤＥＴ２に応じて寄生バイポーラトランジスタ（図５のＢＴ）がオフとなり、発振回路も動作しないためポンプ動作も行われない。このため、昇圧回路ＣＰ１ｂは非活性状態となる。その結果、電力用トランジスタＱＮ１（Ｌ）は、オフとなり、逆方向の通電を遮断する。
【0071】
続いて、バッテリＢＡＴの順接続時で、電源［１ａ］ＶＤ１ａに負サージ（例えば、－６０Ｖ～－１２０Ｖ等）が印加された場合を想定する。この場合、電源［１ａ］ＶＤ１ａと電源［３］ＶＤ３の電位関係は、前述したバッテリＢＡＴの逆接続時と同じであるため、仮に、バッテリＢＡＴの逆接続時と負サージ印加時とを区別しなければ、ｎＭＯＳトランジスタＭＮ１６のオンによって電力用トランジスタＱＮ１（Ｌ）はオフとなる。
【0072】
しかし、負サージ印加時には、電力用トランジスタＱＮ１（Ｌ）はオンであることが望まれる。ここで、図７に示した制御入力信号ＩＮがアサートレベルの場合には、電力用トランジスタＱＮ１（Ｌ）は、元々オンであるため、負サージが印加されても特に問題は生じない。一方、制御入力信号ＩＮがネゲートレベルの場合（すなわち、昇圧回路ＣＰ１ｂが元々非活性状態の場合）には、バッテリＢＡＴの逆接続時と異なり電力用トランジスタＱＮ１（Ｌ）をオンさせるための工夫が必要となる。
【0073】
電源［１ａ］ＶＤ１ａに負サージが印加されると、ＥＳＤ保護用ダイオードＤｅ１を介して、逆流防止用ダイオードＤｃがブレークダウンし、抵抗Ｒ１１の両端に電位差が生じる。また、電源［１ｂ］ＶＤ１ｂは、電源［３］ＶＤ３からＥＳＤ保護用ダイオードＤｅ１の順方向電圧分降下した電位となり、電源電位［１ａ］ＶＤ１ａよりも高くなる。その結果、ｎＭＯＳトランジスタＭＮ１１はオンとなり、負電位検出信号［１］Ｓ＿ＤＥＴ１は、電源［１ａ］ＶＤ１ａと同電位になる。これにより、ゲート放電回路ＤＣＧ１ｂ内のｎＭＯＳトランジスタＭＮ１６は、オフとなる。
【0074】
また、ｎＭＯＳトランジスタＭＮ１１のオンに応じて、ｐＭＯＳトランジスタＭＰ１１はオンとなり、ｎＭＯＳトランジスタＭＮ１２はオフとなる。その結果、ｐＭＯＳトランジスタＭＰ１１から抵抗Ｒ１３およびダイオードＤ１１の経路で電流が流れる。これにより、負電位検出信号［２］Ｓ＿ＤＥＴ２は、電源電位［１ａ］ＶＤ１ａを基準に、ダイオード（ツェナーダイオード）Ｄ１１のブレークダウン電圧（例えば６Ｖ等）だけ正側となる電位になる。
【0075】
昇圧回路ＣＰ１ｂでは、寄生バイポーラトランジスタＢＴが当該負電位検出信号［２］Ｓ＿ＤＥＴ２を受けてオンとなり、チャージ動作を行う。なお、昇圧回路ＣＰ１ｂでは、制御入力信号ＩＮのネゲートに伴いポンプ動作は行われないため、昇圧回路ＣＰ１ｂは、チャージ動作のみが活性状態となる。これにより、電力用トランジスタＱＮ１（Ｌ）のゲート・ソース間に、ダイオード（ツェナーダイオード）Ｄ１１のブレークダウン電圧によって定まるオン電圧を印加することができる。この際に、ｎＭＯＳトランジスタＭＮ１６はオフである。その結果、負サージ印加時に、電力用トランジスタＱＮ１（Ｌ）をオンに制御することが可能になる。このように、ダイオードＤ１１のブレークダウン電圧は、電力用トランジスタＱＮ１（Ｌ）が十分線形領域で動作できる値であればよい。
【0076】
ここで、昇圧回路ＣＰ１ｂ内の寄生バイポーラトランジスタ（図５のＢＴ）のベース電流は、抵抗Ｒ１３で調整可能であり、電力用トランジスタＱＮ１（Ｌ）のオンスピードは、抵抗Ｒ１３の値により決めることができる。例えば、急速にオンさせたい場合は、抵抗Ｒ１３を小さい抵抗値に設定すればよい。また、ここでは、ゲート放電回路ＤＣＧ１ｂ内にｎＭＯＳトランジスタＭＮ１６を設けた。一方、ｎＭＯＳトランジスタの代わりにｐＭＯＳトランジスタを用いることは容易でない。すなわち、この場合、バッテリＢＡＴの逆接続時、電源［１ａ］ＶＤ１ａが接地電源電位ＧＮＤとなっている状態で、電力用トランジスタＱＮ１（Ｌ）のゲート電位を接地電源電位ＧＮＤまで放電するためには、ｐＭＯＳトランジスタのゲートに負電位を印加する必要がある。
【0077】
また、逆流防止用ダイオードＤｃの耐圧付近でのチャタリング防止のため、負電位検出信号［１］Ｓ＿ＤＥＴ１および負電位検出信号［２］Ｓ＿ＤＥＴ２は、負サージ印加時の状態でラッチされることが望ましい。ｎＭＯＳトランジスタＭＮ１３～ＭＮ１５、抵抗Ｒ１４，Ｒ１５およびコンデンサＣ１１は、このラッチ用の素子として設けられる。ラッチは、電源電位［１ａ］ＶＤ１ａが正極に戻ると、電源電位［１ａ］ＶＤ１ａと電源電位［１ｂ］ＶＤ１ｂの電位差が小さくなるため解除される。
【0078】
以上のように、負サージ印加時に電力用トランジスタＱＮ１（Ｌ）を急速にオンさせることにより、ブレークダウンさせた場合と比較して、電力用トランジスタＱＮ１（Ｌ）の損失を大幅に低減することが可能になり、電力用トランジスタＱＮ１（Ｌ）に低耐圧な構造を適用することが可能になる。また、電力用トランジスタＱＮ１（Ｌ）の保護を図ることも可能になる。損失に関する具体例を以下に示す。
【0079】
電力用トランジスタＱＮ１（Ｌ）の耐圧を“ＢＶ１”、オン抵抗を“Ｒｏｎ１”、負サージ電位を“Ｖｓｒ”、負荷抵抗を“ＲＬ”とすると、ブレークダウンさせた場合の損失ＰＬ１は、式（１）となり、オンさせた場合の損失ＰＬ２は、式（２）となる。例えば、Ｖｓｒ＝－１００Ｖ、ＢＶ１＝２０Ｖ、Ｒｏｎ１＝５ｍΩ、ＲＬ＝１Ωとした場合、ＰＬ１が１６００Ｗであるのに対して、ＰＬ２は、５０Ｗとなる。
ＰＬ１＝ＢＶ１×（｜Ｖｓｒ｜－ＢＶ１）／ＲＬ …（１）
ＰＬ２＝Ｒｏｎ×（｜Ｖｓｒ｜／ＲＬ）２ …（２）
ＰＬ１＝ＢＶ１×（｜Ｖｓｒ｜－ＢＶ１）／ＲＬ …（１）
ＰＬ２＝Ｒｏｎ×（｜Ｖｓｒ｜／ＲＬ）２ …（２）
【0080】
図１０は、図９の回路を配線基板上で形成した場合の構成例を示す回路図である。図１０に示されるように、図９の回路は、配線基板ＢＤ２上に複数の部品を実装することで実現することも可能である。図１０において、チャージ回路ＣＵは、前述した負サージ印加時の図５の寄生バイポーラトランジスタＢＴに相当する回路であり、昇圧回路自体は、ドライバＤＶｂ１内に搭載される。図１１は、図７のリレー装置と、図１０に基づくリレー装置との外形例を比較した模式図である。
【0081】
図１１に示されるように、図１０に基づくリレー装置（配線基板ＢＤ２）では、図７のリレー装置ＲＬＹｂと比較して、部品点数が大きく増大するため、装置の小型化が図ることが困難となる。また、図１０におけるｐＭＯＳトランジスタＭＰｂ１のゲート酸化膜耐圧はダンプサージを考慮して、４０Ｖ以上のものが必要になるが、一般的なゲート酸化膜耐圧は２０Ｖであるため、ツェナーダイオードＺＤｂ２の耐圧を２０Ｖ以下に設定する必要がある。バッテリ電源電位ＶＢを８Ｖ～１６Ｖ程度として温度特性を加味すると、ツェナーダイオードＺＤｂ２の耐圧は、１６Ｖ～２０Ｖの範囲内に収める必要があり、部品選定が困難となり得る。
【0082】
《実施の形態２の主要な効果》
以上、実施の形態２の方式では、バッテリＢＡＴの順接続時で、制御入力信号ＩＮのアサート時、昇圧回路ＣＰ１ｂは、チャージ動作およびポンプ動作共に活性状態となる。また、ゲート放電回路ＤＣＧ１ｂ内のｎＭＯＳトランジスタＭＮ１６は、ソースが電源［１ａ］ＶＤ１ａに結合され、ゲートがｐＭＯＳトランジスタＭＰ１および抵抗Ｒ１２を介して電源［１ａ］ＶＤ１ａに結合され、ドレインに昇圧電位が印加された状態であるためオフとなる。これにより、電力用トランジスタＱＮ１（Ｌ）はオンとなる。一方、制御入力信号ＩＮのネゲート時、ｎＭＯＳトランジスタＭＮ１６は、ドレインに昇圧電位が残存している期間でオフとなり、電力用トランジスタＱＮ１（Ｌ）は、当該期間でオンとなる。ただし、電力用トランジスタＱＮ２はオフである。
以上、実施の形態２の方式では、バッテリＢＡＴの順接続時で、制御入力信号ＩＮのアサート時、昇圧回路ＣＰ１ｂは、チャージ動作およびポンプ動作共に活性状態となる。また、ゲート放電回路ＤＣＧ１ｂ内のｎＭＯＳトランジスタＭＮ１６は、ソースが電源［１ａ］ＶＤ１ａに結合され、ゲートがｐＭＯＳトランジスタＭＰ１および抵抗Ｒ１２を介して電源［１ａ］ＶＤ１ａに結合され、ドレインに昇圧電位が印加された状態であるためオフとなる。これにより、電力用トランジスタＱＮ１（Ｌ）はオンとなる。一方、制御入力信号ＩＮのネゲート時、ｎＭＯＳトランジスタＭＮ１６は、ドレインに昇圧電位が残存している期間でオフとなり、電力用トランジスタＱＮ１（Ｌ）は、当該期間でオンとなる。ただし、電力用トランジスタＱＮ２はオフである。
【0083】
また、バッテリＢＡＴの逆接続時、昇圧回路ＣＰ１ｂは非活性状態であり、ｎＭＯＳトランジスタＭＮ１６は、ソースが電源［１ａ］ＶＤ１ａに結合され、ゲートがＥＳＤ保護用ダイオードＤｅ１および抵抗Ｒ１２を介して電源［３］ＶＤ３に結合された状態であるためオンとなる。これにより、電力用トランジスタＱＮ１（Ｌ）はオフとなる。さらに、バッテリＢＡＴの順接続時で、制御入力信号ＩＮのネゲート時で、負サージ印加時、昇圧回路ＣＰ１ｂは、チャージ動作が活性状態となる。ｎＭＯＳトランジスタＭＮ１６は、ソースが電源［１ａ］ＶＤ１ａに結合され、ゲートもｎＭＯＳトランジスタＭＮ１１を介して電源［１ａ］ＶＤ１ａに結合されるためオフとなる。これにより、電力用トランジスタＱＮ１（Ｌ）はオンとなる。
【0084】
このような方式を用いることで、実施の形態１の場合と同様の効果が得られる。さらに、負サージ印加時に電力用トランジスタＱＮ１（Ｌ）をオンに駆動できるように構成することで、負サージ印加時の損失を低減でき、電力用トランジスタＱＮ１（Ｌ）に電力用トランジスタＱＮ２よりも低耐圧な構造を適用することが可能になる。その結果、リレー装置の更なる低損失化または小型化が実現可能になる。
【0085】
（実施の形態３）
《実施の形態３の前提となる問題点》
前述したように、図９に示したゲート放電回路ＤＣＧ１ｂ内のｎＭＯＳトランジスタＭＮ１６のゲート電位は、負電位検出信号［１］Ｓ＿ＤＥＴ１で制御される。バッテリＢＡＴが順接続の場合、負電位検出信号［１］Ｓ＿ＤＥＴ１は、電源［１ａ］ＶＤ１ａとほぼ同電位になる。このため、ｎＭＯＳトランジスタＭＮ１６は、オフとなり、電力用トランジスタＱＮ１（Ｌ）のゲート電荷を放電できる状態にはなっていない。すなわち、電力用トランジスタＱＮ１（Ｌ）をオフに制御できない状態となっている。
《実施の形態３の前提となる問題点》
前述したように、図９に示したゲート放電回路ＤＣＧ１ｂ内のｎＭＯＳトランジスタＭＮ１６のゲート電位は、負電位検出信号［１］Ｓ＿ＤＥＴ１で制御される。バッテリＢＡＴが順接続の場合、負電位検出信号［１］Ｓ＿ＤＥＴ１は、電源［１ａ］ＶＤ１ａとほぼ同電位になる。このため、ｎＭＯＳトランジスタＭＮ１６は、オフとなり、電力用トランジスタＱＮ１（Ｌ）のゲート電荷を放電できる状態にはなっていない。すなわち、電力用トランジスタＱＮ１（Ｌ）をオフに制御できない状態となっている。
【0086】
一方、負荷ＬＤへの通電自体は、電力用トランジスタＱＮ２で制御され、電力用トランジスタＱＮ２は、制御入力信号ＩＮに応じて迅速にオン・オフが制御される。このため、電力用トランジスタＱＮ１（Ｌ）の状態に関わらず、電力用トランジスタＱＮ２をオフに制御することで、負荷ＬＤへの順方向の通電を遮断することができる。
【0087】
このようなことから、電力用トランジスタＱＮ１（Ｌ）をオフに制御できないことで致命的な問題は生じないが、コンデンサ負荷等を用いた場合には問題が生じ得る。例えば、コンデンサ負荷を用いた場合で、制御入力信号ＩＮのネゲート時にクランキングが生じた場合、“コンデンサ負荷の電位＞電源電位［１ａ］ＶＤ１ａ”となるため、コンデンサ負荷の電荷が電源［１ａ］ＶＤ１ａに抜けてしまい、その後回復しないという問題が生じ得る。
【0088】
図１２は、本発明の実施の形態３による半導体装置（リレー装置）において、前提となる問題点の一例を示す波形図である。図１２には、時刻ｔ１で制御入力信号ＩＮがネゲートされ、時刻ｔ２～ｔ５の期間でクランキングが発生した場合の電源電位［１ａ］ＶＤ１ａと、電力用トランジスタＱＮ１（Ｌ），ＱＮ２のゲート電位と、出力電位ＶＯの電位変動が示される。
【0089】
時刻ｔ１で制御入力信号ＩＮがネゲートされると、電力用トランジスタＱＮ２のゲート電位は、ゲート放電回路ＤＣＧ２により負荷駆動端子Ｐｏ２（＋）の出力電位ＶＯと同電位になるまで引き下げられる。一方、ゲート放電回路ＤＣＧ１ｂ内のｎＭＯＳトランジスタＭＮ１６は、オンしないため、電力用トランジスタＱＮ１（Ｌ）のゲート電位は、電力用トランジスタＱＮ１（Ｌ）がオン可能な電位に維持される。電力用トランジスタＱＮ１（Ｌ）のゲート電位は、厳密には、当該ゲートに結合される各素子のリーク電流により、長期的には、電源電位［１ａ］ＶＤ１ａまで下がるが、図１２では、そのリーク電流が無い場合を仮定している。
【0090】
時刻ｔ２でクランキングが発生し、電源電位［１ａ］ＶＤ１ａが下がると、負荷駆動端子Ｐｏ２（＋）に結合されたコンデンサ負荷の電荷は、電力用トランジスタＱＮ２の寄生ダイオードＤｎ２と電力用トランジスタＱＮ１（Ｌ）のチャネルを経由して、電源［１ａ］ＶＤ１ａに抜けてしまう。時刻ｔ４～ｔ５の期間で、電源電位［１ａ］ＶＤ１ａは元の電位に復帰する。しかし、コンデンサ負荷の電位（出力電位ＶＯ）は、電力用トランジスタＱＮ２がオフであるため、抜けてしまった電荷が再供給されることなく、時刻ｔ３～ｔ４の期間で落ち込んだ電位に維持される。
【0091】
コンデンサ負荷が用いられる例として、リレー装置の下流に、コンデンサ負荷をバックアップ電源とするユニットが存在するような場合が挙げられる。この場合、例えば、下流ユニットが低電圧によって遮断される等のリスクが生じ得る。そこで、後述する実施の形態３のリレー装置（半導体装置）を用いることが有益となる。
【0092】
《リレー装置（実施の形態３）の構成および動作》
図１３は、本発明の実施の形態３による半導体装置（リレー装置）の概略構成例を示すブロック図である。図１３に示す半導体装置（リレー装置）ＲＬＹｃは、図７に示した構成例と比較して、次の４点が異なっている。１つ目の相違点として、負荷ＬＤ２がコンデンサ負荷となっている。２つ目の相違点として、遅延回路ＤＬＹが追加され、３つ目の相違点として、ゲート放電回路ＤＣＧ３が追加される。４つ目の相違点として、詳細は図１４に示すが、負電位検出回路ＶＮＤＥＴに電力用トランジスタＱＮ１（Ｌ）のゲート電位が入力される。
図１３は、本発明の実施の形態３による半導体装置（リレー装置）の概略構成例を示すブロック図である。図１３に示す半導体装置（リレー装置）ＲＬＹｃは、図７に示した構成例と比較して、次の４点が異なっている。１つ目の相違点として、負荷ＬＤ２がコンデンサ負荷となっている。２つ目の相違点として、遅延回路ＤＬＹが追加され、３つ目の相違点として、ゲート放電回路ＤＣＧ３が追加される。４つ目の相違点として、詳細は図１４に示すが、負電位検出回路ＶＮＤＥＴに電力用トランジスタＱＮ１（Ｌ）のゲート電位が入力される。
【0093】
遅延回路ＤＬＹは、入力バッファＩＢＦから出力される制御信号ＩＮｘのネゲートへの遷移（すなわち、制御入力信号ＩＮのネゲートへの遷移）をトリガとして、所定の期間アサートされる遅延信号Ｓ＿ＤＬＹを出力する。ゲート放電回路ＤＣＧ３は、電力用トランジスタＱＮ１（Ｌ）のゲートと電源［３］ＶＤ３との間に設けられ、遅延回路ＤＬＹからの遅延信号Ｓ＿ＤＬＹを受けて、電力用トランジスタＱＮ１（Ｌ）のゲート電荷を電源［３］ＶＤ３に向けて放電する。
【0094】
《リレー装置（実施の形態３）の主要部の詳細》
図１４は、図１３の半導体装置（リレー装置）における主要部の詳細な構成例を示す回路図である。図１５は、図１３における遅延回路の詳細な構成例を示す回路図である。図１４には、図１３に示した負電位検出回路ＶＮＤＥＴ周りと、昇圧回路（チャージポンプ回路）ＣＰ１ｂ周りと、ゲート放電回路ＤＣＧ１ｂ周りと、ゲート放電回路ＤＣＧ３周りの構成例が示される。
図１４は、図１３の半導体装置（リレー装置）における主要部の詳細な構成例を示す回路図である。図１５は、図１３における遅延回路の詳細な構成例を示す回路図である。図１４には、図１３に示した負電位検出回路ＶＮＤＥＴ周りと、昇圧回路（チャージポンプ回路）ＣＰ１ｂ周りと、ゲート放電回路ＤＣＧ１ｂ周りと、ゲート放電回路ＤＣＧ３周りの構成例が示される。
【0095】
負電位検出回路ＶＮＤＥＴｃ（ＶＮＤＥＴ）内の負電位判別回路ＪＤＧｃは、図９に示した構成例と比較して、さらに、抵抗Ｒ１２と直列に結合されるｎＭＯＳトランジスタＭＮ２１と、ｎＭＯＳトランジスタＭＮ１６のゲートと電源［３］ＶＤ３との間に設けられるコンデンサＣ２１とを備える。ｎＭＯＳトランジスタＭＮ２１のゲートは、電力用トランジスタＱＮ１（Ｌ）のゲートに結合される。ゲート放電回路ＤＣＧ３は、ｎＭＯＳトランジスタＭＮ２１（および電力用トランジスタＱＮ１（Ｌ））のゲートと電源［３］ＶＤ３との間に直列に結合される抵抗Ｒ２１およびｎＭＯＳトランジスタＭＮ２２を備える。ｎＭＯＳトランジスタＭＮ２２のゲートには、遅延信号Ｓ＿ＤＬＹが印加される。
【0096】
まず、図１４に示される回路の概略を説明する。図１２で述べた問題の要因は、ゲート放電回路ＤＣＧ１ｂ内のｎＭＯＳトランジスタＭＮ１６が、バッテリＢＡＴの逆接続時にはオンに制御されるが、バッテリＢＡＴの順接続時にはオフを維持することにある。その結果、バッテリＢＡＴの順接続時には、制御入力信号ＩＮがネゲートされても、電力用トランジスタＱＮ１（Ｌ）のオンが維持される事態が生じ得るため、クランキング時に電荷抜けが生じてしまう。
【0097】
ここで、ｎＭＯＳトランジスタＭＮ１６がオフを維持するのは、ｎＭＯＳトランジスタＭＮ１６のゲート電位が電源電位［１ａ］ＶＤ１ａに追従するためである。一方、クランキングに伴う電源電位［１ａ］ＶＤ１ａの変動時に、ｎＭＯＳトランジスタＭＮ１６のゲート電位が、電源電位［１ａ］ＶＤ１ａに追従せずにクランキング発生前の電源電位［１ａ］ＶＤ１ａを維持する場合を考える。この場合、ｎＭＯＳトランジスタＭＮ１６は、電源電位［１ａ］ＶＤ１ａの変動に応じてゲート・ソース間電圧が生じるため、自動的にオンとなる。その結果、電力用トランジスタＱＮ１（Ｌ）をオフに制御することができる。
【0098】
そこで、クランキング発生前の負電位検出信号［１］Ｓ＿ＤＥＴ１の電位（ｎＭＯＳトランジスタＭＮ１６のゲート電位）を維持するコンデンサＣ２１が設けられる。具体的には、ｎＭＯＳトランジスタ（短絡用トランジスタ）ＭＮ１６は、制御入力信号ＩＮのアサート期間では、ゲート（負電位検出信号［１］Ｓ＿ＤＥＴ１）に電源電位［１ａ］ＶＤ１ａが印加されることでオフとなっている。コンデンサＣ２１は、この制御入力信号ＩＮのアサート期間でのｎＭＯＳトランジスタＭＮ１６のゲート電位を、制御入力信号ＩＮのネゲート期間で維持する。
【0099】
ただし、電源電位［１ｂ］ＶＤ１ｂは、電源電位［１ａ］ＶＤ１ａの変動に連動するため、仮に、ｎＭＯＳトランジスタＭＮ２１が無い場合、コンデンサＣ２１の電位も電源電位［１ｂ］ＶＤ１ｂに連動してしまい、クランキング発生前の電源電位［１ａ］ＶＤ１ａを維持できない。そこで、ｎＭＯＳトランジスタ（制御用トランジスタ）ＭＮ２１が設けられる。ｎＭＯＳトランジスタＭＮ２１は、電源［１ｂ］ＶＤ１ｂ（ひいては、電源［１ａ］ＶＤ１ａ（正極電源端子Ｐｉ２（＋）））とｎＭＯＳトランジスタＭＮ１６のゲートの間に設けられる。ｎＭＯＳトランジスタＭＮ２１は、制御入力信号ＩＮのネゲート期間でオフに制御されることで、ｎＭＯＳトランジスタＭＮ１６のゲートをハイインピーダンス状態に制御する。
【0100】
具体的には、ｎＭＯＳトランジスタＭＮ２１のゲートは、電力用トランジスタＱＮ１（Ｌ）のゲートに結合され、当該ゲートと同電位になる。したがって、電源電位［１ａ］ＶＤ１ａの変動が生じると、ゲートにクランキング発生前の電源電位［１ａ］ＶＤ１ａが印加されているｎＭＯＳトランジスタＭＮ１６がオンし、電力用トランジスタＱＮ１（Ｌ）のゲート電位を、クランキング発生後の変動状態の電源電位［１ａ］ＶＤ１ａに制御する。ｎＭＯＳトランジスタＭＮ２１では、変動状態の電源電位［１ａ］ＶＤ１ａに連動してソース（電源電位［１ｂ］ＶＤ１ｂ）の変動が生じるが、同様にしてゲートも変動するため、オフを維持する。その結果、ｎＭＯＳトランジスタＭＮ１６のゲートは、ハイインピーダンス状態に保たれ、そのゲート電位は、コンデンサＣ２１によってクランキング発生前の電源電位［１ａ］ＶＤ１ａに保たれる。
【0101】
一方、例えば、クランキング発生前に電力用トランジスタＱＮ１（Ｌ）のゲートが昇圧電位を維持している場合、電力用トランジスタＱＮ１（Ｌ）はオンとなっており、ｎＭＯＳトランジスタＭＮ２１もオンとなっている。ここで、前述したように制御入力信号ＩＮのネゲート期間でｎＭＯＳトランジスタＭＮ２１がオフとなるためには、制御入力信号ＩＮがアサートレベルからネゲートレベルに遷移する際に、初期状態としてｎＭＯＳトランジスタＭＮ２１をオフに制御しておく必要がある。
【0102】
そうでない場合、電源電位［１ａ］ＶＤ１ａが変動すると、負電位検出信号［１］Ｓ＿ＤＥＴ１が当該変動状態の電源電位［１ａ］ＶＤ１ａへの追従を開始してしまうため、ｎＭＯＳトランジスタＭＮ１６はオンとならず、その結果として、ｎＭＯＳトランジスタＭＮ２１もオンを維持することになり得る。そこで、ゲート放電回路ＤＣＧ３が設けられる。ゲート放電回路ＤＣＧ３は、制御入力信号ＩＮがアサートレベルからネゲートレベルに遷移する際に、ｎＭＯＳトランジスタＭＮ２１および電力用トランジスタＱＮ１（Ｌ）のゲート電位を“ＶＤ１ａ－ＶＦ”（ＶＦは、保護ダイオードＤ２の順方向電圧）に定める。これによって、ゲート放電回路ＤＣＧ３は、ｎＭＯＳトランジスタＭＮ２１をオフに制御し、加えて、電力用トランジスタＱＮ１（Ｌ）もオフに制御する。
【0103】
次に、図１４および図１５に示される回路の詳細について説明する。図１５に示される遅延回路ＤＬＹは、ｎＭＯＳトランジスタＭＮ３１～ＭＮ３３と、ｐＭＯＳトランジスタＭＰ３１～ＭＰ３４と、抵抗Ｒ３１～Ｒ３３と、コンデンサＣ３１～Ｃ３３と、ダイオードＤ３１と、インバータＩＶ３１と、電流源ＩＳ３１，ＩＳ３２とを備える。電流源ＩＳ３１，ＩＳ３２は、カレントミラー回路やゲートとソースをショートしたデプレッショントランジスタ等で実現される。なお、抵抗Ｒ３１～Ｒ３３は、ゲートとソースをショートしたデプレッショントランジスタ等に置き換えても問題ない。
【0104】
電流源ＩＳ３１、ダイオードＤ３１および抵抗Ｒ３３は、電源［１ｂ］ＶＤ１ｂの基準となる電源（電源電位）［６］ＶＤ６を生成する。ｎＭＯＳトランジスタＭＮ３１およびｐＭＯＳトランジスタＭＰ３１のゲートには、入力バッファＩＢＦからの制御信号ＩＮｘが入力される。コンデンサＣ３２，Ｃ３３、抵抗Ｒ３２、ｎＭＯＳトランジスタＭＮ３３、ｐＭＯＳトランジスタＭＰ３３，ＭＰ３４およびインバータＩＶ３１は、タイマ回路を構成する。そして、インバータＩＶ３１によって遅延信号Ｓ＿ＤＬＹが出力される。インバータＩＶ３１は、電源［１ｂ］ＶＤ１ｂと電源［６］ＶＤ６との間の信号を、電源［１ｂ］ＶＤ１ｂと電源［３］ＶＤ３との間の信号にレベルシフトする機能も備える。
【0105】
このような構成において、制御信号ＩＮｘは、制御入力信号ＩＮのアサートに応じてアサートレベル（この例ではＶＤ３レベル）となる。その結果、ｎＭＯＳトランジスタＭＮ３１はオフとなり、電源［１ｂ］ＶＤ１ｂと電源［６］ＶＤ６は同電位になる。すなわち、電源［６］ＶＤ６は、所定の電源が生成されていない非活性状態となる。また、ｐＭＯＳトランジスタＭＰ３１はオンとなり、ノードＮａは電源［１ｂ］ＶＤ１ｂと同電位になる。
【0106】
制御入力信号ＩＮがアサートからネゲートに切り替わると、制御信号ＩＮｘはネゲートレベル（この例ではＶＤ１ｂレベル）となり、ｎＭＯＳトランジスタＭＮ３１はオンとなり、同時に、ｐＭＯＳトランジスタＭＰ３１はオフとなる。ただし、この時点では、ｐＭＯＳトランジスタＭＰ３２がオフであるため、ノードＮａの電位は、コンデンサＣ３１と抵抗Ｒ３１で決まる時定数で電源電位［１ｂ］ＶＤ１ｂから電源［３］ＶＤ３へと推移する。
【0107】
一方、制御信号ＩＮｘがアサートレベル（ＶＤ３レベル）からネゲートレベル（ＶＤ１ｂレベル）に切り替わった直後では、ノードＮａの電位は電源電位［１ｂ］ＶＤ１ｂの近傍である。このため、ｎＭＯＳトランジスタＭＮ３２はオンとなり、ダイオードＤ３１と電流源ＩＳ３１によって電源［６］ＶＤ６が生成される。すなわち、電源［６］ＶＤ６は活性状態となる。詳細は後述するが、電源［６］ＶＤ６が生成された直後、ノードＮｂの電位は、電源電位［６］ＶＤ６のレベルであるため、ｐＭＯＳトランジスタＭＰ３２はオンであり、コンデンサＣ３１と抵抗Ｒ３１で決まる時定数とは関係なく、ｎＭＯＳトランジスタＭＮ３２のオンは維持される。
【0108】
コンデンサＣ３２、抵抗Ｒ３２およびｎＭＯＳトランジスタＭＮ３３は、ノードＮｂの電位を初期化するために設けられ、電源［６］ＶＤ６が生成された直後に、ｎＭＯＳトランジスタＭＮ３３をオンに制御し、ノードＮｂの電位を電源電位［６］ＶＤ６のレベルに引き下げる。これにより、ｐＭＯＳトランジスタＭＰ３２はオンとなり、前述したように、コンデンサＣ３１および抵抗Ｒ３１の時定数に関わらず、ｎＭＯＳトランジスタＭＮ３２のオンが維持される。
【0109】
コンデンサＣ３２および抵抗Ｒ３２で決まる一定時間が経過すると、ｎＭＯＳトランジスタＭＮ３３はオフとなる。その結果、電流源ＩＳ３２の電流をｐＭＯＳトランジスタＭＰ３３，ＭＰ３４でミラーした電流によってコンデンサＣ３３のチャージが始まり、ノードＮｂの電位は、電源電位［６］ＶＤ６から電源電位［１ｂ］ＶＤ１ｂへ推移する。遅延信号Ｓ＿ＤＬＹは、電源［６］ＶＤ６の活性化時点から、ノードＮｂの電位がインバータＩＶ３１のしきい値に達するまでの期間でアサートレベルとなり、この期間でゲート放電回路ＤＣＧ３内のｎＭＯＳトランジスタＭＮ２２をオンに制御する。
【0110】
ノードＮｂの電位がインバータＩＶ３１のしきい値に達すると、遅延信号Ｓ＿ＤＬＹはネゲートレベルとなり、ゲート放電回路ＤＣＧ３内のｎＭＯＳトランジスタＭＮ２２はオフとなる。遅延信号Ｓ＿ＤＬＹのアサート期間の長さは、当該期間内に電力用トランジスタＱＮ１（Ｌ）のゲート電荷が放電されるように、ゲート放電回路ＤＣＧ３内の抵抗Ｒ２１の抵抗値と併せて適切に設定される。ノードＮｂの電位がインバータＩＶ３１のしきい値を超えて電源電位［１ｂ］ＶＤ１ｂに近づくと、ｐＭＯＳトランジスタＭＰ３２はオフとなる。
【0111】
その結果、ノードＮａの電位は、コンデンサＣ３１と抵抗Ｒ３１で決まる時定数に応じて、電源電位［１ｂ］ＶＤ１ｂから電源電位［３］ＶＤ３へ推移し、ｎＭＯＳトランジスタＭＮ３２はオフとなる。これにより、電源［６］ＶＤ６は、電源［１ｂ］ＶＤ１ｂと同電位になり、遅延回路ＤＬＹの消費電流はゼロとなる。遅延回路ＤＬＹは、制御入力信号ＩＮがアサートからネゲートへ切り替わった際の一定期間だけ動作すればよい。このため、一定期間の後は、このように電源［６］ＶＤ６を非活性化することで消費電流を無くすことが望ましい。
【0112】
図１６は、図１４の回路の動作例を示す波形図である。制御入力信号ＩＮがネゲートされると、遅延信号Ｓ＿ＤＬＹは、一定時間アサートされる（時刻ｔ１～ｔ３）。電力用トランジスタＱＮ１（Ｌ）のゲート電荷は、時刻ｔ１～ｔ３の期間内で放電される必要があり、かつ電力用トランジスタＱＮ２のゲート電荷よりも遅く放電される必要がある。この例では、電力用トランジスタＱＮ１（Ｌ）のゲート電荷は、時刻ｔ２で放電され、電力用トランジスタＱＮ２のゲート電荷は、時刻ｔ１後かつ時刻ｔ２前に放電される。この放電順序に関し、仮に、電力用トランジスタＱＮ１（Ｌ）が電力用トランジスタＱＮ２よりも先にオフになると、電力用トランジスタＱＮ１（Ｌ）と電力用トランジスタＱＮ２の合成抵抗の変動が不連続となり、スイッチングノイズを招く恐れがある。
【0113】
時刻ｔ４～ｔ７の期間は、クランキングによる電源［１ａ］ＶＤ１ａの電位変動期間となる。当該電位変動期間において、電力用トランジスタＱＮ１（Ｌ）は既に時刻ｔ２でオフになっている（すなわち、ゲートとソースが電源［１ａ］ＶＤ１ａに結合されている）ため、コンデンサ負荷の電位（出力電位ＶＯ）は、図１２の場合と異なり、電源［１ａ］ＶＤ１ａへ抜けない。
【0114】
すなわち、当該電位変動期間において、図１４のｎＭＯＳトランジスタＭＮ１１およびｎＭＯＳトランジスタＭＮ２１はオフであるため、負電位検出信号［１］Ｓ＿ＤＥＴ１は、コンデンサＣ２１により、時刻ｔ１以前のレベル（電位変動前の略電源電位［１ａ］ＶＤ１ａレベル）に維持される。これにより、当該電位変動期間では、ゲート放電回路ＤＣＧ１ｂ内のｎＭＯＳトランジスタＭＮ１６は、電力用トランジスタＱＮ１（Ｌ）のゲート電位が電位変動後の電源電位［１ａ］ＶＤ１ａと同電位になるように制御する。
【0115】
なお、このような制御を用いずとも、電力用トランジスタＱＮ１（Ｌ）のゲート電位は、ゲート・ドレイン間容量により、ソース電位にある程度は追従する。ただし、電力用トランジスタＱＮ１（Ｌ）のゲート・ソース間容量との兼ね合いや、負電位検出信号［２］Ｓ＿ＤＥＴ２の残留電荷に伴う昇圧回路ＣＰ１ｂのチャージ動作も考えられるため、前述したような制御を行うことが望ましい。
【0116】
《実施の形態３の主要な効果》
以上、実施の形態３の方式では、実施の形態２と同様の動作を行うことに加えて、バッテリＢＡＴの順接続時で、制御入力信号ＩＮのネゲート時で、クランキング発生時に、コンデンサＣ２１が、ｎＭＯＳトランジスタＭＮ２１がオフの状態でクランキング発生前のｎＭＯＳトランジスタＭＮ１６のゲート電位を維持する。その結果、ｎＭＯＳトランジスタＭＮ１６は、クランキングによってソース電位が低下するため自動的にオンとなり、これに伴い、電力用トランジスタＱＮ１（Ｌ）はオフとなる。なお、バッテリＢＡＴの逆接続時、ｎＭＯＳトランジスタＭＮ２１は、オフになり得るが、電源［１ｂ］ＶＤ１ｂ側をアノードとする寄生ダイオードＤｎ２１が導通するため、実施の形態２の場合と同様の動作となる。
以上、実施の形態３の方式では、実施の形態２と同様の動作を行うことに加えて、バッテリＢＡＴの順接続時で、制御入力信号ＩＮのネゲート時で、クランキング発生時に、コンデンサＣ２１が、ｎＭＯＳトランジスタＭＮ２１がオフの状態でクランキング発生前のｎＭＯＳトランジスタＭＮ１６のゲート電位を維持する。その結果、ｎＭＯＳトランジスタＭＮ１６は、クランキングによってソース電位が低下するため自動的にオンとなり、これに伴い、電力用トランジスタＱＮ１（Ｌ）はオフとなる。なお、バッテリＢＡＴの逆接続時、ｎＭＯＳトランジスタＭＮ２１は、オフになり得るが、電源［１ｂ］ＶＤ１ｂ側をアノードとする寄生ダイオードＤｎ２１が導通するため、実施の形態２の場合と同様の動作となる。
【0117】
このような方式を用いることで、実施の形態２と同様の効果が得られる。さらに、制御入力信号ＩＮのネゲート期間で電力用トランジスタＱＮ１（Ｌ）をオフに制御することができ、クランキングによって電源電位［１ａ］ＶＤ１ａが変動した場合であっても電力用トランジスタＱＮ１（Ｌ）のオフを維持することができる。その結果、コンデンサ負荷の電荷抜けを防ぐことが可能になる。なお、ここでは、図９の構成例に対して各種回路を追加したが、図４の構成例に対して同様の回路を追加することも可能である。
【0118】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0119】
ＢＡＴ バッテリ
ＢＴ 寄生バイポーラトランジスタ
Ｃ コンデンサ
ＣＰ 昇圧回路
Ｄ ダイオード
ＤＣＧ ゲート放電回路
Ｄｎ 寄生ダイオード
ＥＣＵ 電子制御装置
ＧＮＤ バッテリ電源（接地電源電位）
ＩＮ 制御入力信号
ＬＤ 負荷
ＭＣＵ マイクロコントローラ
ＭＮ ｎＭＯＳトランジスタ
ＭＰ ｐＭＯＳトランジスタ
ＱＮ 電力用トランジスタ
Ｒ 抵抗
ＲＬＹ リレー装置
ＶＢ バッテリ電源（バッテリ電源電位）
ＶＣＬ 車両
ＶＤ 電源（電源電位）
ＶＮＤＥＴ 負電位検出回路
ＶＯ 出力電位
ＢＴ 寄生バイポーラトランジスタ
Ｃ コンデンサ
ＣＰ 昇圧回路
Ｄ ダイオード
ＤＣＧ ゲート放電回路
Ｄｎ 寄生ダイオード
ＥＣＵ 電子制御装置
ＧＮＤ バッテリ電源（接地電源電位）
ＩＮ 制御入力信号
ＬＤ 負荷
ＭＣＵ マイクロコントローラ
ＭＮ ｎＭＯＳトランジスタ
ＭＰ ｐＭＯＳトランジスタ
ＱＮ 電力用トランジスタ
Ｒ 抵抗
ＲＬＹ リレー装置
ＶＢ バッテリ電源（バッテリ電源電位）
ＶＣＬ 車両
ＶＤ 電源（電源電位）
ＶＮＤＥＴ 負電位検出回路
ＶＯ 出力電位
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】