特許 7027463 埋め込み不揮発性メモリデバイス、およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-02-18

(45)【発行日】2022-03-01

(54)【発明の名称】埋め込み不揮発性メモリデバイス、およびその製造方法

(51)【国際特許分類】

   H01L 27/11573 20170101AFI20220221BHJP

   H01L 21/8234 20060101ALI20220221BHJP

   H01L 27/088 20060101ALI20220221BHJP

   H01L 27/1157 20170101ALI20220221BHJP

   H01L 21/336 20060101ALI20220221BHJP

   H01L 29/788 20060101ALI20220221BHJP

   H01L 29/792 20060101ALI20220221BHJP

   H01L 27/11531 20170101ALI20220221BHJP

【ＦＩ】

H01L27/11573

H01L27/088 C

H01L27/088 H

H01L27/1157

H01L29/78 371

H01L27/11531

【請求項の数】 19

(21)【出願番号】P 2019570571

(86)(22)【出願日】2018-07-13

(65)【公表番号】

(43)【公表日】2020-09-24

(86)【国際出願番号】 US2018042088

(87)【国際公開番号】W WO2019018231

(87)【国際公開日】2019-01-24

【審査請求日】2020-01-31

(31)【優先権主張番号】62/534,512

(32)【優先日】2017-07-19

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】15/848,439

(32)【優先日】2017-12-20

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507364997

【氏名又は名称】サイプレス セミコンダクター コーポレーション

【氏名又は名称原語表記】Ｃｙｐｒｅｓｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ

【住所又は居所原語表記】１９８ Ｃｈａｍｐｉｏｎ Ｃｏｕｒｔ， Ｓａｎ Ｊｏｓｅ， ＣＡ ９５１３４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100213333

【弁理士】

【氏名又は名称】鹿山 昌代

(72)【発明者】

【氏名】チュン チェン

(72)【発明者】

【氏名】ジェームス パク

(72)【発明者】

【氏名】ウンスン キム

(72)【発明者】

【氏名】インクック カン

(72)【発明者】

【氏名】ソン－タグ カン

(72)【発明者】

【氏名】クオ ツン チャン

【審査官】小山 満

(56)【参考文献】

【文献】特開２０１４－１７５６６６（ＪＰ，Ａ）

【文献】特開２０１７－０２８１３３（ＪＰ，Ａ）

【文献】特開２０１２－１１４２６９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１３／０２６７０７４（ＵＳ，Ａ１）

【文献】欧州特許出願公開第０２６５０９１０（ＥＰ，Ａ２）

【文献】米国特許出願公開第２０１８／０２１１９６５（ＵＳ，Ａ１）

【文献】国際公開第２０１７／０１４２５４（ＷＯ，Ａ１）

【文献】欧州特許出願公開第０３３００１１１（ＥＰ，Ａ１）

【文献】米国特許出願公開第２０１２／０１３２９７８（ＵＳ，Ａ１）

【文献】特開２０１５－１０３６９８（ＪＰ，Ａ）

【文献】国際公開第２０１６／０８８１９６（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／１１５７３

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２７／１１５７

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｈ０１Ｌ ２７／１１５３１

(57)【特許請求の範囲】

【請求項1】

単一の半導体基板に第１の領域および第２の領域が配置され、
前記第１の領域において、メモリゲートスタックを形成するステップと、
前記第２の領域において、高誘電率誘電体の上に犠牲ポリシリコンゲートを形成するステップと、
前記半導体基板の前記第１の領域において、前記メモリゲートスタックに隣接するセレクトゲートスタックを形成するステップと、
前記犠牲ポリシリコンゲートを金属ゲートに置き換えて、前記半導体基板の前記第２の領域において、ロジックＦＥＴを形成するステップと、
を含み、
前記第１の領域および前記第２の領域における前記半導体基板の表面は、実質的に同一平面上に存在し、
前記メモリゲートスタックを形成するステップは、
前記半導体基板における前記第１の領域において、電荷トラップ層を形成するステップと、
前記電荷トラップ層の上に、メモリゲートポリシリコン層を形成するステップと、
前記メモリゲートポリシリコン層を、少なくともパターニングし、メモリゲートを形成するステップと、を含み、
前記セレクトゲートスタックを形成するステップは、
前記半導体基板の前記第１の領域において、ゲート酸化物層を形成するステップと、
前記ゲート酸化物層の上に、セレクトゲートポリシリコン層を堆積するステップと、
前記セレクトゲートポリシリコン層を、少なくともパターニングし、前記セレクトゲートスタックが前記メモリゲートスタックに隣接して配置されるように、セレクトゲートを形成するステップと、を含み、
前記セレクトゲートを形成するステップは、
前記セレクトゲートポリシリコン層を平坦化するステップをさらに含み、
前記セレクトゲートポリシリコン層を平坦化するステップは、
前記メモリゲートポリシリコン層を覆う薄い誘電体層が露出すると停止する、方法。

【請求項2】

前記メモリゲートスタックと前記セレクトゲートスタックとの間に、少なくとも２つの誘電体層を形成するステップをさらに含む、
請求項１に記載の方法。

【請求項3】

前記メモリゲート又は前記セレクトゲートの少なくとも一方の上に、シリサイドを形成するステップをさらに含む、
請求項１に記載の方法。

【請求項4】

前記薄い誘電体層は、約２０オングストロームから約５００オングストロームの範囲の厚さを有する、
請求項１に記載の方法。

【請求項5】

前記半導体基板の前記第１の領域における第１の表面、および、前記半導体基板の前記第２の領域における第２の表面は、互いに、２００オングストローム以内の同一平面上に存在する、
請求項１に記載の方法。

【請求項6】

前記セレクトゲートにおける第１の上面、前記メモリゲートにおける第２の上面、および、前記ロジックＦＥＴにおける第３の上面は、互いに、３００オングストローム以内の同一平面上に存在する、
請求項１に記載の方法。

【請求項7】

前記犠牲ポリシリコンゲートを前記金属ゲートに置き換えるステップの前に、
前記第１の領域において、少なくとも前記セレクトゲートおよび前記メモリゲートを覆う保護膜を形成するステップをさらに含む、
請求項１に記載の方法。

【請求項8】

半導体デバイスの製造方法であって、
基板の第１の領域において、スプリットゲート不揮発性メモリセルを形成するステップと、
前記基板の第２の領域において、高誘電率誘電体の上に配置された金属ゲートを含むロジックＦＥＴを形成するステップと、
を含み、
前記ロジックＦＥＴおよび前記スプリットゲート不揮発性メモリセルは、実質的に同じ高さとなり、
前記スプリットゲート不揮発性メモリセルを形成するステップは、
電荷トラップ層の上に、メモリゲートポリシリコン層を堆積するステップと、
メモリゲートポリシリコン層を、少なくともパターニングし、メモリゲートを形成するステップと、
セレクトゲート酸化物層および前記メモリゲートを覆うセレクトゲートポリシリコン層を堆積するステップと、
前記メモリゲートの上面および前記セレクトゲートポリシリコン層の上面が、前記基板の表面と、実質的に同一平面上に存在し、且つ、前記基板の表面と平行になるように、前記セレクトゲートポリシリコン層を平坦化するステップと、
前記第１の領域において、前記セレクトゲートポリシリコン層および前記セレクトゲート酸化物層の一部を除去して、前記メモリゲートに隣接する前記セレクトゲートを形成するステップと、
前記メモリゲートポリシリコン層を覆う薄い誘電体層を堆積するステップをさらに含み、
前記薄い誘電体層を堆積するステップは、
前記セレクトゲートポリシリコン層の平坦化を前記薄い誘電体層で停止させる、
半導体デバイスの製造方法。

【請求項9】

前記セレクトゲートポリシリコン層の一部を除去するステップは、
前記メモリゲートの一方側の上で、前記セレクトゲートポリシリコン層の第１部分を除去するステップと、
前記メモリゲートの他方側の上で、前記セレクトゲートポリシリコン層の第２部分をパターニングし、前記セレクトゲートを形成するステップと、を含む、
請求項８に記載の半導体デバイスの製造方法。

【請求項10】

前記セレクトゲートポリシリコン層の前記第１部分を除去するステップは、
ウェットエッチングまたはドライエッチングの少なくとも１つを実行するステップと、を含む、
請求項９に記載の半導体デバイスの製造方法。

【請求項11】

前記セレクトゲートポリシリコン層を堆積するステップの前に、
前記メモリゲートの少なくとも２つの側面を覆う少なくとも２つの誘電体層を形成するステップをさらに含む、
請求項８に記載の半導体デバイスの製造方法。

【請求項12】

前記セレクトゲートにおける第１の上面、前記メモリゲートの第２の上面、および前記ロジックＦＥＴにおける第３の上面は、互いに、２００オングストローム以内の同一平面上に存在する、
請求項８に記載の半導体デバイスの製造方法。

【請求項13】

半導体デバイスの製造方法であって、
基板の第１領域において、電荷トラップ層を覆うメモリゲートポリシリコン層を堆積するステップと、
少なくとも前記メモリゲートポリシリコン層をパターニングし、メモリゲートを形成するステップと、
前記第１領域において、セレクトゲート酸化物層および前記メモリゲートを覆うセレクトゲートポリシリコン層を堆積するステップと、
前記メモリゲートの上面および前記セレクトゲートポリシリコン層の上面が、実質的に同一平面上に存在するように、前記セレクトゲートポリシリコン層を平坦化するステップと、
前記メモリゲートポリシリコン層を覆う薄い誘電体層を堆積するステップと、を含み、
前記薄い誘電体層を堆積するステップは、
前記セレクトゲートポリシリコン層の平坦化を前記薄い誘電体層で停止させ、
第２の領域において、前記基板の上に、高誘電率誘電体層を堆積し、前記高誘電率誘電体層を覆う犠牲ポリシリコンゲート層を堆積するステップと、
前記犠牲ポリシリコンゲート層および前記高誘電率誘電体層をパターニングするステップと、
前記セレクトゲートポリシリコン層の一部を除去して、前記メモリゲートに隣接する前記セレクトゲートを形成するステップと、
誘電体層を堆積し、前記メモリゲート、前記セレクトゲート、および、ロジックＦＥＴをカプセル化するステップと、
前記犠牲ポリシリコンゲート層を除去するステップと、
前記高誘電率誘電体層を覆う金属ゲートを堆積し、前記第２の領域において、前記ロジックＦＥＴを形成するステップと、
を含む、半導体デバイスの製造方法。

【請求項14】

前記メモリゲートにおける少なくとも２つの側壁を覆い、それぞれが少なくとも２つの誘電体層を含むゲート間誘電体層を形成するステップをさらに含む、
請求項１３に記載の半導体デバイスの製造方法。

【請求項15】

前記セレクトゲートポリシリコン層を平坦化するステップは、
化学機械的研磨プロセス、ドライエッチバックプロセス、又は、それらの組み合わせを実行するステップを含む、
請求項１３に記載の半導体デバイスの製造方法。

【請求項16】

前記メモリゲートの上面、前記セレクトゲートの上面、および前記ロジックＦＥＴの上面が、実質的に同一平面上に存在するように、金属研磨を実行するステップをさらに含む、
請求項１３に記載の半導体デバイスの製造方法。

【請求項17】

前記メモリゲートポリシリコン層を堆積するステップは、
ドープされたポリシリコン層を堆積するステップ、
又は、ドープされていないポリシリコン層を堆積し、続いて、前記ドープされていないポリシリコン層をドープするステップ、
のうちの何れか１つを実行するステップを含む、
請求項１３に記載の半導体デバイスの製造方法。

【請求項18】

前記セレクトゲートポリシリコン層を堆積するステップは、
ドープされたポリシリコン層を堆積するステップ、
又は、ドープされていないポリシリコン層を堆積し、続いて、前記ドープされていないポリシリコン層をドープするステップ、
のうちの何れか１つを実行するステップを含む、
請求項１３に記載の半導体デバイスの製造方法。

【請求項19】

前記犠牲ポリシリコンゲート層を除去するステップの前に、
少なくとも前記メモリゲートおよび前記セレクトゲートを覆う保護膜を形成するステップと、をさらに含む、
請求項１３に記載の半導体デバイスの製造方法。

【発明の詳細な説明】

【関連出願の相互参照】

【0001】

本出願は、20１7年１2月20日に出願された米国仮特許出願第１5/848,439号の国際出願であり、20１7年7月１9日に出願された米国仮特許出願第62/534,5１2号の優先権を主張するものであり、これらの仮出願の開示全体を、ここに参照のために取り込む。

【背景技術】

【0002】

フラッシュメモリセルなどの不揮発性メモリ（ＮＶＭ）セルは、コンピュータメモリシステムにデータを保存する。不揮発性メモリセルは、半導体基板上に形成され、メモリ機能および論理機能を提供するための複数のトランジスタを含む。

【図面の簡単な説明】

【0003】

本実施形態およびその効果は、添付の図面と併せて以下の説明を参照することによって最もよく理解され得る。これらの図面は、本実施形態の趣旨および範囲から逸脱することなく、本実施形態に対して当業者により行われ得る種々の変形や変更が可能である。

【0004】

【図1】本開示の複数の実施形態に係る統合スプリットゲート不揮発性メモリセルの一例を示す図である。

【図2】本開示の複数の実施形態に係るデバイスの製造の一部分における埋め込みスプリットゲート不揮発性メモリデバイスの一例を示す図である。

【図3】本開示の複数の実施形態に係るデバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイスの一例を示す図である。

【図4】本開示の複数の実施形態に係るデバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイスの一例を示す図である。

【図5】本開示の複数の実施形態に係るデバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイスの一例を示す図である。

【図6】本開示の複数の実施形態に係るデバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイスの一例を示す図である。

【図7】本開示の複数の実施形態に係るデバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイスの一例を示す図である。

【図8】本開示の複数の実施形態に係るデバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイスの一例を示す図である。

【図9】本開示の複数の実施形態に係るデバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイスの一例を示す図である。

【図10】本開示の複数の実施形態に係るデバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイスの一例を示す図である。

【図11】本開示の複数の実施形態に係るデバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイスの一例を示す図である。

【図12】本開示の複数の実施形態に係るデバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイスの一例を示す図である。

【図13】本開示の複数の実施形態に係るデバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイスの一例を示す図である。

【図14】本開示の複数の実施形態に係るデバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイスの一例を示す図である。

【図15】本開示の複数の実施形態に係るスプリットゲート不揮発性メモリデバイスの製造方法の一例を示すフローチャートである。

【図16】本開示の複数の実施形態に係るスプリットゲート不揮発性メモリデバイスの製造方法の一例を示すフローチャートである。

【発明を実施するための形態】

【0005】

スプリットゲート不揮発性メモリセルは、半導体基板上に形成されたメモリゲートおよびセレクトゲートを含むことができる。スプリットゲートの構成は、１トランジスタ又は２トランジスタを有する不揮発性メモリセルの構成と比較して、サイズおよび効率の特性を改善できる。スプリットゲート不揮発性メモリセルは、メモリセルに格納されたデータへのアクセスを可能にするセレクトゲート、および、データを格納するメモリゲートを含む場合がある。複数の実施形態において、セレクトゲートおよびメモリゲートは、１つ又は複数のゲート間誘電体層によって半導体基板上で分離されてもよい。

【0006】

スプリットゲート不揮発性メモリセルは、特定のデバイスにおいて、複数の利点を提供し得るが、半導体基板の上のスプリットゲート不揮発性メモリセルを、特定のロジックデバイスと統合することは、製造において困難を引き起こす場合がある。例えば、特定の高度なロジックプロセスは、金属ゲートが備える高誘電率（Ｈｉｇｈ‐ｋ）ゲート誘電体（ＨＫＭＧ）を使用して、トランジスタのパフォーマンスを向上させ、リーク電流を削減する。高誘電率材料の一例として、二酸化ハフニウム、二酸化ジルコニウム、二酸化チタンなどが含まれ得る。複数の実施形態において、高誘電率材料は、２、３、３．５、又は、ゲートとしての適切な機能を提供しながらリーク電流を減らすための別の値を超える誘電率を有するとして特徴付けられ得る。ＨＫＭＧは、二酸化ケイ素などのシリコンベースのゲート誘電体の代わりに、高誘電率材料を使用して製造できる。しかしながら、複数の実施形態において、スプリットゲート不揮発性メモリセルと同じ基板の上に、ＨＫＭＧロジックゲートを製造すると、ロジックトランジスタの特性が変化する場合がある。さらに、スプリットゲート不揮発性メモリセルとロジックトランジスタの高さの違いは、特定の処理ステップ中にメモリセル又はロジックトランジスタの適切な製造を妨げる可能性がある。

【0007】

本明細書では、スプリットゲート不揮発性メモリセルを、ＨＫＭＧと統合する半導体デバイスおよびプロセスが開示される。埋め込みデバイスは、デバイスのロジック領域において、半導体基板と略同じ高さの基板のメモリセル領域において、シリコンなどの半導体基板を含んでいてもよい。例えば、異なる領域における基板の高さは、互いに、約２００オングストローム以内であってよい。埋め込みデバイスは、また、スプリットゲート不揮発性メモリセルにおいて、実質的に同一平面上に存在するメモリゲートの上面およびセレクトゲートの上面を含んでいてもよい。例えば、セレクトゲートの上面およびメモリゲートの上面は、互いに、約３００オングストローム以内の同一平面上に存在してよい。同様に、セレクトゲートの上面およびメモリゲートの上面も、ＨＫＭＧロジックトランジスタの上面と実質的に同一平面上に存在してもよい。これにより、製造プロセスの一部で、ロジックゲートを交換中において、干渉を減らすことができる。複数の実施形態において、スプリットゲート不揮発性メモリセルのセレクトゲート又はメモリゲートの一部に、シリサイドを形成してもよいが、セレクトゲートとメモリゲートとを分離する誘電体には、シリサイドを形成しなくてよい。

【0008】

ＨＫＭＧロジックトランジスタが埋め込まれたスプリットゲート不揮発性メモリセルを製造するプロセスは、半導体基板の第１の領域において、スプリットゲート不揮発性メモリセルを製造するステップと、半導体基板の第２の領域において、高誘電率金属ゲートを有する電界効果トランジスタ（ＦＥＴ）を製造するステップと、を含み得る。スプリットゲート不揮発性メモリセルを形成するステップは、セレクトゲート（ＳＧ）、および、セレクトゲートに隣接するメモリゲート（ＭＧ）を形成するステップを含み得る。複数の実施形態において、セレクトゲートおよびメモリゲートは、１つ又は複数の誘電体層によって分離され得る。ロジックＦＥＴは、ポリシリコンゲートを備えた同一半導体基板の上に形成され得る。そして、その後、ポリシリコンゲートを金属ゲートに置き換え得る。したがって、高誘電率金属ゲートロジックＦＥＴ、および、スプリットゲート不揮発性メモリセルは、実質的に同一平面上に存在する上面を有する半導体基板の上に形成され得る。したがって、複数の実施形態において、半導体基板は、両方の領域において、実質的に同様の厚さを有し得る。例えば、セレクトゲート、メモリゲート、およびＦＥＴは、ゲートの構成要素を堆積する前に、基板に、空洞又は凹部を作成することなく形成されてもよい。さらに、セレクトゲート、メモリゲート、およびＦＥＴの高さは、セレクトゲート、メモリゲート、およびＦＥＴのそれぞれの上面が、実質的に同一平面になるように構成され得る。高誘電率金属ゲートロジックＦＥＴを備えた埋め込みスプリットゲート不揮発性メモリデバイスを製造するプロセスの詳細については、以下の図を参照して詳細に説明する。

【0009】

図１は、スプリットゲート不揮発性メモリセル１００の一例を示すブロック図である。図１に示すように、スプリットゲート不揮発性メモリセル１００は、セレクトゲート１１０およびメモリゲート１２０を含み得る。セレクトゲート１１０およびメモリゲート１２０は、半導体基板１３０の上に形成される。例えば、半導体基板１３０は、シリコンウェハ、又は、他の基板材料であってよい。図１に示されるように、セレクトゲート１１０およびメモリゲート１２０は、半導体に凹部を形成することなく半導体基板１３０の上に形成される。したがって、半導体基板１３０は、セレクトゲート１１０およびメモリゲート１２０が形成される領域の周りに、実質的に平坦なトポグラフィを有する。誘電体層１４０は、また、セレクトゲート１１０とメモリゲート１２０とを分離するために、半導体基板１３０の上に形成されてもよい。複数の実施形態において、誘電体層１４０は、複数の誘電体材料から成る複数の層を含んでいてもよい。

【0010】

図１を参照して説明されるように、スプリットゲート不揮発性メモリセル１００は、開示されているもの以外の追加の構成要素および特徴を含んでいてもよい。スプリットゲート不揮発性メモリセル１００は、一例であって、構成を説明するために、メモリセルの特定の特徴を示すことが意図されたものであり、動作を実行するためにメモリセル内又はメモリセルの周辺において、追加の構成要素を使用してもよい。例えば、以下で、さらに説明するメモリセルは、高誘電率金属ゲートロジックＦＥＴを備えた半導体デバイスに埋め込まれている。以下で説明するメモリセルは、セレクトゲート１１０およびメモリゲート１２０の追加の詳細も含んでいる。

【0011】

半導体デバイスに実装される場合、複数のスプリットゲート不揮発性メモリセル１００が、メモリアレイに形成されていてもよい。メモリアレイは、特定のメモリセルをアドレス指定するために制御回路でアクセスされ得る。例えば、行デコーダおよび列デコーダを使用して、制御回路で受信したコマンドに基づいて、メモリセルをアドレス指定してもよい。さらに、センスアンプ、および、ワード線又はビット線ドライバを使用して、アドレス指定されたスプリットゲート不揮発性メモリデバイスに電流を印加し、デバイスのメモリゲート１２０に格納されたデータを検出してもよい。

【0012】

図２は、デバイスの製造の一部分における埋め込みスプリットゲート不揮発性メモリデバイス２００の一例を示す図である。図２において、埋め込みスプリットゲート不揮発性メモリデバイス２００の基礎は、半導体基板２２０の上に形成される。例えば、酸化物－窒化物－酸化物（ＯＮＯ）スタック２１０は、少なくとも、半導体基板２２０のメモリ領域２２５に形成され得る。複数の実施形態において、ＯＮＯスタック２１０は、メモリ領域２２５、および、周辺領域又はロジックＦＥＴ領域２２７の両方に形成され、その後、周辺領域およびロジックＦＥＴ領域から除去されてもよい。複数の実施形態において、ＯＮＯスタック２１０以外の構造が半導体基板２２０の上に形成されてもよい。例えば、複数の実施形態において、ＯＮＯスタック２１０は、シリコン層の上部および下部に、さらに形成されてもよい。

【0013】

半導体基板２２０は、また、メモリ領域２２５から分離されているロジックＦＥＴ領域２２７を含んでいてもよい。一実施形態において、メモリ領域２２５およびロジックＦＥＴ領域２２７は、互いに隣接して配置されていてもよい。他の実施形態において、それらは、単一の半導体基板２２０の異なる部分に配置されていてもよい。例えば、ロジックＦＥＴ領域２２７は、メモリ領域２２５において、メモリセルにアクセスするための高誘電率金属ゲートロジックＦＥＴ又は他の制御回路を含むように、製造プロセスの後半で形成されてもよい。複数の実施形態において、ロジックＦＥＴ領域２２７は、また、高誘電率金属ゲートロジックＦＥＴに加えて他の構成要素又は特徴を含んでいてもよい。一実施形態において、半導体基板２２０は、メモリ領域２２５およびロジックＦＥＴ領域２２７の両方で、比較的平坦な表面を有し得る。メモリ領域２２５およびロジックＦＥＴ領域２２７における半導体基板２２０の表面は、実質的に同一平面であるか、又は、互いに、２００オングストローム以内の同一平面上に存在する。

【0014】

複数の実施形態において、メモリゲートポリシリコン層２３０は、ＯＮＯスタック２１０の上部に堆積され得る。開示されるように、メモリゲートポリシリコン層２３０は、ロジックＦＥＴ領域２２７およびメモリ領域２２５を含む半導体基板２２０の表面にわたって堆積され得る。誘電体層２４０は、メモリゲートポリシリコン層２３０の上部に堆積され、メモリゲートのキャップ層として機能させてもよい。複数の実施形態において、誘電体層は、約２０オングストロームから約５００オングストロームの範囲の厚さを有していてよい。複数の実施形態において、第２のポリシリコン層２５０が、キャップ層の追加部分として、誘電体層２４０の上部に、堆積されていてもよい。

【0015】

図３は、デバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイス２００の一例を示す図である。図３において、メモリゲートポリシリコン層２３０、誘電体層２４０、および任意の第２のポリシリコン層２５０は、メモリゲート２６０の形状にパターン化されている。例えば、埋め込みスプリットゲート不揮発性メモリデバイス２００は、リソグラフィを使用してパターンを形成するために、マスク（図３に図示せず）が適用されていてもよい。マスクは、スプリットゲート不揮発性メモリデバイス２００の上でエッチングが実行されている間、メモリゲートポリシリコン層２３０の一部分を保護し得る。実施形態に応じて、エッチングは、ウェットエッチング、ドライエッチング、又はウェットエッチングとドライエッチングの組み合わせが適用されてよい。エッチングプロセスは、マスクによって保護されていないメモリゲートポリシリコン層２３０の一部分を除去してもよい。メモリゲートポリシリコン層２３０の残りの部分によって、メモリゲート２６０が形成され得る。複数の実施形態において、メモリゲート２６０は、リソグラフィパターニングおよびエッチングとは異なる方法で、半導体基板２２０の上に形成され、又は、パターニングされてもよい。一実施形態において、エッチングプロセスは、メモリ領域２２５において、ＯＮＯスタック２１０の下部酸化物層、又は別の層で停止され得る。

【0016】

図４は、デバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイス２００の一例を示す図である。図４において、誘電体層２７０は、少なくともメモリゲート２６０における２つの側面の上に堆積される。誘電体層２７０は、最終的に、ゲート間誘電体として形成され、メモリゲート２６０を、スプリットゲート不揮発性メモリデバイス２００において、後に形成されるセレクトゲートから分離し得る。複数の実施形態において、誘電体層２７０は、潜在的に異なる誘電体材料の複数の層を含んでいてもよい。例えば、誘電体層２７０は、複数の堆積又は酸化プロセスによって形成され、メモリゲート２６０の側面に異なる誘電体を適用し得る。誘電体層２７０は、半導体基板２２０のロジックＦＥＴ領域２７０における材料にも適用され得る。一実施形態において、誘電体層２７０は、少なくとも２つの誘電体層を含む。

【0017】

図５は、デバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイス２００の一例を示す図である。図５において、セレクトゲートポリシリコン層２８０は、スプリットゲート不揮発性メモリデバイス２００の上に堆積される。セレクトゲートポリシリコン層２８０は、メモリ領域２２５およびロジックＦＥＴ領域２２７を含む半導体基板２２０にわたって堆積され得る。複数の実施形態において、セレクトゲートポリシリコン層２８０は、上述のメモリゲートポリシリコン層２３０と同様であってもよい。例えば、複数の実施形態において、セレクトゲートポリシリコン層およびメモリゲートポリシリコン層は、それぞれ、ドープされていないポリシリコン層であってよい。複数の実施形態において、メモリゲートポリシリコン層２３０、又は、セレクトゲートポリシリコン層２８０の一方又は両方は、ドープされたポリシリコン層であってよい。メモリゲートポリシリコン層２３０、又は、セレクトゲートポリシリコン層２８０の何れかがドープされずに堆積される場合、プロセスの後の工程で、ｎ型又はｐ型ドーパントでドープされてもよい。複数の実施形態において、セレクトゲートポリシリコン層２８０は、メモリゲートポリシリコン層２３０とは異なる方法でドープされて、異なる電気特性を提供し得る。セレクトゲートポリシリコン層２８０が堆積される前に、セレクトゲート誘電体が、下に形成されていてもよい。

【0018】

図６は、デバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイス２００の一例を示す図である。図６において、セレクトゲートポリシリコン層２８０の一部が、埋め込みスプリットゲート不揮発性メモリデバイス２００から除去されている。例えば、セレクトゲートポリシリコン層２８０の一部は、平坦化プロセスを使用して除去され得る。加えて、任意の第２のポリシリコン層２５０が以前に適用されていた場合、平坦化プロセス中に、その一部が除去されてもよい。複数の実施形態において、化学機械平坦化（ＣＭＰ）プロセスを使用して、セレクトゲートポリシリコン層２８０、および、任意の第２のポリシリコン層２５０を含む層が平坦化されてよい。例えば、複数の実施形態において、ＣＭＰプロセスは、誘電体層２４０のレベルまで膜を平坦化してよい。開示されるように、メモリゲートポリシリコン層２３０の上の誘電体層２４０の残りの部分により、残りのメモリゲート２６０は、セレクトゲートポリシリコン層２８０と比較してわずかに低い上面を有し得る。複数の実施形態において、他のプロセスを使用して、図６に示されるような平坦な上面を形成してもよい。さらに、図８に示されるように、プロセスは、メモリ領域２２５、および、ロジックＦＥＴ領域２２７の両方に適用され得る。ＣＭＰプロセス、又は、他の平坦化プロセスの後において、メモリゲート２６０およびセレクトゲートポリシリコン層２８０は、上面が、実質的に同一平面上に存在してもよい、又は、上面が、互いに、３００オングストローム以内の同一平面上に存在してもよい。加えて、メモリゲートスタック（メモリゲート２６０およびＯＮＯスタック２１０）およびセレクトゲートスタック（セレクトゲートポリシリコン層２８０およびセレクトゲート誘電体）は、実質的に同様の高さ、又は、高さの差が３００オングストローム以内であってよい。一実施形態において、メモリゲートスタックもセレクトゲートスタックも、半導体基板２２０の凹部に形成されない。

【0019】

図７は、デバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイス２００の一例を示す図である。図７において、メモリゲートポリシリコン層２３０およびセレクトゲートポリシリコン層２８０を含む層の前に形成された層は、半導体基板２２０のロジックＦＥＴ領域２２７から除去されている。加えて、最終的なロジックＦＥＴ２９０の機能部分が、ロジックＦＥＴ領域２２７に形成され得る。例えば、ＦＥＴゲート誘電体２９２および犠牲ポリシリコンゲート２９４は、ロジックＦＥＴ領域２２７の上に形成され得る。一実施形態において、ＦＥＴゲート誘電体２９２は、高誘電率材料を含んでいてもよく、二酸化物ハフニウム、二酸化ジルコニウム、二酸化チタンなどに限定されない高誘電率材料を含んでよい。オプションとして、ゲートハードマスク２９６が、犠牲ポリシリコンゲート２９４を覆うように形成されてよい。ロジックＦＥＴ２９０は、セレクトゲートスタックおよびメモリゲートスタックの高さと実質的に同様の高さを有するように形成され得る。複数の実施形態において、ロジックＦＥＴ領域２２７からメモリゲートポリシリコン層２３０を除去した後、（ＦＥＴゲート誘電体２９２となる）高誘電率ゲート誘電体層、および、（犠牲ポリシリコンゲート２９４となる）犠牲ポリシリコン層が、半導体基板２２０のロジックＦＥＴ領域２２７にわたって、堆積され得る。次に、これらの層は、パターニングおよびエッチングされて、ＦＥＴゲート誘電体２９２および犠牲ポリシリコンゲート２９４を含むロジックＦＥＴ２９０の基礎を提供し得る。複数の実施形態において、ロジックＦＥＴ２９０は、セレクトゲートポリシリコン層２８０又はメモリゲート２６０と同じ高さであってよい。複数の実施形態において、ゲートハードマスク２９６も、ロジックＦＥＴ２９０の上部に堆積され、且つ、エッチングされてよい。

【0020】

図８は、デバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイス２００の一例を示す図である。図８において、誘電体層３１０は、メモリ領域２２５およびロジックＦＥＴ領域２２７の一部の上に堆積される。誘電体層３１０は、例えば、ＳｉＯ_２、ＳｉＮ、ＳｉＲＮ、ＳｉＯＮなどにより形成され得る。誘電体層３１０は、以下で説明する追加のエッチングプロセスのためのハードマスクとして機能し得る。複数の実装形態では、誘電体層３１０は、ロジックＦＥＴ２９０の一部、例えば、ロジックＦＥＴ２９０の最終的なスペーサを形成し得る。さらに、図８に示すように、誘電体層３１０は、リソグラフィおよびエッチングを使用するスプリットゲート不揮発性メモリデバイス２００の一部のみを覆うようにパターニングされてよい。

【0021】

図９は、デバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイス２００の一例を示す図である。図９において、スプリットゲート不揮発性メモリセルのソース側など、メモリゲート２６０の一方の側面の上のセレクトゲートポリシリコン層２８０の一部分を除去するために、エッチングが行われている。本明細書に記載される様々な実施形態において、エッチングは、ウェットエッチング、ドライエッチングプロセス、又はそれらの組み合わせであってよい。例えば、エッチングプロセスの後、領域３２０は、異なるメモリゲート２６０を分離するために開かれてよい。複数の実施形態において、領域３２０は、エッチングとは異なるプロセスを使用して開かれてよい。エッチングは、スプリットゲート不揮発性メモリデバイスのソース側で、セレクトゲートポリシリコン層２８０の一部分を除去してもよい。一実施形態において、ウェットエッチングを使用して、セレクトゲートポリシリコン層２８０と様々な誘電体層（例えば、誘電体層３１０）との間の高いエッチング選択性を達成し得る。複数の実施形態において、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を、ウェットエッチング化学物質の一例として、使用し得る。メモリゲート２６０およびロジックＦＥＴ２９０は、エッチングプロセス中に、セレクトゲートポリシリコン層２８０、ロジックＦＥＴ２９０、およびメモリゲート２６０の一部分を保護するために、図９に示されるように誘電体層３１０によってカプセル化され得る。

【0022】

図１０は、デバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイス２００の一例を示す図である。図１０において、スプリットゲート不揮発性メモリセルのドレイン側などのように、メモリゲート２６０の別の側面の上のセレクトゲートポリシリコン層２８０の一部分をパターン化するために、エッチングが実行されている。上述のように、様々な実施形態において、エッチングは、ドライエッチング又はウェットエッチングであってよい、そして、記載されている順序とは異なる順序で、実行されてよい。エッチングは、セレクトゲートポリシリコン層２８０の追加部分を除去して、図１０に示されるように、パターン化されたセレクトゲート２８０を形成し得る。一実施形態において、図９に記載されているように、セレクトゲートポリシリコン層２８０の除去、および、図１０に記載されているように、セレクトゲート２８０を形成するためのセレクトゲートポリシリコン層２８０のパターン化は、同時に実行されてよい。別の実施形態において、それらは個別に実行されてよい。隣接するメモリゲート２６０の間に形成される共通ソース線を有するメモリアレイが示されているが、複数の実施形態において、スプリットゲートメモリアレイは、メモリゲート２６０の両側に、セレクトゲート２８０を有するメモリセルで形成されてよい。そのような場合、メモリゲート２６０およびセレクトゲート２８０の形成は、本明細書で説明される技術を使用して形成されてよいが、特定のポリシリコン層に対して誘電体層３１０における異なるパターニングを伴う。

【0023】

図１１は、デバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイス２００の一例を示す図である。ロジックＦＥＴスペーサ３４０、および、スプリットゲートソース又はドレインスペーサ３３０は、半導体基板２２０の上に形成される。ロジックＦＥＴスペーサ３４０、および、スプリットゲートソース又はドレインスペーサ３３０は、同時に又は個別に形成され得る。一実施形態において、低濃度ドレイン（ＬＤＤ）領域又はソース／ドレイン注入領域などのようなソースおよびドレイン注入領域（この図には示されていない）は、半導体基板２２０において、ロジックＦＥＴスペーサ３４０およびスプリットゲートソース又はドレインスペーサ３３０の横又は下に形成されてよい。

【0024】

図１２は、デバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイス２００の一例を示す図である。図１２において、シリサイド３５０は、ロジックＦＥＴ２９０およびスプリットゲート不揮発性メモリデバイスのソース側およびドレイン側を覆うように形成される。一実施形態において、シリサイド３５０は、セレクトゲート２８０の上面に形成される。複数の実施形態において、シリサイド３５０は、セレクトゲート２８０に形成される代わりに、あるいは、セレクトゲート２８０に形成されることに加えて、メモリゲート２６０の上面に形成されてよい。さらに、セレクトゲート２８０とメモリゲート２６０との間の領域では、誘電体層によって、シリサイドの形成が妨げられてもよい。

【0025】

図１３は、デバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイス２００の一例を示す図である。図１３において、セレクトゲート２８０、メモリゲート２６０、および、ロジックＦＥＴ２９０の上部および周囲に、層間絶縁体（ＩＬＤ）が堆積されている。複数の実施形態において、ＩＬＤ層３６０は、酸化物層であってもよいし、異なる絶縁体により形成されてもよい。続いて、ＩＬＤ層３６０を平坦化して、セレクトゲート２８０、メモリゲート２６０、およびロジックＦＥＴ２９０の間に、平坦な上面を提供してよい。複数の実施形態において、ＣＭＰプロセスは、ロジックＦＥＴ２９０のゲートハードマスク２９６が、露出したところで、停止してよい。ＣＭＰプロセスはまた、ロジックＦＥＴ２９０ではなく、犠牲ポリシリコンゲート２９４が露出するところまで、進行させてもよい。一実施形態において、ＩＬＤ層３６０のＣＭＰプロセスは、メモリゲート２６０、セレクトゲート２８０、およびロジックＦＥＴ２９０の上面が、実質的に同一平面上、又は３００オングストローム以内の同一平面上に存在するように実行されてよい。

【0026】

図１４は、デバイスの製造の別の部分における埋め込みスプリットゲート不揮発性メモリデバイス２００の一例を示す図である。図１４において、保護マスク３７０は、スプリットゲート不揮発性メモリデバイス２００のメモリ領域２２５に適用されている。一実施形態において、保護マスク３７０は、酸化ケイ素、窒化ケイ素、又は窒化ケイ素を含み得るが、これらに限定されない。保護マスク３７０は、メモリゲート２６０およびセレクトゲート２８０を含むスプリットゲート不揮発性メモリセルを保護し得る。ロジックＦＥＴ領域２２７は、保護マスク３７０によって覆われなくてもよい。例えば、保護マスク３７０は、ロジックＦＥＴから除去されてよい。半導体基板２２０のメモリ領域２２５をマスキングした後、犠牲ポリシリコンゲート２９４（および犠牲ポリシリコンゲート２９４の上に残っているゲートハードマスク２９６）を除去するために、エッチング（ドライエッチング又はウェットエッチング）プロセスが実行されてよい。次に、ロジックＦＥＴ領域２２７のＦＥＴゲート誘電体２９２の上に金属ゲート材料３８０を堆積させて、ロジックＦＥＴ２９０のゲートを形成していた犠牲ポリシリコンゲート２９４を置き換えることができる。金属ゲート材料３８０の堆積後、スプリットゲート不揮発性メモリデバイス２００は、高誘電率金属ゲートロジックＦＥＴ３９０と一体化されたスプリットゲート不揮発性メモリセルを形成するセレクトゲート２８０およびメモリゲート２６０が完成され得る。一実施形態において、金属ゲート材料３８０は、タングステン、アルミニウム、ＴｉＮ、ＴｉＡｌ、又はその他の金属、合金、又は複合材料に限定されない。金属ゲート材料３８０が形成された後、オプションとして、金属研磨プロセスを実行して、高誘電率金属ゲートロジックＦＥＴ３９０の上面を平坦化してよい。

【0027】

図１５は、上述のスプリットゲート不揮発性メモリデバイスの製造方法４００の一例を示すフローチャートである。例えば、スプリットゲート不揮発性メモリデバイスの製造方法４００は、図２ ～１４および上述の説明に示されているように、スプリットゲート不揮発性メモリデバイス２００を製造するために実行され得る。

【0028】

まず、ブロック４１０において、メモリゲートが、半導体基板の第１の領域（メモリ領域）に形成され得る。例えば、メモリゲートは、上述の図２～４を参照して説明されるように、ポリシリコン層を堆積し、リソグラフィおよびエッチングを使用して、膜の一部を除去することにより、形成され得る。複数の実施形態において、メモリゲートは、異なる方法で形成されてもよい。

【0029】

次に、ブロック４２０において、ロジックＦＥＴが、半導体基板の第２の領域（ロジックＦＥＴ領域）に形成される。ロジックＦＥＴは、高誘電率誘電体を有していてよく、犠牲ポリシリコンゲートで一時的に形成される。例えば、ロジックＦＥＴは、上述の図７を参照して説明されるように形成され得る。

【0030】

次に、ブロック４３０において、半導体基板の第１の領域に、メモリゲートに隣接するセレクトゲートが形成される。例えば、セレクトゲートは、ポリシリコン層を堆積し、メモリゲートおよびセレクトゲートが、実質的に同一平面に存在するようにポリシリコン層をエッチバックし、膜をパターニングして、セレクトゲートの一部分を除去することにより形成され得る。複数の実施形態において、セレクトゲートは、図５～１０に関して上述したように形成され得る。

【0031】

次に、ブロック４４０において、ロジックＦＥＴの犠牲ポリシリコンゲートが、金属ゲートに置き換えられる。金属ゲートを置き換えた後、メモリ領域およびロジックＦＥＴ領域に形成されたデバイスは、実質的に同一平面上に存在し得る。ＣＭＰプロセス後において、犠牲ポリシリコンゲートの上のハードマスク、又は、犠牲ポリシリコンゲート自体の何れかを露出させた後、それらの高さは、同一平面上に存在する高さとなる。次に、メモリ領域を保護するための保護層のパターニング後、ウェットエッチング又はドライエッチングプロセスの何れかのプロセスを使用して、犠牲ポリシリコンゲートは、エッチング除去され得る。次に、犠牲ポリシリコンゲートが除去された場所に、金属ゲートが形成され得る。複数の実施形態において、上述の図１４を参照して説明されるように、犠牲ポリシリコンゲートを、金属ゲートに置き換え得る。

【0032】

図１６は、上述のスプリットゲート不揮発性メモリデバイスの製造方法４００の一例を示すフローチャートである。例えば、スプリットゲート不揮発性メモリデバイスの製造方法４００は、図２～１０および上述の説明に示されているように、スプリットゲート不揮発性メモリデバイス２００を製造するために実行され得る。

【0033】

まず、ブロック５１０において、ポリシリコンメモリゲート層が、半導体基板の第１の領域において、電荷蓄積膜の上部の半導体基板の上に堆積され得る。次に、ポリシリコンメモリゲート層がパターン化され、エッチングされて、メモリゲートを形成する。例えば、メモリゲートは、上述の図２～図３を参照して説明されるように、堆積および形成され得る。

【0034】

次に、ブロック５２０において、セレクトゲート酸化物が、ポリシリコンセレクトゲート層の下に形成され得る。例えば、ポリシリコンセレクトゲート層は、図５を参照して上述したように堆積され得る。複数の実施形態において、セレクトゲートは、図に示された以外の他の構成要素又は特徴で形成されてよい。

【0035】

次に、ブロック５３０において、ポリシリコンセレクトゲート層は、ポリシリコンセレクトゲート層の上面がメモリゲートの上面と実質的に同一平面となるように平坦化されてよい。例えば、ポリシリコンセレクトゲート層は、ＣＭＰプロセス、又はデバイスの表面に一致した平面を形成するための別のプロセスを使用して平坦化されてよい。複数の実施形態において、上述の図６を参照して説明されるように、レベリング化又は平坦化が実行されてよい。

【0036】

次に、ブロック５４０において、平坦化／レベリング化が実行されたポリシリコンセレクトゲート層は、２つのメモリゲート間に配置されたポリシリコンセレクトゲート層、例えば、スプリットゲート不揮発性メモリセルのソース側に配置されたポリシリコンセレクトゲート層の一部を除去するように、エッチングされてよい。複数の実施形態において、ＴＭＡＨを、ウェットエッチング化学物質の一例として、使用し得る。例えば、図９を参照して上述したように、ウェットエッチング又はドライエッチングが、実行されてよい。

【0037】

次に、ブロック５５０において、セレクトゲートを形成するために、ポリシリコンセレクトゲート層の追加部分が除去されてよい。一実施形態において、セレクトゲートは、スプリットゲート不揮発性メモリセルのドレイン側でメモリゲートに隣接して形成されてよい。例えば、ポリシリコンセレクトゲート層は、ドライエッチング又はウェットエッチングプロセスなどのように、リソグラフィおよびエッチングプロセスで除去されてよい。複数の実施形態において、上述の図１０を参照して説明されるように、ポリシリコンセレクトゲート層は、除去されてよい。

【0038】

さらに、複数の実施形態は、複数のコンピューターシステムによって、格納され、実行される分散コンピューティング環境で実施されてよい。さらに、コンピューターシステム間で転送される情報は、コンピューターシステムを接続する通信媒体を介して、プル又はプッシュされる場合があってよい。

【0039】

本明細書の方法の動作は、特定の順序で示され説明されているが、各方法の動作の順序は、特定の動作が逆の順序で実行されるように、又は、少なくとも部分的に、他の動作と同時に、特定の動作が実行されるように変更されてよい。別の実施形態において、別個の動作の命令又はサブ動作は、断続的および又は交互的な方法であってよい。本明細書で使用される「第１」、「第２」、「第３」、「第４」などの用語は、異なる構成要素を区別するためのラベルとして意図され、必ずしもそれらの数値指定にしたがって、順序の意味を持つものではない。本明細書で使用される場合、「連結」という用語は、１つ又は複数の介在要素を介して、直接又は間接的に接続されることを意味し得る。本明細書で説明される様々なバスを介して提供される信号の何れかは、他の信号と時間多重化され、１つ以上の一般的なオンダイバスを介して提供され得る。さらに、回路部品又はブロック間の相互接続およびインターフェイスは、バス又は単一の信号線として表示される場合がある。あるいは、各バスは１つ以上の単一の信号線であってもよく、各単一の信号線は代替的にバスであってもよい。

【0040】

上述の説明は、本発明の複数の実施形態の理解を提供するために、特定のシステム、構成要素、方法などの例などの多数の特定された詳細な説明を示している。しかしながら、本発明の少なくとも複数の実施形態は、これらの特定された詳細な説明なしで実施され得ることは、当業者には明らかである。他の例では、本発明を不必要に曖昧にすることを避けるために、周知の構成要素又は方法は詳細に説明されない、あるいは、単純なブロック図形式で提示される。したがって、記載されている特定された詳細な説明は単なる例示にすぎない。特定の実施形態は、これらの詳細な説明の一例とは異なる場合があり、それでも本発明の範囲内にあると考えられ得る。

【0041】

特許請求される範囲の実施形態は、本明細書で説明される様々な動作を含むが、これらに限定されない。これらの動作は、ハードウェアコンポーネント、ソフトウェア、ファームウェア、又はそれらの組み合わせによって実行され得る。

【0042】

上述の説明は、特許請求される範囲の複数の実施形態の理解を提供するために、特定のシステム、構成要素、方法などの一例などの多数の特定された詳細な説明を示している。しかしながら、これらの特定された詳細な説明なしで、少なくとも複数の実施形態が実施され得ることは、当業者には明らかであり得る。他の例では、よく知られている構成要素又は方法は、詳細な説明に記載されていない、あるいは、単純なブロック図の形式で示されている。したがって、記載されている特定された詳細な説明は単なる例示にすぎない。特定の実施形態は、これらの詳細な説明の一例とは異なる場合があり、依然として特許請求される範囲内にあると考えられ得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】