(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-02-18
(45)【発行日】2022-03-01
(54)【発明の名称】自己選択メモリデバイスにアクセスするための技術
(51)【国際特許分類】
G11C 11/56 20060101AFI20220221BHJP
G11C 13/00 20060101ALI20220221BHJP
H01L 21/8239 20060101ALI20220221BHJP
H01L 27/105 20060101ALI20220221BHJP
【ＦＩ】
G11C11/56 450
G11C13/00 270A
G11C13/00 270G
G11C13/00 480K
H01L27/105 449
【請求項の数】
31
(21)【出願番号】P 2020531715
(86)(22)【出願日】2018-11-29
(65)【公表番号】
(43)【公表日】2021-02-22
(86)【国際出願番号】 US2018063116
(87)【国際公開番号】W WO2019118192
(87)【国際公開日】2019-06-20
【審査請求日】2020-07-21
(31)【優先権主張番号】15/842,504
(32)【優先日】2017-12-14
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(74)【代理人】
【識別番号】100106851
【弁理士】
【氏名又は名称】野村 泰久
(72)【発明者】
【氏名】トルトレッリ，インノチェンツォ
(72)【発明者】
【氏名】レダエッリ，アンドレア
(72)【発明者】
【氏名】ピロヴァーノ，アゴスティーノ
(72)【発明者】
【氏名】ペッリッツェル，ファビオ
(72)【発明者】
【氏名】アレグラ，マリオ
(72)【発明者】
【氏名】ファンティーニ，パオロ
【審査官】堀田 和義
(56)【参考文献】
【文献】特表２００９－５３４８３５（ＪＰ，Ａ）
【文献】特開２００５－１２１８６（ＪＰ，Ａ）
【文献】国際公開第２０１７／０７８９８８（ＷＯ，Ａ１）
【文献】特開２００６－２２１７３７（ＪＰ，Ａ）
【文献】特開２００９－５４２７４（ＪＰ，Ａ）
【文献】国際公開第２０１８／０８０６１５（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １１／５６
Ｇ１１Ｃ １３／００
Ｈ０１Ｌ ２１／８２３９
(57)【特許請求の範囲】
【請求項1】
自己選択メモリセルの所望の論理状態を決定することであって、前記所望の論理状態は２ビット以上のデータを表し、前記自己選択メモリセルはカルコゲナイド合金を含み、前記カルコゲナイド合金の第１の側面は第１の電極と接合し、前記カルコゲナイド合金の第２の側面は第２の電極と接合する、ことと、前記自己選択メモリセルの前記所望の論理状態に対応する前記自己選択メモリセルの閾値電圧を決定することであって、前記自己選択メモリセルの前記閾値電圧は、前記カルコゲナイド合金の前記第１の側面における、又は前記カルコゲナイド合金の前記第２の側面における前記カルコゲナイド合金の局所的な組成に少なくとも部分的に基づいて設定される、ことと、
前記自己選択メモリセルの前記閾値電圧を得るために、単一の極性を有するプログラミングパルスの形状を決定することと、
前記プログラミングパルスの前記形状を決定することに少なくとも部分的に基づいて、前記自己選択メモリセルに前記プログラミングパルスを印加することと、
を含む方法。
【請求項2】
前記プログラミングパルスの前記形状を決定することは、固定の電圧振幅が維持される１つ以上の継続時間を決定することを含む、請求項１に記載の方法。
【請求項3】
前記自己選択メモリセルに前記プログラミングパルスが印加される場合に、前記プログラミングパルスの前記形状の変化を生じさせるように、前記自己選択メモリセルに流れる電流レベルを変えること、を更に含む、請求項１に記載の方法。
【請求項4】
前記プログラミングパルスの前記形状の変化は、前記自己選択メモリセルの異なる閾値電圧を生み出す、請求項１に記載の方法。
【請求項5】
前記プログラミングパルスの前記形状の前記変化は、第１の電圧レベル又は第１の電流レベルが確立するよりも大きい前記自己選択メモリセルの閾値電圧を第２の電圧レベル又は第２の電流レベルが確立することに少なくとも部分的に基づいた、前記第１の電圧レベルよりも大きい前記第２の電圧レベル、又は前記第１の電流レベルよりも大きい前記第２の電流レベルを含む、請求項４に記載の方法。
【請求項6】
前記カルコゲナイド合金は、シリコン（Ｓｉ）、セレン（Ｓｅ）、ヒ素（Ａｓ）、又はゲルマニウム（Ｇｅ）の内の少なくとも１つを含む、請求項１に記載の方法。
【請求項7】
前記自己選択メモリセルに前記プログラミングパルスを印加することは、前記カルコゲナイド合金に流れる電流を生み出すことと、
前記カルコゲナイド合金に流れる前記電流を生み出すことに少なくとも部分的に基づいて前記カルコゲナイド合金を加熱することと、
前記カルコゲナイド合金を加熱することに少なくとも部分的に基づいて、前記カルコゲナイド合金の前記第１の側面と前記カルコゲナイド合金の前記第２の側面との間の前記カルコゲナイド合金の少なくとも１つの成分の正味の移動を起こすことと、
を含む、請求項１に記載の方法。
【請求項8】
前記自己選択メモリセルの前記閾値電圧は、前記カルコゲナイド合金の前記第１の側面における、又は前記カルコゲナイド合金の前記第２の側面における前記カルコゲナイド合金の前記少なくとも１つの成分の濃度によって設定される、請求項７に記載の方法。
【請求項9】
前記自己選択メモリセルの前記閾値電圧は、前記カルコゲナイド合金の前記第１の側面における、又は前記カルコゲナイド合金の前記第２の側面における前記カルコゲナイド合金の前記少なくとも１つの成分の局所的な濃度に比例する、請求項７に記載の方法。
【請求項10】
前記自己選択メモリセルは、メモリアレイの１つ以上のデッキを含む３次元クロスポイントメモリアレイの一部であり、メモリアレイの各デッキは、基板又はメモリアレイの別のデッキの何れかの上部に配置される、請求項１に記載の方法。
【請求項11】
前記自己選択メモリセルは、水平方向に配備された第２のアクセス線と交差する垂直方向に配備された第１のアクセス線を含む３次元メモリアレイの一部である、請求項１に記載の方法。
【請求項12】
単一の極性を有する１つ以上の読み出しパルスを印加することと、前記１つ以上の読み出しパルスを印加することに少なくとも部分的に基づいて、前記自己選択メモリセルの前記閾値電圧を検出することと、
前記自己選択メモリセルの前記閾値電圧を検出することに少なくとも部分的に基づいて、前記自己選択メモリセルの論理状態を判定することと、
を更に含む、請求項１に記載の方法。
【請求項13】
前記１つ以上の読み出しパルスの前記極性は、前記プログラミングパルスの前記極性とは異なる、請求項１２に記載の方法。
【請求項14】
カルコゲナイド合金を含む自己選択メモリセルの所望の閾値電圧を決定することであって、前記所望の閾値電圧は、２ビット以上のデータを表す前記自己選択メモリセルの論理状態に対応する、ことと、前記自己選択メモリセルの前記所望の閾値電圧を得るために、前記自己選択メモリセルに流れる電流を生み出す、単一の極性を有するプログラミングパルスの形状を決定することと、
前記プログラミングパルスの前記形状を決定することに少なくとも部分的に基づいて前記自己選択メモリセルに前記プログラミングパルスを印加することによって、前記電流の向きに沿って前記カルコゲナイド合金の少なくとも１つの要素の空間分布を変えることと、
を含み、
前記自己選択メモリセルの前記所望の閾値電圧は、前記カルコゲナイド合金の前記少なくとも１つの要素の前記空間分布に少なくとも部分的に基づく、方法。
【請求項15】
前記プログラミングパルスの前記形状を決定することは、各継続時間の間に前記自己選択メモリセルに流れる前記電流を生み出すために、固定の電圧振幅が維持される１つ以上の継続時間を決定することを含む、請求項１４に記載の方法。
【請求項16】
前記自己選択メモリセルに前記プログラミングパルスを印加することは、前記カルコゲナイド合金の前記少なくとも１つの要素の正味の移動を生じさせるために固定の電圧振幅に基づいて前記カルコゲナイド合金に渡る電界を確立することと、
前記カルコゲナイド合金の前記少なくとも１つの要素の前記正味の移動を助長するために、前記自己選択メモリセルに流れる前記電流に少なくとも部分的に基づいて前記カルコゲナイド合金を加熱することと、
を含む、請求項１４に記載の方法。
【請求項17】
前記自己選択メモリセルは、前記カルコゲナイド合金の第１の側面と接触する第１の電極との間の第１の接合面と、前記カルコゲナイド合金の第２の側面と接触する第２の電極との間の第２の接合面とを含み、前記方法は、前記第１の接合面又は前記第２の接合面の何れかにおける前記カルコゲナイド合金の前記少なくとも１つの要素の濃度に少なくとも部分的に基づいて、前記自己選択メモリセルの前記所望の閾値電圧を設定すること、を更に含む、請求項１４に記載の方法。
【請求項18】
前記プログラミングパルスと同じ極性を有する１つ以上の読み出しパルスを印加することと、前記自己選択メモリセルの閾値電圧を検出する前記１つ以上の読み出しパルスを印加することに少なくとも部分的に基づいて、前記自己選択メモリセルの前記論理状態を判定することと、
を更に含む、請求項１４に記載の方法。
【請求項19】
少なくとも１つの電極との接合面を有するカルコゲナイド合金を含む自己選択メモリセルの閾値電圧を決定することであって、前記閾値電圧は、２ビット以上のデータを表す所望の論理状態に対応する、ことと、前記自己選択メモリセルの前記閾値電圧を決定することに少なくとも部分的に基づいて、単一の極性を有するプログラミングパルスの形状を決定することと、
前記プログラミングパルスの前記形状を決定することに少なくとも部分的に基づいて前記自己選択メモリセルに前記プログラミングパルスを印加することによって、前記電極との前記接合面における前記自己選択メモリセルの少なくとも１つの要素の局所的な濃度を変えることと、
を含む方法。
【請求項20】
前記自己選択メモリセルの前記閾値電圧は、前記接合面における前記自己選択メモリセルの局所的な組成に少なくとも部分的に基づいて設定される、請求項１９に記載の方法。
【請求項21】
前記自己選択メモリセルの前記閾値電圧は、前記接合面における前記自己選択メモリセルの少なくとも１つの成分の濃度に比例する、請求項１９に記載の方法。
【請求項22】
自己選択メモリセルを含むクロスポイントメモリアレイと、前記クロスポイントメモリアレイと結合されたコントローラと、
を含むメモリデバイスであって、
前記コントローラは、
前記自己選択メモリセルの所望の論理状態を決定することであって、前記所望の論理状態は２ビット以上のデータを表し、前記自己選択メモリセルはカルコゲナイド合金を含み、前記カルコゲナイド合金の第１の側面は第１の電極と接合し、前記カルコゲナイド合金の第２の側面は第２の電極と接合する、ことと、
前記自己選択メモリセルの前記所望の論理状態に対応する前記自己選択メモリセルの閾値電圧を決定することであって、前記自己選択メモリセルの前記閾値電圧は、前記カルコゲナイド合金の前記第１の側面における、又は前記カルコゲナイド合金の前記第２の側面における前記カルコゲナイド合金の局所的な組成に少なくとも部分的に基づいて設定される、ことと、
前記自己選択メモリセルの前記閾値電圧を得るために、単一の極性を有するプログラミングパルスの形状を決定することと、
前記プログラミングパルスの前記形状を判定することに少なくとも部分的に基づいて、前記自己選択メモリセルに前記プログラミングパルスを印加することと、
を行うように動作可能である、メモリデバイス。
【請求項23】
前記クロスポイントメモリアレイは、カルコゲナイド合金と、第１の電極と接合する前記カルコゲナイド合金の第１の側面と、第２の電極と接合する前記カルコゲナイド合金の第２の側面とを各々含む自己選択メモリセルの２つ以上のデッキを含む、請求項２２に記載のメモリデバイス。
【請求項24】
前記コントローラは、単一の極性を有する１つ以上の読み出しパルスを印加することと、
前記１つ以上の読み出しパルスを印加することに少なくとも部分的に基づいて、前記自己選択メモリセルの前記閾値電圧を検出することと、
前記自己選択メモリセルの前記閾値電圧を検出することに少なくとも部分的に基づいて、前記自己選択メモリセルの論理状態を判定することと、
を更に行うように動作可能である、請求項２２に記載のメモリデバイス。
【請求項25】
前記メモリデバイスは、前記１つ以上の読み出しパルスの前記極性と、前記１つ以上の読み出しパルスの前記極性とは異なる前記プログラミングパルスの前記極性とを生み出す周辺回路を更に含む、請求項２４に記載のメモリデバイス。
【請求項26】
自己選択メモリセルの所望の論理状態を決定することであって、前記所望の論理状態は２ビット以上のデータを表し、前記自己選択メモリセルはカルコゲナイド合金を含み、前記カルコゲナイド合金の第１の側面は第１の電極と接合し、前記カルコゲナイド合金の第２の側面は第２の電極と接合する、ことと、
前記自己選択メモリセルの前記所望の論理状態に対応する前記自己選択メモリセルの閾値電圧を決定することと、
前記自己選択メモリセルの前記閾値電圧を得るために、単一の極性を有するプログラミングパルスの形状を決定することと、
前記プログラミングパルスの前記形状を決定することに少なくとも部分的に基づいて、前記自己選択メモリセルに前記プログラミングパルスを印加することであって、前記自己選択メモリセルに前記プログラミングパルスを印加することは、前記カルコゲナイド合金の前記第１の側面と前記カルコゲナイド合金の前記第２の側面との間に前記カルコゲナイド合金の少なくとも１つの成分の非対称の空間分布を生み出すことを含む、ことと、
を含む方法。
【請求項27】
前記非対称の空間分布を生み出す前記カルコゲナイド合金の前記少なくとも１つの成分はセレン（Ｓｅ）である、請求項２６に記載の方法。
【請求項28】
前記カルコゲナイド合金の前記第１の側面と前記カルコゲナイド合金の前記第２の側面との間に前記カルコゲナイド合金の前記少なくとも１つの成分の前記非対称の空間分布の異なるプロファイルを生み出すために、前記プログラミングパルスの前記形状を変えること、を更に含む、請求項２６に記載の方法。
【請求項29】
前記プログラミングパルスの前記形状を決定することは、固定の電圧振幅が維持される１つ以上の継続時間を決定することを含む、請求項２６に記載の方法。
【請求項30】
前記自己選択メモリセルに前記プログラミングパルスが印加される場合に、前記プログラミングパルスの前記形状の変化を生じさせるように、前記自己選択メモリセルに流れる電流レベルを変えること、を更に含む、請求項２６に記載の方法。
【請求項31】
前記プログラミングパルスの前記形状の変化は、前記自己選択メモリセルの異なる閾値電圧を生み出す、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
［クロスリファレンス］
特許に対する本出願は、２０１７年１２月１４日に出願の“Ｔｅｃｈｎｉｑｕｅｓ ｔｏ Ａｃｃｅｓｓ Ａ Ｓｅｌｆ－Ｓｅｌｅｃｔｉｎｇ Ｍｅｍｏｒｙ Ｄｅｖｉｃe”という名称のＴｏｒｔｏｒｅｌｌｉ等による米国特許出願番号１５／８４２，５０４の優先権を主張する２０１８年１１月２９日に出願の“Ｔｅｃｈｎｉｑｕｅｓ ｔｏ Ａｃｃｅｓｓ Ａ Ｓｅｌｆ－Ｓｅｌｅｃｔｉｎｇ Ｍｅｍｏｒｙ Ｄｅｖｉｃe”という名称のＴｏｒｔｏｒｅｌｌｉ等によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０６３１１６の優先権を主張し、該出願の各々は本願の譲受人に与えられ、該出願の各々は、参照によりその全体が本明細書に明白に組み込まれる。
特許に対する本出願は、２０１７年１２月１４日に出願の“Ｔｅｃｈｎｉｑｕｅｓ ｔｏ Ａｃｃｅｓｓ Ａ Ｓｅｌｆ－Ｓｅｌｅｃｔｉｎｇ Ｍｅｍｏｒｙ Ｄｅｖｉｃe”という名称のＴｏｒｔｏｒｅｌｌｉ等による米国特許出願番号１５／８４２，５０４の優先権を主張する２０１８年１１月２９日に出願の“Ｔｅｃｈｎｉｑｕｅｓ ｔｏ Ａｃｃｅｓｓ Ａ Ｓｅｌｆ－Ｓｅｌｅｃｔｉｎｇ Ｍｅｍｏｒｙ Ｄｅｖｉｃe”という名称のＴｏｒｔｏｒｅｌｌｉ等によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０６３１１６の優先権を主張し、該出願の各々は本願の譲受人に与えられ、該出願の各々は、参照によりその全体が本明細書に明白に組み込まれる。
【0002】
以下は、一般的に、メモリアレイを動作することに関し、より具体的には、自己選択メモリデバイスにアクセスするための技術に関する。
【背景技術】
【0003】
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス内に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。他のシステムでは、２つよりも多くの状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイス内の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。
【0004】
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリセルは、外部電源が存在しなくても長時間、それらの蓄積された論理状態を維持し得る。揮発性メモリセルは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。
【0005】
メモリデバイスの改善は、メトリックの中でもとりわけ、メモリセル密度の増加、読み出し／書き込み速度の増加、信頼性の増加、データ保持の増加、電力消費の削減、又は製造コストの削減を一般的に含み得る。ビット単位のコストを削減するために物理的なメモリセル密度を増加させることなく論理的なメモリセル密度を増加させるために、メモリセル内に１ビット以上の情報を蓄積することが望まれ得る。
【図面の簡単な説明】
【0006】
【図1】本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートするメモリセルの３次元アレイを有するメモリデバイスの図の一例を説明する。
【図2】本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートする３次元メモリアレイの一例を説明する。
【図3】本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートする閾値電圧分布の例を説明する。
【図4】本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートする電気パルスの実施形態を説明する。
【図5】本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートするカルコゲナイド合金の成分の空間分布の例を説明する。
【図6】本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートする閾値電圧対プログラミング電流（ＶＴＨ－ＩＰＲＯＧ）の一例を説明する。
【図7】本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートするデバイスのブロック図を示す。
【図8】本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートするデバイスのブロック図を示す。
【図9】本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートするメモリアレイを含むシステムのブロック図を説明する。
【図10】本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術のための方法を説明する。
【図11】本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術のための方法を説明する。
【図12】本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術のための方法を説明する。
【発明を実施するための形態】
【0007】
カルコゲナイド合金を含む自己選択メモリセルは、様々な形状の単一極性のプログラミングパルスを使用することによって１ビット以上のデータを蓄積するようにプログラミングされ得る。プログラミングパルスの全体的な形状は、固定レベルの電圧又は固定レベルの電流が維持される１つ以上の継続期間を修正（変更）し、かつ、プログラミングパルスの電流又は電圧の振幅を変化させることによって、変えられ得る。幾つかの場合、プログラミングパルスの形状は、該レベルの電圧又は該レベルの電流が変化しつつある部分（例えば、ランプ電圧、ランプ電流）を含み得る。
【0008】
プログラミングパルスは、プログラミングパルスにより確立された電界に基づいて、カルコゲナイド合金の成分（要素又は部分とも称され得る）をマイグレーション（移動）させ得る。カルコゲナイド合金に流れる電流は、成分のマイグレーションを容易にするために該合金を加熱し得る。結果として、プログラミングパルスを印加すると、該合金内の成分の不均一な分布が発現し得、合金の組成に局所的な変化をもたらす。自己選択メモリセルに読み出しパルスが印加された場合、自己選択モリセルは、該合金内の成分の局所的な濃度によって設定されていてもよい特定の閾値電圧（ＶＨ）を提示し得る。したがって、適切な形状のプログラミングパルスを決定し且つ印加することによって、１ビット以上のデータを蓄積するように、自己選択メモリセルの複数の閾値電圧（例えば、２つ以上のＶＨレベル）が設定され得る。
【0009】
幾つかの実施形態では、自己選択メモリセルが１ビット以上のデータを蓄積することを可能にするために、所与のカルコゲナイド合金に対して異なる閾値電圧レベルを確立するように、異なる形状のプログラミングパルスが使用され得る。プログラミングパルスの形状は、自己選択メモリセル内に使用されるカルコゲナイド合金に基づいて構成され得る。例えば、比較的単純な形状を有するプログラミングパルスに応答して該合金が合金の組成を局所的に修正（変更）するのにより適する異なるカルコゲナイド合金が自己選択メモリセル内に使用され得る。自己選択メモリデバイス又はマルチレベル自己選択メモリデバイス内での使用のための具体的なカルコゲナイド合金の選択における他の検討要素は、製造プロセス中の合金の熱的安定性、製造プロセス中の合金の機械的安定性、自己選択メモリデバイスの電気的特性（例えば、サイクル性能、経時的なＶＴＨの安定性、データ保持能力、選択解除バイアス下でのリーク電流レベル）、又はそれらの組み合わせを含み得る。
【0010】
上で紹介された開示の機構は、クロスポイントアーキテクチャを有するメモリアレイの文脈で以下で更に説明される。幾つかの実施形態において、自己選択メモリデバイスにアクセスするための技術に関連するメモリアレイを動作するための具体例がその後説明される。開示のこれら又はその他の機構は、自己選択メモリデバイスにアクセスするための技術に関連する装置図、システム図、及びフローチャートによって更に説明され、それらを参照しながら更に説明される。
【0011】
図１は、本開示の実施形態に従った例示的なメモリデバイス１００を説明する。メモリデバイス１００は、電子メモリ装置とも称され得る。図１は、メモリデバイス１００の様々なコンポーネント及び機構の説明される表現である。そのようなものだとして、メモリデバイス１００のコンポーネント及び機構は、機能的な相互関係を説明するために示され、メモリデバイス１００内のそれらの実際の物理的位置を示さないと分かるべきである。図１の説明される例では、メモリデバイス１００は、３次元（３Ｄ）メモリアレイ１０２を含む。３Ｄメモリアレイ１０２は、異なる状態を蓄積するようにプログラム可能であり得るメモリセル１０５を含む。幾つかの実施形態では、各メモリセル１０５は、論理０及び論理１として示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの実施形態では、メモリセル１０５は、２つよりも多くの状態を蓄積するように構成され得る。メモリセル１０５は、幾つかの実施形態では、自己選択メモリセルを含み得る。図１に含まれる幾つかの素子が数表示を用いてラベルが付されているが、描写された機構の視認性及び明確性を増加させるために、その他の対応する素子はラベルが付されていないが、それらは、同じであり、又は同様であると理解されるであろう。
【0012】
幾つかの場合、メモリセル（例えば、自己選択メモリセル）は、それと関連付けられた閾値電圧を有し得る、すなわち、印加された電圧が閾値電圧を超えた後に電流が流れ得るアモルファス状態を保つ材料を含み得る。それ故、印加された電圧が閾値電圧未満である場合、明白な量の電流は何ら流れなくてもよい。幾つかの実施形態では、電流の流れ又はその欠乏は、選択されたメモリセル内の蓄積された情報を読み出すために、図１を参照しながら説明したようなセンスコンポーネント１２５によってセンシングされ得る。幾つかの実施形態では、該材料はカルコゲナイド合金であり得る。カルコゲナイド合金の組成は、プログラミングパルスを印加すると局所的に修正され得、メモリセル１０５は、ある一定数の異なる閾値電圧レベル（例えば、２つ以上の閾値電圧レベル）を提示し得る。それ故、メモリセル１０５は、１ビット以上のデータを蓄積可能であり得る。以下で論じるように、その閾値電圧により表されるメモリセル１０５の論理状態をセットすることは、メモリ素子を加熱することによって助長され得る。
【0013】
３Ｄメモリアレイ１０２は、相互に積み重ねられて形成された２つ以上の２次元（２Ｄ）メモリアレイを含み得る。これは、２Ｄアレイと比較して、単一のダイ又は基板上に配置又は創出され得るメモリセルの数を増加させ得、それは、順次、産出コストを削減し得、若しくはメモリデバイスの性能を増加させ得、又はそれら両方であり得る。図１に描写した例に基づくと、メモリアレイ１０２は、メモリセル１０５の２つのレベルを含み、それ故、３次元メモリアレイとみなされ得るが、レベルの数は２つに限定されない。各レベルは、メモリセル１０５が各レベルに渡って相互に（丁度、重複して、又は凡そ）整列され得、メモリセルスタック１４５を形成するように整列又は位置付けられ得る。幾つかの場合、メモリセルスタック１４５は、以下で説明されるように、双方のためのアクセス線を共有しつつ相互に積み重ねられて敷設された複数の自己選択メモリセルを含み得る。幾つかの場合、自己選択メモリセルは、マルチレベル蓄積技術を使用して１ビットよりも多くのデータを蓄積するように構成されたマルチレベル自己選択メモリセルであり得る。
【0014】
幾つかの実施形態では、メモリセル１０５の各行はアクセス線１１０に接続され、メモリセル１０５の各列はビット線１１５に接続される。アクセス線１１０及びビット線１１５は、相互に対して実質的に直角であり得、メモリセルのアレイを創出し得る。図１に示すように、メモリセルスタック１４５内の２つのメモリセル１０５は、ビット線１１５等の共通の導電線を共有し得る。すなわち、ビット線１１５は、上部のメモリセル１０５の底部電極、及び下部のメモリセル１０５の最上部電極と電子通信し得る。その他の構成が可能であり得、例えば、第３の層は、下部の層とアクセス線１１０を共有し得る。一般的に、１つのメモリセル１０５は、アクセス線１１０及びビット線１１５等の２つの導電線の交点に設置され得る。この交点は、メモリセルのアドレスと称され得る。対象のメモリセル１０５は、通電したアクセス線１１０とビット線１１５との交点に設置されたメモリセル１０５であり得、すなわち、アクセス線１１０及びビット線１１５は、それらの交点におけるメモリセル１０５を読み出す又は書き込むために通電され得る。同じアクセス線１１０又はビット線１１５と電子通信する（例えば、接続された）他のメモリセル１０５は、非対象のメモリセル１０５と称され得る。
【0015】
上で論じたように、メモリセル１０５と、アクセス線１１０又はビット線１１５とに電極が結合され得る。用語、電極は、電気伝導体を指し得、幾つかの場合、メモリセル１０５への電気的コンタクトとして用いられ得る。電極は、メモリデバイス１００の素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。幾つかの実施形態では、メモリセル１０５は、第１の電極と第２の電極との間に位置付けられたカルコゲナイド合金を含み得る。第１の電極の一方の側面はアクセス線１１０に結合され得、第１の電極の他方の側面はカルコゲナイド合金に結合され得る。また、第２の電極の一方の側面はビット線１１５に結合され得、第２の電極の他方の側面はカルコゲナイド合金に結合され得る。第１の電極及び第２の電極は、同じ材料（例えば、炭素）であり得、又は異なり得る。
【0016】
読み出し及び書き込み等の動作は、アクセス線１１０及びデジット線１１５を活性化又は選択することによってメモリセル１０５上で実施され得る。幾つかの実施形態では、アクセス線１１０はワード線１１０としても知られ得、ビット線１１５はデジット線１１５としても知られ得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく交換可能である。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、導電的にドープされた半導体等の導電性材料、若しくはその他の導電性材料、合金、又は化合物等で作られてもよい。
【0017】
幾つかのアーキテクチャでは、セルの論理蓄積デバイス（例えば、ＰＣＭセル内の抵抗器、ＦｅＲＡＭセル内のコンデンサ）は、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであり得、ワード線１１０は、該トランジスタのゲートに接続され得る。ワード線１１０を活性化することは、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。メモリセル１０５を選択すると、もたらされる信号は、蓄積された論理状態を判定するために使用され得る。幾つかの場合、第１の論理状態は、電流なし又は無視できる程小さな電流に対応し得、一方、第２の論理状態は、有限の電流に対応し得る。幾つかの場合、メモリセル１０５は、２つの端子を有する自己選択メモリセルを含み得、別個の選択コンポーネントを必要としなくてもよい。そのようなものだとして、自己選択メモリセルの一方の端子は、ワード線１１０に電気的に接続され得、自己選択メモリセルの他方の端子は、デジット線１１５に電気的に接続され得る。
【0018】
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し得、受信した行アドレスに基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し得、適切なデジット線１１５を活性化し得る。例えば、メモリアレイ１０２は、ＷＬ＿１～ＷＬ＿Ｍとラベルが付された複数のワード線１１０と、ＤＬ＿１～ＤＬ＿Ｎとラベルが付された複数のデジット線１１５とを含み得、Ｍ及びＮはアレイのサイズに依存する。それ故、ワード線１１０及びデジット線１１５、例えば、ＷＬ＿２及びＤＬ＿３を活性化することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。
【0019】
アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント１２５によって読み出され得又はセンシングされ得る。例えば、（対応するワード線１１０及びビット線１１５を使用して）メモリセル１０５に電圧が印加され得、もたらされる電流の存在は、印加された電圧とメモリセル１０５の閾値電圧とに依存し得る。幾つかの場合、１つよりも多くの電圧が印加され得る。また、印加された電圧が電流の流れをもたらさない場合、センスコンポーネント１２５によって電流が検出されるまでその他の電圧が印加され得る。電流の流れをもたらした電圧を評価することによって、メモリセル１０５の蓄積された論理状態が判定され得る。幾つかの場合、電流の流れが検出されるまで、電圧は、大きさが増強され得る。他の場合、電流が検出されるまで、所定の電圧が順次印加され得る。同様に、メモリセル１０５に電流が印加され得、電流を創出するための電圧の大きさは、メモリセル１０５の電気抵抗又は閾値電圧に依存し得る。
【0020】
幾つかの実施形態では、自己選択メモリセル内に蓄積された２つ以上の閾値電圧レベルの内の１つを判定するために、一連の所定の電圧が印加され得る。所定の電圧レベルは、線形モードにおいては、自己選択メモリセルの特定の閾値電圧を検出するために大きさを増加させ得る。或いは、所定の電圧レベルは、二分探索モードにおいては、自己選択メモリセルの特定の閾値電圧を検出するために大きさを増加又は減少させ得る。所定の電圧レベルは、自己選択メモリセルをプログラミングするために使用される電圧と同じ極性を有し得る。所定の電圧レベルは、自己選択メモリセルをプログラミングするために使用される電圧とは反対の極性を有し得る。所定の電圧の範囲は、自己選択メモリセルの閾値電圧の範囲によって判定され得る。
【0021】
センスコンポーネント１２５は、ラッチと称され得る、信号の差を検出及び増幅するために様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、出力１３５として、列デコーダ１３０を通じてその後出力され得る。幾つかの場合、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０の一部であり得る。又は、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０に接続され得、又は列デコーダ１３０又は行デコーダ１２０と電子通信し得る。図１は、（破線のボックス内の）センスコンポーネント１２５－ａを配置する代替的な選択肢をも示す。センスコンポーネントは、その機能的な目的を失うことなく列デコーダ又は行デコーダの何れかと関連付けられ得ると当業者は分かるであろう。
【0022】
メモリセル１０５は、関連するワード線１１０及びデジット線１１５を同様に活性化することによってセットされ得、又は書き込まれ得、少なくとも１つの論理値がメモリセル１０５内に蓄積され得る。列デコーダ１３０又は行デコーダ１２０は、メモリセル１０５に書き込まれるデータ、例えば、入力／出力１３５を受け取り得る。カルコゲナイド合金を含む自己選択メモリセルの場合、メモリセル１０５は、単一の極性を有するプログラミングパルスを印加することによって、例えば、該合金の局所的な組成を修正することによって、データを蓄積するように書き込まれ得る。プログラミングパルスは、自己選択メモリセルにおいて確立される具体的な閾値電圧に依存して様々な形状を有し得る。このプロセスは、図４～図６を参照しながら以下でより詳細に論じられる。
【0023】
幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み又はリフレッシュ動作が実施され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作の間に部分的に又は完全に放電され得、蓄積された論理状態を破損する。そのため、該論理状態は、センシング動作後に再書き込みされ得る。また、単一のワード線１１０を活性化することは、行中の全てのメモリセルの放電をもたらし得、それ故、行中の幾つかの又は全てのメモリセル１０５は再書き込みされる必要があり得る。しかしながら、自己選択メモリ、ＰＣＭ、ＦｅＲＡＭ、又は３Ｄ ＮＡＮＤメモリ等の不揮発性メモリでは、メモリセル１０５へのアクセスは、論理状態を破壊しなくてもよく、それ故、メモリセル１０５は、アクセス後に再書き込みする必要がなくてもよい。
【0024】
メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ、放電）を制御し得る。幾つかの場合、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５の内の１つ以上は、メモリコントローラ１４０と共同設置され得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリデバイス１００の動作の間に使用される様々な電圧又は電流を生成及び制御し得る。例えば、メモリコントローラ１４０は、自己選択メモリセルの所望の論理状態を決定すると共に、自己選択メモリセルの上記所望の論理状態に対応する閾値電圧に基づいて、単一の極性を有するプログラミングパルスの形状を決定し得、自己選択メモリセルに上記プログラミングパルスを印加し得る。一般的に、本明細書で論じる印加される電圧又は電流の振幅、形状、又は継続期間は、調整又は変更され得、メモリデバイス１００の動作において論じられる様々な動作に対して異なり得る。更に、メモリアレイ１０２内の１つの、複数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１０２の複数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作の間に同時にアクセスされ得る。
【0025】
図２は、本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートする３Ｄメモリアレイ２０２の一例を説明する。メモリアレイ２０２は、図１を参照しながら説明したメモリアレイ１０２の一部の一例であり得る。メモリアレイ２０２は、基板２０４の上方に位置付けられたメモリセルの第１のアレイ又はデッキ２０５と、第１のアレイ又はデッキ２０５の上のメモリセルの第２のアレイ又はデッキ２１０とを含み得る。メモリアレイ２０２はまた、図１を参照しながら説明したようなワード線１１０及びビット線１１５の例示であり得るワード線１１０－ａ及びワード線１１０－ｂと、ビット線１１５－ａとを含み得る。第１のデッキ２０５及び第２のデッキ２１０のメモリセルは、１つ以上の自己選択メモリセルを各々有し得る。図２に含まれる幾つかの素子は数表示を用いてラベルが付されているが、描写された機構の視認性及び明確性を増加させるために、その他の対応する素子はラベルが付されていないが、それらは、同じであり、又は同様であると理解されるであろう。
【0026】
第１のデッキ２０５の自己選択メモリセルは、第１の電極２１５－ａ、カルコゲナイド合金２２０－ａ、及び第２の電極２２５－ａを含み得る。また、第２のメモリデッキ２１０の自己選択メモリセルは、第１の電極２１５－ｂ、カルコゲナイド合金２２０－ｂ、及び第２の電極２２５－ｂを含み得る。第１のデッキ２０５及び第２のデッキ２１０の自己選択メモリセルは、幾つかの実施形態では、各デッキ２０５及び２１０の対応する自己選択メモリセルが図１を参照しながら説明したようにビット線１１５又はワード線１１０を共有し得るように、共通の導電線を有し得る。例えば、第２のデッキ２１０の第１の電極２１５－ｂと、第１のデッキ２０５の第２の電極２２５－ａとは、垂直方向に隣接する自己選択メモリセルによってビット線１１５－ａが共有されるように、ビット線１１５－ａに結合され得る。
【0027】
メモリアレイ２０２のアーキテクチャは、図２に説明したようにワード線とビット線との間のトポロジカルなクロスポイントにおいてメモリセルが形成されるクロスポイントアーキテクチャと称され得る。こうしたクロスポイントアーキテクチャは、他のメモリアーキテクチャと比較して、より低い生産コストで比較的高密度のデータ蓄積を提供し得る。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比較して、領域の削減と、結果としてメモリセル密度の増加とを有するメモリセルを有し得る。例えば、該アーキテクチャは、３端子選択コンポーネントを有するアーキテクチャ等の６Ｆ２のメモリセル領域を有する他のアーキテクチャと比較して、４Ｆ２のメモリセル領域を有し得、Ｆは最小の機構サイズである。例えば、ＤＲＡＭは、メモリセル毎に選択コンポーネントとして、３端子デバイスであるトランジスタを使用し得、クロスポイントアーキテクチャと比較してより大きなメモリセル領域を有し得る。
【0028】
幾つかのアーキテクチャ（図示せず）では、基板と平行な並行平面又はティアの上に複数のワード線が形成され得る。複数のビット線の各々がホールの垂直方向に整列されたセットを貫通するように、複数のビット線がワード線の平面と直交して形成される（例えば、ワード線の平面及び水平方向の基板に対してビット線が垂直方向に配備される）ことを可能にするために、複数のワード線は複数のホールを含むように構成され得る。蓄積素子を含むメモリセル（例えば、カルコゲナイド合金を含む自己選択メモリセル）は、ワード線とビット線との交差（例えば、ホールの垂直方向に整列されたセット内のワード線とビット線との間の空間）において形成され得る。図１を参照しながら上で説明したのと同様の仕方で、メモリセル（例えば、カルコゲナイド合金を含む自己選択メモリセル）は、個別のアクセス線（例えば、ビット線及びワード線）を選択することと、電圧又は電流パルスを印加することとによって動作され（例えば、読み出され及び／又はプログラミングされ）得る。
【0029】
図２の例は２つのメモリデッキを示すが、その他の構成が可能である。幾つかの実施形態では、自己選択メモリセルの単一のメモリデッキが基板２０４の上方に構築され得、それは、２次元メモリと称され得る。幾つかの実施形態では、３次元クロスポイントアーキテクチャの同様の方法で、メモリセルの３つ又は４つのメモリデッキが構成され得る。幾つかの実施形態では、メモリデッキの内の１つ以上は、カルコゲナイド合金２２０を含む自己選択メモリセルを含み得る。カルコゲナイド合金２２０は、例えば、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、及びシリコン（Ｓｉ）の合金等のカルコゲナイドガラスを例えば含み得る。幾つかの実施形態では、主にセレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を有するカルコゲナイド合金はＳＡＧ合金と称され得る。幾つかの実施形態では、ＳＡＧ合金はシリコン（Ｓｉ）を含み得、こうしたカルコゲナイド合金はＳｉＳＡＧ合金と称され得る。幾つかの実施形態では、カルコゲナイドガラスは、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、又はフッ素（Ｆ）等の付加的な元素を、各々原子又は分子の形式で含み得る。
【0030】
幾つかの実施形態では、カルコゲナイド合金２２０を含む自己選択メモリセルは、ビット線１１５及びワード線１１０を使用して自己選択メモリセルにプログラミングパルスを印加することによって、特定の閾値電圧を提示するようにプログラミングされ得る。特定の閾値電圧、２つ以上の閾値電圧レベルの内の１つは、カルコゲナイド合金２２０の局所的な組成を修正することによって確立され得る。幾つかの実施形態では、セレンは、印加されたプログラミングパルスに応答して、カルコゲナイド合金２２０内に不均一な濃度プロファイルを提示し得、それ故、カルコゲナイド合金２２０の局所的な組成を修正する。プログラミングパルスは、自己選択メモリセルに対して意図する特定の閾値電圧レベルに依存して、様々な形状（例えば、複数の、電圧若しくは電流レベル及び継続時間）を有し得る。続いて、幾つかの実施形態では、ビット線１１５及びワード線１１０を使用して、所定の電圧を有する一連の読み出しパルスが自己選択メモリセルに印加され得る。読み出しパルスの所定の電圧レベルは、自己選択メモリセルの特定の閾値電圧を検出するために大きさが増加又は減少させられ得る。幾つかの実施形態では、読み出しパルスの所定の電圧は、自己選択メモリセルをプログラミングするために使用されるプログラミングパルスの電圧と同じ極性を有し得る。幾つかの実施形態では、読み出しパルスの所定の電圧は、自己選択メモリセルをプログラミングするために使用されるプログラミングパルスの電圧とは反対の極性を有し得る。
【0031】
図３は、本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートするメモリセルの閾値電圧（ＶＴＨ）分布３００の例を説明する。自己選択メモリセルは、マルチレベル蓄積技術を使用して、複数ビットのデータを含む論理状態を蓄積するように構成され得る。幾つかの自己選択メモリセルでは、カルコゲナイド合金は、マルチレベルの蓄積のための異なる閾値電圧を実現するために修正され得る。こうした方法で該合金を修正する場合、論理状態に対する正確な電圧閾値は、分布に従って期待値から変わり得る。ＶＴＨ分布３００は、自己選択メモリセルにおいて電圧閾値が中央値の周囲でどのように変わり得るかを示す。
【0032】
ＶＴＨ分布３００は、１つ以上のメモリセルの閾値電圧（ｘ軸）の関数として、ある一定のＶＴＨを有するメモリセルの数（ｙ軸）を描写する。幾つかの実施形態では、自己選択メモリセルは、図１及び図２を参照しながら説明したように、カルコゲナイド合金を含み得る。ＶＴＨ分布３００は、セル毎に少なくとも２ビットを蓄積するマルチレベルセル動作スキームを表し得る。分布３１０は、ＶＴＨ１の中央ＶＴＨ値を提示し得る。同様に、分布３２０、３３０、及び３４０は、ＶＴＨ２、ＶＴＨ３、及びＶＴＨ４の中央ＶＴＨ値を夫々提示し得る。分布３１０、３２０、３３０、及び３４０は、セル毎に２ビットを蓄積する４つの論理状態、すなわち、００、０１、１０、及び１１の内の１つを夫々表し得る。幾つかの実施形態では、２つの分布は、重複部分を有し得、それ故、２つの分布の間に明確な分離を有しなくてもよい。幾つかの実施形態では、各分布は、その中央ＶＴＨの周囲で対称でなくてもよい。幾つかの実施形態では、各分布は、異なる範囲のＶＴＨ値を提示し得る。
【0033】
分布（例えば、分布３１０）の最も高い電圧と、それに隣接する分布（例えば、分布３２０）の最も低い電圧との間の電圧差は、読み出しウィンドウ（例えば、読み出しウィンドウ３５０）と称され得る。幾つかの実施形態では、読み出しウィンドウは、正であってもよく、負であってもよい。幾つかの実施形態では、読み出しウィンドウは、読み出しパルスと関連付けられた電圧レベルに関連し得る。例えば、自己選択メモリセルが読み出しパルスの電圧よりも低い閾値電圧（例えば、ＶＴＨ分布３１０の一部であり得る閾値電圧）を提示するか、それとも、それよりも高い閾値電圧（例えば、ＶＴＨ分布３２０、ＶＴＨ分布３３０、又はＶＴＨ分布３４０の一部であり得る閾値電圧）を提示するかを決定するために、自己選択メモリセルに印加される読み出しパルスの電圧レベルは、読み出しウィンドウ（例えば、読み出しウィンドウ３５０）内に収まり得る。こうした決定は、読み出しパルスを印加すると自己選択メモリセルがオンになる（例えば、自己選択メモリセルのＶＴＨが読み出しパルスの電圧よりも低い）か否かに基づいてなされ得る。自己選択メモリセルがオンにならない（例えば、自己選択メモリセルのＶＴＨが読み出しパルスの電圧よりも高い）場合、分布３２０、３３０、又は３４０の一部であり得る自己選択メモリセルの特定のＶＴＨを決定するために、読み出しパルスの電圧は、値（例えば、読み出しウィンドウ３６０又は読み出しウィンドウ３７０に対応する値）まで増加させられ得る。
【0034】
幾つかの実施形態では、カルコゲナイド合金の組成の局所的な変化は、自己選択メモリセルの異なるＶＴＨ値（例えば、ＶＴＨ１、ＶＴＨ２、ＶＴＨ３、又はＶＴＨ４）を生み出し得る。該合金に流れる電流によって該合金が加熱され得ながら、カルコゲナイド合金の元素（例えば、セレン）をマイグレーションするために電界の強度を修正することによってカルコゲナイド合金の組成に局所的な変化を生み出すために、図４に説明されるようなプログラミングパルスの形状の変化が自己選択メモリセルに印加され得る。
【0035】
図４は、本開示の様々な実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートする電気パルス４００の例を説明する。４００の電気パルスは、時間（ｘ軸）に対して自己選択メモリセルに印加される電圧又は電流の何れか（ｙ軸）の様々な形状を描写する。自己選択メモリセルに印加されるプログラミングパルスに対して、様々な形状が判定され得る。幾つかの後続の例は、説明目的のために、電圧レベルで自己選択メモリセルに印加されるプログラミングパルスの様々な形状を説明する。電流レベルで自己選択メモリセルに印加されるプログラミングパルスの様々な形状は、機能を失うことなく同様に使用され得ると分かるべきである。
【0036】
パルス４１０は、固定レベルの電圧振幅Ｖ１又はＶ２が維持される単一の継続時間Ｔ１を有する矩形パルスと称され得る。電圧Ｖ０は、パルスの基準値を表し、幾つかの実施形態では、第１の電圧（例えば、グランド、仮想（事実上の）接地、約０Ｖ）であり得る。幾つかの実施形態では、Ｔ１は、最大１マイクロ秒（μｓｅｃ）までの数ナノ秒（ｎｓｅｃ）の長さ、例えば、１０ｎｓｅｃ～１μｓｅｃの間の範囲であり得る。幾つかの実施形態では、Ｖ２は、自己選択メモリセルに流れる数十～数百μＡの電流レベルに対応し得る一方、Ｖ１は、自己選択メモリセルに流れる数十マイクロアンペア（μＡ）の範囲の電流レベルに対応し得る。幾つかの実施形態では、特定の組成を有するカルコゲナイド合金（例えば、ＳＡＧベースの合金）を有する自己選択メモリセルは、Ｖ１を有する矩形パルス４１０又はＶ２を有する矩形パルス４１０を受け取ると、閾値電圧に明白な差を提示しないことがある。ＳＡＧベースのカルコゲナイド合金の挙動は、そのアモルファス構造に起因し得、該合金の元素（例えば、セレン）の空間プロファイル分布に明白な正味の変化を起こすために、矩形パルスの振幅に、より有意な変化を必要とし得る。幾つかの実施形態では、それだけではなく、ＳｉＳＡＧベースのカルコゲナイド合金を有する自己選択メモリセルは、Ｖ１を有する矩形パルス４１０又はＶ２を有する矩形パルス４１０を印加すると、閾値電圧に明白な差を提示し得る。幾つかの場合、Ｖ１とＶ２との間の中間の振幅を有する矩形パルス（図示せず）の印加は、以下でより詳細に説明するように中間の閾値電圧をもたらし得る。幾つかの実施形態では、自己選択メモリセルの閾値電圧に明白な差をもたらす電流レベルは、自己選択メモリセルの物理的サイズ、自己選択メモリセル内に使用されるカルコゲナイド合金、又はそれらの組み合わせに依存して変わり得る。
【0037】
パルス４２０は、固定レベルの電圧振幅（例えば、Ｖ３、Ｖ４、Ｖ５、又はＶ６）が維持される１つよりも多くの継続時間（例えば、４つの継続時間Ｔ２ａ、Ｔ２ｂ、Ｔ２ｃ、及びＴ２ｄ）を有する階段降下パルスと称され得る。全体の継続時間Ｔ２は、該１つよりも多くの継続時間の総和であり得る。幾つかの実施形態では、Ｔ２は、数ｎｓｅｃ又は１μｓｅｃの長さ、例えば、５０ｎｓｅｃ～１μｓｅｃであり得る。これに応じて、各継続時間、例えば、Ｔ２ａ、Ｔ２ｂ、Ｔ２ｃ、及びＴ２ｄは、凡そ数ｎｓｅｃ～１μｓｅｃの長さであり得る。幾つかの実施形態では、各継続時間は異なり得る。幾つかの実施形態では、凡そ数十又は数百μＡの全体の電流レベルが自己選択メモリセルに流れ得る。幾つかの場合、パルス４２０は、階段上昇パルスであるように修正され得る。
【0038】
特定の組成を有するカルコゲナイド合金（例えば、ＳＡＧベースの合金）を有する自己選択メモリセルは、該自己選択メモリセルをプログラミングするための階段降下パルス４２０又は異なるＶ２を有する矩形パルス４１０を受け取ると、閾値電圧に明白な差を提示し得る。異なる閾値電圧を提示するＳＡＧベースのカルコゲナイド合金の挙動は、該合金の元素（例えば、セレン）の空間プロファイル分布の明白な正味の変化に起因し得る。空間プロファイル分布のこうした変化は、階段降下パルス４２０が印加された場合に、矩形パルス４１０の電圧振幅Ｖ２と比較した場合に継続時間Ｔ２ａの間の電圧振幅Ｖ６に対応する該合金に渡るより強い電界に少なくとも部分的に起因して生じ得る。階段降下パルス４２０の残りの継続時間、例えば、Ｔ２ｂ、Ｔ２ｃ、及びＴ２ｄの間の電界は、カルコゲナイド合金に流れる電流が元素（例えば、セレン）の移動を助長するための熱エネルギーを提供し得ながら、元素（例えば、セレン）の移動を更に容易にし得る。それ故、１ビット以上のデータを蓄積するように、異なる閾値電圧を具体的なカルコゲナイド合金に提示させるために、プログラミングパルスの様々な形状が使用され得る。幾つかの実施形態では、自己選択メモリセルのある一定の閾値電圧を確立するために、継続時間と関連付けられる固定の電圧レベルが増加又は減少させられ得る。幾つかの実施形態では、自己選択メモリセル内に１ビット以上のデータを蓄積するために、階段上昇パルスが使用され得る。
【0039】
パルス４３０は、下向き三角パルスと称され得る。パルス４３０は、継続時間の数が増加し、及び各継続時間の間に維持される固定の各電圧レベル間の差が減少したパルス４２０の極端な場合とみなされ得る。幾つかの実施形態では、下向き三角パルスの電圧（又は電流）の振幅は、連続的に（図示せず）、例えば、ステップなしに変化し得る。パルス４３０は上向き三角パルスであるように修正され得ると分かるべきである。幾つかの実施形態では、上向き三角パルスは、読み出しパルスとして使用され得る。例えば、自己選択メモリセルに上向き三角読み出しパルスが印加された場合、自己選択メモリセルがオンになるためにかかる（すなわち、上向き三角読み出しパルスの電圧レベルが自己選択メモリセルの特定の閾値電圧よりも大きくなる時の）継続時間は、自己選択メモリセルの特定の閾値電圧に対応し得る。したがって、自己選択メモリセルの特定の閾値電圧と関連付けられた特定の論理状態を判定することは、上向き三角読み出しパルスを印加することと、自己選択メモリセルがオンになる間に経過する継続時間を監視することとによって実行可能であり得る。
【0040】
上向き三角読み出しパルスの最大電圧レベル（例えば、Ｖ７）は、自己選択メモリセル内に蓄積される論理状態と関連付けられた最も高い閾値電圧に基づいて判定され得る。上向き三角読み出しパルスと関連付けられた電圧レベルの範囲（例えば、Ｖ７とＶ０との間の差）は、自己選択メモリセル内に蓄積される論理状態と関連付けられた閾値電圧の範囲（例えば、分布３１０～分布３４０）に基づいて判定され得る。継続時間Ｔ３は、プログラミング動作の間の電圧レベルの範囲と閾値電圧の配置の粒度とに基づいて判定され得る。例として、４つの論理状態を表す閾値電圧の総範囲が同じままであると仮定すると、読み出しウィンドウが比較的大きい（例えば、閾値電圧分布３１０及び３２０がそれらの中央電圧ＶＴＨ１及びＶＴＨ２の周囲に比較的狭まり得ることを指し示し、図３の読み出しウィンドウ３５０が比較的大きくてもよい）場合、パルス４３０内の固定の各電圧レベルの間の差は比較的大きくてもよく、読み出しウィンドウが比較的小さい（例えば、分布３１０及び３２０がそれらの中央電圧ＶＴＨ１及びＶＴＨ２の周囲に比較的広がり得ることを指し示し、図３の読み出しウィンドウ３５０が比較的小さくてもよい）場合と比較した場合に、Ｔ３は比較的短くてもよい。
【0041】
パルス４４０は、特定の種類のカルコゲナイド合金（例えば、ＳｉＳＡＧベースのカルコゲナイド合金）を含む自己選択メモリセルの特定の閾値電圧を生み出すように判定されたプログラミングパルスの形状を表し得る。幾つかの実施形態では、全体の継続時間Ｔ４は、Ｔ１又はＴ２と同様の、最大１μｓｅｃまでの数十ｎｓｅｃの長さ、例えば、５０ｎｓｅｃ～１μｓｅｃであり得る。電圧レベル（例えば、Ｖ８、Ｖ９、又はＶ１０）は、自己選択メモリセルの所望の特定の閾値電圧によって決定され得る。Ｔ４の間に自己選択メモリセルに流れる全体の電流レベルは、ある一定数の中間値で２０μＡから数百μＡまで変わり得る。各継続時間Ｔ４ａ、Ｔ４ｂ、Ｔ４ｃは、等しくてもよく、異なってもよい。継続時間の数は、パルス４４０に説明されるように３つであってもよく、又はパルス４１０に説明されるようにより小さくてもよく、若しくはパルス４２０に説明されるようにより大きくてもよい。幾つかの実施形態では、メモリコントローラは、自己選択メモリセルの所望の論理状態と、それに対応する閾値電圧とを決定し得、所望の論理状態は１ビット以上のデータを表す。メモリコントローラは、自己選択メモリセルの閾値電圧を得るためにプログラミングパルスの形状を決定し得る。プログラミングパルスの形状のこうした決定は、固定の電圧振幅が維持される１つ以上の継続時間を決定すること、又は自己選択メモリセルにプログラミングパルスが印加された場合にプログラミングパルスの形状の変化を生じさせるために、自己選択メモリセルに流れる電流レベルを変えることを含み得る。
【0042】
上で説明したように、自己選択メモリセル内に１ビット以上のデータを蓄積するために、プログラミングパルスの様々なパルス形状が使用され得る。所与のカルコゲナイド合金（例えば、ＳＡＧベースの合金）に対して２つ以上のユニークな閾値電圧分布を確立するために、複合のパルス形状（例えば、パルス４２０、パルス４４０、又は様々なパルスの組み合わせ）が望ましいことがある。対照的に、別のカルコゲナイド合金（例えば、ＳｉＳＡＧベースの合金）に対して２つ以上のユニークな閾値電圧分布を確立するために、単一のパルス形状（例えば、パルス４１０）が使用され得る。上で論じたように、自己選択メモリデバイスを設計するための特定のカルコゲナイド合金の選択は、製造プロセス中の該合金の熱的及び機械的安定性、並びに自己選択メモリデバイスの電気的特性（例えば、サイクル性能、経時的なＶＴＨの安定性、データ保持能力、選択解除バイアス下でのリーク電流レベル）、又はそれらの組み合わせ等のその他の検討を含み得る。
【0043】
図５は、本開示の様々な実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートするカルコゲナイド合金の成分の空間分布５００の図を説明する。カルコゲナイド合金の成分の空間分布５００は、自己選択メモリセルのアクセス動作の間に印加されるプログラミングパルスによって設定され得る。空間分布５００は、自己選択メモリセルの閾値電圧を判定し得、自己選択メモリセルの閾値電圧は、自己選択メモリセル上に蓄積された論理状態を判定し得る。
【0044】
略図５０１は、第１の電極５０５と第２の電極５１５との間に位置付けられたカルコゲナイド合金５１０を説明する。カルコゲナイド合金５１０、第１の電極５０５、及び第２の電極５１５の合成スタックは、図２を参照しながら説明した自己選択メモリデバイス（例えば、２２５－ａ、２２０－ａ、及び２１５－ａを含む合成スタック）の一部の一例であり得る。幾つかの実施形態では、略図５０１は、ＳｉＳＡＧベースのカルコゲナイド合金内の成分（例えば、セレン）の空間分布を説明し得る。カルコゲナイド合金５１０の均一な陰影は、自己選択メモリデバイスが電気的なストレスを経験することなく製造された場合のカルコゲナイド合金５１０内のセレンの均一な分布を表し得る。第１の電極５０５と第２の電極５１５との間のカルコゲナイド合金５１０の成分（例えば、セレン）の空間プロファイルは、第１の電極５０５又は第２の電極５１５からの距離の関数としての成分（例えば、セレン）の濃度として表され得る。該濃度は、図５に説明されるように、カルコゲナイド合金５１０と第１の電極５０５との間の第１の接合面を指し示す５２５－ａと、カルコゲナイド合金５１０と第２の電極５１５との間の第２の接合面を指し示す５２５－ｂとの軸において表され得る。濃度プロファイル５２０は、自己選択メモリデバイスが電気的なストレスを経験することなく製造された場合の成分（例えば、セレン）の均一な分布を表し得る。図５に含まれる幾つかの素子は数表示を用いてラベルが付されているが、描写された機構の視認性及び明確性を増加させるために、その他の対応する素子はラベルが付されていないが、それらは、同じであり、又は同様であると理解されるであろう。
【0045】
自己選択メモリセルをプログラミングするために、カルコゲナイド合金５１０に、単一の極性を有するプログラミングパルスが印加され得る。プログラミングパルスは、図４を参照しながら説明した様々なパルス形状の内の１つであり得る。プログラミングパルスは、アクセス線（例えば、図２を参照しながら説明したようなビット線１１５－ａ）に電気的に接続された第１の電極５０５と、別のアクセス線（例えば、図２を参照しながら説明したようなワード線１１０－ａ）に電気的に接続された第２の電極５１５との間の電圧差を使用してカルコゲナイド合金５１０に印加され得る。或いは、プログラミングパルスは、アクセス線（例えば、図２を参照しながら説明したようなビット線１１５－ａ）に電気的に接続された第１の電極５０５から、別のアクセス線（例えば、図２を参照しながら説明したようなワード線１１０－ａ）に電気的に接続された第２の電極５１５へ流れる電流を使用してカルコゲナイド合金５１０に印加され得、逆もまた然りであり得る。
【0046】
プログラミングパルスの極性は、２つの電極の内の何れが他の電極に対してより高い電位レベルを取るかを判定し得、本開示の一方の向き又は他方の向きに限定されなくてもよい。プログラミングパルスの極性は、その他の設計要因と、デバイスのコンポーネント、例えば、様々な形状のパルスを生み出す周辺回路とに互換性があるように自己選択メモリセルが設計されている場合に判定され得る。幾つかの実施形態では、電極５０５及び５１５に電気的に接続されたアクセス線（例えば、図２を参照しながら説明したようなビット線１１５－ａ及びワード線１１０－ａ）の組み合わせを選択することによって、プログラミングパルスと同様の方法でカルコゲナイド合金５１０に読み出しパルスが印加され得る。幾つかの実施形態では、読み出しパルスも単一の極性を有し得る。幾つかの実施形態では、読み出しパルスは、プログラミングパルスと同じ極性を有し得る。幾つかの実施形態では、読み出しパルスは、プログラミングパルスとは異なる極性を有し得る。幾つかの実施形態では、プログラミングパルスと読み出しパルスとの間で同じ極性が使用される場合、周辺回路の設計は、比較的簡易であり得る。
【0047】
カルコゲナイド合金５１０にプログラミングパルスが印加された場合、第１の電極５０５と第２の電極５１５との間の電位差に起因して、カルコゲナイド合金５１０に渡って電界が確立され得、カルコゲナイド合金５１０に電流が流れ得る。電界の影響下では、カルコゲナイド合金５１０の、イオンの形式を取り得る成分（元素又は要素とも称され得る）は、第１の電極５０５又は第２の電極５１５の何れかに向かってマイグレーションし得る。幾つかの実施形態では、ＳｉＳＡＧベースのカルコゲナイド合金内のセレンイオン（例えば、負の正味電荷を有するセレン原子）は、他の電極に対して正の電位を提示する電極に向かってマイグレーションし得る。同時に、カルコゲナイド合金５１０に流れる電流は、カルコゲナイド合金５１０及び電極が提示し得る抵抗に起因してカルコゲナイド合金５１０を加熱し得る。こうした加熱は、電界の下にあるカルコゲナイド合金５１０内のイオンの移動を助長又は容易にし得る。幾つかの例では、単一の極性を有するプログラミングパルスは、開始の組成プロファイルを特徴付ける自己選択メモリセルの開始状態（例えば、ＳＥＴ状態）に基づき得る。幾つかの例では、自己選択メモリセルは、（複数の）動作の間で（例えば、ＲＥＳＥＴパルスを使用して）リセット又は消去され得る。こうした例では、プログラミングパルスは、自己選択メモリセルのリセット状態に基づき得る。
【0048】
結果として、カルコゲナイド合金５１０（例えば、ＳｉＳＡＧベースのカルコゲナイド合金）内の成分（例えば、セレン）の空間分布の不均一な非対称のプロファイルが、カルコゲナイド合金５１０にプログラミングパルスを印加することに応答して発現し得る。更に、図４を参照しながら説明したようなプログラミングパルスの様々な形状は、電界の大きさ及び加熱の強度を修正することによって、成分の空間分布の様々なプロファイルを生み出し得る。こうした不均一な非対称の空間分布は、カルコゲナイド合金５１０の組成の局所的な変化をもたらし得る。幾つかの実施形態では、カルコゲナイド合金５１０の組成のこうした局所的な変化は、カルコゲナイド合金５１０の抵抗率の局所的な変化をもたらし得る。
【0049】
図５には、略図５０１－ａ、５０１－ｂ、５０１－ｃ、及び５０１－ｄによって表されるカルコゲナイド合金５１０の４つの異なる状態も説明されている。例えば、カルコゲナイド合金５１０－ａの不均一な陰影は、プログラミングパルスを印加することに応答して確立された、カルコゲナイド合金５１０の成分（例えば、ＳｉＳＡＧベースの合金内のセレン）の不均一な空間分布を表し得る。言い換えれば、より暗く陰影が付けられた領域は、より明るく陰影が付けられた領域と比較した場合により高濃度の成分（例えば、ＳｉＳＡＧベースの合金内のセレン）を有するカルコゲナイド合金５１０の部分を指し示し得る。これに応じて、濃度プロファイル５２０－ａ、５２０－ｂ、５２０－ｃ、及び５２０－ｄは、第１の電極５０５と第２の電極５１５との間の距離の関数として、カルコゲナイド合金５１０の成分（例えば、セレン）の不均一な空間分布を表し得る。濃度プロファイルは、図５に説明したように線形又は非線形であり得る。陰影及びプロファイルは、印加されるプログラミングパルスの極性に依存して反転され得る（例えば、略図５０１－ｃと比較した場合の略図５０１－ａ、又はプロファイル５２０－ｄと比較した場合のプロファイル５２０－ｂ）と分かるべきである。図４を参照しながら説明したような異なる形状を有するプログラミングパルスを印加することによって、付加的な濃度プロファイル（図５に図示せず）が得られ得ることも分かるべきである。付加的な濃度プロファイルは、濃度勾配の中間レベル、又は図５に説明した濃度プロファイルよりも急激な濃度プロファイルを有し得る。そのようなものだとして、本開示は、４つの異なる濃度プロファイルを用いて図５に描写した説明される例に限定されない。
【0050】
各略図５０１－ａ、５０１－ｂ、５０１－ｃ、又は５０１－ｄは、カルコゲナイド合金５１０に印加される特定のプログラミングパルスと関連付けられ得る。例えば、略図５０１－ａは、電圧振幅Ｖ１を有するパルス４１０が印加された後のセレン濃度のプロファイルの観点からカルコゲナイド合金５１０の状態を表し得る。また、略図５０１－ｄは、電圧振幅Ｖ２を有するパルス４１０が印加された後のセレン濃度のプロファイルの観点からカルコゲナイド合金５１０の状態を表し得る。略図５０１－ｂ又は５０１－ｃは、電圧Ｖ１とＶ２との間の電圧振幅を有する別のパルス４１０の後のセレン濃度のプロファイルの観点からカルコゲナイド合金５１０の状態を表し得る。プログラミングパルスのその他の形式、例えば、図４に説明したようなパルス４２０又はパルス４４０は、カルコゲナイド合金５１０の成分（例えば、セレン）の特定の不均一な濃度プロファイル、又は特定の局所的な組成の変化、又はカルコゲナイド合金５１０内の特定の局所的な抵抗率の変化を対象にするために、全体の電圧（又は電流）振幅の変化と組み合わせて使用され得、それは、順次、自己選択メモリセルの特定の閾値電圧を生み出し得る。
【0051】
カルコゲナイド合金５１０の成分（例えば、セレン）の特定の不均一な非対称の濃度プロファイルは、読み出しパルスが印加された場合のカルコゲナイド合金５１０を含む自己選択メモリデバイスの特定の閾値電圧に対応し得る。上で説明したように、アモルファスなカルコゲナイド合金を含むメモリセル（例えば、自己選択メモリセル）は、それと関連付けられた閾値電圧を有し得、すなわち、印加された読み出し電圧が閾値電圧を超えた後に、明白な量の電流が流れ得る。それ故、印加された読み出し電圧が自己選択メモリセルの閾値電圧未満である場合、明白な量の電流は何ら流れなくてもよい。幾つかの実施形態では、電流の流れ又はその欠乏は、選択された自己選択メモリセル内の蓄積された情報を読み出すために、図１を参照しながら説明したようなセンスコンポーネント１２５によってセンシングされ得る。
【0052】
閾値の挙動は、カルコゲナイド合金５１０のある一定の成分（例えば、セレン）、又は局所的な組成、又は局所的な抵抗率に依存し得る。幾つかの実施形態では、自己選択メモリデバイスの特定の閾値電圧は、第１の電極５０５又は第２の電極５１５の又はその付近のカルコゲナイド合金５１０の成分の濃度に基づいて判定され得る。それ故、カルコゲナイド合金５１０の成分（例えば、セレン）の濃度プロファイルの観点から略図５０１－ａ、５０１－ｂ、５０１－ｃ、及び５０１－ｄにより表されたカルコゲナイド合金５１０の４つの異なる状態は、自己選択メモリデバイスの４つの特定の閾値電圧（例えば、図６で説明したようなＶＴＨ１、ＶＴＨ２、ＶＴＨ３、及びＶＴＨ４）を表し得、したがって、セル毎に２ビットを蓄積するマルチレベルセル構成を表す。略図５０１－ａ、５０１－ｂ、５０１－ｃ、又は５０１－ｄにより表されるカルコゲナイド合金５１０の状態の各々は、００、０１、１０、及び１１の４つの異なる論理状態の内の１つを表し得る。幾つかの実施形態では、自己選択メモリデバイスの閾値電圧は、カルコゲナイド合金５１０と電極との間の接合面に又は付近に確立されるカルコゲナイド合金５１０の成分の局所的な濃度に比例し得る。例として、カルコゲナイド合金５１０と第２の電極５１５との間の接合面において確立されるカルコゲナイド合金５１０の成分（例えば、セレン）のより高い濃度の結果として、ＶＴＨ４はＶＴＨ１よりも大きくてもよい。
【0053】
自己選択メモリセルの特定の閾値電圧を得るためにプログラミングパルスの形状をメモリコントローラが判定する場合、メモリコントローラは、自己選択メモリセルの現在の状態と、自己選択メモリセルの所望の特定の閾値電圧とに基づいて、プログラミングパルスの形状を判定し得る。例えば、Ｖ１を有する矩形パルス４１０は、自己選択メモリセルがＶＴＨ３の閾値電圧を現在提示する場合にＶＴＨ４を生み出すのには、自己選択メモリセルにとって十分であり得る。Ｖ２を有する矩形パルス４１０は、しかしながら、自己選択メモリセルがＶＴＨ１の閾値電圧を現在提示する場合にＶＴＨ４を生み出すために、同じ自己選択メモリセルに対して使用され得る。或いは、論理状態００（例えば、ＶＴＨ１）から論理状態１１（例えば、ＶＴＨ４）へ、又は論理状態１０（例えば、ＶＴＨ３）から論理状態１１（例えば、ＶＴＨ４）へ自己選択メモリセルの論理状態が変化する異なる場合に対しては、パルス４４０の異なる形状が判定され得る。
【0054】
図６は、本開示の様々な実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートする閾値電圧対プログラミング電流（ＶＴＨ－ＩＰＲＯＧ）プロット６００の一例を説明する。自己選択メモリデバイスは、図５を参照しながら説明したような第１の電極５０５及び第２の電極５１５、又は図２を参照しながら説明したような第１の電極２１５－ａ及び第２の電極２２５－ａを含む合成スタックの一部であり得るカルコゲナイド合金５１０を含み得る。ＶＴＨ－ＩＰＲＯＧプロット６００において、自己選択メモリデバイスの閾値電圧は、水平軸（すなわち、ｘ軸）におけるプログラミングパルスと関連付けられた電流の関数として、垂直軸（すなわち、ｙ軸）において表されている。図６において、閾値電圧分布３００と共に略図５０１－ａ、５０１－ｂ、５０１－ｃ、及び５０１ーｄにより表されるカルコゲナイド合金５１０の４つの異なる状態が並置されている。ＶＴＨ－ＩＰＲＯＧプロット６００は、００、０１、１０、又は１１の内の１つの論理状態に各々対応する４つの区別可能な閾値電圧分布により表されるような、セル毎に２ビットを蓄積する自己選択メモリデバイスの４つの論理状態を表し得る。特定の論理状態の中央ＶＴＨ（例えば、００の論理状態のＶＴＨ１）の周囲の変化は、実際のプログラミング電流と、もたらされるＶＴＨ値との変動に起因する閾値電圧の変動を表し得る。
【0055】
プログラミング電流ＩＰＲＯＧの増加は、自己選択メモリセルの閾値電圧の増加に対応し得る。例えば、プログラミングパルス（例えば、カルコゲナイド合金５１０に流れる電流Ｉ１を生じさせるプログラミングパルス）が自己選択メモリセルに印加された場合、自己選択メモリセルは、ＶＴＨ１に対応する閾値電圧を提示し得る。プログラミングパルス（例えば、カルコゲナイド合金５１０に流れる電流Ｉ３を生じさせるプログラミングパルス）が自己選択メモリセルに印加された場合、自己選択メモリデバイスは、ＶＴＨ３に対応する閾値電圧を提示し得る。閾値電圧のこうした増加は、図５を参照しながら説明したように、略図５０１－ａと５０１－ｃとの間の電極の又はその付近の成分（例えば、ＳｉＳＡＧベースの合金内のセレン）の異なる濃度プロファイル、したがって、増加したプログラミング電流ＩＰＲＯＧによって確立されたカルコゲナイド合金の異なる局所的な組成又はカルコゲナイド合金の異なる局所的な抵抗率に起因し得る。
【0056】
自己選択メモリセルの閾値電圧は、カルコゲナイド合金と電極との間の接合面に又は付近に確立されたカルコゲナイド合金の成分の局所的な濃度に比例し得る。例として、プログラミングパルスに応答して、カルコゲナイド合金５１０と第２の電極５１５との間の接合面において確立されたカルコゲナイド合金５１０の成分（例えば、セレン）のより高い濃度の結果として、ＶＴＨ４はＶＴＨ１よりも大きくてもよい。カルコゲナイド合金５１０のその他の成分（例えば、ＳｉＳＡＧベースの合金内のシリコン、ゲルマニウム、ヒ素、又はそれらの組み合わせ）は、プログラミングパルスの下で異なるように挙動し得、異なる濃度プロファイル（例えば、カルコゲナイド合金５１０と第２の電極５１５との間の接合面においてより低い濃度を有する、反転した濃度プロファイル）を提示し得る。
【0057】
自己選択メモリセルの閾値電圧を削減するために、幾つかの実施形態では、反対の極性を有するプログラミングパルスが自己選択メモリセルに印加され得る。自己選択メモリセルの閾値電圧の削減は、反対の極性を有するプログラミングパルスに応答したカルコゲナイド合金５１０の成分（例えば、セレン）の濃度の減少に起因し得る。幾つかの実施形態では、より小さな振幅（例えば、パルス４１０のＶ１）を有するプログラミングパルスは、より大きな振幅（例えば、パルス４１０のＶ２）を有するプログラミングパルスに応答してより大きな閾値電圧を有するようにプログラミングされている自己選択メモリセルの閾値電圧を削減し得る。
【0058】
上で論じたように、単一の極性を有するプログラミングパルスの形状は、カルコゲナイド合金５１０の成分（例えば、セレン）の空間分布を変えるために、カルコゲナイド合金に渡る電界の異なる強度、ＩＰＲＯＧの異なるレベル、及び異なる加熱の強度を生み出すように修正され得る。したがって、プログラミングパルスの形状は、自己選択メモリセルのある一定の閾値電圧を達成するために修正され得る。幾つかの実施形態では、マルチレベルセルのプログラミング（例えば、図６を参照しながら説明する４つの異なる論理的な状態を有するための自己選択メモリセルのプログラミング）は、図４を参照しながら説明したプログラミングパルス（例えば、パルス４１０）を使用して実現され得る。マルチレベルセルのプログラミングは、成分の実質的に均一な濃度プロファイル（例えば、濃度プロファイル５２０）を有する自己選択メモリセルを用いて開始し得る。プログラミングパルスの振幅が増加する場合（例えば、パルス４１０のＶ１に対するＶ２）、濃度プロファイルは、カルコゲナイド合金５１０と第２の電極５１５との間の接合面においてより高い濃度を確立するより大きな濃度勾配（例えば、濃度プロファイル５２０－ａ又は５２０と比較した場合の濃度プロファイル５２０－ｂ）を発現し得る。接合面におけるより高い濃度は、より大きな閾値電圧を達成し得る。それ故、マルチレベルセルのプログラミングは、プログラミングパルスの振幅を徐々に増加させることにより、接合面におけるカルコゲナイド合金の成分の濃度を徐々に増加させることによって実現され得る。図６の例は、異なる４つの論理状態を有する、セル毎に２ビットを蓄積するマルチレベルセルのプログラミングスキームを説明するが、本開示は、ビット毎に２ビットに限定されなくともよいと分かるべきである。
【0059】
図７は、本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートするメモリアレイ７０５のブロック図７００を示す。メモリアレイ７０５は、電子メモリ装置と称され得、本明細書に説明されるようなメモリデバイス１００のコンポーネントの一例であり得る。
【0060】
メモリアレイ７０５は、１つ以上のメモリセル７１０、メモリコントローラ７１５、ワード線７２０、リファレンスコンポーネント７３０、センスコンポーネント７３５、デジット線７４０、及びラッチ７４５を含み得る。これらのコンポーネントは、相互に電子通信し得、本明細書で説明される機能の内の１つ以上を実施し得る。幾つかの場合、メモリセル７１０は自己選択メモリセルを含み得る。幾つかの場合、メモリコントローラ７１５は、バイアスコンポーネント７５０及びタイミングコンポーネント７５５を含み得る。幾つかの場合、センスコンポーネント７３５は、リファレンスコンポーネント７３０として役立ち得る。その他の場合、リファレンスコンポーネント７３０は随意であり得る。また、図７は、（破線のボックスの）センスコンポーネント７３６、ラッチ７４６、及びリファレンスコンポーネント７３１を配置する代替的な選択肢の概略図を示す。センスコンポーネント及び関連するコンポーネント（すなわち、ラッチ及びリファレンスコンポーネント）は、それらの機能的な目的を失うことなく列デコーダ又は行デコーダの何れかと関連付けられ得ると、当業者は分かるであろう。
【0061】
メモリコントローラ７１５は、図１及び図２を参照しながら説明したワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の例示であり得るワード線７２０、デジット線７４０、及びセンスコンポーネント７３５と電子通信し得る。メモリアレイ７０５のコンポーネントは、相互に電子通信し得、図１～図６を参照しながら説明した機能の態様を実施し得る。幾つかの場合、リファレンスコンポーネント７３０、センスコンポーネント７３５、及びラッチ７４５は、メモリコントローラ７１５のコンポーネントであり得る。
【0062】
幾つかの実施形態では、デジット線７４０は、センスコンポーネント７３５及び自己選択メモリセル７１０と電子通信する。自己選択メモリセル７１０は、論理状態（例えば、第１、第２、又は第３の論理状態）で書き換え可能であり得る。ワード線７２０は、メモリコントローラ７１５及び自己選択メモリセル７１０と電子通信し得る。センスコンポーネント７３５は、メモリコントローラ７１５、デジット線７４０、ラッチ７４５、及びリファレンス線７６０と電子通信し得る。リファレンスコンポーネント７３０は、メモリコントローラ７１５及びリファレンス線７６０と電子通信し得る。センス制御線７６５は、センスコンポーネント７３５及びメモリコントローラ７１５と電子通信し得る。これらのコンポーネントは、その他のコンポーネント、接続部、又はバスを介して、上に列挙されないコンポーネントに加えて、メモリアレイ７０５の内側及び外側の両方のその他のコンポーネントとも電子通信し得る。
【0063】
メモリコントローラ７１５は、ワード線７２０又はデジット線７４０を、それらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント７５０は、上で説明したように自己選択メモリセル７１０を読み出す又は書き込むために、自己選択メモリセル７１０を動作させるための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ７１５は、本明細書で説明するように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、図１を参照しながら説明したように、メモリコントローラ７１５が１つ以上の自己選択メモリセル１０５にアクセスすることを可能にし得る。バイアスコンポーネント７５０はまた、センスコンポーネント７３５に対するリファレンス信号を生成するための電圧をリファレンスコンポーネント７３０に提供し得る。また、バイアスコンポーネント７５０は、センスコンポーネント７３５の動作のための電圧を提供し得る。
【0064】
幾つかの実施形態では、メモリコントローラ７１５は、その動作をタイミングコンポーネント７５５を使用して実施し得る。例えば、タイミングコンポーネント７５５は、本明細書で論じる、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択又はビット線バイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント７５５はバイアスコンポーネント７５０の動作を制御し得る。
【0065】
リファレンスコンポーネント７３０は、センスコンポーネント７３５に対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント７３０は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント７３０は、他の自己選択メモリセル１０５を使用して実装され得る。センスコンポーネント７３５は、（デジット線７４０を通じた）自己選択メモリセル７１０からの信号をリファレンスコンポーネント７３０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、ラッチ７４５内に出力をその後蓄積し得、それは、メモリアレイ７０５が一部である電子デバイスの動作に従って使用され得る。センスコンポーネント７３５は、ラッチ７４５及び自己選択メモリセル７１０と電子通信するセンスアンプを含み得る。
【0066】
メモリコントローラ７１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、メモリコントローラ７１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかの機能は、本開示で説明する機能を実行するように設計された汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能な論理デバイス、個別的なゲート若しくはトランジスタロジック、個別的なハードウェアコンポーネント、又はそれらの任意の組み合わせによって実行され得る。メモリコントローラ７１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、機能の（複数の）部分が１つ以上の物理的デバイスによって異なる物理的場所に実装されるように分散されることを含む、様々な位置に物理的に設置され得る。幾つかの実施形態では、メモリコントローラ７１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、本開示の様々な実施形態に従った別個の別々のコンポーネントであり得る。他の例では、メモリコントローラ７１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、本開示の様々な実施形態に従って、Ｉ／Ｏコンポーネント、送受信器、ネットワークサーバ、別のコンピューティングデバイス、本開示で説明される１つ以上のその他のコンポーネント、又はそれらの組み合わせを含むがそれらに限定されない１つ以上のその他のハードウェアコンポーネントと組み合わせられ得る。
【0067】
メモリコントローラ７１５は、自己選択メモリセルの所望の論理状態であって、１ビット以上のデータを表す該所望の論理状態を判定することと、自己選択メモリセルの所望の論理状態に対応する自己選択メモリセルの閾値電圧を判定することと、自己選択メモリセルの閾値電圧を得るために、単一の極性を有するプログラミングパルスの形状を判定することと、プログラミングパルスの形状を判定することに基づいて、自己選択メモリセルにプログラミングパルスを印加することとをし得る。メモリコントローラ７１５はまた、カルコゲナイド合金を含む自己選択メモリセルの所望の閾値電圧であって、１ビット以上のデータを表す自己選択メモリセルの論理状態に対応する該所望の閾値電圧を判定することと、自己選択メモリセルの所望の閾値電圧を得るために、自己選択メモリセルに流れる電流を生み出す、単一の極性を有するプログラミングパルスの形状を判定することと、電流の向きに沿ってカルコゲナイド合金の少なくとも１つの要素の空間分布を変えるために、プログラミングパルスの形状を判定することに基づいて自己選択メモリセルにプログラミングパルスを印加することとであって、自己選択メモリセルの所望の閾値電圧は、カルコゲナイド合金の少なくとも１つの要素の空間分布に少なくとも部分的に基づくこととをし得る。
【0068】
図８は、本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートするメモリコントローラ８１５のブロック図８００を示す。メモリコントローラ８１５は、図７及び図９を参照しながら説明したメモリコントローラ７１５及び９１５の態様の一例であり得る。メモリコントローラ８１５は、バイアスコンポーネント８２０、タイミングコンポーネント８２５、プログラミングコンポーネント８３０、及び読み出しコンポーネント８４０を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接又は間接的に通信し得る。
【0069】
幾つかの実施形態では、バイアスコンポーネント８２０は、プログラミングパルスの形状を判定することに基づいて自己選択メモリセルにプログラミングパルスを印加すること、自己選択メモリセルにプログラミングパルスが印加された場合にプログラミングパルスの形状の変化を生じさせるために、自己選択メモリセルに流れる電流レベルを変えること、カルコゲナイド合金に流れる電流を生み出した結果としてカルコゲナイド合金を加熱すること、又はカルコゲナイド合金を加熱することに基づいて、カルコゲナイド合金の第１の側面とカルコゲナイド合金の第２の側面との間にカルコゲナイド合金の少なくとも１つの成分の正味の移動を起こすことをし得る。
【0070】
幾つかの実施形態では、バイアスコンポーネント８２０は、単一の極性を有する１つ以上の読み出しパルスを印加すること、電流の向きに沿ってカルコゲナイド合金の少なくとも１つの要素の空間分布を変えるために、プログラミングパルスの形状を判定することに基づいて自己選択メモリセルにプログラミングパルスを印加することであって、自己選択メモリセルの所望の閾値電圧は、カルコゲナイド合金の少なくとも１つの要素の空間分布に少なくとも部分的に基づくこと、又はカルコゲナイド合金の少なくとも１つの要素の正味の移動を助長するために、自己選択メモリセルに流れる電流に基づいてカルコゲナイド合金を加熱することをし得る。
【0071】
幾つかの実施形態では、バイアスコンポーネント８２０は、プログラミングパルスと同じ極性又はプログラミングパルスとは異なる極性を有する１つ以上の読み出しパルスを印加し得る。幾つかの実施形態では、自己選択メモリセルにプログラミングパルスを印加することは、カルコゲナイド合金の少なくとも１つの要素の正味の移動を生じさせるために固定の電圧振幅に基づいて、カルコゲナイド合金に流れる電流を生み出すことと、カルコゲナイド合金に渡る電界を確立することとをし得る。
【0072】
幾つかの実施形態では、タイミングコンポーネント８２５は、各継続時間の間に自己選択メモリセルに流れる電流を生み出すために、固定の電圧振幅が維持される１つ以上の継続時間を判定し得る。
【0073】
幾つかの実施形態では、プログラミングコンポーネント８３０は、自己選択メモリセルの所望の論理状態であって、１ビット以上のデータを表す該所望の論理状態を判定することと、自己選択メモリセルの所望の論理状態に対応する自己選択メモリセルの閾値電圧を判定することと、自己選択メモリセルの閾値電圧を得るために、単一の極性を有するプログラミングパルスの形状を判定することと、カルコゲナイド合金の第１の側面とカルコゲナイド合金の第２の側面との間のカルコゲナイド合金の少なくとも１つの成分の非対称な空間分布の異なるプロファイルを生み出すプログラミングパルスの形状を変えることと、カルコゲナイド合金を含む自己選択メモリセルの所望の閾値電圧であって、１ビット以上のデータを表す自己選択メモリセルの論理状態に対応する該所望の閾値電圧を判定することとをし得る。
【0074】
幾つかの実施形態では、プログラミングコンポーネント８３０は、自己選択メモリセルの所望の閾値電圧を得るために、自己選択メモリセルに流れる電流を生み出す、単一の極性を有するプログラミングパルスの形状を判定すること、第１の接合面又は第２の接合面の何れかにおけるカルコゲナイド合金の少なくとも１つの要素の濃度に基づいて、自己選択メモリセルの所望の閾値電圧を設定することをし得る。
【0075】
幾つかの実施形態では、読み出しコンポーネント８４０は、１つ以上の読み出しパルスを印加することに基づいて自己選択メモリセルの閾値電圧を検出することと、自己選択メモリセルの閾値電圧を検出することに基づいて自己選択メモリセルの論理状態を判定することと、自己選択メモリセルの閾値電圧を検出する１つ以上の読み出しパルスを印加することに基づいて自己選択メモリセルの論理状態を判定することとをし得る。
【0076】
図９は、本開示の実施形態に従った自己選択メモリデバイスにアクセスするための技術をサポートするデバイス９０５を含むシステム９００の図を説明する。デバイス９０５は、例えば、図１を参照しながら上で説明したようなメモリデバイス１００のコンポーネントの一例であり得、又は該コンポーネントを含み得る。デバイス９０５は、通信を送受信するためのコンポーネントを含む双方向の音声及びデータ通信のためのコンポーネントを含み得、メモリコントローラ９１５、メモリセル９２０、ベーシックインプット／アウトプットシステム（ＢＩＯＳ）コンポーネント９２５、プロセッサ９３０、Ｉ／Ｏコントローラ９３５、及び周辺コンポーネント９４０を含む。これらのコンポーネントは、１つ以上のバス（例えば、バス９１０）を介して電子通信し得る。
【0077】
メモリセル９２０は、本明細書に説明されるように情報を（すなわち、論理的な状態の形式で）蓄積し得る。幾つかの実施形態では、メモリセル９２０は、自己選択メモリセルを含むクロスポイントメモリアレイを含み得る。メモリコントローラ９１５は、該クロスポイントアレイと結合され得、図８を参照しながら上で説明したようなアクセス動作（例えば、プログラミング又は読み出し）を実施するように動作可能であり得る。幾つかの実施形態では、メモリコントローラ９１５は、読み出しパルスの極性と、読み出しパルスの極性とは異なり得るプログラミングパルスの極性とを生み出す周辺回路を含み得る。幾つかの実施形態では、クロスポイントメモリアレイは、カルコゲナイド合金を各々含む自己選択メモリセルの２つ以上のデッキを含み、カルコゲナイド合金の第１の側面は第１の電極と接合し、カルコゲナイド合金の第２の側面は第２の電極と接合する。
【0078】
ＢＩＯＳコンポーネント９２５は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり、それは、様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント９２５は、プロセッサと様々なその他のコンポーネント、例えば、周辺コンポーネント、入力／出力制御コンポーネント等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント９２５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ内に蓄積されたプログラム又はソフトウェアを含み得る。
【0079】
プロセッサ９３０は、インテリジェントハードウェアデバイス（例えば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラム可能論理デバイス、個別的なゲート若しくはトランジスタ論理コンポーネント、個別的なハードウェアコンポーネント、又はそれらの任意の組み合わせ）を含み得る。幾つかの場合、プロセッサ９３０は、メモリコントローラを使用してメモリアレイを動作するように構成され得る。その他の場合、メモリコントローラはプロセッサ９３０に統合され得る。プロセッサ９３０は、様々な機能（例えば、自己選択メモリデバイスにアクセスするための技術をサポートする機能又はタスク）を実施するためにメモリ内に蓄積されたコンピュータ可読命令を実行するように構成され得る。
【0080】
Ｉ／Ｏコントローラ９３５は、デバイス９０５に対する入力及び出力信号を管理し得る。Ｉ／Ｏコントローラ９３５は、デバイス９０５に統合されない周辺装置をも管理し得る。幾つかの場合、Ｉ／Ｏコントローラ９３５は、外部の周辺装置への物理的接続又はポートを表し得る。幾つかの場合、Ｉ／Ｏコントローラ９３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ－ＤＯＳ（登録商標）、ＭＳ－ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、又は別の周知のオペレーティングシステム等のオペレーティングシステムを利用し得る。他の場合、Ｉ／Ｏコントローラ９３５は、モデム、キーボード、マウス、タッチスクリーン、又は同様のデバイスを表し得、又はそれらと相互作用し得る。幾つかの場合、Ｉ／Ｏコントローラ９３５は、プロセッサの一部として実装され得る。幾つかの場合、ユーザは、Ｉ／Ｏコントローラ９３５を介して、又はＩ／Ｏコントローラ９３５により制御されるハードウェアコンポーネントを介してデバイス９０５と相互作用し得る。
【0081】
周辺コンポーネント９４０は、任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースを含み得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。
【0082】
入力デバイス９４５は、デバイス９０５又はそのコンポーネントへの入力を提供する、デバイス９０５の外部のデバイス又は信号を表し得る。これは、ユーザインタフェース、又は他のデバイスとのインタフェース若しくは他のデバイス間のインタフェースを含み得る。幾つかの場合、入力９４５は、Ｉ／Ｏコントローラ９３５によって管理され得、又は周辺コンポーネント９４０を介してデバイス９０５と相互作用し得る。
【0083】
出力デバイス９５０は、デバイス９０５又はそのコンポーネントの内の何れかから出力を受信するように構成された、デバイス９０５の外部のデバイス又は信号をも表し得る。出力９５０の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力９５０は、周辺コンポーネント９４０を介してデバイス９０５とインタフェースで連結する周辺素子であり得る。幾つかの場合、出力９５０は、Ｉ／Ｏコントローラ９３５によって管理され得る。
【0084】
デバイス９０５のコンポーネントは、それらの機能を実行するように設計された回路を含み得る。これは、本明細書で説明した機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗器、アンプ、又はその他の能動若しくは非能動素子を含み得る。デバイス９０５は、コンピュータ、サーバ、ラップトップコンピュータ、ノートブックコンピュータ、タブレットコンピュータ、携帯電話、ウェアラブル電子デバイス、又はパーソナル電子デバイス等であり得る。又は、デバイス９０５は、こうしたデバイスの一部又は態様であり得る。
【0085】
図１０は、本開示の実施形態に従った自己選択メモリデバイスにアクセスするための方法１０００を説明するフローチャートを示す。方法１０００の動作は、本明細書に説明されるように、メモリデバイス１００又はそのコンポーネントによって実装され得る。例えば、方法１０００の動作は、図１及び図７～図９を参照しながら説明したようなメモリコントローラによって実施され得る。幾つかの実施形態では、メモリデバイス１００は、以下で説明する機能を実施するために、該デバイスの機能的素子を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリデバイス１００は、以下で説明される機能の態様を専用のハードウェアを使用して実施し得る。
【0086】
ブロック１００５において、メモリデバイス１００は、自己選択メモリセルの所望の論理状態であって、１ビット以上のデータを表す該所望の論理状態を判定し得る。ブロック１００５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、ブロック１００５の動作の態様は、図７～図９を参照しながら説明したようなプログラミングコンポーネントによって実施され得る。
【0087】
ブロック１０１０において、メモリデバイス１００は、自己選択メモリセルの所望の論理状態に対応する自己選択メモリセルの閾値電圧を判定し得る。ブロック１０１０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、ブロック１０１０の動作の態様は、図７～図９を参照しながら説明したようなプログラミングコンポーネントによって実施され得る。
【0088】
ブロック１０１５において、メモリデバイス１００は、自己選択メモリセルの閾値電圧を得るために、単一の極性を有するプログラミングパルスの形状を判定し得る。ブロック１０１５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、ブロック１０１５の動作の態様は、図７～図９を参照しながら説明したようなプログラミングコンポーネントによって実施され得る。
【0089】
ブロック１０２０において、メモリデバイス１００は、プログラミングパルスの形状を判定することに少なくとも部分的に基づいて、自己選択メモリセルにプログラミングパルスを印加し得る。ブロック１０２０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、ブロック１０２０の動作の態様は、図７～図９を参照しながら説明したようなバイアスコンポーネントによって実施され得る。
【0090】
幾つかの場合、方法１０００は、自己選択メモリセルの所望の論理状態であって、１ビット以上のデータを表す該所望の論理状態を判定することをも含み得る。幾つかの場合、１つ以上の読み出しパルスの極性は、プログラミングパルスの極性とは異なる。幾つかの場合、方法１０００は、自己選択メモリセルの閾値電圧を得るために、単一の極性を有するプログラミングパルスの形状を判定することをも含み得る。幾つかの場合、方法１０００は、プログラミングパルスの形状を判定することに少なくとも部分的に基づいて、自己選択メモリセルにプログラミングパルスを印加することをも含み得る。幾つかの場合、プログラミングパルスの形状を判定することは、固定の電圧振幅が維持される１つ以上の継続期間を判定することを含む。幾つかの場合、方法１０００は、自己選択メモリセルにプログラミングパルスが印加された場合にプログラミングパルスの形状の変化を生じさせるために、自己選択メモリセルに流れる電流レベルを変えることをも含み得る。
【0091】
幾つかの場合、方法１０００は、自己選択メモリセルの異なる閾値電圧を生み出すために、プログラミングパルスの形状を変えることをも含み得る。幾つかの場合、プログラミングパルスの形状の変化は、第１の電圧レベル又は第１の電流レベルが行うよりも大きい自己選択メモリセルの閾値電圧を第２の電圧レベル又は第２の電流レベルが確立することに少なくとも部分的に基づいた、第１の電圧レベルよりも大きい第２の電圧レベル、又は第１の電流レベルよりも大きい第２の電流レベルを含む。幾つかの場合、自己選択メモリセルはカルコゲナイド合金を含み、カルコゲナイド合金の第１の側面は第１の電極と接合し、カルコゲナイド合金の第２の側面は第２の電極と接合する。幾つかの場合、自己選択メモリセルの閾値電圧は、カルコゲナイド合金の第１の側面における、又はカルコゲナイド合金の第２の側面におけるカルコゲナイド合金の局所的な組成に少なくとも部分的に基づく。幾つかの場合、カルコゲナイド合金は、シリコン（Ｓｉ）、セレン（Ｓｅ）、ヒ素（Ａｓ）、又はゲルマニウム（Ｇｅ）の内の少なくとも１つを含む。幾つかの場合、自己選択メモリセルにプログラミングパルスを印加することは、カルコゲナイド合金の第１の側面とカルコゲナイド合金の第２の側面との間にカルコゲナイド合金の少なくとも１つの成分の非対称な空間分布を生み出すことを含む。幾つかの場合、方法１０００は、自己選択メモリセルの所望の論理状態に対応する自己選択メモリセルの閾値電圧を判定することをも含み得る。
【0092】
幾つかの場合、方法１０００は、カルコゲナイド合金の第１の側面とカルコゲナイド合金の第２の側面との間にカルコゲナイド合金の少なくとも１つの成分の非対称な空間分布の異なるプロファイルを生み出すために、プログラミングパルスの形状を変えることをも含み得る。幾つかの場合、自己選択メモリセルにプログラミングパルスを印加することは、カルコゲナイド合金に流れる電流を生み出すことを含む。幾つかの場合、方法１０００は、カルコゲナイド合金に流れる電流を生み出すことに少なくとも部分的に基づいてカルコゲナイド合金を加熱することをも含み得る。幾つかの場合、方法１０００は、カルコゲナイド合金を加熱することに基づいて、カルコゲナイド合金の第１の側面とカルコゲナイド合金の第２の側面との間にカルコゲナイド合金の少なくとも１つの成分の正味の移動を起こすことをも含み得る。
【0093】
幾つかの場合、自己選択メモリセルの閾値電圧は、カルコゲナイド合金の第１の側面における、又はカルコゲナイド合金の第２の側面におけるカルコゲナイド合金の少なくとも１つの成分の濃度によって設定される。幾つかの場合、自己選択メモリセルの閾値電圧は、カルコゲナイド合金の第１の側面における、又はカルコゲナイド合金の第２の側面におけるカルコゲナイド合金の少なくとも１つの成分の局所的な濃度に比例する。幾つかの場合、自己選択メモリセルは、メモリアレイの１つ以上のデッキを含む３次元クロスポイントメモリアレイの一部であり、メモリアレイの各デッキは、基板又はメモリアレイの別のデッキの何れかの上部に配置される。幾つかの場合、自己選択メモリセルは、水平方向に配備された第２のアクセス線と交差する垂直方向に配備された第１のアクセス線を含む３次元メモリアレイの一部である。幾つかの場合、方法１０００は、単一の極性を有する１つ以上の読み出しパルスを印加することをも含み得る。幾つかの場合、方法１０００は、１つ以上の読み出しパルスを印加することに少なくとも部分的に基づいて、自己選択メモリセルの閾値電圧を検出することをも含み得る。幾つかの場合、方法１０００は、自己選択メモリセルの閾値電圧を検出することに少なくとも部分的に基づいて、自己選択メモリセルの論理状態を判定することをも含み得る。幾つかの場合、非対称の空間分布を生み出すカルコゲナイド合金の少なくとも１つの成分はセレン（Ｓｅ）である。
【0094】
幾つかの実施形態では、自己選択メモリデバイスにアクセスするための装置が説明される。該装置は、自己選択メモリセルの所望の論理状態であって、１ビット以上のデータを表す該所望の論理状態を判定するための手段と、自己選択メモリセルの所望の論理状態に対応する自己選択メモリセルの閾値電圧を判定するための手段と、自己選択メモリセルの閾値電圧を得るために、単一の極性を有するプログラミングパルスの形状を判定するための手段と、プログラミングパルスの形状を判定することに少なくとも部分的に基づいて、自己選択メモリセルにプログラミングパルスを印加するための手段とを含み得る。
【0095】
幾つかの場合、装置は、固定の電圧振幅が維持される１つ以上の継続時間を判定するための手段を更に含み得る。幾つかの場合、装置は、自己選択メモリセルにプログラミングパルスが印加された場合にプログラミングパルスの形状の変化を生じさせるために、自己選択メモリセルに流れる電流レベルを変えるための手段を更に含み得る。幾つかの場合、装置は、カルコゲナイド合金の第１の側面とカルコゲナイド合金の第２の側面との間にカルコゲナイド合金の少なくとも１つの成分の非対称の空間分布の異なるプロファイルを生み出すために、プログラミングパルスの形状を変えるための手段を更に含み得る。幾つかの場合、装置は、単一の極性を有する１つ以上の読み出しパルスを印加するための手段と、１つ以上の読み出しパルスを印加することに少なくとも部分的に基づいて、自己選択メモリセルの閾値電圧を検出するための手段と、自己選択メモリセルの閾値電圧を検出することに少なくとも部分的に基づいて、自己選択メモリセルの論理状態を判定するための手段とを更に含み得る。幾つかの例では、プログラミングパルスの形状の変化は、自己選択メモリセルの異なる閾値電圧を生み出し得る。幾つかの例では、１つ以上の読み出しパルスの極性は、プログラミングパルスの形状とは異なる。幾つかの例では、プログラミングパルスの形状の変化は、第１の電圧レベル又は第１の電流レベルが行うよりも大きい自己選択メモリセルの閾値電圧を第２の電圧レベル又は第２の電流レベルが確立することに少なくとも部分的に基づいた、第１の電圧レベルよりも大きい第２の電圧レベル、又は第１の電流レベルよりも大きい第２の電流レベルを含む。幾つかの例では、自己選択メモリセルはカルコゲナイド合金を含み、カルコゲナイド合金の第１の側面は第１の電極と接合し、カルコゲナイド合金の第２の側面は第２の電極と接合する。
【0096】
幾つかの場合、装置は、カルコゲナイド合金の第１の側面における、又はカルコゲナイド合金の第２の側面におけるカルコゲナイド合金の局所的な組成に少なくとも部分的に基づいて、自己選択メモリセルの閾値電圧を設定するための手段を更に含み得る。幾つかの例では、カルコゲナイド合金は、シリコン（Ｓｉ）、セレン（Ｓｅ）、ヒ素（Ａｓ）、又はゲルマニウム（Ｇｅ）の内の少なくとも１つを含む。幾つかの場合、装置は、カルコゲナイド合金の第１の側面とカルコゲナイド合金の第２の側面との間にカルコゲナイド合金の少なくとも１つの成分の非対称の空間分布を生み出すための手段を更に含み得る。幾つかの例では、非対称の空間分布を生み出すカルコゲナイド合金の少なくとも１つの成分はセレン（Ｓｅ）である。
【0097】
幾つかの場合、装置は、カルコゲナイド合金に流れる電流を生み出すことと、カルコゲナイド合金に流れる電流を生み出すことに少なくとも部分的に基づいてカルコゲナイド合金を加熱することと、カルコゲナイド合金を加熱することに少なくとも部分的に基づいて、カルコゲナイド合金の第１の側面とカルコゲナイド合金の第２の側面との間のカルコゲナイド合金の少なくとも１つの成分の正味の移動を起こすことのための手段を更に含み得る。幾つかの例では、自己選択メモリセルの閾値電圧は、カルコゲナイド合金の第１の側面における、又はカルコゲナイド合金の第２の側面におけるカルコゲナイド合金の少なくとも１つの成分の濃度によって設定される。幾つかの例では、自己選択メモリセルの閾値電圧は、カルコゲナイド合金の第１の側面における、又はカルコゲナイド合金の第２の側面におけるカルコゲナイド合金の少なくとも１つの成分の局所的な濃度に比例する。
【0098】
幾つかの例では、自己選択メモリセルは、メモリセルの１つ以上のデッキを含む３次元クロスポイントメモリアレイの一部であり、メモリアレイの各デッキは、基板又はメモリアレイの別のデッキの何れかの上部に配置される。幾つかの例では、自己選択メモリセルは、水平方向に配備された第２アクセス線と交差する垂直方向に配備された第１のアクセス線を含む３次元メモリアレイの一部である。
【0099】
図１１は、本開示の実施形態に従った自己選択メモリデバイスにアクセスするための方法１１００を説明するフローチャートを示す。方法１１００の動作は、本明細書に説明されるように、メモリデバイス１００又はそのコンポーネントによって実装され得る。例えば、方法１１００の動作は、図１及び図７～図９を参照しながら説明したようなメモリコントローラによって実施され得る。幾つかの実施形態では、メモリデバイス１００は、以下で説明する機能を実施するために、該デバイスの機能的素子を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリデバイス１００は、以下で説明される機能の態様を専用のハードウェアを使用して実施し得る。
【0100】
ブロック１１０５において、メモリデバイス１００は、カルコゲナイド合金を含む自己選択メモリセルの所望の閾値電圧であって、１ビット以上のデータを表す自己選択メモリセルの論理状態に対応する該所望の閾値電圧を判定し得る。ブロック１１０５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、ブロック１１０５の動作の態様は、図７～図９を参照しながら説明したようなプログラミングコンポーネントによって実施され得る。
【0101】
ブロック１１１０において、メモリデバイス１００は、自己選択メモリセルの所望の閾値電圧を得るために、自己選択メモリセルに流れる電流を生み出す、単一の極性を有するプログラミングパルスの形状を判定し得る。ブロック１１１０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、ブロック１１１０の動作の態様は、図７～図９を参照しながら説明したようなプログラミングコンポーネントによって実施され得る。
【0102】
ブロック１１１５において、メモリデバイス１００は、プログラミングパルスの形状を判定することに少なくとも部分的に基づいて自己選択メモリセルにプログラミングパルスを印加することによって、電流の向きに沿ってカルコゲナイド合金の少なくとも１つの要素の空間分布を変え得、自己選択メモリセルの所望の閾値電圧は、カルコゲナイド合金の少なくとも１つの要素の空間分布に少なくとも部分的に基づく。ブロック１１１５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、ブロック１１１５の動作の態様は、図７～図９を参照しながら説明したようなバイアスコンポーネントによって実施され得る。
【0103】
幾つかの場合、方法１１００は、カルコゲナイド合金を含む自己選択メモリセルの所望の閾値電圧であって、１ビット以上のデータを表す自己選択メモリセルの論理状態に対応する該所望の閾値電圧を判定することをも含む。幾つかの場合、方法１１００は、自己選択メモリセルの所望の閾値電圧を得るために、自己選択メモリセルに流れる電流を生み出す、単一の極性を有するプログラミングパルスの形状を判定することをも含み得る。幾つかの場合、方法１１００は、電流の向きに沿ってカルコゲナイド合金の少なくとも１つの要素の空間分布を変えるために、プログラミングパルスの形状を判定することに少なくとも部分的に基づいて自己選択メモリセルにプログラミングパルスを印加することであって、自己選択メモリセルの所望の閾値電圧は、カルコゲナイド合金の少なくとも１つの要素の空間分布に少なくとも部分的に基づくことをも含み得る。
【0104】
幾つかの場合、プログラミングパルスの形状を判定することは、各継続時間の間に自己選択メモリセルに流れる電流を生み出すために、固定の電圧振幅が維持される１つ以上の継続期間を判定することを含む。幾つかの場合、自己選択メモリセルにプログラミングパルスを印加することは、カルコゲナイド合金の少なくとも１つの要素の正味の移動を生じさせるために、固定の電圧振幅に少なくとも部分的に基づいてカルコゲナイド合金に渡る電界を確立することを含む。幾つかの場合、方法１１００は、カルコゲナイド合金の少なくとも１つの要素の正味の移動を助長するために、自己選択メモリセルに流れる電流に少なくとも部分的に基づいてカルコゲナイド合金を加熱することをも含み得る。幾つかの場合、方法１１００は、第１の接合面又は第２の接合面の何れかにおけるカルコゲナイド合金の少なくとも１つの要素の濃度に少なくとも部分的に基づいて、自己選択メモリセルの所望の閾値電圧を設定することをも含み得る。幾つかの場合、方法１１００は、プログラミングパルスと同じ極性を有する１つ以上の読み出しパルスを印加することをも含み得る。幾つかの場合、方法１１００は、自己選択メモリセルの閾値電圧を検出する１つ以上の読み出しパルスを印加することに少なくとも部分的に基づいて、自己選択メモリセルの論理状態を判定することをも含み得る。
【0105】
幾つかの実施形態では、自己選択メモリデバイスにアクセスするための装置が説明される。該装置は、カルコゲナイド合金を含む自己選択メモリセルの所望の閾値電圧であって、１ビット以上のデータを表す自己選択メモリセルの論理状態に対応する該所望の閾値電圧を判定するための手段と、自己選択メモリセルの所望の閾値電圧を得るために、自己選択メモリセルに流れる電流を生み出す、単一の極性を有するプログラミングパルスの形状を判定するための手段と、電流の向きに沿ってカルコゲナイド合金の少なくとも１つの要素の空間分布を変えるために、プログラミングパルスの形状を判定することに少なくとも部分的に基づいて自己選択メモリセルにプログラミングパルスを印加するための手段であって、自己選択メモリセルの所望の閾値電圧は、カルコゲナイド合金の少なくとも１つの要素の空間分布に少なくとも部分的に基づくための手段とを含み得る。
【0106】
幾つかの場合、装置は、第１の接合面又は第２の接合面の何れかにおけるカルコゲナイド合金の少なくとも１つの要素の濃度に少なくとも部分的に基づいて、自己選択メモリセルの所望の閾値電圧を設定するための手段であって、自己選択メモリセルは、カルコゲナイド合金の第１の側面と接触する第１の電極との間の第１の接合面と、カルコゲナイド合金の第２の側面と接触する第２の電極との間の第２の接合面とを含むための手段を更に含み得る。幾つかの場合、装置は、プログラミングパルスと同じ極性を有する１つ以上の読み出しパルスを印加するための手段と、自己選択メモリセルの閾値電圧を検出する１つ以上の読み出しパルスを印加することに少なくとも部分的に基づいて、自己選択メモリセルの論理状態を判定するための手段とを更に含み得る。
【0107】
幾つかの場合、装置は、各継続時間の間に自己選択メモリセルに流れる電流を生み出すために固定の電圧振幅が維持される１つ以上の継続時間を判定するための手段を更に含み得る。幾つかの例では、装置は、カルコゲナイド合金の少なくとも１つの要素の正味の移動を生じさせるために固定の電圧振幅に少なくとも部分的に基づいてカルコゲナイド合金に渡る電界を確立することと、カルコゲナイド合金の少なくとも１つの要素の正味の移動を助長するために、自己選択メモリセルに流れる電流に少なくとも部分的に基づいてカルコゲナイド合金を加熱することのための手段を更に含み得る。
【0108】
図１２は、本開示の実施形態に従った自己選択メモリデバイスにアクセスするための方法１２００を説明するフローチャートを示す。方法１２００の動作は、本明細書に説明されるように、メモリデバイス１００又はそのコンポーネントによって実装され得る。例えば、方法１２００の動作は、図１及び図７～図９を参照しながら説明したようなメモリコントローラによって実施され得る。幾つかの実施形態では、メモリデバイス１００は、以下で説明する機能を実施するために、該デバイスの機能的素子を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリデバイス１００は、以下で説明される機能の態様を専用のハードウェアを使用して実施し得る。
【0109】
ブロック１２０５において、メモリデバイス１００は、電極との接合面を有するカルコゲナイド合金を含む自己選択メモリセルの閾値電圧であって、１ビット以上のデータを表す所望の論理状態に対応する該閾値電圧を判定し得る。ブロック１２０５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、ブロック１２０５の動作の態様は、図７～図９を参照しながら説明したようなプログラミングコンポーネントによって実施され得る。
【0110】
ブロック１２１０において、メモリデバイス１００は、自己選択メモリセルの閾値電圧を判定することに少なくとも部分的に基づいて、単一の極性を有するプログラミングパルスの形状を判定し得る。ブロック１２１０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、ブロック１２１０の動作の態様は、図７～図９を参照しながら説明したようなプログラミングコンポーネントによって実施され得る。
【0111】
ブロック１２１５において、メモリデバイス１００は、プログラミングパルスの形状を判定することに少なくとも部分的に基づいて自己選択メモリセルにプログラミングパルスを印加することによって、電極との接合面において自己選択メモリセルの少なくとも１つの要素の局所的な濃度を変え得る。ブロック１２１５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、ブロック１２１５の動作の態様は、図７～図９を参照しながら説明したようなバイアスコンポーネントによって実施され得る。
【0112】
幾つかの場合、方法１２００はまた、電極との接合面を有するカルコゲナイド合金を含む自己選択メモリセルの閾値電圧であって、１ビット以上のデータを表す所望の論理状態に対応する該閾値電圧を判定し得る。幾つかの場合、自己選択メモリセルの閾値電圧は、接合面におけるカルコゲナイド合金の局所的な組成に少なくとも部分的に基づいて設定される。幾つかの場合、自己選択メモリセルの閾値電圧は、接合面におけるカルコゲナイド合金の少なくとも１つの成分の濃度に比例する。幾つかの場合、方法１２００は、自己選択メモリセルの閾値電圧を判定することに少なくとも部分的に基づいて、単一の極性を有するプログラミングパルスの形状を判定することをも含み得る。幾つかの場合、方法１２００は、プログラミングパルスの形状を判定することに少なくとも部分的に基づいて、自己選択メモリセルのプログラミングを印加することをも含み得る。
【0113】
幾つかの実施形態では、自己選択メモリデバイスにアクセスするための装置が説明される。該装置は、電極との接合面を有するカルコゲナイド合金を含む自己選択メモリセルの閾値電圧であって、１ビット以上のデータを表す所望の論理状態に対応する該閾値電圧を判定するための手段と、自己選択メモリセルの閾値電圧を判定することに少なくとも部分的に基づいて単一の極性を有するプログラミングパルスの形状を判定するための手段と、プログラミングパルスの形状を判定することに少なくとも部分的に基づいて自己選択メモリセルにプログラミングパルスを印加することによって、電極との接合面における自己選択メモリセルの少なくとも１つの要素の局所的な濃度を変えるための手段とを含み得る。
【0114】
幾つかの例では、自己選択メモリセルの閾値電圧は、接合面におけるカルコゲナイド合金の局所的な組成に少なくとも部分的に基づいて設定される。幾つかの例では、自己選択メモリセルの閾値電圧は、接合面におけるカルコゲナイド合金の少なくとも１つの成分の濃度に比例する。
【0115】
幾つかの実施形態では、自己選択メモリデバイスにアクセスするための別の装置が説明される。該装置は、自己選択メモリセルを含むクロスポイントメモリアレイと、クロスポイントメモリアレイと結合されたコントローラであって、自己選択メモリセルの所望の論理状態であって、１ビット以上のデータを表す該所望の論理状態を判定するための手段と、自己選択メモリセルの所望の論理状態に対応する自己選択メモリセルの閾値電圧を判定するための手段と、自己選択メモリセルの閾値電圧を得るために、単一の極性を有するプログラミングパルスの形状を判定することと、プログラミングパルスの形状を判定することに少なくとも部分的に基づいて自己選択メモリセルにプログラミングパルスを印加ための手段とを含む該コントローラとを含み得る。幾つかの例では、メモリデバイスは、１つ以上の読み出しパルスの極性と、１つ以上の読み出しパルスの極性とは異なるプログラミングパルスの極性とを生み出す周辺回路を更に含み得る。
【0116】
幾つかの例では、クロスポイントメモリアレイは、カルコゲナイド合金と、第１の電極と接合するカルコゲナイド合金の第１の側面と、第２の電極と接合するカルコゲナイド合金の第２の側面とを各々含む自己選択メモリセルの２つ以上のデッキを含む。幾つかの例では、コントローラは、単一の極性を有する１つ以上の読み出しパルスを印加するための手段と、１つ以上の読み出しパルスを印加することに少なくとも部分的に基づいて、自己選択メモリセルの閾値電圧を検出するための手段と、自己選択メモリセルの閾値電圧を検出することに少なくとも部分的に基づいて、自己選択メモリセルの論理状態を判定するための手段とを用いて更に動作可能であり得る。
【0117】
上で説明した方法は可能な実装を説明すること、動作及びステップは再配置され得、さもなければ修正され得ること、並びにその他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの実施形態は組み合わせられ得る。
【0118】
本明細書で説明される情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。
【0119】
本明細書で使用されるとき、用語“仮想接地（virtual ground）”は、約ゼロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。仮想接地は、オペアンプ及び抵抗器を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“仮想接地する（virtual grounding）”又は“仮想接地される（virtually grounded）”は約０Ｖに接続されることを意味する。
【0120】
用語“電子通信”及び“結合された（coupled）”は、コンポーネント間の電子流動をサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。相互に電子通信する又は結合されたコンポーネントは、（例えば、通電された回路内の）電子若しくは信号を能動的に交換し得、又は（例えば、非通電の回路内の）電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信し、又は結合され得る。
【0121】
本明細書で使用されるとき、用語“実質的に（substantially）”は、修飾される特徴（例えば、用語、実質的により修飾される動詞又は形容詞）は、絶対的である必要はないが、該特徴の利点を達成するのに十分に近いことを意味する。
【0122】
本明細書で使用されるとき、用語“電極”は、導電体を指し得、幾つかの場合、メモリアレイのメモリセル又はその他のコンポーネントへの電気的コンタクトとして用いられ得る。電極は、メモリデバイス１００の素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。
【0123】
カルコゲナイド材料は、元素Ｓ、Ｓｅ、及びＴｅの内の少なくとも１つを含む材料又は合金であり得る。カルコゲナイド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｉ，Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）の合金を含み得る。例示的なカルコゲナイド材料及び合金は、Ｇｅ－Ｔｅ、Ｉｎ－Ｓｅ、Ｓｂ－Ｔｅ、Ｇａ－Ｓｂ、Ｉｎ－Ｓｂ、Ａｓ－Ｔｅ、Ａｌ－Ｔｅ、Ｇｅ－Ｓｂ－Ｔｅ、Ｔｅ－Ｇｅ－Ａｓ、Ｉｎ－Ｓｂ－Ｔｅ、Ｔｅ－Ｓｎ－Ｓｅ、Ｇｅ－Ｓｅ－Ｇａ、Ｂｉ－Ｓｅ－Ｓｂ、Ｇａ－Ｓｅ－Ｔｅ、Ｓｎ－Ｓｂ－Ｔｅ、Ｉｎ－Ｓｂ－Ｇｅ、Ｔｅ－Ｇｅ－Ｓｂ－Ｓ、Ｔｅ－Ｇｅ－Ｓｎ－Ｏ、Ｔｅ－Ｇｅ－Ｓｎ－Ａｕ、Ｐｄ－Ｔｅ－Ｇｅ－Ｓｎ、Ｉｎ－Ｓｅ－Ｔｉ－Ｃｏ、Ｇｅ－Ｓｂ－Ｔｅ－Ｐｄ、Ｇｅ－Ｓｂ－Ｔｅ－Ｃｏ、Ｓｂ－Ｔｅ－Ｂｉ－Ｓｅ、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｓｂ－Ｓｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｎ－Ｎｉ、Ｇｅ－Ｔｅ－Ｓｎ－Ｐｄ、又はＧｅ－Ｔｅ－Ｓｎ－Ｐｔを含み得るが、これらに限定されない。ハイフンで連結された化学的組成の表記法は、本明細書で使用されるとき、特定の化合物又は合金に含まれる元素を指し示し、指し示された元素を含む全ての化学量論を表すことを意図する。例えば、Ｇｅ－Ｔｅは、ＧｅｘＴｅｙを含み得、ｘ及びｙは、任意の正の整数であり得る。可変抵抗材料の他の例は、例えば、遷移金属、アルカリ土類金属、及び／又は希土類金属等の２つ以上の金属を含む、二元金属酸化物材料又は混合原子価酸化物を含み得る。実施形態は、メモリセルのメモリ素子と関連付けられる１つ以上の特定の可変抵抗材料には限定されない。例えば、可変抵抗材料の他の例は、メモリ素子を形成するために使用され得、とりわけ、カルコゲナイド材料、巨大磁気抵抗材料、又はポリマーベースの材料を含み得る。
【0124】
用語“絶縁された（isolated）”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開回路がある場合に相互から絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互から絶縁され得る。
【0125】
メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。
【0126】
本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。
【0127】
添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“例示的（exemplary）”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
【0128】
添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中にただ第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用できる。
【0129】
本明細書に説明される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。
【0130】
本明細書の開示と関連して記述される様々な説明ブロック及びモジュールは、本明細書で説明される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、個別的なゲート若しくはトランジスタ論理、個別的なハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、デジタルシグナルプロセッサ（ＤＳＰ）とマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。
【0131】
本明細書で説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所で実装されるように分散されることを含む、様々な場所に物理的に配置され得る。また、請求項を含む本明細書で使用されるとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用されるとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”と説明される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるとき、句“基づいて”は、句“少なくとも部分的に基づいて”と同様の方法で解釈されるであろう。
【0132】
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるとき、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、及びブルーレイディスクを含み、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上の組み合わせもコンピュータ可読媒体の範囲内に含まれる。
【0133】
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な修正が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書で説明された例示及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】