特許 7029873 人工知能チップのテスト方法、装置、機器、及び記憶媒体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-02-24

(45)【発行日】2022-03-04

(54)【発明の名称】人工知能チップのテスト方法、装置、機器、及び記憶媒体

(51)【国際特許分類】

   G01R 31/28 20060101AFI20220225BHJP

   G06F 11/22 20060101ALI20220225BHJP

【ＦＩ】

G01R31/28 V

G01R31/28 Y

G06F11/22 605G

【請求項の数】 18

(21)【出願番号】P 2020085123

(22)【出願日】2020-05-14

(65)【公開番号】P2021081413

(43)【公開日】2021-05-27

【審査請求日】2020-05-14

(31)【優先権主張番号】201911420462.8

(32)【優先日】2019-12-31

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】514322098

【氏名又は名称】ベイジン バイドゥ ネットコム サイエンス テクノロジー カンパニー リミテッド

(74)【代理人】

【識別番号】110002952

【氏名又は名称】特許業務法人鷲田国際特許事務所

(73)【特許権者】

【識別番号】521457387

【氏名又は名称】クンルンシン テクノロジー （ベイジン） カンパニー リミテッド

(72)【発明者】

【氏名】グオ ジユ

【審査官】小川 浩史

(56)【参考文献】

【文献】特表２０１３－５３１７７９（ＪＰ，Ａ）

【文献】中国特許出願公開第１０９３５８９９３（ＣＮ，Ａ）

【文献】RAHUL SINGHAL，“AI CHIP DFT TECHNIQUES FOR AGGRESSIVE TIME-TO-MARKET”，Mentor Graphics Corporation，2019年01月31日，pp. 1-10，http://s3.mentor.com/public_documents/whitepaper/resources/mentorpaper_104588.pdf

【文献】Tom Simon，“How to be Smart About DFT for AI Chips - SemiWiki”，2019年01月31日，https://semiwiki.com/eda/7984-how-to-be-smart-about-dft-for-ai-chips/

【文献】Rahul Singhal，“DFT THAT GETS AI CHIPS TO MARKET FASTER”，EVALUATION ENGINEERING，2019年07月，pp. 22-24，https://www.nxtbook.com/endeavor/evaluationengineering/july2019/index.php

【文献】Haiying Ma; Rui Guo; Quan Jing; Jing Han; Yu Huang; Rahul Singhal; Wu Yang; Xin Wen; Fanjin Meng，“A Case Study of Testing Strategy for AI SoC”，2019 IEEE International Test Conference in Asia (ITC-Asia)，2019年09月03日，pp. 61-66，DOI: 10.1109/ITC-Asia.2019.00024

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｒ ３１／２８－３１／３１９３

Ｇ０６Ｆ １１／２２－１１／２７７

(57)【特許請求の範囲】

【請求項1】

人工知能チップのテスト方法であって、対象人工知能チップは複数の同じ演算ユニットを含み、前記方法は、
前記対象人工知能チップのスケール情報を取得するステップと、
前記スケール情報に基づいて前記対象人工知能チップが演算ユニットアレイレベルのテスト条件を満たすかどうかを判断するステップと、
前記演算ユニットアレイレベルのテスト条件が満たされていると決定する場合に、すべての前記演算ユニットを複数の同じ演算ユニットアレイに分割し、各前記演算ユニットアレイにそれぞれＤＦＴ（テスト容易化設計）テストを行うステップと、
前記演算ユニットアレイレベルのテスト条件が満たされていないと決定する場合に、各前記演算ユニットにそれぞれ前記ＤＦＴテストを行うステップと、を含み、
前記スケール情報は、１つの演算ユニットにおけるトランジスタの数を含み、
前記スケール情報に基づいて前記対象人工知能チップが前記演算ユニットアレイレベルのテスト条件を満たすかどうかを判断する前記ステップは、
前記トランジスタの数がプリセットのスケール閾値より小さいかどうかを判断するステップと、
前記トランジスタの数が前記プリセットのスケール閾値より小さいと決定する場合に、前記演算ユニットアレイレベルのテスト条件が満たされていると決定するステップと、
前記トランジスタの数が前記プリセットのスケール閾値より大きい又は前記プリセットのスケール閾値と等しいと決定する場合に、前記演算ユニットアレイレベルのテスト条件が満たされていないと決定するステップと、を含むことを特徴とする、人工知能チップのテスト方法。

【請求項2】

すべての前記演算ユニットを前記複数の同じ演算ユニットアレイに分割する前記ステップは、
前記トランジスタの数と前記演算ユニットの総数に基づいて１つの前記演算ユニットアレイにおける演算ユニットの数を決定するステップと、
前記演算ユニットの数に基づいてすべての前記演算ユニットを前記複数の同じ演算ユニットアレイに分割するステップと、を含むことを特徴とする、請求項１に記載の方法。

【請求項3】

各前記演算ユニットアレイに第１のテストロジック回路がそれぞれ配置され、
各前記演算ユニットアレイにそれぞれ前記ＤＦＴテストを行う前記ステップは、
前記演算ユニットアレイに対応する第１のテストベクトルをそれぞれ同じであるように生成するステップと、
各前記演算ユニットアレイにそれぞれ前記ＤＦＴテストを行うために、前記第１のテストベクトルをそれぞれ各前記演算ユニットアレイに対応する前記第１のテストロジック回路に入力するステップと、
各前記演算ユニットアレイに対応するテスト結果を出力するステップと、を含むことを特徴とする、請求項１に記載の方法。

【請求項4】

前記第１のテストロジック回路は、第１のテストインタフェースを含み、
各前記演算ユニットアレイにそれぞれ前記ＤＦＴテストを行うために、前記第１のテストベクトルをそれぞれ各前記演算ユニットアレイに対応する前記第１のテストロジック回路に入力する前記ステップは、
各前記演算ユニットアレイに対する前記ＤＦＴテストを並列で実行させるために、各前記第１のテストインタフェースを介して対応する前記演算ユニットアレイの前記第１のテストロジック回路に前記第１のテストベクトルをブロードキャストするステップを含むことを特徴とする、請求項３に記載の方法。

【請求項5】

各前記演算ユニットに第２のテストロジック回路がそれぞれ配置され、
各前記演算ユニットにそれぞれ前記ＤＦＴテストを行う前記ステップは、
前記演算ユニットに対応する第２のテストベクトルをそれぞれ同じであるように生成するステップと、
各前記演算ユニットにそれぞれ前記ＤＦＴテストを行うために、前記第２のテストベクトルをそれぞれ各前記演算ユニットに対応する前記第２のテストロジック回路に入力するステップと、
各前記演算ユニットに対応するテスト結果を出力するステップと、を含むことを特徴とする、請求項１に記載の方法。

【請求項6】

前記第２のテストロジック回路は、第２のテストインタフェースを含み、
各前記演算ユニットにそれぞれ前記ＤＦＴテストを行うために、前記第２のテストベクトルをそれぞれ各前記演算ユニットに対応する前記第２のテストロジック回路に入力する前記ステップは、
各前記演算ユニットに対する前記ＤＦＴテストを並列で実行させるために、各前記第２のテストインタフェースを介して対応する前記演算ユニットの前記第２のテストロジック回路に前記第２のテストベクトルをブロードキャストするステップを含むことを特徴とする請求項５に記載の方法。

【請求項7】

各前記演算ユニットアレイにそれぞれ前記ＤＦＴテストを行う前記ステップの前に、さらに、
前記対象人工知能チップのＲＴＬ（レジスタ転送レベル）段階で前記第１のテストロジック回路における少なくとも１つの第１のプリセットのＤＦＴロジック回路をテストするステップと、
前記第１のプリセットのＤＦＴロジック回路が前記テストに失敗したとき、前記対象人工知能チップの前記ＲＴＬ段階で当該第１のプリセットのＤＦＴロジック回路を修復するステップと、を含むことを特徴とする、請求項３に記載の方法。

【請求項8】

各前記演算ユニットにそれぞれ前記ＤＦＴテストを行う前記ステップの前に、さらに、
前記対象人工知能チップのＲＴＬ段階で前記第２のテストロジック回路における少なくとも１つの第２のプリセットのＤＦＴロジック回路をテストするステップと、
前記第２のプリセットのＤＦＴロジック回路が前記テストに失敗したとき、前記対象人工知能チップの前記ＲＴＬ段階で当該第２のプリセットのＤＦＴロジック回路を修復するステップと、を含むことを特徴とする、請求項５に記載の方法。

【請求項9】

人工知能チップのテスト装置であって、対象人工知能チップは複数の同じ演算ユニットを含み、前記装置は、
前記対象人工知能チップのスケール情報を取得するためのスケール情報取得モジュールと、
前記スケール情報に基づいて前記対象人工知能チップが演算ユニットアレイレベルのテスト条件を満たすかどうかを判断するためのテスト条件判断モジュールと、
前記演算ユニットアレイレベルのテスト条件が満たされていると決定する場合に、すべての前記演算ユニットを複数の同じ演算ユニットアレイに分割し、各前記演算ユニットアレイにそれぞれＤＦＴ（テスト容易化設計）テストを行うためのアレイテストモジュールと、
前記演算ユニットアレイレベルのテスト条件が満たされていないと決定する場合に、各前記演算ユニットにそれぞれ前記ＤＦＴテストを行うための演算ユニットテストモジュールと、を含み、
前記スケール情報は前記演算ユニットにおけるトランジスタの数を含み、
前記テスト条件判断モジュールは、
前記トランジスタの数がプリセットのスケール閾値より小さいかどうかを判断すること、前記トランジスタの数が前記プリセットのスケール閾値より小さいと決定する場合に、前記演算ユニットアレイレベルのテスト条件が満たされていると決定すること、及び前記トランジスタの数が前記プリセットのスケール閾値より大きい又は前記プリセットのスケール閾値と等しいと決定する場合に、前記演算ユニットアレイレベルのテスト条件が満たされていないと決定することに用いられることを特徴とする、人工知能チップのテスト装置。

【請求項10】

すべての前記演算ユニットを前記複数の同じ演算ユニットアレイに分割する時、前記アレイテストモジュールは、
前記トランジスタの数と前記演算ユニットの総数に基づいて１つの前記演算ユニットアレイにおける演算ユニットの数を決定すること、及び前記演算ユニットの数に基づいてすべての前記演算ユニットを前記複数の同じ演算ユニットアレイに分割することに用いられることを特徴とする、請求項９に記載の装置。

【請求項11】

各前記演算ユニットアレイに第１のテストロジック回路がそれぞれ配置され、
各前記演算ユニットアレイにそれぞれ前記ＤＦＴテストを行う時、前記アレイテストモジュールは、
前記演算ユニットアレイに対応する第１のテストベクトルをそれぞれ同じであるように生成すること、各前記演算ユニットアレイにそれぞれ前記ＤＦＴテストを行うために、前記第１のテストベクトルをそれぞれ各前記演算ユニットアレイに対応する前記第１のテストロジック回路に入力すること、及び各前記演算ユニットアレイに対応するテスト結果を出力することに用いられることを特徴とする、請求項９に記載の装置。

【請求項12】

前記第１のテストロジック回路は、第１のテストインタフェースを含み、
各前記演算ユニットアレイにそれぞれ前記ＤＦＴテストを行うために、前記第１のテストベクトルをそれぞれ各前記演算ユニットアレイに対応する前記第１のテストロジック回路に入力する時、前記アレイテストモジュールは、
各前記演算ユニットアレイに対する前記ＤＦＴテストを並列で実行させるために、各前記第１のテストインタフェースを介して対応する前記演算ユニットアレイの前記第１のテストロジック回路に前記第１のテストベクトルをブロードキャストするためのものであることを特徴とする、請求項１１に記載の装置。

【請求項13】

各前記演算ユニットに第２のテストロジック回路がそれぞれ配置され、
各前記演算ユニットにそれぞれ前記ＤＦＴテストを行うとき、前記演算ユニットテストモジュールは、
前記演算ユニットに対応する第２のテストベクトルをそれぞれ同じであるように生成すること、各前記演算ユニットにそれぞれ前記ＤＦＴテストを行うために、前記第２のテストベクトルをそれぞれ各前記演算ユニットに対応する前記第２のテストロジック回路に入力すること、及び各前記演算ユニットに対応するテスト結果を出力することに用いられることを特徴とする、請求項９に記載の装置。

【請求項14】

前記第２のテストロジック回路は、第２のテストインタフェースを含み、
各前記演算ユニットにそれぞれ前記ＤＦＴテストを行うために、前記第２のテストベクトルをそれぞれ各前記演算ユニットに対応する前記第２のテストロジック回路に入力する時、前記演算ユニットテストモジュールは、
各演算ユニットに対する前記ＤＦＴテストを並列で実行させるために、各第２のテストインタフェースを介して対応する前記演算ユニットの前記第２のテストロジック回路に前記第２のテストベクトルをブロードキャストするためのものであることを特徴とする請求項１３に記載の装置。

【請求項15】

前記対象人工知能チップのＲＴＬ（レジスタ転送レベル）段階で前記第１のテストロジック回路における少なくとも１つの第１のプリセットのＤＦＴロジック回路をテストし、前記第１のプリセットのＤＦＴロジック回路が前記テストに失敗したとき、前記対象人工知能チップの前記ＲＴＬ段階で当該第１のプリセットのＤＦＴロジック回路を修復するための第１の回路テスト修復モジュールをさらに含むことを特徴とする、請求項１１に記載の装置。

【請求項16】

前記対象人工知能チップのＲＴＬ段階で前記第２のテストロジック回路における少なくとも１つの第２のプリセットのＤＦＴロジック回路をテストし、前記第２のプリセットのＤＦＴロジック回路が前記テストに失敗したとき、前記対象人工知能チップの前記ＲＴＬ段階で当該第２のプリセットのＤＦＴロジック回路を修復するための第２の回路テスト修復モジュールをさらに含むことを特徴とする、請求項１３に記載の装置。

【請求項17】

電子機器であって、
少なくとも１つのプロセッサ、及び
前記少なくとも１つのプロセッサに通信的接続しているメモリを含み、そのうち、
前記メモリは前記少なくとも１つのプロセッサによって実行可能な命令を記憶し、前記命令が前記少なくとも１つのプロセッサによって実行されることにより、前記少なくとも１つのプロセッサが請求項１～請求項８のいずれか１項に記載の方法を実行できることを特徴とする電子機器。

【請求項18】

コンピュータ命令を記憶する非一時的コンピュータ可読記憶媒体であって、前記コンピュータ命令はコンピュータに請求項１～請求項８のいずれか１項に記載の方法を実行させるためのものであることを特徴とする非一時的コンピュータ可読記憶媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、データ処理技術の分野に関し、特に人工知能技術に関する。

【背景技術】

【0002】

人工知能技術の成熟に伴い、人工知能チップ(略称ＡＩチップ)も急速に発展している。大規模生産では、どのように適格ではないＡＩチップを迅速に排除し、ＡＩチップのテストサイクルとコストを削減するかが増々重要になり、これらはいずれも、テスト容易化設計（英語は、Ｄｅｓｉｇｎ ｆｏｒ Ｔｅｓｔ、略称ＤＦＴ）と切り離せない。

【0003】

従来の技術において、ＡＩチップに対してＤＦＴテストをする際、依然として伝統的なチップのテスト方法を使用し、伝統的なチップは大型異種ＩＰコアを備えることが多いため、伝統的なチップのＤＦＴテストはチップレベル又は大型異種ＩＰコアで行うことが多くなり、伝統的なチップのテスト時間も長くなる。これに対し、ＡＩチップは伝統的なチップと異なる構造を持っている。ＡＩチップには、ＡＩアルゴリズムを処理するための大量の同じＡＩ演算ユニットがあり、大量の同じＡＩ演算ユニットがＡＩチップ全体の中核であり、ＡＩチップは巨大なボリュームを持っている。

【0004】

したがって、従来の技術において、伝統的なチップを使用するテスト方法はもはやＡＩチップには適用できなくなり、伝統的なチップのテスト方法を使用してＡＩチップのテストをすることで、ＡＩチップのテスト時間、コスト及びテスト消費電力が増加し、ＡＩチップのテスト効率が低下する。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本願の実施例は、従来の技術において、伝統的なチップを使用するテスト方法はもはやＡＩチップには適用できなくなり、伝統的なチップのテスト方法を使用してＡＩチップのテストをすることで、ＡＩチップのテスト時間、コスト及びテスト消費電力が増加し、ＡＩチップのテスト効率が低下するという技術的課題を解決する人工知能チップのテスト方法、装置、機器、及び記憶媒体を提供する。

【課題を解決するための手段】

【0006】

第１の態様では、本願の実施例は、人工知能チップのテスト方法を提供し、対象人工知能チップは複数の同じ演算ユニットを含み、上記方法は、
対象人工知能チップのスケール情報を取得するステップと、上記スケール情報に基づいて上記対象人工知能チップが演算ユニットアレイレベルのテスト条件を満たすかどうかを判断するステップと、演算ユニットアレイレベルのテスト条件が満たされていると決定する場合、すべての演算ユニットを複数の同じ演算ユニットアレイに分割し、各上記演算ユニットアレイにそれぞれＤＦＴ（テスト容易化設計）テストを行い、演算ユニットアレイレベルのテスト条件が満たされていないと決定する場合、各上記演算ユニットにそれぞれＤＦＴテストを行うステップと、を含む。

【0007】

本願の実施例において、人工知能チップの同じ演算ユニットアレイ又は演算ユニットをそれぞれテストし、各演算ユニットアレイ又は演算ユニットのテストロジック回路とテストベクトルが完全同じであることで、テストコストが低下し、かつ、各演算ユニット又は演算ユニットアレイにおけるトランジスタのスケールがいずれも小さいことで、テストベクトルのスケールも小さくなるため、テスト時間が大幅に削減され、テスト効率を向上させる。かつ、各演算ユニット又は演算ユニットアレイのＤＦＴをロードするために必要なメモリコンピューティングストレージリソースも大幅に削減され、テスト消費電力が大幅に低減される。

【0008】

さらに、上記の方法において、上記スケール情報は演算ユニットにおけるトランジスタのスケールを含み、上記スケール情報に基づいて上記対象人工知能チップが演算ユニットアレイレベルのテスト条件を満たすかどうかを判断する上記ステップは、
上記トランジスタのスケールがプリセットのスケール閾値より小さいかどうかを判断するステップと、上記トランジスタのスケールがプリセットのスケール閾値より小さいと決定する場合、演算ユニットアレイレベルのテスト条件が満たされていると決定するステップと、上記トランジスタのスケールが上記プリセットのスケール閾値より大きい又は上記プリセットのスケール閾値にイコールすると決定する場合、演算ユニットアレイレベルのテスト条件が満たされていないと決定するステップと、を含む。

【0009】

本願の実施例において、トランジスタのスケールがプリセットのスケール閾値より小さいかどうかを判断し、トランジスタのスケールがプリセットのスケール閾値より小さいと決定する場合、各演算ユニットのボリュームが極めて小さいということであり、演算ユニットアレイレベルのテスト条件が満たされていると決定し、複数の演算ユニットを集めて演算ユニットアレイとして形成し、演算ユニットアレイレベルのテストを行うことができる。トランジスタのスケールがプリセットのスケール閾値より大きい又はプリセットのスケール閾値と等しいと決定する場合、各演算ユニットのボリュームが比較的大きいということであり、演算ユニットアレイレベルのテスト条件は満たされないが、演算ユニットレベルのテスト条件が満たされていると決定し、演算ユニットレベルのテストを行う。演算ユニットアレイ又は演算ユニットのボリュームはいずれも単独テストの要件を満たすことができるようになり、テスト時間がさらに短縮される。

【0010】

さらに、上記の方法において、すべての演算ユニットを複数の同じ演算ユニットアレイに分割する上記ステップは、
上記トランジスタのスケールと演算ユニットの総数に基づいて上記演算ユニットアレイにおける演算ユニットの数を決定するステップと、上記演算ユニットの数に基づいてすべての演算ユニットを複数の同じ演算ユニットアレイに分割するステップと、を含む。

【0011】

本願の実施例において、トランジスタのスケールと演算ユニットの総数に基づいてすべての演算ユニットを複数の同じ演算ユニットアレイに分割することで、人工知能チップにおける演算ユニットを同じ演算ユニットアレイに均等に分割することができ、且つ、各演算ユニットアレイのボリュームが大きすぎないため、単独テストの要件を満たすことができ、さらに、テスト時間を短縮することができる。

【0012】

さらに、上記の方法において、各上記演算ユニットアレイに第１のテストロジック回路がそれぞれ配置され、
各上記演算ユニットアレイをそれぞれＤＦＴテストする上記ステップは、
上記演算ユニットアレイに対応する第１のテストベクトルをそれぞれ同じであるように生成するステップと、各上記演算ユニットアレイにそれぞれＤＦＴテストを行うために、上記第１のテストベクトルをそれぞれ各上記演算ユニットアレイに対応する第１のテストロジック回路に入力するステップと、各上記演算ユニットアレイに対応するテスト結果を出力するステップと、を含む。

【0013】

本願の実施例において、各演算ユニットアレイの第１のテストロジック回路と第１のテストベクトルが完全に同じであるため、各演算ユニットアレイに第１のテストロジック回路を配置し、且つ、同じ第１のテストベクトルを使用して各演算ユニットアレイをそれぞれテストし、テスト結果を出力することは、テストコストを大幅に削減する。

【0014】

さらに、上記の方法において、上記第１のテストロジック回路は、第１のテストインタフェースを含み、
各上記演算ユニットアレイにそれぞれＤＦＴテストを行うために、上記第１のテストベクトルをそれぞれ各上記演算ユニットアレイに対応する第１のテストロジック回路に入力する上記ステップは、
各演算ユニットアレイに対するＤＦＴテストを並列で実行させるために、各第１のテストインタフェースを介して対応する演算ユニットアレイの第１のテストロジック回路に上記第１のテストベクトルをブロードキャストするステップを含む。

【0015】

本願の実施例において、第１のテストロジック回路に第１のテストインタフェースが含まれており、電子機器が各第１のテストインタフェースを介して対応する演算ユニットアレイの第１のテストロジック回路に第１のテストベクトルをブロードキャストすることで、各演算ユニットアレイに対するＤＦＴテストを同時に並列で実行させることができ、このため、ＡＩチップのテスト時間が、単一の演算ユニットアレイのテスト時間にまで短縮され、テスト時間をさらに大幅に削減する。

【0016】

さらに、上記の方法において、各上記演算ユニットに第２のテストロジック回路がそれぞれ配置され、
各上記演算ユニットにそれぞれＤＦＴテストを行う上記ステップは、
上記演算ユニットに対応する第２のテストベクトルをそれぞれ同じであるように生成するステップと、各上記演算ユニットにそれぞれＤＦＴテストを行うために、上記第２のテストベクトルをそれぞれ各上記演算ユニットに対応する第２のテストロジック回路に入力するステップと、各上記演算ユニットに対応するテスト結果を出力するステップと、を含む。

【0017】

本願の実施例において、各演算ユニットの第２のテストロジック回路と第２のテストベクトルが完全同じであるため、各演算ユニットに第２のテストロジック回路を配置し、且つ、同じ第２のテストベクトルを使用して各演算ユニットをそれぞれテストし、テスト結果を出力することは、テストコストを大幅に削減する。

【0018】

さらに、上記の方法において、上記第２のテストロジック回路は、第２のテストインタフェースを含み、
各上記演算ユニットにそれぞれＤＦＴテストを行うために、上記第２のテストベクトルをそれぞれ各上記演算ユニットに対応する第２のテストロジック回路に入力する上記ステップは、
各演算ユニットに対するＤＦＴテストを並列で実行させるために、各第２のテストインタフェースを介して対応する演算ユニットの第２のテストロジック回路に上記第２のテストベクトルをブロードキャストするステップを含む。

【0019】

本願の実施例において、第２のテストロジック回路に第２のテストインタフェースが含まれており、電子機器が各第２のテストインタフェースを介して対応する演算ユニットの第２のテストロジック回路に第２のテストベクトルをブロードキャストすることで、各演算ユニットに対するＤＦＴテストを同時に並列で実行させることができ、このため、ＡＩチップのテスト時間が、単一の演算ユニットのテスト時間にまで短縮され、テスト時間をさらに大幅に削減する。

【0020】

さらに、上記の方法において、各上記演算ユニットアレイにそれぞれＤＦＴテストを行う上記ステップの前に、さらに、
上記対象人工知能チップのＲＴＬ（レジスタ転送レベル）段階で上記第１のテストロジック回路における少なくとも１つの第１のプリセットのＤＦＴロジック回路をテストするステップと、上記第１のプリセットのＤＦＴロジック回路がテストに失敗した場合、上記対象人工知能チップのＲＴＬ段階で当該第１のプリセットのＤＦＴロジック回路を修復するステップと、を含む。

【0021】

本願の実施例において、演算ユニットアレイのＤＦＴにおける第１のテストロジック回路の一部の第１のプリセットのＤＦＴロジック回路は、対応するテストを早期に完了するために、ＡＩチップ全体を完了してはじめて設計及びテストを開始するように待つ必要がなく、対象人工知能チップのＲＴＬ段階で設計及びテストを行うことができる。且つ、第１のプリセットのＤＦＴロジック回路がテストに失敗した場合、第１のプリセットのＤＦＴロジック回路を修正し、修正された第１のプリセットのＤＦＴロジック回路を再テストするとき、ＤＦＴ設定のステップとテストベクトルを生成するステップとの間で継続的に反復プロセスを行う必要がなく、テストベクトルを実行する前に引き続きテストすることができ、このような継続的な反復によるテスト時間の浪費を回避し、第１のプリセットのＤＦＴロジック回路のテストと修復の時間を効果的に削減することができる。

【0022】

さらに、上記の方法において、各上記演算ユニットにそれぞれＤＦＴテストを行う上記ステップの前に、
上記対象人工知能チップのＲＴＬ段階で上記第２のテストロジック回路における少なくとも１つの第２のプリセットのＤＦＴロジック回路をテストするステップと、上記第２のプリセットのＤＦＴロジック回路がテストに失敗した場合、上記対象人工知能チップのＲＴＬ段階で当該第２のプリセットのＤＦＴロジック回路を修復するステップと、を含む。

【0023】

本願の実施例において、演算ユニットのＤＦＴにおける第２のテストロジック回路の一部の第２のプリセットのＤＦＴロジック回路は、対応するテストを早期に完了するために、ＡＩチップ全体を完了してはじめて設計及びテストを開始するように待つ必要がなく、対象人工知能チップのＲＴＬ段階で設計及びテストを行うことができる。且つ、第２のプリセットのＤＦＴロジック回路がテストに失敗した場合、第２のプリセットのＤＦＴロジック回路を修正し、修正された第２のプリセットのＤＦＴロジック回路を再テストするとき、ＤＦＴ設定のステップとテストベクトルを生成するステップとの間で継続的に反復プロセスを行う必要がなく、テストベクトルを実行する前に引き続きテストすることができ、このような継続的な反復によるテスト時間の浪費を回避し、第２のプリセットのＤＦＴロジック回路のテストと修復の時間を削減することができる。

【0024】

第２の態様では、本願の実施例は、人工知能チップのテスト装置を提供し、対象人工知能チップは複数の同じ演算ユニットを含み、上記装置は、
対象人工知能チップのスケール情報を取得するためのスケール情報取得モジュールと、上記スケール情報に基づいて上記対象人工知能チップが演算ユニットアレイレベルのテスト条件を満たすかどうかを判断するためのテスト条件判断モジュールと、演算ユニットアレイレベルのテスト条件が満たされていると決定する場合、すべての演算ユニットを複数の同じ演算ユニットアレイに分割し、各上記演算ユニットアレイにそれぞれＤＦＴテストを行うためのアレイテストモジュールと、演算ユニットアレイレベルのテスト条件が満たされていないと決定する場合、各上記演算ユニットにそれぞれＤＦＴテストを行うための演算ユニットテストモジュールと、を含む。

【0025】

さらに、上記の装置において、上記スケール情報は演算ユニットにおけるトランジスタのスケールを含み、
上記テスト条件判断モジュールは、具体的に、
上記トランジスタのスケールがプリセットのスケール閾値より小さいかどうかを判断すること、上記トランジスタのスケールがプリセットのスケール閾値より小さいと決定する場合、演算ユニットアレイレベルのテスト条件が満たされていると決定すること、及び上記トランジスタのスケールが上記プリセットのスケール閾値より大きい又は上記プリセットのスケール閾値と等しいと決定する場合、演算ユニットアレイレベルのテスト条件が満たされていないと決定することに用いられる。

【0026】

さらに、上記の装置において、すべての演算ユニットを複数の同じ演算ユニットアレイに分割する時、上記アレイテストモジュールは、具体的に、
上記トランジスタのスケールと演算ユニットの総数に基づいて上記演算ユニットアレイにおける演算ユニットの数を決定すること、及び上記演算ユニットの数に基づいてすべての演算ユニットを複数の同じ演算ユニットアレイに分割することに用いられる。

【0027】

さらに、上記の装置において、各上記演算ユニットアレイに第１のテストロジック回路がそれぞれ配置され、
各上記演算ユニットアレイにそれぞれＤＦＴテストを行うとき、上記アレイテストモジュールは、具体的に、
上記演算ユニットアレイに対応する第１のテストベクトルをそれぞれ同じであるように生成すること、各上記演算ユニットアレイにそれぞれＤＦＴテストを行うために、上記第１のテストベクトルをそれぞれ各上記演算ユニットアレイに対応する第１のテストロジック回路に入力すること、及び各上記演算ユニットアレイに対応するテスト結果を出力することに用いられる。

【0028】

さらに、上記の装置において、上記第１のテストロジック回路は、第１のテストインタフェースを含み、
各上記演算ユニットアレイにそれぞれＤＦＴテストを行うために、上記第１のテストベクトルをそれぞれ各上記演算ユニットアレイに対応する第１のテストロジック回路に入力する時、上記アレイテストモジュールは、具体的に、
各演算ユニットアレイに対するＤＦＴテストを並列で実行させるために、各第１のテストインタフェースを介して対応する演算ユニットアレイの第１のテストロジック回路に上記第１のテストベクトルをブロードキャストするためのものである。

【0029】

さらに、上記の装置において、各上記演算ユニットに第２のテストロジック回路がそれぞれ配置され、
各上記演算ユニットをそれぞれＤＦＴテストする時、上記演算ユニットテストモジュールは、具体的に、
上記演算ユニットに対応する第２のテストベクトルをそれぞれ同じであるように生成すること、各上記演算ユニットにそれぞれＤＦＴテストを行うために、上記第２のテストベクトルをそれぞれ各上記演算ユニットに対応する第２のテストロジック回路に入力すること、及び各上記演算ユニットに対応するテスト結果を出力することに用いられる。

【0030】

さらに、上記の装置において、上記第２のテストロジック回路は、第２のテストインタフェースを含み、
各上記演算ユニットにそれぞれＤＦＴテストを行うために、上記第２のテストベクトルをそれぞれ各上記演算ユニットに対応する第２のテストロジック回路に入力する時、上記演算ユニットテストモジュールは、具体的に、
各演算ユニットに対するＤＦＴテストを並列で実行させるために、各第２のテストインタフェースを介して対応する演算ユニットの第２のテストロジック回路に上記第２のテストベクトルをブロードキャストするためのものである。

【0031】

さらに、上記の装置において、さらに、
上記対象人工知能チップのＲＴＬ段階で上記第１のテストロジック回路における少なくとも１つの第１のプリセットのＤＦＴロジック回路をテストし、上記第１のプリセットのＤＦＴロジック回路がテストに失敗した場合、上記対象人工知能チップのＲＴＬ段階で当該第１のプリセットのＤＦＴロジック回路を修復するための第１の回路テスト修復モジュールを含む。

【0032】

さらに、上記の装置において、さらに、
上記対象人工知能チップのＲＴＬ段階で上記第２のテストロジック回路における少なくとも１つの第２のプリセットのＤＦＴロジック回路をテストし、上記第２のプリセットのＤＦＴロジック回路がテストに失敗した場合、上記対象人工知能チップのＲＴＬ段階で当該第２のプリセットのＤＦＴロジック回路を修復するための第２の回路テスト修復モジュールを含む。

【0033】

第３の態様では、本願の実施例は、少なくとも１つのプロセッサ、及び上記少なくとも１つのプロセッサに通信的接続しているメモリを含む電子機器を提供し、そのうち、
上記メモリは上記少なくとも１つのプロセッサによって実行可能な命令を記憶し、上記命令が上記少なくとも１つのプロセッサによって実行されることにより、上記少なくとも１つのプロセッサが第１の態様のいずれか1項に記載の方法を実行できるようにする。

【0034】

第４の態様では、本願の実施例は、コンピュータ命令を記憶する非一時的コンピュータ可読記憶媒体を提供し、上記コンピュータ命令は、上記コンピュータに第１の態様のいずれか１項に記載の方法を実行させるためのものである。

【0035】

第５の態様では、本願の実施例は、プログラムコードを含むコンピュータプログラムを提供し、コンピュータで上記コンピュータプログラムを実行する時、上記プログラムコードは第１の態様に記載の方法を実行する。

【図面の簡単な説明】

【0036】

図面は、本解決手段をよりよく理解するためのものであり、本願を限定するものではない。

【図1】本願の実施例を実現できる人工知能チップのテスト方法の応用シーンの図である。

【図2】本願の第１の実施例に基づいて提供する人工知能チップのテスト方法のフローチャートである。

【図3】本願の第１の実施例に基づいて提供する人工知能チップのテスト方法において、分割された演算ユニットアレイの概略図である。

【図4】本願の第２の実施例に基づいて提供する人工知能チップのテスト方法のフローチャートである。

【図5】本願の第２の実施例に基づいて提供する人工知能チップのテスト方法におけるステップ２０３のフローチャートである。

【図6】本願の第２の実施例に基づいて提供する人工知能チップのテスト方法における演算ユニットアレイテスト構造の概略図である。

【図7】本願の第２の実施例に基づいて提供する人工知能チップのテスト方法におけるステップ２０４のフローチャートである。

【図8】本願の第２の実施例に基づく電子機器と各演算ユニットアレイテスト構造との間の構造概略図である。

【図9】本願の第２の実施例に基づいて提供する人工知能チップのテスト方法における演算ユニットテスト構造の概略図である。

【図10】本願の第２の実施例に基づいて提供する人工知能チップのテスト方法におけるステップ２０５のフローチャートである。

【図11】本願の第２の実施例に基づく電子機器と各演算ユニットテスト構造との間の構造概略図である。

【図12】従来の技術と本願の実施例における人工知能チップのテストフローを比較する概略図である。

【図13】本願の第３の実施例に基づいて提供する人工知能チップのテスト装置の構造概略図である。

【図14】本願の第４の実施例に基づいて提供する人工知能チップのテスト装置の構造概略図である。

【図15】本願の実施例の人工知能チップのテスト方法を実現するための電子機器のブロック図である。

【発明を実施するための形態】

【0037】

以下は、理解を容易にするために、本願の実施例の様々な詳細を含む図面を参照して本願の例示的な実施例を説明し、それらは例示的ものにすぎないと見なされるべきである。したがって、当業者は、本願の範囲及び趣旨から逸脱することなく、本明細書に記載された実施例に対して様々な変更及び修正をすることができることを認識するはずである。同様に、以下の説明では、明瞭かつ簡潔にするために、周知の機能及び構造の説明を省略している。

【0038】

本願の技術的解決手段を明瞭に理解するために、以下は従来の技術と本願に係る用語を解釈する。

【0039】

人工知能チップについて、ＡＩアクセラレータ又はコンピューティングカードとも呼ばれ、即ち、人工知能アプリケーションにおける大量のコンピューティングタスクを処理するための専用モジュールである。ＣＰＵは依然として他の非コンピューティングタスクを担当し、ＡＩチップは主にＧＰＵ、ＦＰＧＡ、及びＡＳＩＣなどに分けられる。ＡＩチップでは、アルゴリズムロジックユニットはＡＩチップ全体の中核であり、通常、ＡＩチップ全体を占める割合が高い。ＡＩアルゴリズムロジックユニットは、通常、同じ演算ユニットで構成される。さらに、ＡＩチップは巨大なボリュームを持っているため、ＡＩチップには大量の同じ演算ユニットがある。

【0040】

伝統的なチップについて、伝統的なチップは、例えば、消費電力制御モジュール、 通信インタフェースモジュール、ビデオ分析モジュールなど複数の大型異種ＩＰコアを備えることが多い。

【0041】

テスト容易化設計について、（英語は、Ｄｅｓｉｇｎ ｆｏｒ Ｔｅｓｔ、略称ＤＦＴ）集積回路設計技術であり、主なタスクは、ロジック、置換コンポーネントの追加、ピンの追加などの方法によって特定のテストロジック回路を設計すると同時に、テスト対象の回路の構造を調整し、回路のテスト可能性、即ち、制御性と観測可能性を向上させる。これらの構造を設計段階で追加することにより、回路がより複雑になり、コストが増加するように見えるが、多くの場合、テスト段階で時間とコストを節約できる。

【0042】

本願の技術的解決手段を明瞭に理解するために、まずは従来の技術でのＡＩチップのテスト方法を詳細に紹介する。従来の技術において、ＡＩチップに対するＤＦＴテストは、通常、チップレベルのテストである。チップレベルのテストを行う場合、テストマシンは、スキャンチェーンを形成するための直列に接続されている演算ユニットのテスト１回分の数に制限があるため、まず、ＡＩチップの演算ユニット間に１つ１つのスキャンチェーンを挿入し、スキャンチェーンごとに接続する演算ユニットの数が異なる。そして、スキャンチェーンごとにテストロジック回路を配置し、且つ、スキャンチェーンごとに対応するテストベクトルを生成し、スキャンチェーンごとに対応するテストロジック回路とテストベクトルも異なる。スキャンチェーンごとに対応するテストベクトルをテストマシンによってＡＩチップに送信し、対応するスキャンチェーンのテストロジック回路に入力し、当該スキャンチェーンでの演算ユニットテストを完了する。スキャンチェーンごとでの演算ユニット数が多いため、テストベクトルのスケールが通常、大きく、テスト時間が非常に長く、且つ、スキャンチェーンごとでのテストロジック回路がいずれも異なり、テストベクトルも異なるため、テストコストが増加する。ＤＦＴ全体をロードするために必要なメモリコンピューティングストレージリソースも非常に大きく、テストの消費電力も制限される。

【0043】

ＡＩチップの構造は伝統的なチップと異なり、ＡＩチップは、巨大なボリュームを持っているとともに、大量の同じ演算ユニットがあり、ＡＩチップを占める大量の同じ演算ユニットの割合が大半であるため、ＡＩチップの構造の特徴を利用し、且つ、従来の技術におけるＡＩチップのテスト方法の技術的課題に対し、本願の実施例に係るＡＩチップのテスト方法を提案した。

【0044】

以下は本願の実施例に係る人工知能チップのテスト方法の応用シーンを紹介する。図１に示すように、本願の実施例に係る人工知能チップのテスト方法に対応する応用シーンには、電子機器と対象人工知能チップがある。電子機器はテストマシンであってもよい。電子機器は対象人工知能チップと通信することができ、対象人工知能チップのスケール情報を取得することができる。対象人工知能チップには複数の同じ演算ユニットがあるため、スケール情報に基づいて対象人工知能チップが演算ユニットアレイレベルのテスト条件を満たすかどうかを判断し、演算ユニットアレイレベルのテスト条件が満たされていると決定する場合、すべての演算ユニットを複数の同じ演算ユニットアレイに分割し、各演算ユニットアレイにそれぞれＤＦＴテストを行う。演算ユニットアレイレベルのテスト条件が満たされていないと決定する場合、各演算ユニットにそれぞれＤＦＴテストを行う。人工知能チップのＤＦＴテストを完了する。各演算ユニットアレイにそれぞれＤＦＴテストを行った後に、各演算ユニットアレイのテスト結果を決定する。または、各演算ユニットにそれぞれＤＦＴテストを行った後に、各演算ユニットのテスト結果を決定し、テストに失敗した演算ユニットアレイ又は演算ユニットを修復する。人工知能チップの同じ演算ユニットアレイ又は演算ユニットをそれぞれテストし、各演算ユニットアレイ又は演算ユニットのテストロジック回路とテストベクトルが完全同じであることで、テストコストが低下し、且つ、各演算ユニット又は演算ユニットアレイにおけるトランジスタのスケールがいずれも小さいことで、テストベクトルのスケールも小さくなるため、テスト時間が大幅に削減され、テスト効率を向上させる。且つ、各演算ユニット又は演算ユニットアレイのＤＦＴをロードするために必要なメモリコンピューティングストレージリソースも大幅に削減され、テスト消費電力が大幅に低減される。

【0045】

以下は図面を参照しながら本願の実施例を具体的に説明する。

【0046】

実施例１
図２は、本願の第１の実施例に基づいて提供する人工知能チップのテスト方法のフローチャートであり、図２に示すように、本願の実施例の実行主体は人工知能チップのテスト装置であり、当該人工知能チップのテスト装置は電子機器に集積されてもよく、電子機器はテストマシンであってもよい。本実施例に係る人工知能チップのテスト方法は以下のいくつかのステップを含む。

【0047】

ステップ１０１において、対象人工知能チップのスケール情報を取得する。

【0048】

本実施例において、対象人工知能チップはテストの必要がある人工知能チップである。対象人工知能チップには、複数の同じ演算ユニットが含まれている。

【0049】

本実施例において、対象人工知能チップの設計の初期段階では、対象人工知能チップのスケール情報を記憶機器に記憶することができる。当該記憶機器はコンピュータ、Ｕディスク、磁気ディスクなどの機器であってもよく、記憶機器にアクセスすることによって対象人工知能チップのスケール情報を取得する。

【0050】

スケール情報は、演算ユニットの総数、各演算ユニットにおけるトランジスタのスケールなどを含んでもよい。

【0051】

演算ユニットにおけるトランジスタは半導体デバイスであり、演算ユニットの基本的な構成パーツである。

【0052】

ステップ１０２において、スケール情報に基づいて対象人工知能チップが演算ユニットアレイレベルのテスト条件を満たすかどうかを判断する。

【0053】

１つの選択的実施形態として、本実施例において、演算ユニットの総数に基づいて対象人工知能チップが演算ユニットアレイレベルのテスト条件を満たすかどうかを判断することができる。演算ユニットの総数が少ない場合、各演算ユニットをそれぞれＤＦＴテストすることができ、演算ユニットアレイレベルのテスト条件が満たされなかったと決定する。演算ユニットの総数が多い場合、演算ユニットアレイレベルのテスト条件が満たされていると決定し、各演算ユニットアレイをそれぞれＤＦＴテストすることができる。

【0054】

演算ユニットの総数を決定する時、演算ユニットの総数をプリセットの数の閾値に比較する方法で決定することができる。演算ユニットの総数がプリセットの数の閾値より小さい場合、演算ユニットの総数が少ないと決定する。演算ユニットの総数がプリセットの数の閾値より大きい又はプリセットの数の閾値と等しい場合、演算ユニットの総数が多いと決定する。

【0055】

他の選択的実施形態として、本実施例において、演算ユニットにおけるトランジスタのスケールに基づいて対象人工知能チップが演算ユニットアレイレベルのテスト条件を満たすかどうかを判断してもよい。トランジスタのスケールがプリセットのスケール閾値より小さいと決定する場合、各演算ユニットのボリュームが小さいということであり、演算ユニットアレイレベルのテスト条件が満たされていると決定し、各演算ユニットアレイをそれぞれＤＦＴテストすることができる。トランジスタのスケールがプリセットのスケール閾値より大きい又はプリセットのスケール閾値と等しいと決定する場合、演算ユニットアレイレベルのテスト条件が満たされなかったと決定し、各演算ユニットをそれぞれＤＦＴテストすることができる。

【0056】

スケール情報に基づいて対象人工知能チップが演算ユニットアレイレベルのテスト条件を満たすかどうかを判断する方法はまた、他の方法であってもよいと理解でき、本実施例でそれを限定しない。

【0057】

ステップ１０３において、演算ユニットアレイレベルのテスト条件が満たされていると決定する場合、すべての演算ユニットを複数の同じ演算ユニットアレイに分割し、各演算ユニットアレイをそれぞれＤＦＴテストする。

【0058】

本実施例において、すべての演算ユニットを複数の同じ演算ユニットアレイに分割する時、演算ユニットの総数に基づいてすべての演算ユニットを複数の同じ演算ユニットアレイに分割し、即ち、各演算ユニットアレイに含まれる演算ユニットの数が同じであり、または、他の方法を使用してすべての演算ユニットを複数の同じ演算ユニットアレイに分割することができ、本実施例でそれを限定しない。

【0059】

図３に示すように、図３に６４個の演算ユニットがあり、演算ユニットを１６個の演算ユニットアレイに分割し、各演算ユニットアレイが４つの演算ユニットを含む。図３では、囲まれた４つの演算ユニットは１つの演算ユニットアレイである。

【0060】

本実施例において、各演算ユニットアレイをそれぞれＤＦＴテストする時、各演算ユニットアレイのＤＦＴテストを完了するために、各演算ユニットアレイにテストロジック回路を配置する必要があり、テストロジック回路にスキャンチェーンがあり、スキャンチェーンを演算ユニットアレイに挿入し、且つ、演算ユニットアレイのテストベクトルを生成してもよい。

【0061】

各演算ユニットアレイが同じであるため、配置されたテストロジック回路、スキャンチェーン、及び生成されたテストベクトルはいずれも同じであると理解できる。

【0062】

説明に値するものとして、各演算ユニットアレイをそれぞれＤＦＴテストする時、１つの演算ユニットアレイのＤＦＴテストを完了した後に、もう１つの演算ユニットアレイのテストをしてもよく、または、演算ユニットアレイを異なるグループに分けて、１つのグループの演算ユニットアレイのＤＦＴテストを並列で完了した後に、もう１つのグループの演算ユニットアレイのＤＦＴテストを並列で実行させてもよく、又は、すべての演算ユニットアレイのＤＦＴテストを同時に並列で実行させてもよく、本実施例でそれを限定しない。

【0063】

ステップ１０４において、演算ユニットアレイレベルのテスト条件が満たされなかったと決定する場合、各演算ユニットをそれぞれＤＦＴテストする。

【0064】

本実施例において、演算ユニットアレイレベルのテスト条件が満たされなかったと決定する場合、演算ユニットレベルのテスト条件が満たされているということであり、各演算ユニットをそれぞれＤＦＴテストする。

【0065】

各演算ユニットをそれぞれＤＦＴテストする時、各演算ユニットのＤＦＴテストを完了するために、各演算ユニットにテストロジック回路を配置する必要があり、テストロジック回路にスキャンチェーンがあり、スキャンチェーンを演算ユニットに挿入し、且つ、演算ユニットのテストベクトルを生成してもよい。

【0066】

本実施例において、各演算ユニットが同じであるため、演算ユニットに配置したテストロジック回路、スキャンチェーン、及び生成されたテストベクトルはいずれも同じである。

【0067】

同様に、各演算ユニットをそれぞれＤＦＴテストする時、１つの演算ユニットのＤＦＴテストを完了した後に、もう１つの演算ユニットのテストをしてもよく、または、すべての演算ユニットのＤＦＴテストを同時に並列で実行させてもよく、本実施例でそれを限定しない。

【0068】

演算ユニットアレイに対応するテストロジック回路と演算ユニットに対応するテストロジック回路は異なり、演算ユニットアレイに対応するテストベクトルと演算ユニットに対応するテストベクトルも異なると理解できる。

【0069】

本実施例に係る人工知能チップのテスト方法は、対象人工知能チップのスケール情報を取得し、スケール情報に基づいて対象人工知能チップが演算ユニットアレイレベルのテスト条件を満たすかどうかを判断し、演算ユニットアレイレベルのテスト条件が満たされていると決定する場合、すべての演算ユニットを複数の同じ演算ユニットアレイに分割し、各演算ユニットアレイをそれぞれＤＦＴテストし、演算ユニットアレイレベルのテスト条件が満たされなかったと決定する場合、各演算ユニットをそれぞれＤＦＴテストする。人工知能チップの同じ演算ユニットアレイ又は演算ユニットをそれぞれテストし、各演算ユニットアレイ又は演算ユニットのテストロジック回路とテストベクトルが完全同じであることで、テストコストが低下し、且つ、各演算ユニット又は演算ユニットアレイにおけるトランジスタのスケールがいずれも小さいことで、テストベクトルのスケールも小さくなるため、テスト時間が大幅に削減され、テスト効率を向上させる。且つ、各演算ユニット又は演算ユニットアレイのＤＦＴをロードするために必要なメモリコンピューティングストレージリソースも大幅に削減され、テスト消費電力が大幅に低減される。

【0070】

実施例２
図４は、本願の第２の実施例に基づいて提供する人工知能チップのテスト方法のフローチャートであり、図４に示すように、本実施例に係る人工知能チップのテスト方法は、本願の実施例１に係る人工知能チップのテスト方法に基づき、ステップ１０１～ステップ１０４をさらに詳細化することである。本実施例に係る人工知能チップのテスト方法は以下のステップを含む。

【0071】

ステップ２０１において、対象人工知能チップの演算ユニットにおけるトランジスタのスケールを取得する。

【0072】

さらに、本実施例において、トランジスタのスケールに基づいて演算ユニットアレイレベルのテストを行うか又は演算ユニットレベルのテストを行うかを決定するために、人工知能チップにおける演算ユニットのトランジスタのスケールを直接に取得する。

【0073】

ステップ２０２において、トランジスタのスケールがプリセットのスケール閾値より小さいかどうかを判断し、そうである場合、ステップ２０３を実行し、そうではない場合、ステップ２０５を実行する。

【0074】

プリセットのスケール閾値の数値は限定されず、複数回のテストに基づいてプリセットのスケール閾値を決定することができる。

【0075】

本実施例において、トランジスタのスケールがプリセットのスケール閾値より小さいかどうかを判断し、トランジスタのスケールがプリセットのスケール閾値より小さいと決定する場合、各演算ユニットのボリュームが極めて小さいということであり、演算ユニットアレイレベルのテスト条件が満たされていると決定し、複数の演算ユニットを集めて演算ユニットアレイとして形成し、演算ユニットアレイレベルのテストを行うことができる。トランジスタのスケールがプリセットのスケール閾値より大きい又はプリセットのスケール閾値と等しいと決定する場合、各演算ユニットのボリュームが比較的大きいということであり、演算ユニットアレイレベルのテスト条件が満たされなかったが、演算ユニットレベルのテスト条件が満たされていると決定し、演算ユニットレベルのテストを行う。

【0076】

本実施例において、演算ユニットにおけるトランジスタのスケールがプリセットのスケール閾値より小さいかどうかを判断する方法を使用して演算ユニットアレイのテスト条件が満たされるかどうかを判断することにより、演算ユニットアレイ又は演算ユニットのボリュームはいずれも単独テストの要件を満たすことができるようになり、テスト時間がさらに短縮される。

【0077】

ステップ２０３において、すべての演算ユニットを複数の同じ演算ユニットアレイに分割する。

【0078】

１つの選択的実施形態として、図５に示すように、ステップ２０３は以下のステップを含む。

【0079】

ステップ２０３１において、トランジスタのスケールと演算ユニットの総数に基づいて演算ユニットアレイにおける演算ユニットの数を決定する。

【0080】

さらに、本実施例において、まず、演算ユニットの総数に基づいてすべての演算ユニットの分割可能な候補の演算ユニットアレイの数を決定し、即ち、候補の演算ユニットアレイの数が演算ユニットの総数を割り切れ、そして、演算ユニットのトランジスタのスケールに基づいて候補の演算ユニットアレイの数から演算ユニットアレイの数を最終的に決定する。

【0081】

演算ユニットのトランジスタのスケールに基づいて候補の演算ユニットアレイの数から演算ユニットアレイの数を最終的に決定する時、各演算ユニットアレイにおけるトランジスタのスケールの合計がプリセットの最大のスケール値より小さいであるように確保する必要がある。各演算ユニットアレイにおけるトランジスタのスケールの合計が大きすぎないようにする。

【0082】

プリセットの最大スケール値がプリセットのスケール閾値より大きいが、具体的な数値は限定されず、複数回のテストの後に設定してもよい。

【0083】

ステップ２０３２において、演算ユニットの数に基づいてすべての演算ユニットを複数の同じ演算ユニットアレイに分割する。

【0084】

本実施例において、各演算ユニットアレイに含まれる演算ユニット数に基づいてすべての演算ユニットを複数の同じ演算ユニットアレイに分割し、且つ、１つのエリア付近の複数の演算ユニットを１つの演算ユニットアレイに分割することができる。

【0085】

本実施例において、トランジスタのスケールと演算ユニットの総数に基づいてすべての演算ユニットを複数の同じ演算ユニットアレイに分割することは、人工知能チップにおける演算ユニットを同じ演算ユニットアレイに均等に分割することができ、且つ、各演算ユニットアレイのボリュームが大きすぎないようにし、単独テストの要件を満たすことができ、さらに、テスト時間を短縮することができる。

【0086】

ステップ２０４において、各演算ユニットアレイをそれぞれＤＦＴテストする。

【0087】

図６に示すように、各演算ユニットアレイに第１のテストロジック回路がそれぞれ配置されている。第１のテストロジック回路は即ち、演算ユニットアレイをテストするテストロジック回路である。第１のテストロジック回路には、第１のテストインタフェース、第１の制御ロジック回路、少なくとも１つの第１のレジスタ、第１のスキャンチェーンなどが含まれてもよい。第１のテストロジック回路は対応する演算ユニットアレイに接続する。第１のスキャンチェーンは演算ユニットアレイにおける各演算ユニットに接続することができる。

【0088】

１つの選択的実施形態として、図７に示すように、本実施例において、ステップ２０４は以下のステップを含む。

【0089】

ステップ２０４１において、演算ユニットアレイに対応する第１のテストベクトルを生成する。

【0090】

演算ユニットアレイに対応するテストベクトルが第１のテストベクトルであり、各演算ユニットアレイに対応する第１のテストベクトルが同じである。

【0091】

本実施例において、各演算ユニットアレイが完了する必要のある各機能と第１のテストロジック回路に基づいて第１のテストベクトルを生成することができ、第１のテストベクトルが各演算ユニットアレイを全方位的にテストできるようにし、最高のテストカバー率を達成する。

【0092】

ステップ２０４２において、各演算ユニットアレイをそれぞれＤＦＴテストするために、第１のテストベクトルをそれぞれ各演算ユニットアレイに対応する第１のテストロジック回路に入力する。

【0093】

１つの選択的実施形態として、本実施例において、ステップ２０４２は具体的に、
各演算ユニットアレイに対するＤＦＴテストを並列で実行させるために、各第１のテストインタフェースを介して対応する演算ユニットアレイの第１のテストロジック回路に第１のテストベクトルをブロードキャストすることである。

【0094】

本実施例において、図８に示すように、電子機器とＡＩチップとの間に共有バスを配置することができ、共有バスがそれぞれ、各第１のテストインタフェースに接続する。具体的に、各演算ユニットアレイをＤＦＴテストする時、第１のクロックに、共有バスによって各第１のテストインタフェースに対応する演算ユニットアレイにおける第１のテストロジック回路の第１のレジスタに正しいデータをブロードキャストすることができる。第１のテストベクトルを共有バスに送信し、続いて第２のクロックに、共有バスによって、各第１のテストインタフェースを介して対応する演算ユニットアレイの第１のテストロジック回路にブロードキャストすることができる。各演算ユニットアレイの第１のテストロジック回路を介して当該第１のテストベクトルを並列で処理した後に、各テストデータをそれぞれ得て、各テストデータを対応する正しいデータに比較する。テストデータが対応する正しいデータに一致する場合、当該演算ユニットアレイがＤＦＴテストに成功したと決定し、そうではない場合、当該演算ユニットアレイがＤＦＴテストに成功しなかったと決定する。

【0095】

本実施例において、第１のテストロジック回路に第１のテストインタフェースが含まれており、電子機器が各第１のテストインタフェースを介して対応する演算ユニットアレイの第１のテストロジック回路に第１のテストベクトルをブロードキャストすることで、各演算ユニットアレイに対するＤＦＴテストを同時に並列で実行させることができ、このため、ＡＩチップのテスト時間が、単一の演算ユニットアレイのテスト時間にまで短縮され、テスト時間をさらに大幅に削減する。

【0096】

ステップ２０４３において、各演算ユニットアレイに対応するテスト結果を出力する。

【0097】

本実施例において、第１のテストロジック回路には、対応する演算ユニットアレイに対応するテスト結果を出力するための第１の出力インタフェースがさらに含まれてもよい。テスト結果は、テストに成功したかどうかの結果を含んでもよく、テストに失敗した場合、当該演算ユニットアレイの故障を診断するためのテストデータを含んでもよい。

【0098】

ステップ２０５において、各演算ユニットをそれぞれＤＦＴテストする。

【0099】

図９に示すように、各演算ユニットに第２のテストロジック回路がそれぞれ配置される。第２のテストロジック回路は即ち、演算ユニットをテストするためのテストロジック回路である。第２のテストロジック回路に、第２のテストインタフェース、第２の制御ロジック回路、少なくとも１つの第２のレジスタ、第２のスキャンチェーンなどが含まれてもよい。第２のテストロジック回路は対応する演算ユニットに接続する。第２のスキャンチェーンは演算ユニットにおけるトランジスタに接続することができる。

【0100】

１つの選択的実施形態として、図１０に示すように、ステップ２０５は以下のステップを含む。

【0101】

ステップ２０５１において、演算ユニットに対応する第２のテストベクトルを生成する。

【0102】

演算ユニットに対応するテストベクトルが第２のテストベクトルであり、各演算ユニットに対応する第２のテストベクトルが同じである。

【0103】

本実施例において、各演算ユニットが完了する必要のある各機能と第２のテストロジック回路に基づいて第２のテストベクトルを生成することができ、第２のテストベクトルが各演算ユニットを全方位的にテストできるようにし、最高のテストカバー率を達成する。

【0104】

ステップ２０５２において、各演算ユニットをそれぞれＤＦＴテストするために、第２のテストベクトルをそれぞれ各演算ユニットに対応する第２のテストロジック回路に入力する。

【0105】

１つの選択的実施形態として、本実施例において、ステップ２０５２は具体的に、
各演算ユニットに対するＤＦＴテストを並列で実行させるために、各第２のテストインタフェースを介して対応する演算ユニットの第２のテストロジック回路に第２のテストベクトルをブロードキャストすることを含む。

【0106】

本実施例において、図１１に示すように、電子機器とＡＩチップとの間に共有バスを配置することができ、共有バスがそれぞれ、各第２のテストインタフェースに接続する。具体的に各演算ユニットをＤＦＴテストする時、第１のクロックに、共有バスによって各第２のテストインタフェースに対応する演算ユニットにおける第２のテストロジック回路の第２のレジスタに正しいデータをブロードキャストすることができる。第２のクロックに、共有バスによって共有バスに第２のテストベクトルを送信した後に、各第２のテストインタフェースを介して対応する演算ユニットの第２のテストロジック回路にブロードキャストすることができ、各演算ユニットの第２のテストロジック回路を介して当該第２のテストベクトルを並列で処理した後に、各テストデータをそれぞれ得て、各テストデータを対応する正しいデータに比較し、テストデータが対応する正しいデータに一致する場合、当該演算ユニットがＤＦＴテストに成功したと決定し、そうではない場合、当該演算ユニットがＤＦＴテストに成功しなかったと決定する。

【0107】

本実施例において、第２のテストロジック回路に第２のテストインタフェースが含まれており、電子機器が各第２のテストインタフェースを介して対応する演算ユニットの第２のテストロジック回路に第２のテストベクトルをブロードキャストすることで、各演算ユニットに対するＤＦＴテストを同時に並列で実行させることができる。このため、ＡＩチップのテスト時間が、単一の演算ユニットのテスト時間にまで短縮され、テスト時間をさらに大幅に削減する。

【0108】

ステップ２０５３において、各演算ユニットに対応するテスト結果を出力する。

【0109】

本実施例において、第２のテストロジック回路には、対応する演算ユニットに対応するテスト結果を出力するための第２の出力インタフェースがさらに含まれてもよい。テスト結果はテストに成功したかどうかの結果を含んでもよく、テストに失敗した場合、また、当該演算ユニットの故障を診断するためのテストデータを含んでもよい。

【0110】

図１２の上の部分に示すように、従来の技術において、ＡＩチップに対するＤＦＴテストは、ＡＩチップの設計を完了し、ＡＩチップに対する機能検証に合格した後に、ＡＩチップの統合段階で行われることである。ＡＩチップに対するＤＦＴテストはＡＩチップ全体を完了してからはじめて行うことができるため、ＡＩチップのテストはＡＩチップ全体のプロセスの後半で行われ、ＡＩチップのテスト時間を遅延させ、且つ、ＡＩチップの機能を更新する場合、ＡＩチップのＤＦＴテストも改めて行う必要があり、したがって、ＤＦＴテストサイクルがＡＩチップ全体の設計開発の進捗状況に制限される。加えて、ＡＩチップ全体のＤＦＴ設計を行う際、最高のテストカバー率を達成するためには、ＤＦＴ設定のステップとテストベクトルを生成するステップとの間で継続的反復する必要がある。反復プロセスはＡＩチップレベル全体で行われる必要があるため、このような反復は時間を大量消耗してしまう。

【0111】

したがって、本実施例において、図１２の下の部分に示すように、各演算ユニットアレイをそれぞれＤＦＴテストする場合、ステップ２０４の前に、さらに、
対象人工知能チップのＲＴＬ段階で第１のテストロジック回路における少なくとも１つの第１のプリセットのＤＦＴロジック回路をテストし、第１のプリセットのＤＦＴロジック回路がテストに失敗した場合、対象人工知能チップのＲＴＬ段階で当該第１のプリセットのＤＦＴロジック回路を修復するステップを含む。

【0112】

第１のプリセットのＤＦＴロジック回路は、テストプロトコル内部共同テストアクショングループＩＪＴＡＧロジック回路、メモリの内蔵セルフテスト回路、バウンダリースキャン回路、オンチップクロックコントローラー、トリガーの制御不能な非同期設定／リセット回路、トリガーのスキャン可能性のためのクロック分析回路、メモリ周辺のテスト用の制御ロジック回路、ＩＪＴＡＧネットワークのスキャンテスト用の制御ロジック回路などを含んでもよい。

【0113】

具体的に、本実施例において、人工知能チップにおける演算ユニットの機能設計は通常、チップ設計の初期段階で安定できるため、対応するテストを早期に完了するために、ＡＩチップ全体を完了してはじめて設計及びテストを開始するように待つ必要がなく、対応する演算ユニットアレイのＤＦＴにおける第１のテストロジック回路の一部の第１のプリセットのＤＦＴロジック回路は対象人工知能チップのＲＴＬ段階で設計及びテストを行うことができる。

【0114】

本実施例において、対象人工知能チップのＲＴＬ段階で各第１のプリセットのＤＦＴロジック回路をテストする方法が、従来の技術における統合段階で各第１のプリセットのＤＦＴロジック回路をテストする方法と異なるところは、第１のプリセットのＤＦＴロジック回路がテストに失敗した場合、第１のプリセットのＤＦＴロジック回路を修正し、修正された第１のプリセットのＤＦＴロジック回路を再テストする時、ＤＦＴ設定のステップとテストベクトルを生成するステップとの間で継続的に反復プロセスを行う必要がなく、テストベクトルを実行する前に引き続きテストすることができ、このような継続的な反復によるテスト時間の浪費を回避することである。図１２の上下２つの部分を比較すると、第１のプリセットのＤＦＴロジック回路のテスト及び修復の時間は、従来の技術のテスト及び修復の時間より明らかに短いとわかる。

【0115】

同様に、各演算ユニットをそれぞれＤＦＴテストする場合、ステップ２０５の前に、また、
対象人工知能チップのＲＴＬ段階で第２のテストロジック回路における少なくとも１つの第２のプリセットのＤＦＴロジック回路をテストし、第２のプリセットのＤＦＴロジック回路がテストに失敗した場合、対象人工知能チップのＲＴＬ段階で当該第２のプリセットのＤＦＴロジック回路を修復するステップを含む。

【0116】

第２のプリセットのＤＦＴロジック回路はさらに、テストプロトコルＩＪＴＡＧロジック回路、メモリの内蔵セルフテスト回路、バウンダリースキャン回路、オンチップクロックコントローラー、トリガーの制御不能な非同期設定／リセット回路、トリガーのスキャン可能性のためのクロック分析回路、メモリ周辺のテスト用の制御ロジック回路、ＩＪＴＡＧネットワークのスキャンテスト用の制御ロジック回路などを含んでもよい。

【0117】

具体的に、本実施例において、人工知能チップにおける演算ユニットの機能設計は通常、チップ設計の初期段階で安定できるため、対応するテストを早期に完了するために、ＡＩチップ全体を完了してはじめて設計及びテストを開始するように待つ必要がなく、対応する演算ユニットのＤＦＴにおける第２のテストロジック回路の一部の第２のプリセットのＤＦＴロジック回路は対象人工知能チップのＲＴＬ段階で設計及びテストを行うことができる。

【0118】

第２のプリセットのＤＦＴロジック回路のテストと修復の原理は演算ユニットアレイにおける第１のプリセットのＤＦＴロジック回路のテスト及び修復の原理に類似し、ここでは、１つずつ繰り返して説明しない。

【0119】

本実施例において、対応するテストを早期に完了するために、ＡＩチップ全体を完了してはじめて設計及びテストを開始するように待つ必要がなく、第１のプリセットのＤＦＴロジック回路と第２のプリセットのＤＦＴロジック回路は対象人工知能チップのＲＴＬ段階で設計及びテストを行うことができ、且つ、第１のプリセットのＤＦＴロジック回路又は第２のプリセットのＤＦＴロジック回路がテストに失敗した場合、第１のプリセットのＤＦＴロジック回路又は第２のプリセットのＤＦＴロジック回路を修正し、修正された第１のプリセットのＤＦＴロジック回路又は第２のプリセットのＤＦＴロジック回路を再テストする時、ＤＦＴ設定のステップとテストベクトルを生成するステップとの間で継続的に反復プロセスを行う必要がなく、テストベクトルを実行する前に引き続きテストすることができ、このような継続的な反復によるテスト時間の浪費を回避し、第１のプリセットのＤＦＴロジック回路と第２のプリセットのＤＦＴロジック回路のテストと修復の時間を効果的に削減することができる。

【0120】

説明すべきものとして、図１、図３、図６、図８～図９及び図１１における各ブラックボックスはいずれも演算ユニットである。

【0121】

実施例３
図１３は、本願の第３の実施例に基づいて提供する人工知能チップのテスト装置の構造概略図であり、図１３に示すように、本実施例に係る人工知能チップのテスト装置は電子機器内にある。対象人工知能チップは複数の同じ演算ユニットがあり、当該人工知能チップのテスト装置１３００は、スケール情報取得モジュール１３０１、テスト条件判断モジュール１３０２、アレイテストモジュール１３０３及び演算ユニットテストモジュール１３０４を含む。

【0122】

スケール情報取得モジュール１３０１は、対象人工知能チップのスケール情報を取得するためのものである。テスト条件判断モジュール１３０２は、スケール情報に基づいて対象人工知能チップが演算ユニットアレイレベルのテスト条件を満たすかどうかを判断するためのものである。アレイテストモジュール１３０３は、演算ユニットアレイレベルのテスト条件が満たされていると決定する場合、すべての演算ユニットを複数の同じ演算ユニットアレイに分割し、各演算ユニットアレイをそれぞれＤＦＴテストするためのものである。演算ユニットテストモジュール１３０４は、演算ユニットアレイレベルのテスト条件が満たされなかったと決定する場合、各演算ユニットをそれぞれＤＦＴテストするためのものである。

【0123】

本実施例に係る人工知能チップのテスト装置は、図２に示すような方法の実施例に係る技術的解決手段を実行することができ、その実現原理と技術的効果は図２に示すような方法の実施例に類似し、ここでは、１つずつ繰り返して説明しない。

【0124】

実施例４
図１４は、本願の第４の実施例に基づいて提供する人工知能チップのテスト装置の構造概略図であり、図１４に示すように、本実施例に係る人工知能チップのテスト装置１４００は、本願の第３の実施例に係る人工知能チップのテスト装置１３００に基づき、また、第１の回路テスト修復モジュール１４０１と第２の回路テスト修復モジュール１４０２を含む。

【0125】

さらに、スケール情報は演算ユニットにおけるトランジスタのスケールを含み、
テスト条件判断モジュール１３０２は、具体的に、
トランジスタのスケールがプリセットのスケール閾値より小さいかどうかを判断すること、トランジスタのスケールがプリセットのスケール閾値より小さいと決定する場合、演算ユニットアレイレベルのテスト条件が満たされていると決定すること、及びトランジスタのスケールがプリセットのスケール閾値より大きい又はプリセットのスケール閾値と等しいと決定する場合、演算ユニットアレイレベルのテスト条件が満たされなかったと決定することに用いられる。

【0126】

さらに、すべての演算ユニットを複数の同じ演算ユニットアレイに分割する時、アレイテストモジュール１３０３は、具体的に、
トランジスタのスケールと演算ユニットの総数に基づいて演算ユニットアレイにおける演算ユニットの数を決定すること、及び演算ユニットの数に基づいてすべての演算ユニットを複数の同じ演算ユニットアレイに分割することに用いられる。

【0127】

さらに、各演算ユニットアレイに第１のテストロジック回路がそれぞれ配置される。

【0128】

各演算ユニットアレイをそれぞれＤＦＴテストする時、アレイテストモジュール１３０３は、具体的に、
演算ユニットアレイに対応する第１のテストベクトルをそれぞれ同じであるように生成すること、各演算ユニットアレイをそれぞれＤＦＴテストするために、第１のテストベクトルをそれぞれ各演算ユニットアレイに対応する第１のテストロジック回路に入力すること、及び各演算ユニットアレイに対応するテスト結果を出力することに用いられる。

【0129】

さらに、第１のテストロジック回路は、第１のテストインタフェースを含む。

【0130】

各演算ユニットアレイをそれぞれＤＦＴテストするために、第１のテストベクトルをそれぞれ各演算ユニットアレイに対応する第１のテストロジック回路に入力する時、アレイテストモジュール１３０３は、具体的に、
各演算ユニットアレイに対するＤＦＴテストを並列で実行させるために、各第１のテストインタフェースを介して対応する演算ユニットアレイの第１のテストロジック回路に第１のテストベクトルをブロードキャストするためのものである。

【0131】

さらに、各演算ユニットに第２のテストロジック回路がそれぞれ配置される。

【0132】

各演算ユニットをそれぞれＤＦＴテストする時、演算ユニットテストモジュール１３０４は、具体的に、
演算ユニットに対応する第２のテストベクトルをそれぞれ同じであるように生成すること、各演算ユニットをそれぞれＤＦＴテストするために、第２のテストベクトルをそれぞれ各演算ユニットに対応する第２のテストロジック回路に入力すること、及び各演算ユニットに対応するテスト結果を出力することに用いられる。

【0133】

さらに、第２のテストロジック回路は、第２のテストインタフェースを含む。

【0134】

各演算ユニットをそれぞれＤＦＴテストするために、第２のテストベクトルをそれぞれ各演算ユニットに対応する第２のテストロジック回路に入力する時、演算ユニットテストモジュール１３０４は、具体的に、
各演算ユニットに対するＤＦＴテストを並列で実行させるために、各第２のテストインタフェースを介して対応する演算ユニットの第２のテストロジック回路に第２のテストベクトルをブロードキャストするためのものである。

【0135】

さらに、第１の回路テスト修復モジュール１４０１は、対象人工知能チップのＲＴＬ段階で第１のテストロジック回路における少なくとも１つの第１のプリセットのＤＦＴロジック回路をテストし、第１のプリセットのＤＦＴロジック回路がテストに失敗した場合、対象人工知能チップのＲＴＬ段階で当該第１のプリセットのＤＦＴロジック回路を修復するためのものである。

【0136】

さらに、第２の回路テスト修復モジュール１４０２は、対象人工知能チップのＲＴＬ段階で第２のテストロジック回路における少なくとも１つの第２のプリセットのＤＦＴロジック回路をテストし、第２のプリセットのＤＦＴロジック回路がテストに失敗した場合、対象人工知能チップのＲＴＬ段階で当該第２のプリセットのＤＦＴロジック回路を修復するためのものである。

【0137】

本実施例に係る人工知能チップのテスト装置は図４～図５、図７、図１０に示すような方法の実施例に係る技術的解決手段を実行することができ、その実現原理と技術的効果は図４～図５、図７、図１０に示すような方法の実施例に類似し、ここでは、１つずつ繰り返して説明しない。

【0138】

本願の実施例に基づき、本願はまた、電子機器と可読記憶媒体を提供する。

【0139】

図１５に示すように、図１５は、本願の実施例に基づく人工知能チップのテスト方法の電子機器のブロック図である。電子機器は、ラップトップコンピューター、デスクトップコンピューター、ワークベンチ、テストマシン、パーソナルデジタルアシスタント、サーバ、ブレードサーバ、メインフレームコンピューター、その他の適切なコンピュータなど、様々な形のデジタルコンピューターである。電子機器はまた、パーソナルデジタル処理、セルラー電話、スマートフォン、ウェアラブルデバイス、その他の類似のコンピューティング機器など、様々な形のモバイルデバイスを表すこともできる。本明細書で示すコンポーネント、それらの接続と関係、及びそれらの機能は例示的なものにすぎず、且つ、本明細書で説明及び/又は請求する本願の実現を制限することを意図するものではない。

【0140】

図１５に示すように、当該電子機器は、１つ又は複数のプロセッサ１５０１、メモリ１５０２、及び各コンポーネントを接続するためのインタフェースを含み、前記インタフェースは、高速インタフェースと低速インタフェースを含む。各コンポーネントは、異なるバスを使用して相互に接続され、且つ、通用マザーボードにインストールし、または、必要に応じて他の方法でインストールできる。プロセッサは、メモリ内又はメモリ上に記憶され、外部入力／出力装置（例えば、インタフェースに結合された表示デバイス）でＧＵＩのグラフィック情報を表示するための命令を含む電子装置内で実行される命令を処理することができる。他の実施形態において、必要に応じて、複数のプロセッサ及び／又は複数のバスは、複数のメモリと一緒に使用されてもよい。同様に、複数の電子機器に接続することができ、各機器がそれぞれ、（例えば、サーバアレイとして、１つのグループのブレードサーバとして、または、マルチプロセッサシステムとして作用する）必要な操作を一部提供する。図１５では、１つのプロセッサ１５０１を例とする。

【0141】

メモリ１５０２は即ち、本願で提供する非一時的コンピュータ可読記憶媒体である。そのうち、メモリは、少なくとも１つのプロセッサによって実行可能な命令を記憶し、少なくとも１つのプロセッサが本願で提供する人工知能チップのテスト方法を実行するようにする。本願の非一時的コンピュータ可読記憶媒体は、コンピュータに本願で提供する人工知能チップのテスト方法を実行するためのコンピュータ命令を記憶する。

【0142】

メモリ１５０２は、非一時的コンピュータ可読記憶媒体として、例えば、本願の実施例における人工知能チップのテスト方法に対応するプログラム命令/モジュール（例えば、図１３に示すようなスケール情報取得モジュール１３０１、テスト条件判断モジュール１３０２、アレイテストモジュール１３０３及び演算ユニットテストモジュール１３０４）など非一時的ソフトウェアプログラム、非一時的コンピュータ実行可能なプログラム及びモジュールを記憶するためのものである。プロセッサ１５０１は、メモリ１５０２に記憶されている非一時的ソフトウェアプログラム、命令及びモジュールを実行することにより、サーバの様々な機能アプリケーション及びデータ処理を実行し、即ち、上記方法の実施例における人工知能チップのテスト方法を実現する。

【0143】

メモリ１５０２は、ストレージプログラム領域およびストレージデータ領域を含んでもよく、ストレージプログラム領域は、オペレーティングシステム、少なくとも1つの機能に必要なアプリケーションプログラムを記憶することができ、ストレージデータ領域は、図１５の電子機器の使用に従って作成されたデータなどを記憶することができる。また、メモリ１５０２は、高速ランダムアクセスメモリを含んでもよく、また、例えば、少なくとも１つの磁気ディスク記憶デバイス、フラッシュメモリデバイス、または、他の非一時的ソリッドステートストレージデバイスなどの非一時的メモリを含んでもよい。いくつかの実施例において、メモリ１５０２は、プロセッサ１５０１に対してリモートで配置されたメモリを選択的に含んでもよく、これらのリモートメモリは、ネットワークを介して図１５の電子機器に接続され得る。上記ネットワークの実例は、インターネット、イントラネット、ローカルエリアネットワーク、モバイル通信ネットワーク、及びそれらの組み合わせを含むが、それらに限定されない。

【0144】

図１５の電子機器はまた、入力装置１５０３と出力装置１５０４を含んでもよい。プロセッサ１５０１、メモリ１５０２、入力装置１５０３及び出力装置１５０４はバス又は他の方法を介して接続することができ、図１５では、バスを介して接続することを例とする。

【0145】

入力装置１５０３は、入力された音声、数字又は文字情報を受信し、図１５における電子機器のユーザ設定及び機能制御に関連するキー信号の入力を呼び起こすことができ、例えば、タッチスクリーン、キーパッド、マウス、トラックパッド、タッチパッド、インディケータロッド、１つ又は複数のマウスボタン、トラックボール、操縦ハンドルなどの入力装置であってもよい。出力装置１５０４は、音声再生デバイス、表示デバイス、補助照明装置（例えば、ＬＥＤ）及び触感フィードバック装置（例えば、振動モータ）等を含んでもよい。当該表示デバイスは、液晶ディスプレイ（ＬＣＤ）、発光ダイオード（ＬＥＤ）ディスプレイ及びプラズマディスプレイを含んでもよいが、それらに限定されない。いくつかの実施形態において、表示デバイスはタッチスクリーンであってもよい。

【0146】

本明細書に記載のシステムと技術の各種の実施形態は、デジタル電子回路、集積回路システム、特定用途向けＡＳＩＣ（特定用途向け集積回路）、コンピュータハードウェア、ファームウェア、ソフトウェア、及び／又はこれらの組み合わせで実現されてもよい。これら様々な実施形態は、１つ又は複数のコンピュータプログラムで実施することを含んでもよく、当該１つ又は複数のコンピュータプログラムは、少なくとも１つのプログラマブルプロセッサを含むプログラマブルシステムで実行及び／又は解釈されることができ、当該プログラマブルプロセッサは、特定用途向け、又は汎用プログラマブルプロセッサであってもよく、記憶システム、少なくとも１つの入力装置、及び少なくとも１つの出力装置から、データと命令を受信し、且つ、当該記憶システム、当該少なくとも１つの入力装置、及び当該少なくとも１つの出力装置にデータと命令を送信することができる。

【0147】

これらのコンピューティングプログラム（プログラム、ソフトウェア、ソフトウェアアプリケーション、又はコードとも呼ばれる）は、プログラマブルプロセッサの機械語命令を含み、且つ、アドバンスプロセス及び／又はオブジェクト指向型プログラミング言語、及び／又はアセンブリ言語／機械語を用いて、これらコンピューティングプログラムを実装することができる。例えば、本明細書で使用する用語「機械可読媒体」と「コンピュータ可読媒体」は、機械語命令及び／又はデータをプログラマブルプロセッサに提供するための任意のコンピュータプログラムに係るプロダクト、デバイス、及び／又は装置（例えば、磁気ディスク、光ディスク、メモリ、プログラマブルロジック装置（ＰＬＤ））のことを指し、機械可読信号としての機械語命令を受信する機械可読媒体を含む。用語「機械可読信号」は、機械語命令及び／又はデータをプログラマブルプロセッサに提供するための任意の信号のことを指す。

【0148】

ユーザとのインタラクションを提供するために、本明細書に記載のシステムと技術は、情報をユーザにディスプレイするためのディスプレイ装置（例えば、ＣＲＴ（陰極線管）又はＬＣＤ（液晶ディスプレイ）モニターなど）、及びキーボードとポインティングデバイス（例えば、マウス又はトラックボール）を有するコンピュータで実施されてもよく、当該キーボードと当該ポインティングデバイスを通じ、ユーザが、入力をコンピュータに提供することができる。これ以外の他の種類の装置も、ユーザとのインタラクションを提供するためのものとして、用いられることができ、例えば、ユーザに提供されるフィードバックが任意の形の感覚フィードバック（視覚フィードバック、聴覚フィードバック、又は触感フィードバックなど）であってもよく、且つ、任意の形（音入力、音声入力又は触感入力を含む）をもって、ユーザからの入力を受信することができる。

【0149】

本明細書に記載のシステムと技術は、バックグラウンドコンポーネントを含むコンピューティングシステム（例えば、データサーバとして作用する）、又はミドルウェアコンポーネントを含むコンピューティングシステム（例えば、アプリケーションサーバ）、又はフロントエンドコンポーネントを含むコンピューティングシステム（例えば、図形ユーザインタフェース、又はネットワークブラウザを持つユーザコンピュータなどであり、ユーザが、当該図形ユーザインタフェース、又は当該ネットワークブラウザを通じて本明細書に記載のシステムと技術の実施形態とインタラクションをする）、又はこの種のバックグラウンドコンポーネント、ミドルウェアコンポーネント、又はフロントエンドコンポーネントの任意の組み合わせを含むコンピューティングシステムで実装されてよい。任意の形又は媒体のデジタルデータ通信（例えば、通信ネットワーク）を通じてシステムのコンポーネントを互いに接続させることができる。通信ネットワークは、例示的に、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）及びインターネットを含む。

【0150】

コンピューティングシステムは、クライアントとサーバを含んでよい。クライアントとサーバは、互いに遠く離れており、通信ネットワークを通じてインタラクションをするのが一般的である。対応するコンピュータで実行され、また、互いにクライアント―サーバという関係を有するコンピュータプログラムによって、クライアントとサーバとの関係を築き上げる。

【0151】

本願の実施例に基づく技術的解決手段は、人工知能チップの同じ演算ユニットアレイ又は演算ユニットをそれぞれテストし、各演算ユニットアレイ又は演算ユニットのテストロジック回路とテストベクトルが完全同じであることで、テストコストが低下し、且つ、各演算ユニット又は演算ユニットアレイにおけるトランジスタのスケールがいずれも小さいことで、テストベクトルのスケールも小さくなるため、テスト時間が大幅に削減され、テスト効率を向上させる。且つ、各演算ユニット又は演算ユニットアレイのＤＦＴをロードするために必要なメモリコンピューティングストレージリソースも大幅に削減され、テスト消費電力が大幅に低減される。

【0152】

理解すべきものとして、上記に示した様々な形のフローを用いて、ステップを改めて並べ替えたり、増加したり、又は削除したりしてもよい。例えば、本願に記載の各ステップは、本願で開示された技術的解決手段によって期待されている結果さえ実現されれば、並列で実行されたり、順に実行されたり、又は順番を変えて実行されたりしてもよく、本明細書に限定されない。

【0153】

上記具体的な実施形態は、本出願の保護範囲に対する制限を構成しない。当業者であれば、設計要求と他の要素に基づいた修正、組み合わせ、下位組み合わせ及び代替が可能であると理解すべきである。本出願の主旨と原則の範囲内に行われるすべての修正、同等置換及び改善が、いずれも本出願の保護範囲に含まれる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】