特許 7038633 電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-03-10

(45)【発行日】2022-03-18

(54)【発明の名称】電力変換装置

(51)【国際特許分類】

   H02M 1/08 20060101AFI20220311BHJP

【ＦＩ】

H02M1/08 A

【請求項の数】 14

(21)【出願番号】P 2018176362

(22)【出願日】2018-09-20

(65)【公開番号】P2020048361

(43)【公開日】2020-03-26

【審査請求日】2021-02-22

(73)【特許権者】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール特許業務法人

(72)【発明者】

【氏名】増田 徹

【審査官】麻生 哲朗

(56)【参考文献】

【文献】特開２００８－０７９３７９（ＪＰ，Ａ）

【文献】特開２０１６－０５２１９７（ＪＰ，Ａ）

【文献】特開２０１３－２５８８５７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ １／０８

(57)【特許請求の範囲】

【請求項1】

並列に接続された複数のパワー半導体モジュールと、
前記複数のパワー半導体モジュールの各々のドレイン・ソース間電圧Ｖｄｓ、ゲート・ソース間電圧Ｖｇｓ、ソースまたはドレイン電流Ｉｓのそれぞれに基づく第１の物理量、第２の物理量、第３の物理量を前記複数のパワー半導体モジュールから取得する検知回路と、
前記第１の物理量、前記第２の物理量、前記第３の物理量に基づいて検知判定信号を生成する判定回路と、
前記検知回路および前記判定回路で構成され、前記検知判定信号を出力する検知判定回路と、
前記検知判定信号に基づいて前記複数のパワー半導体モジュールの制御信号を生成するゲート駆動回路と、を備え、
前記ゲート駆動回路は、抵抗値が可変に制御されるように構成された共通ゲート抵抗を有し、
前記複数のパワー半導体モジュールの各々は、抵抗値が可変に制御されるように構成された個別ゲート抵抗を有し、
前記検知判定回路は、前記ドレイン・ソース間電圧Ｖｄｓと前記ソースまたはドレイン電流Ｉｓが共に所定の閾値よりも大きい準短絡期間を抽出すると共に、前記ゲート・ソース間電圧Ｖｇｓと前記ソースまたはドレイン電流Ｉｓの組み合わせに対応するモジュール素子温度を抽出し、
前記準短絡期間内に、前記モジュール素子温度が所定の範囲内である場合、前記共通ゲート抵抗および前記個別ゲート抵抗の少なくともいずれか一方の抵抗値を変化させることを特徴とする電力変換装置。

【請求項2】

請求項１に記載の電力変換装置であって、
前記複数のパワー半導体モジュールがそれぞれ並列に接続された上アームと下アームで構成されるハーフブリッジ回路を有し、
前記上アームと前記下アームの各々は、それぞれ前記検知判定回路、前記ゲート駆動回路を有し、
前記上アームおよび前記下アームの各々のゲート駆動回路は、
第１の共通ゲート抵抗と、
前記第１の共通ゲート抵抗の抵抗値を可変な第１の共通ゲート抵抗値切替回路と、
第２の共通ゲート抵抗と、
前記第２の共通ゲート抵抗の抵抗値を可変な第２の共通ゲート抵抗値切替回路と、を有し、
前記複数のパワー半導体モジュールの各々は、
個別ゲート抵抗と、
前記個別ゲート抵抗の抵抗値を可変な個別ゲート抵抗値切替回路と、を有することを特徴とする電力変換装置。

【請求項3】

請求項１に記載の電力変換装置であって、
前記複数のパワー半導体モジュールのうち、少なくとも１つはＳｉＣ－ＭＯＳＦＥＴ型パワー半導体素子であることを特徴とする電力変換装置。

【請求項4】

請求項１に記載の電力変換装置であって、
前記検知回路は、前記複数のパワー半導体モジュールのドレイン・ソース間電圧Ｖｄｓを検知して第１の物理量を生成する第１の検知回路と、
前記複数のパワー半導体モジュールのゲート・ソース間電圧Ｖｇｓを検知して第２の物理量を生成する第２の検知回路と、
前記複数のパワー半導体モジュールのソースまたはドレイン電流Ｉｓを検知して第３の物理量を生成する第３の検知回路と、を有し、
前記判定回路は、前記第１の物理量、前記第２の物理量、前記第３の物理量に基づいて前記共通ゲート抵抗および前記個別ゲート抵抗の抵抗値を制御する制御信号を生成することを特徴とする電力変換装置。

【請求項5】

請求項４に記載の電力変換装置であって、
前記第１の検知回路の一方の入力端子は、前記パワー半導体モジュールの各々のドレインセンス端子に接続され、他方の入力端子はソースセンス端子に接続され、
前記第２の検知回路の一方の入力端子は、前記パワー半導体モジュールの各々のゲート端子に接続され、他方の入力端子は前記ソースセンス端子に接続され、
前記第３の検知回路の一方の入力端子は、前記パワー半導体モジュールの各々のソース端子に接続され、他方の入力端子は前記ソースセンス端子に接続されることを特徴とする電力変換装置。

【請求項6】

請求項１に記載の電力変換装置であって、
前記検知回路は、前記複数のパワー半導体モジュールの直流電圧の差分電圧を電源電圧として動作する差動入力増幅回路と、
所定の検知閾値電圧を出力する検知閾値発生回路と、
前記差動入力増幅回路の出力を所定の利得で信号増幅し、前記検知閾値電圧に基づいて前記差動入力増幅回路の出力電圧の大小を判定するシュミットトリガ型コンパレータと、
前記複数のパワー半導体モジュールの直流電圧の差分電圧に重畳する高周波雑音信号を除去する電圧安定化回路と、
を有することを特徴とする電力変換装置。

【請求項7】

請求項４に記載の電力変換装置であって、
前記第１の検知回路、前記第２の検知回路、前記第３の検知回路の各々は、それぞれの入力端子間の電位差に対する閾値電圧発生回路を備え、
各検知回路における閾値電圧を互いに独立して設定可能であることを特徴とする電力変換装置。

【請求項8】

請求項７に記載の電力変換装置であって、
前記第１の検知回路で生成される閾値電圧は、前記電力変換装置の主電圧源の５０％の電圧値であり、
前記第３の検知回路で生成される閾値電流は、前記電力変換装置のソース電流の定格電流値の５０％の電流に相当する電流値であることを特徴とする電力変換装置。

【請求項9】

請求項４に記載の電力変換装置であって、
前記判定回路は、前記第１の検知回路の出力をクロックトリガとして動作し、前記第２の検知回路の出力を入力信号として取り込み、第１の内部波形信号を出力するフリップフロップと、
前記第１の検知回路の出力と前記第３の検知回路の出力を入力信号として取り込み、第２の内部波形信号を出力する第１の論理積回路と、
前記第１の内部波形信号および前記第２の内部波形信号を入力信号として取り込み、第３の内部波形信号を出力する第２の論理積回路と、
前記第３の内部波形信号を入力信号として取り込み、前記複数のパワー半導体モジュールの各々の個別ゲート抵抗へ出力するバッファ回路と、
前記第３の内部波形信号を入力信号として取り込み、論理反転させて前記共通ゲート抵抗へ出力する反転バッファと、
を有することを特徴とする電力変換装置。

【請求項10】

請求項９に記載の電力変換装置であって、
前記判定回路は、前記第１の物理量が変化したタイミングで前記第２の物理量を保持して前記第１の内部波形信号を出力し、
前記第１の物理量と前記第３の物理量の論理積の電圧を発生させて前記第２の内部波形信号を出力し、
前記第１の内部波形信号および前記第２の内部波形信号の論理積の電圧を発生させて第３の内部波形信号を出力し、
前記第２の内部波形信号の電位が高電位論理出力電圧（Ｈｉｇｈ電圧）である期間を抽出し、前記複数のパワー半導体モジュールのドレイン・ソース間電圧Ｖｄｓとソースまたはドレイン電流Ｉｓが各々の閾値を超えた準短絡期間ｔ１を判定し、
前記第１の内部波形信号の電位が高電位論理出力電圧（Ｈｉｇｈ電圧）である期間を抽出し、前記複数のパワー半導体モジュールの素子温度が所定の閾値よりも低く、なおかつ、ソースまたはドレイン電流Ｉｓの値が所定の閾値より大きい期間ｔ２を判定し、
前記第３の内部波形信号の電位が高電位論理出力電圧（Ｈｉｇｈ電圧）である期間を抽出し、前記準短絡期間ｔ１と前記期間ｔ２が重畳した不要振動が発生する期間ｔ３を判定し、
前記期間ｔ３が発生した場合、前記共通ゲート抵抗および前記個別ゲート抵抗の少なくともいずれか一方の抵抗値を変化させることを特徴とする電力変換装置。

【請求項11】

請求項１に記載の電力変換装置であって、
前記検知判定回路は、前記複数のパワー半導体モジュールの各々のゲート端子と、
前記複数のパワー半導体モジュールの各々のソースセンス端子と、
前記ゲート駆動回路と、
接続配線によって生じる寄生インダクタンスと、
前記複数のパワー半導体モジュールの各々に生じる寄生容量と、
によって構成されるゲート駆動経路の共振ループ回路を成し、
前記共通ゲート抵抗の値を低減することで前記共振ループ回路に生じる振動電流の迂回路を発生させて前記振動電流を低減し、
前記個別ゲート抵抗の値を増加することで前記共振ループ回路に損失を与えて前記振動電流を低減することを特徴とする電力変換装置。

【請求項12】

請求項１に記載の電力変換装置であって、
前記複数のパワー半導体モジュールの各々は、それぞれのソースセンス端子とソース端子の間にシャント抵抗を有し、
前記ソースセンス端子と前記ソース端子の端子間にソースまたはドレイン電流Ｉｓに比例した電位差が発生することを特徴とする電力変換装置。

【請求項13】

請求項１に記載の電力変換装置であって、
前記複数のパワー半導体モジュールの各々は、それぞれのソースセンス端子とソース端子の間にシャント抵抗を有し、
前記複数のパワー半導体モジュールの各々のソース電流を前記検知回路と負荷へ分流させ、
分流したソース電流の一部を前記シャント抵抗に流通させて発生した電位差が前記ソースセンス端子と前記ソース端子の端子間に発生することを特徴とする電力変換装置。

【請求項14】

請求項１に記載の電力変換装置であって、
前記複数のパワー半導体モジュールは、前記個別ゲート抵抗を複数備え、
前記複数の個別ゲート抵抗の接続を切り替える切替回路を内蔵することを特徴とする電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電力変換装置の構成に係り、特に、電力変換の主回路要素としてＳｉＣパワー半導体モジュールを搭載する電力変換装置に適用して有効な技術に関する。

【背景技術】

【0002】

電力変換用パワー半導体素子は、モータドライブ用インバータや電力送配電用変換機器などの電力変換装置（以下、「電力変換器」とも言う）の基幹部品として広く使用されている。パワー半導体素子は、１つのチップで、もしくは複数のチップの並列接続の構成で、パワー半導体モジュールに搭載され、電力変換器に組み込まれる。このパワー半導体素子は、その制御信号によってスイッチング動作を行い、電流の流れる方向を制御することで電力変換を行う。

【0003】

電力変換用パワー半導体素子をスイッチング駆動する場合に、チップの各端子には、チップの寄生容量や配線の寄生インダクタなどによって発生する電圧振動や電流振動が発生することがある。これらの振動現象を「不要振動」と呼ぶことにする。特に、チップを複数個並列接続した場合には、チップに印加される電圧や流れる電流の値に依存するが、上記の寄生容量や寄生インダクタによる共振ループと、増幅素子として動作する２つ以上のチップによって不要振動が発生する。

【0004】

不要振動の電圧振幅や電流振幅が、チップの各端子間の電圧定格値や端子を流通する電流定格を超過すると、チップの長期信頼性の低下や破壊が懸念される。従って、不要振動が生じる場合には、チップに許容されるチップ温度範囲において、その電圧振動振幅と電流振動振幅を各端子の定格値以下に抑える必要がある。

【0005】

本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、複数の半導体素子を複数個並列配置してスイッチング駆動する場合に、素子の入力容量もしくは帰還容量と配線インダクタンスによって共振が発生することが示されており、この共振によって半導体素子に過電流が流れると判定された場合に、半導体素子のゲートを駆動する経路に配置された抵抗器の抵抗値を増加させる回路構成が開示されている。

【0006】

また、特許文献２には、不要振動の発生は、素子に印加される電圧や流れる電流の値に加えて、素子自体の温度にも依存することが示されており、ワイドギャップ半導体素子の損失の温度依存性を低減する駆動回路として、パワー半導体スイッチング素子の温度を検出し、その検出値に基づいてゲート駆動電圧またはゲート駆動抵抗を変化させる回路構成が開示されている。

【先行技術文献】

【特許文献】

【0007】

【文献】特開２０１６－１４９６３２号公報

【文献】特開２００７－２５９５７６号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

電力変換装置に組み込まれる複数のパワー半導体素子に生じる不要振動に対して、電圧振動もしくは電流振動の振幅を抑制することで、パワー半導体素子の信頼性劣化や破壊を防止することが課題である。

【0009】

特に、パワー半導体素子のうち、ＭＯＳＦＥＴ型素子であればゲート端子とソース端子間の電圧定格は、他の端子間の電圧定格と比較して小さいことから不要振動によって破壊される可能性が高いため、ゲート・ソース間電圧（ＶＧＳ）に発生する不要振動の電圧振幅を小さく抑えることが必要である。また、ＩＧＢＴ型素子であれば、ゲート端子とエミッタ端子間電圧（ＶＧＥ）に発生する不要振動の電圧振幅を小さく抑えることが必要である。

【0010】

≪ＳｉＣ素子の特徴と問題≫
近年では、電力変換器の性能向上に向けて、電力変換用パワー半導体素子に、低損失性の特長を有するシリコンカーバイド（ＳｉＣ：Silicon Carbide）素子が用いられている。ＳｉＣ素子はバンドギャップが広く、絶縁破壊耐圧がシリコン（Ｓｉ：Silicon）素子の１０倍程度高い特長があり、電流経路となるチャネル半導体層の膜厚をＳｉ素子より薄層化ができるため、絶縁破壊電圧を等しく設計した場合に薄いチャネル半導体層となることから非常に小さい導通時のオン抵抗値が得られる。

【0011】

また、スイッチング時には、従来のＳｉ製ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子に比較して、スイッチング損失が小さい利点がある。ＩＧＢＴ素子がスイッチングする場合には、電流遮断時に発生するテイル電流や、Ｓｉ－ＩＧＢＴ素子と共に用いられるＳｉ製ＰＮダイオードの蓄積電荷によるリカバリ電流が発生し、スイッチング損失を生じる。一方、テイル電流が無く、リカバリ電流を小さく抑えられるＳｉＣ－ＭＯＳＦＥＴ型パワー半導体素子では、その電圧波形や電流波形を理想的な波形に近づけることができる。

【0012】

その一方で、パワー半導体素子に寄生的に発生する帰還容量（ＩＧＢＴ型パワー半導体素子であればゲート・コレクタ間容量ＣＧＣ、ＳｉＣ－ＭＯＳＦＥＴ型パワー半導体素子であればゲート・ドレイン間容量ＣＧＤ）は、ＳｉＣ－ＭＯＳＦＥＴ型パワー半導体素子の帰還容量の方が大幅に大きい特徴がある。パワー半導体素子がスイッチングに要する時間のうち、ドレイン・ソース間電圧ＶＤＳもしくはコレクタ・エミッタ間電圧ＶＣＥを変化させる時間Ｔｖは、駆動回路から流入出する駆動電流の大きさＩｇと帰還容量ＣＧＤもしくはＣＧＣにより決まる。

【0013】

駆動電流Ｉｇが等しい場合には、ＳｉＣ－ＭＯＳＦＥＴ型パワー半導体素子のＴｖは、Ｓｉ－ＩＧＢＴ型パワー半導体素子に比較して長くなってしまう。パワー半導体素子がスイッチングに要する時間Ｔｓｗは、電圧が変化する時間Ｔｖと電流が変化する時間Ｔｉに分けることができるが、Ｔｖが支配的な場合にスイッチング損失Ｅｓｗについて考えると、ＳｉＣ－ＭＯＳＦＥＴ型パワー半導体素子は、Ｓｉ－ＩＧＢＴ型パワー半導体素子に比較して、スイッチング時の波形は不要な電流の発生を抑えられて理想的な波形を実現できるものの、帰還容量が大きいために電圧変化時間Ｔｖが長くなる特徴がある。

【0014】

従って、ＳｉＣ－ＭＯＳＦＥＴ型パワー半導体素子を用いて、スイッチング損失Ｅｓｗが小さい電力変換器を構成するためには、ゲート駆動電流Ｉｇを大きく設定して、Ｔｖを短縮する必要がある。Ｉｇを増加する手段には、（１）ゲート駆動電圧を増加させる手段、（２）ゲート駆動抵抗を減少させる手段の２つがある。

【0015】

（１）のゲート駆動電圧の増加には、ＳｉＣ－ＭＯＳＦＥＴ型パワー半導体素子のゲート・ソース間定格電圧の制限が発生しやすいため、実効的ではない。そこで、（２）のゲート駆動抵抗を小さい値に設定してＳｉＣ－ＭＯＳＦＥＴ型パワー半導体素子を駆動することが、ＳｉＣ－ＭＯＳＦＥＴ型パワー半導体素子を用いた電力変換装置を低損失で運用するための重要な技術になる。

【0016】

パワー半導体素子を用いて電力変換装置を構成するためには、上記で述べたスイッチング時の不要振動を抑制し、素子の長期信頼性の確保と破壊の防止が必要である。不要振動は、電力変換装置の回路構成要素に発生する寄生容量と寄生インダクタによる共振ループと、増幅素子として動作する２つ以上のパワー半導体素子によって発生する。不要振動の電圧振幅や電流振幅を低減するためには、この共振ループの共振の鋭さを低減すること、もしくは、増幅素子の増幅度を低減することが必要である。

【0017】

増幅素子の増幅度の低減には、ソース端子もしくはエミッタ端子に直列に、抵抗やインダクタンスを挿入してインピーダンスを高める手法があるが、電力変換器の場合には損失を増加させてしまうために採用できない。そこで、共振ループのうち、電流値の少ないゲート駆動回路に抵抗を挿入すること、すなわち、スイッチング時にゲート駆動抵抗を増大させることで、共振ループの共振の鋭さを低減する方式が効果的である。

【0018】

しかしながら、ＳｉＣ－ＭＯＳＦＥＴ型パワー半導体素子を電力変換装置に用いて低スイッチング損失の特性を実現するためには、上記のように、スイッチング時にＳｉ－ＩＧＢＴ型パワー半導体素子に比較してゲート駆動抵抗を低減する必要がある。

【0019】

本発明は、ＳｉＣ－ＭＯＳＦＥＴ型パワー半導体素子を電力変換装置に用いた場合に、低スイッチング損失の実現とスイッチング素子の長期信頼性の確保と破壊防止との２つの課題を同時に克服するためのものである。

【0020】

上記特許文献１に記載の回路構成は、各スイッチング素子のゲートに直列接続した抵抗値が可変な個別抵抗回路を設ける必要があり、スイッチング素子の並列数が多い場合には個別抵抗値を可変させる制御振動の配線が増えて回路規模が大きくなる欠点がある。また、素子の温度情報も参照して前記個別抵抗値を変化させる場合には、前記感温ダイオードとの配線も必要となる。

【0021】

予め決めた電流の閾値によって判定される過電流が発生した場合に個別抵抗回路の抵抗値を変更するイベントトリガ型の回路構成である。不要振動は、その発生によってゲート・ソース間電圧が超過した場合に即時に素子の破壊が発生する可能性があり、不要振動のリスクが高い場合には、その発生を待つこと無く予防する回路構成を採る必要がある。

【0022】

≪先行技術の課題≫
上記の特許文献１および特許文献２から、複数のパワー半導体素子をスイッチングさせる場合に、共振回路によってパワー半導体素子のいずれかに過電流が発生した場合に、過電流を抑制するために、（１）過電流の検知手段を備え、各パワー半導体素子のゲートに接続した個別抵抗の値を可変して過電流を低減すること、（２）パワー半導体素子の素子温度を検知する手段を備え、素子温度に応じて前記個別抵抗の値の制御を変化させることが従来から公知であると言える。

【0023】

しかしながら、複数のパワー半導体素子をスイッチングさせる場合に、素子の長期信頼性を劣化させて破壊の可能性を高めるのは、そのエミッタ電流、もしくはソース電流の値が過大となる場合だけではない。特に、パワー半導体素子のゲート電圧の最大と最小の定格はおよそ数十Ｖ程度（例えば、最大＋２０Ｖ、最小－１０Ｖ）であるため、過大な電圧印加によって劣化しやすい。スイッチング時にゲート・ソース間電圧（以降、ＭＯＳＦＥＴ型パワー半導体素子の端子名称を用いるが、ＩＧＢＴ型パワー半導体素子の端子名に置き換えることは可能である）に、過大な電圧が印加されるケースは複数ある。

【0024】

一例が、スイッチングに発生するコレクタ電位もしくはドレイン電位の大きな電圧変化（例えば数ｋＶ）が、パワー半導体素子の帰還容量によって結合したゲート端子に印加されてしまう場合である。次の例は本発明が効果を発揮する不要振動が発生する場合である。スイッチング期間に生じる主電圧（コレクタ電位もしくはドレイン電位）が高く、同時に主電流（エミッタ電流もしくはソース電流）が大きいタイミングでゲート電位に不要振動が発生しやすく、その振動電圧の上限値や下限値が、前記のゲート電圧の定格値を超過して素子が劣化してしまう。

【0025】

そこで、複数のパワー半導体素子をスイッチングする場合に発生する不要振動を抑圧し、上記のゲート・ソース間電圧に発生する電圧振動振幅がゲート電圧定格を超過しない手段が必要である。特に、ＳｉＣ-ＭＯＳＦＥＴ型パワー半導体素子は、低スイッチング損失を実現するためにＳｉ-ＩＧＢＴ型パワー半導体素子よりゲート駆動抵抗の値を小さく設定する必要性があり、前記の共振ループの共振の鋭さが大きいため不要振動が発生し易いと言える。また、不要振動は、その発生によってゲート・ソース間電圧が定格電圧を超過した場合に即時に素子の破壊が発生する可能性があり、不要振動のリスクが高い場合には、その発生を回避する回路構成を採る必要がある。

【0026】

そこで、本発明の目的は、電力変換の主回路要素としてＳｉＣパワー半導体モジュールを搭載する電力変換装置において、ゲート・ソース間電圧（ＶＧＳ）の不要振動を抑制可能な信頼性の高い電力変換装置を提供することにある。

【課題を解決するための手段】

【0027】

上記課題を解決するために、本発明は、並列に接続された複数のパワー半導体モジュールと、前記複数のパワー半導体モジュールの各々のドレイン・ソース間電圧Ｖｄｓ、ゲート・ソース間電圧Ｖｇｓ、ソースまたはドレイン電流Ｉｓのそれぞれに基づく第１の物理量、第２の物理量、第３の物理量を前記複数のパワー半導体モジュールから取得する検知回路と、前記第１の物理量、前記第２の物理量、前記第３の物理量に基づいて検知判定信号を生成する判定回路と、前記検知回路および前記判定回路で構成され、前記検知判定信号を出力する検知判定回路と、前記検知判定信号に基づいて前記複数のパワー半導体モジュールの制御信号を生成するゲート駆動回路と、を備え、前記ゲート駆動回路は、抵抗値が可変に制御されるように構成された共通ゲート抵抗を有し、前記複数のパワー半導体モジュールの各々は、抵抗値が可変に制御されるように構成された個別ゲート抵抗を有し、前記検知判定回路は、前記ドレイン・ソース間電圧Ｖｄｓと前記ソースまたはドレイン電流Ｉｓが共に所定の閾値よりも大きい準短絡期間を抽出すると共に、前記ゲート・ソース間電圧Ｖｇｓと前記ソースまたはドレイン電流Ｉｓの組み合わせに対応するモジュール素子温度を抽出し、前記準短絡期間内に、前記モジュール素子温度が所定の範囲内である場合、前記共通ゲート抵抗および前記個別ゲート抵抗の少なくともいずれか一方の抵抗値を変化させることを特徴とする。

【発明の効果】

【0028】

本発明によれば、電力変換の主回路要素としてＳｉＣパワー半導体モジュールを搭載する電力変換装置において、ゲート・ソース間電圧（ＶＧＳ）の不要振動を抑制可能な信頼性の高い電力変換装置を実現することができる。

【0029】

これにより、電力変換装置の誤動作や故障を低減することができる。

【0030】

上記した以外の課題、構成および効果は、以下の実施形態の説明によって明らかにされる。

【図面の簡単な説明】

【0031】

【図1】本発明の第１の実施形態に係る電力変換装置の構成を示す回路ブロック図である。

【図2A】図１に示す電力変換装置のスイッチング時の過渡応答波形を示す図である。（本発明の制御）

【図2B】図１に示す電力変換装置のスイッチング時の過渡応答波形を示す図である。（本発明の制御を実施しない場合）

【図2C】図１に示す電力変換装置のスイッチング時の過渡応答波形を示す図である。（本発明の制御を実施しない場合）

【図2D】図１に示す電力変換装置のスイッチング時の過渡応答波形を示す図である。（本発明の制御を実施しない場合）

【図3】図１に示す電力変換装置による不要振動現象の抑制原理を示す図である。

【図4A】図１に示す電力変換装置によるゲートプラトー電圧ＶＧＰの温度依存性を示す図である。

【図4B】図１に示す電力変換装置によるゲートプラトー電圧ＶＧＰの温度依存性を示す図である。

【図4C】図１に示す電力変換装置によるゲートプラトー電圧ＶＧＰの温度依存性を示す図である。

【図5A】従来の電力変換装置のスイッチング時の過渡応答波形を示す図である。

【図5B】図１に示す電力変換装置のスイッチング時の過渡応答波形を示す図である。

【図6】本発明の第２の実施形態に係る電力変換装置の検知判定回路の構成を示す図である。

【図7】本発明の第３の実施形態に係る電力変換装置の検知回路の構成を示す図である。

【図8】本発明の第４の実施形態に係る電力変換装置の構成を示す回路ブロック図である。

【発明を実施するための形態】

【0032】

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

【0033】

本発明の電力変換装置は、並列に接続された複数のパワー半導体モジュールの各々のゲート・ソース間電圧、ドレイン・ソース間電圧、およびソースまたはドレイン電流のそれぞれに基づく第１の物理量、第２の物理量、および第３の物理量を取得し、複数のパワーモジュールの共通ゲート抵抗と個別ゲート抵抗の値を制御する信号を発生する検知判定回路を備える。前記検知判定回路は、前記ドレイン・ソース間電圧とソース電流とが共に所定の閾値よりも大きい準短絡期間を抽出すると共に、前記ゲート・ソース間電圧と前記ソース電流との組み合わせに対応するモジュール素子温度を抽出し、前記準短絡期間内に、前記モジュール素子温度が所定の温度範囲に存在する場合に前記ゲート抵抗の値を変化させる。前記共通ゲート抵抗の抵抗値を減少させる動作および前記個別ゲート抵抗の抵抗値を増加させる動作の少なくとも一方を実行する。

【実施例1】

【0034】

≪全体回路構成の一例≫
図１から図５Ｂを参照して、本発明の第１の実施形態に係る電力変換装置について説明する。図１は本実施例の電力変換装置の１相分の回路構成を示している。

【0035】

図１に示すように、本実施例に係る電力変換装置は、複数のパワー半導体モジュール８ａ，８ｂ，９ａ，９ｂと、複数のパワー半導体モジュールのゲート端子とソースセンス端子を共通ゲート駆動抵抗５１，５２によって駆動するゲート駆動回路５ａ，５ｂと、パワー半導体モジュールのドレイン・ソースセンス間電圧Ｖｄｓとゲート・ソースセンス間電圧Ｖｇｓとソース電流値Ｉｓを検知して、ゲート駆動回路５ａ，５ｂを構成する共通ゲート駆動抵抗５１，５２と複数のパワー半導体モジュール８ａ，８ｂ，９ａ，９ｂに含まれる個別ゲート抵抗の値を増減する制御を行う検知判定回路１０ａ、１０ｂによって構成される。

【0036】

なお、図１では、電力変換装置の負荷（誘導性負荷６）と電源（主電圧源７）を含めて図示する。

【0037】

検知判定回路１０ａ，１０ｂは、パワー半導体モジュールのドレイン・ソース間電圧Ｖｄｓを検知して第１の物理量を生成するＶｄｓ検知回路１ａ，１ｂと、パワー半導体モジュールのゲート・ソース間電圧Ｖｇｓを検知して第２の物理量を生成するＶｇｓ検知回路２ａ，２ｂと、パワー半導体モジュールのソースまたはドレイン電流値Ｉｓを反映する電圧もしくは電流を検知して第３の物理量を生成するＩｓ検知回路３ａ，３ｂと、第１から第３の物理量を入力とし、ゲート駆動回路５ａ，５ｂと複数のパワー半導体モジュール８ａ，８ｂ，９ａ，９ｂの抵抗値を増減する制御信号を生成する判定回路４ａ，４ｂによって構成される。

【0038】

なお、複数のパワー半導体モジュール８ａ，８ｂ，９ａ，９ｂの構成は２つの形態があり、何れも本発明の範囲に含まれる。すなわち、図１では、電力変換装置の上アーム用のパワー半導体モジュール８ａ，９ａと下アーム用のパワー半導体モジュール８ｂ，９ｂをそれぞれ別筐体の１－ｉｎ－１モジュールで構成する形態を示しているが、上アーム用のパワー半導体モジュール８ａ，９ａと下アーム用のパワー半導体モジュール８ｂ，９ｂがそれぞれ同一のモジュール筐体に格納される２－ｉｎ－１モジュールの形態であっても、以下に述べる本発明の効果に変わりはない。

【0039】

上アームのパワー半導体モジュール８ａ，９ａと下アームのパワー半導体モジュール８ｂ,９ｂとはハーフブリッジ回路を構成し、電力変換装置の１相分の回路である。

【0040】

上アームのパワー半導体モジュール８ａ，９ａのドレイン端子Ｄ１は高電位端子である。上アームのパワー半導体モジュール８ａ，９ａのソース端子Ｓ１と下アームのパワー半導体モジュール８ｂ，９ｂのドレイン端子Ｄ２とは中間電位端子Ｄ２Ｓ１に共通に接続され、誘導性負荷６と接続される。下アームのパワー半導体モジュール８ｂ，９ｂのソース端子Ｓ２は低電位端子である。

【0041】

ゲート駆動回路５（５ａ，５ｂ）と検知判定回路１０（１０ａ，１０ｂ）とパワー半導体モジュール８，９（８ａ，８ｂ，９ａ，９ｂ）の接続について上アームを例に説明する。例示する２つのパワー半導体モジュール８ａ，９ａのゲート端子は共通に接続され、ゲート駆動回路５（５ａ）の出力端子ｎＧＯａ（上アームではａの添字を付記する）に接続される。対となるソースセンス端子もまた共通に接続され、出力端子ｎＳｓＯaに接続される。

【0042】

パワー半導体モジュール８ａ，９ａのソース主端子Ｄ２Ｓ１はＩｓ検知回路３ａの一方の入力端子に接続され、Ｉｓ検知回路３ａの他方の入力端子にはソースセンス端子ｎＳｓＯａが接続される。Ｖｇｓ検知回路２ａの一方の入力端子はゲート端子ｎＧＯａに接続され、他方の入力端子はソースセンス端子ｎＳｓＯａに接続される。Ｖｄｓ検知回路１ａの一方の入力端子は、パワー半導体モジュール８ａ，９ａのドレインセンス主端子ｎＳｉ１ａに接続され、他方の入力端子はソースセンス端子ｎＳｓＯａに接続される。

【0043】

Ｖｄｓ検知回路１ａとＶｇｓ検知回路２ａとＩｓ検知回路３ａのそれぞれの出力はソースセンス端子ｎＳｓＯａの電位を基準に判定回路４ａへと入力される。なお、Ｖｄｓ検知回路１ａとＶｇｓ検知回路２ａとＩｓ検知回路３ａには図示しないが、それぞれの２入力端子間の電位差に対する閾値電圧発生回路を備えており、複数の検知回路１ａ，２ａ，３ａのそれぞれの出力値の決定に用いられる。なお、各検知回路は閾値電圧を互いに独立して設定可能である。

【0044】

判定回路４ａは３つ電圧出力端子ｎＤｏ１ａ～ｎＤｏ３ａを備えており、ゲート駆動回路５ａの共通ゲート駆動抵抗５１に並列配置されたスイッチ５４と、ゲート駆動回路５ａの共通ゲート駆動抵抗５２に並列配置されたスイッチ５６と、パワー半導体モジュール８ａの個別ゲート抵抗８２に並列配置された個別ゲート抵抗可変スイッチ８４と、パワー半導体モジュール９ａの個別ゲート抵抗９２に並列配置された個別ゲート抵抗可変スイッチ９４と、に開放もしくは閉鎖の制御信号を出力する。

【0045】

ゲート駆動回路５ａでは、正側電位端子ｎＧＤＨａに接続された共通ゲート駆動抵抗５１に対し、スイッチ５４と共通ゲート駆動抵抗５３で構成した直列回路を並列に接続することで、ゲート駆動回路５ａの正側共通ゲート抵抗の値（Ｒｇ１ＯＮ）の値を可変にする。検知判定回路１０（１０ａ）の出力端子ｎＤｏ１ａから出力された制御信号により、スイッチ５４が開放状態では共通ゲート駆動抵抗５１の値Ｒ５１がＲｇ１ＯＮとなり、スイッチ５４が閉鎖状態では共通ゲート駆動抵抗５１の値Ｒ５１と共通ゲート駆動抵抗５３の値Ｒ５３との並列合成抵抗値Ｒ５１’がＲｇ１ＯＮになる。

【0046】

負側においても同様に、負側電位端子ｎＧＤＬａに接続される共通ゲート駆動抵抗５２に対し、共通ゲート可変スイッチであるスイッチ５６と共通ゲート駆動抵抗５５で構成した直列回路を並列に接続することで、ゲート駆動回路５ａの負側共通ゲート抵抗の値（Ｒｇ１ＯＦＦ）の値を可変にする。検知判定回路１０（１０ａ）の出力端子ｎＤｏ２ａから出力された制御信号により、スイッチ５６が開放状態では共通ゲート駆動抵抗５２の値Ｒ５２がＲｇ１ＯＦＦとなり、スイッチ５６が閉鎖状態では共通ゲート駆動抵抗５２の値Ｒ５２と共通ゲート駆動抵抗５５の値Ｒ５５との並列合成抵抗値Ｒ５２’がＲｇ１ＯＦＦになる。

【0047】

パワー半導体モジュール８ａでは、そのゲート端子に接続される個別ゲート抵抗８２に対し、個別ゲート抵抗可変スイッチ８４と個別ゲート抵抗８３で構成した直列回路を並列に接続することで、ゲート個別抵抗の値を可変にする。検知判定回路１０ａの出力端子ｎＤｏ３ａから出力された制御信号により、個別ゲート抵抗可変スイッチ８４が開放状態では個別ゲート抵抗８２の値Ｒ８２がゲート個別抵抗値となり、個別ゲート抵抗可変スイッチ８４が閉鎖状態では個別ゲート抵抗８２の値Ｒ８２と個別ゲート抵抗８３の値Ｒ８３との並列合成抵抗値がゲート個別抵抗値になる。パワー半導体モジュール９ａにおいても、そのゲート個別抵抗の値は、パワー半導体モジュール８ａと同様に制御される。

【0048】

≪タイミングチャートを用いた動作説明≫
図１に示した本実施例の回路構成の動作を、図２Ａから図２Ｄに示すタイミングチャートで説明する。先ず、ゲートプラトー電圧の温度依存性について予め説明する。

【0049】

誘導性負荷に対してスイッチングを行う場合、パワー半導体モジュールのゲート電位がミラー効果によって平坦な値をとる場合、これをゲートプラトー電圧ＶＧＰと定義する。ＶＧＰは以下の式で表される。

【0050】

ＶＧＰ≒Ｖｔｈ＋Ｉｓ／ｇｍ…（式１）
ここで、Ｖｔｈはパワー半導体モジュールに搭載したスイッチングを行うチップのゲート閾値電圧を、Ｉｓはスイッチングの際にソースを流れる電流値であり負荷電流Ｉｌｏａｄに等しい。ｇｍはスイッチングを行うチップの相互コンダクタンスを示しており、Ｖｔｈとｇｍはそれぞれが温度依存性を有している。現在、パワー半導体モジュールに搭載されるＳｉＣ－ＭＯＳＦＥＴの特性では、式１のうち、温度変化に対してＶｔｈの依存性が最も大きく、チップ温度が低温であればＶｔｈに対応してＶＧＰの値が高くなり、低温であればＶｔｈの値は低下するためＶＧＰの値は低くなる。

【0051】

図２Ａから図２Ｄは横軸に時間をとり、パワー半導体モジュール８ａ，８ｂ，９ａ，９ｂの各部波形を模式化したものである。以下の説明では、上アーム（端子名の添字がａとなる）を例にとって説明する。

【0052】

図２Ａは、上アームのゲート駆動回路５ａの出力端子ｎＧＯａから出力されたゲート駆動信号によってターンオフ動作に続いてターンオン動作が行われる場合の波形を模式的に示している。図２Ａは本発明の制御が実施される事例である。一方、図２Ｂは図２Ａ同様にターンオフ動作に続いてターンオン動作が行われの波形だが、本発明の制御が実施されない事例を示している。なお、図２Ａから図２Ｄの波形は、ゲート駆動信号によって制御される駆動アームを構成する各部の波形を示している。

【0053】

図２Ａに示す動作と対応する波形について説明する。上から１段目に、ゲート駆動回路の制御端子ＳＩＧの電圧信号ＶＳＩＧを示す。図１に示す正側電位端子ｎＧＤＨａに印加されるゲート駆動制御信号である。ＯＦＦ状態にゲートを制御する場合にはＬｏｗ（Ｌ）レベル、ＯＮ状態にゲートを制御する場合にはＨｉｇｈ（Ｈ）レベルとなる。

【0054】

２段目に、信号ＶＳＩＧに対応して変化するパワー半導体モジュールのゲート・ソースセンス端子間電圧ＶＧＳの応答波形を示す。その正側の最大電位ＶＧＤＨから最小電位ＶＧＤＬへと過渡的に変化するが、その電圧範囲はパワー半導体モジュールに搭載されるＳｉＣ－ＭＯＳＦＥＴのゲート定格電圧範囲を逸脱しないよう制御される必要がある。ＶＧＳ波形には、ほぼ平坦な電圧となるプラトー電圧（図２Ａ中にＶＧＰと示す）が発生し、その時間期間をプラトー期間と呼ぶことにする。このプラトー期間は、パワー半導体モジュールのドレイン・ソース間電圧ＶＤＳが変化する期間である。

【0055】

３段目にＶＤＳの応答波形を示す。プラトー期間ではＶＤＳが主電圧Ｖｃｃと０Ｖとの間を遷移する。

【0056】

４段目にパワー半導体モジュールのソース電流Ｉｓの過渡応答波形を示す。パワー半導体モジュール８ａ，９ａのソース電流の値は、パワー半導体モジュールの内部において、もしくは、モジュールのソース端子において具備されたソース電流検知抵抗（シャント抵抗）８５，９５の両端子間に現れる電位差に変換され、Ｉｓ検知回路３ａの入力端子間の電位差として入力される。図２Ａに示すように、ターンオフ時ではＶＤＳの電圧変化の後にＩｓの電流変化が発生し、ターンオン時ではＩｓの電流変化の後にＶＤＳの電圧変化が発生する。

【0057】

５段目から１０段目の波形は、検知判定回路１０（１０ａ）の内部波形となる。ＶＧＳＯＵＴはＶＧＳ検知回路２ａの出力電位を、ＶＤＳＯＵＴはＶＤＳ検知回路１ａの出力電位を、ＩＳＯＵＴはＩｓ検知回路３ａの出力電位をそれぞれ示している。

【0058】

ＶＧＳＯＵＴは、ＶＧＳ波形が閾値ＶＧＰｔｈ以上であればＨｉｇｈ信号を、閾値ＶＧＰｔｈ未満であればＬｏｗ信号を出力する。

【0059】

ＶＤＳＯＵＴは、ＶＤＳ波形が閾値ＶＤＳｔｈ以上であればＨｉｇｈ信号を、閾値ＶＧＰｔｈ未満であればＬｏｗ信号を出力する。

【0060】

ＩｓＯＵＴは、Ｉｓ波形の値が閾値Ｉｓｔｈ以上であればＨｉｇｈ信号を、閾値Ｉｓｔｈ未満であればＬｏｗ信号を出力する。

【0061】

内部波形Ａは、ＶＤＳＯＵＴとＩｓＯＵＴの論理積を示しており、ＶＤＳ波形とＩｓ波形がともにそれぞれの判定閾値以上である期間にＨｉｇｈ信号を、判定閾値未満である場合にＬｏｗ信号を出力する。つまり、内部波形ＡがＨｉｇｈ信号を出力する期間は、パワー半導体モジュールが準短絡状態にあることを示す。

【0062】

内部波形Ｂは、ＶＤＳＯＵＴの立ち上がりトリガでＶＧＳＯＵＴをラッチした出力である。ＶＤＳＯＵＴの立ち上がりタイミング（図２Ａ中の時間Ｔ１）は、波形ＶＧＳＯＵＴがプラトー期間の電圧ＶＧＳ（つまりＶＧＰ）を閾値ＶＧＰｔｈに対して大小判定した期間に発生する。そのため、内部波形Ｂは、ターンオフ時のＶＧＰの値の大小を判定した出力信号となる。後述するが、例えばパワー半導体モジュール内部のスイッチング素子の温度が低温であればＶＧＰの値は増加することから、内部波形ＢがＨｉｇｈ信号であればスイッチング素子の温度は低温であることが判定できる。

【0063】

内部波形Ｃは、内部波形ＡとＢの論理積である。つまり、ワー半導体モジュールが準短絡状態、かつ、パワー半導体モジュール内部のスイッチング素子の温度が低温であればＨｉｇｈ信号を出力する。すなわち、内部波形ＣがＨｉｇｈ信号を出力する期間は、複数のパワー半導体モジュールを用いた電力変換器のゲート駆動経路において不要振動が発生する可能性が高い状態である。

【0064】

本発明のゲート駆動抵抗の制御では、内部波形ＣがＨｉｇｈ信号の場合には、共通ゲート抵抗を変更するスイッチ（共通ゲート可変スイッチ）５４，５６に閉鎖信号を与える。これにより、ターンオン抵抗がＲ５１から、共通ゲート駆動抵抗５１の値Ｒ５１と共通ゲート駆動抵抗５３の値Ｒ５３との並列合成抵抗値Ｒ５１’へと低減し、ターンオフ抵抗はＲ５２から、共通ゲート駆動抵抗５２の値Ｒ５２と共通ゲート駆動抵抗５５の値Ｒ５５との並列合成抵抗値Ｒ５２’へと低減する。

【0065】

但し、ターンオフ時にはゲート駆動ＯＮ／ＯＦＦ切り替えスイッチ５８が閉鎖し、ゲート駆動ＯＮ／ＯＦＦ切り替えスイッチ５７が開放となるため、スイッチング動作に影響する共通ゲート抵抗はＲ５２とＲ５２’である。また、ターンオン時にはゲート駆動ＯＮ／ＯＦＦ切り替えスイッチ５７が閉鎖し、ゲート駆動ＯＮ／ＯＦＦ切り替えスイッチ５８が開放となるため、スイッチング動作に影響する共通ゲート抵抗はＲ５１とＲ５１’である。

【0066】

同時に、内部波形ＣがＨｉｇｈ信号の場合には、パワー半導体モジュールの個別ゲート抵抗を増大させるように制御する。内部波形Ｃの論理反転値を、パワー半導体モジュール８ａ，９ａのゲート駆動抵抗の個別ゲート抵抗可変スイッチ８４と個別ゲート抵抗可変スイッチ９４に与え、スイッチを開放し、個別ゲート抵抗値を、個別ゲート抵抗８２の値Ｒ８２と個別ゲート抵抗８３の値Ｒ８３との並列合成抵抗値Ｒ８２’から、個別ゲート抵抗８２の値Ｒ８２へと増加させ、同様に個別ゲート抵抗９２の値Ｒ９２と個別ゲート抵抗９３の値Ｒ９３との並列合成抵抗値Ｒ９２’から、個別ゲート抵抗９２の値Ｒ９２へと増加させる。

【0067】

以上説明したように、本発明のゲート抵抗の制御は、パワー半導体モジュールが準短絡状態、かつ、パワー半導体モジュール内部のスイッチング素子の温度が低温である場合に、共通ゲート抵抗を低減し、モジュール個別抵抗を増加することである。上記の場合において、共通ゲート抵抗の低減、または個別ゲート抵抗の増加、のいずれか一方のみを実施する場合であっても本発明の効果が得られる。

【0068】

≪ゲート抵抗値の増減制御の効果≫
ここで、図３を用いて上記のゲート抵抗の増減の効果を説明する。図３は、並列接続される２つのパワー半導体モジュール８ａ，９ａについて、ゲート駆動経路の等価回路を簡略化したものである。ゲート駆動回路の等価回路は、例としてターンオン時の回路を記載している。ゲート駆動経路に生ずる不要振動は、２つのパワー半導体モジュール８ａ，９ａのゲート端子とソースセンス端子で構成する共振ループ間で生じる発振現象である。

【0069】

不要振動が発生する条件について述べる。チップ温度が低温である場合は、半導体チップの相互コンダクタンスが大きくなり、ノイズを含めたゲート電圧変化に対するソース電流の変化率が大きくなる。相互コンダクタンスはソース電流の絶対値にも依存し、ソース電流が大きい場合には更にゲート電圧変化に対するドレイン電流とソース電流の変化率が大きくなる。

【0070】

誘導性負荷に対してスイッチングを行う場合には、パワー半導体モジュールのソース電流Ｉｓの値は随時変化するため、チップ温度が低温であり、同時にソース電流Ｉｓが大きい期間が発生する。この期間において、パワー半導体モジュールのゲート電圧に対するソース電流の変化率が最も高く、ゲート駆動ループにおいて不要振動が発生する可能性が高くなる。

【0071】

図３では発振時のループ電流Ｉｒｉｎｇの経路を示している。共振周波数で振動する電流Ｉｒｉｎｇは共振ループを一巡するように流れる。発振を抑制するためにはこの発振電流の値を低減することが必要である。その手段は２つあり、（１）ループ経路に共振ダンピング抵抗を挿入し発振電流の値を低減すること、（２）ループ経路に並列に電流迂回路を挿入し発振電流の値を低減することである。ここで、ゲート駆動回路５（５ａ）で構成する電流迂回経路を流れる電流をＩｇｄとする。

【0072】

上記の（１）の実現手段は、パワー半導体モジュールの個別ゲート抵抗を増加させてＩｒｉｎｇを低減することである。そのために、不要振動が発生する条件において、個別ゲート抵抗可変スイッチ８４を開放して個別ゲート抵抗をＲ８２’からＲ８２へと変化させる。同時に、個別ゲート抵抗可変スイッチ９４を開放して個別ゲート抵抗をＲ９２’からＲ９２へと変化させる。ここで、Ｒ８２’＜Ｒ８２、Ｒ９２’＜Ｒ９２、Ｒ８２’＝Ｒ８２／／Ｒ８３、Ｒ９２’＝Ｒ９２／／Ｒ９３、の関係である。

【0073】

この実現手段によって振動電流Ｉｒｉｎｇの振幅を減少させることが可能になり、Ｉｒｉｎｇとパワー半導体モジュールのゲート・ソース間インピーダンスの積で決まる波形ＶＧＳの不要振動電圧振幅を小さく抑制することができる。（図５Ａおよび図５Ｂ参照）
上記の（２）の実現手段は、パワー半導体モジュールの共通ゲート抵抗を減少させることである。不要振動の発生リスクが高い条件において、スイッチ（共通ゲート可変スイッチ）５４を閉鎖することにより、共通ゲート抵抗をターンオン時のＲ５１やターンオフ時のＲ５２の値からＲ５１’やＲ５２’へ変化させる。ここで、Ｒ５１’＜Ｒ５１、Ｒ５２’＜Ｒ５２、Ｒ５１’＝Ｒ５１／／Ｒ５３、Ｒ５２’＝Ｒ５２／／Ｒ５６、の関係である。この実現手段によってゲート駆動経路に引き込む振動電流Ｉｇｄを増加できるため、パワー半導体モジュールを流れる振動電流Ｉｒｉｎｇの振幅を低減できる。その結果、Ｉｒｉｎｇとパワー半導体モジュールのゲート・ソース間インピーダンスの積で決まる波形ＶＧＳの不要振動電圧振幅を小さく抑制することができる。

【0074】

すなわち、上記の手段（１）と手段（２）をそれぞれ単独で、もしくは同時に実施することで、不要振動の現象を抑制することができる。

【0075】

つまり、検知判定回路１０（１０ａ，１０ｂ）は、パワー半導体モジュール８ａ，９ａの各々のゲート端子と、パワー半導体モジュール８ａ，９ａの各々のソースセンス端子と、ゲート駆動回路５（５ａ，５ｂ）と、それらの接続配線によって生じる寄生インダクタンスと、パワー半導体モジュール８ａ，９ａの各々に生じる寄生容量と、によって構成されるゲート駆動経路の共振ループ回路を成し、共通ゲート抵抗５１，５２，５３，５５の値を低減することで共振ループ回路に生じる振動電流の迂回路を発生させて振動電流を低減し、個別ゲート抵抗８２，８３，９２，９３の値を増加することで共振ループ回路に損失を与えて振動電流を低減する。

【0076】

図２Ｂのタイミングチャートでは、パワー半導体モジュールのチップ温度が高温の場合を想定し、波形を模式的に示している。２段目に示す波形ＶＧＳはゲートプラトー期間の値ＶＧＰが閾値ＶＧＰｔｈ未満となる場合である。そのため、ターンオフ時のＶＧＰと閾値ＶＧＰｔｈを参照して出力するＶＧＳＯＵＴはＬｏｗ信号を保持する。一方、ソース電流Ｉｓの最大値は閾値Ｉｓｔｈ以上となるため、ＩｓＯＵＴは変化し、Ｈｉｇｈ信号とＬｏｗ信号を出力する。

【0077】

内部波形Ａは、ＶＤＳＯＵＴとＩｓＯＵＴの論理積であるから、Ｈｉｇｈ信号である期間が電圧ＶＤＳと電流Ｉｓがともに大きい準短絡状態であることを示している。一方、ＶＧＳＯＵＴがＬｏｗレベルを保持しているため、内部波形Ｂは、Ｌｏｗ信号となる。ゲート抵抗値の変化を制御する内部波形Ｃは、内部波形ＢがＬｏｗ信号であることに伴い、Ｌｏｗ信号である。

【0078】

つまり、図２Ｂの場合には、ゲート抵抗（共通ゲート抵抗と個別ゲート抵抗）を変化させない制御である。

【0079】

チップ温度が高温である場合、上記のようにパワー半導体モジュールの相互コンダクタンスが低下して不要振動の発生が抑制されることから、ゲート抵抗を変化させない制御を行う。

【0080】

図２Ｃのタイミングチャートでは、パワー半導体モジュールのチップ温度は図２Ａと同様に低温であるが、ソース電流Ｉｓの値が閾値Ｉｓｔｈより小さい場合を想定した波形を模式的に示している。２段目に示す波形ＶＧＳのうち、ゲートプラトー期間の値ＶＧＰが閾値ＶＧＰｔｈ以上となる場合である。ターンオフ時のＶＧＰと閾値ＶＧＰｔｈを参照して出力するＶＧＳＯＵＴはＶＤＳＯＵＴをトリガにＨｉｇｈ信号を出力する。一方、ソース電流Ｉｓの最大値は閾値Ｉｓｔｈ未満となるため、ＩｓＯＵＴはＬｏｗ信号を保持する。

【0081】

内部波形Ａは、ＶＤＳＯＵＴとＩｓＯＵＴの論理積であるからＬｏｗ信号となり、電圧ＶＤＳと電流Ｉｓがともに大きい準短絡状態は発生しないことを示している。一方、ＶＧＳＯＵＴがＨｉｇｈ信号を出力するため、内部波形ＢはＨｉｇｈ信号となる。ゲート抵抗値の変化を制御する内部波形Ｃは、内部波形ＡがＬｏｗ信号であることに伴い、Ｌｏｗ信号となる。

【0082】

つまり、図２Ｃの場合には、ゲート抵抗（共通ゲート抵抗と個別ゲート抵抗）を変化させない制御である。チップ温度が低温で相互コンダクタンスが増加した場合であっても、ソース電流Ｉｓが小さい場合には不要振動の発生が抑制されることから、ゲート抵抗を変化させない制御を行う。

【0083】

図２Ｄのタイミングチャートでは、パワー半導体モジュールのチップ温度は図２Ｂと同様に高温であるが、ソース電流Ｉｓの値が閾値Ｉｓｔｈより小さい場合を想定した波形を模式的に示している。２段目に示す波形ＶＧＳのうち、ゲートプラトー期間の値ＶＧＰが閾値ＶＧＰｔｈ未満となる場合である。ターンオフ時のＶＧＰと閾値ＶＧＰｔｈを参照して出力するＶＧＳＯＵＴはＶＤＳＯＵＴをトリガとするがＬｏｗ信号を保持する。さらに、ソース電流Ｉｓの最大値は閾値Ｉｓｔｈ未満となるため、ＩｓＯＵＴもまたＬｏｗ信号を保持する。

【0084】

内部波形Ａは、ＶＤＳＯＵＴとＩｓＯＵＴの論理積であるからＬｏｗ信号となり、電圧ＶＤＳと電流Ｉｓがともに大きい準短絡状態は発生しないことを示している。一方、ＶＧＳＯＵＴもＬｏｗ信号を出力するため、内部波形ＢもＬｏｗとなる。ゲート抵抗値の変化を制御する内部波形Ｃは、内部波形Ａと内部波形ＢがともにＬｏｗ信号であることに伴い、Ｌｏｗ信号となる。

【0085】

つまり、図２Ｄの場合には、ゲート抵抗（共通ゲート抵抗と個別ゲート抵抗）を変化させない制御である。チップ温度が高温で相互コンダクタンスが低く、ソース電流Ｉｓが小さい場合には不要振動の発生が抑制されることから、ゲート抵抗を変化させない制御を行う。

【0086】

以上の図２Ａから図２Ｄのタイミングチャートの説明により、本発明のゲート抵抗値の制御方法を明らかにした。

【0087】

≪ゲートプラトー電圧ＶＧＰの温度依存性と不要振動抑制領域≫
図４Ａから図４Ｃを参照して、ゲート抵抗値の制御を整理する。検知判定回路１０（１０ａ）に入力される電圧波形ＶＤＳ、電圧波形ＶＧＳ、ソース電流Ｉｓに比例した電圧波形を検知し、パワー半導体モジュール内部のＳｉＣ－ＭＯＳＦＥＴの素子温度と相互コンタクダンスの値を判定し、ゲート駆動経路に発生する不要振動が発生する素子温度が低温で相互コンタクダンスが大という条件（図２Ａで例示）では、共通ゲート抵抗の値を低減させ、パワー半導体モジュールの個別ゲート抵抗の値を増加させる制御を行う。

【0088】

この制御によって、並列接続されたパワー半導体モジュールのゲート・ソース間の過電圧印加を防止できる。図４Ａは、横軸に時間をとり、縦軸にターンオフ時のゲート電圧ＶＧＳの波形を示している。ＶＧＰの検知タイミング（図２Ａの時刻Ｔ１）では、素子が高温時にはＶＧＰは閾値ＶＧＳｔｈ未満の小さい値となり、素子が低温時にはＶＧＳｔｈ以上の大きな値となる。電圧波形ＶＧＳの検知は、図４Ｂに示すようにターンオン時にも可能である。

【0089】

図４Ｃは、図４Ａ，図４Ｂで示した素子温度に対するＶＧＰの温度依存性を整理したものである。上記の式（１）より、ソース電流Ｉｓが大きい場合にはＶＧＰもまた増大する。上記のように不要振動は、素子温度が低温で、ｇｍが増大することからＩｓが大きい条件で発生する。従って、図４Ｃに塗りつぶし（網掛け）で示す領域にパワー半導体モジュールの素子があることを検知し、ゲート抵抗の値を制御する。

【0090】

≪ゲート抵抗制御による不要振動抑制効果≫
図５Ａおよび図５Ｂは、本発明の効果を模式的に示したものである。横軸に時間をとり、不要振動が発生する条件において、図５Ａは振動抑制対策を実施しない場合（従来の電力変換装置）を示し、図５Ｂは本発明の振動実施対策を実施する場合を示す。

【0091】

図５ＡのＶＧＳ波形では、ゲートプラトー期間に不要振動が発生し、その振幅がゲート電圧定格の最大値ＶＧＳｍａｘと最小値ＶＧＳｍｉｎを超過すると素子の劣化や故障の不具合が発生する。一方、図５Ｂでは図５Ａで不要振動が発生した期間に、上記で説明したゲート抵抗の値が変化する制御が行われ、ＶＧＳ波形では、不要振動を完全に抑制出来ない場合であってもその振幅を低減してゲート電圧定格内でスイッチングさせることが可能である。

【0092】

以上説明したように、本実施例によれば、電力変換の主回路要素としてＳｉＣパワー半導体モジュールを搭載する電力変換装置において、ゲート・ソース間電圧（ＶＧＳ）の不要振動を抑制可能な信頼性の高い電力変換装置を実現することができる。これにより、電力変換装置の誤動作や故障を低減することができる。

【0093】

なお、Ｖｄｓ検知回路１ａの閾値電圧発生回路で生成される閾値電圧は、主電圧源７の５０％の電圧値とし、Ｉｓ検知回路３ａの閾値電圧発生回路で生成される閾値電圧（閾値電流）は、ソース電流Ｉｓの定格電流値の５０％の電流に相当する電圧値（電流値）とするのが好適である。電圧と電流に対する判定の閾値を、それぞれ定格値の５０％に設定することで、不要振動によるパワー半導体素子の信頼性劣化や破壊を確実に抑制することができる。

【実施例2】

【0094】

≪検知判定回路の判定回路の一例≫
図６を参照して、本発明の第２の実施形態に係る電力変換装置について説明する。図６は本実施形態の部分回路構成を示している。本実施例は実施例１の検知判定回路１０（１０ａ，１０ｂ）の内部回路構成を具体化した一例であり、実施例１の変形例に相当する。検知判定回路１０（１０ａ，１０ｂ）の内部回路構成が具体化されている点で実施例１と相違するが、その他の点は実施例１の構成と共通である。

【0095】

検知判定回路１０は、Ｖｄｓ検知回路１、Ｖｇｓ検知回路２、Ｉｓ検知回路３からなる検知回路と、判定回路４で構成される。判定回路４は、Ｄフリップフロップ４０１、論理積（ＡＮＤ）回路４０２，４０３、バッファ回路４０４、反転バッファ４０５で構成される。判定回路４の動作は、図２Ａで説明した制御を実現するものである。Ｄフリップフロップ４０１は、Ｖｄｓ検知回路１出力のＶＤＳＯＵＴをクロックトリガとして動作し、Ｖｇｓ検知回路２出力のＶＧＳＯＵＴを入力信号として取り込み、内部波形Ｂとして出力する。

【0096】

論理積（ＡＮＤ）回路４０２は、Ｖｄｓ検知回路１出力のＶＤＳＯＵＴとＩｓ検知回路３出力のＩＳＯＵＴの論理信号のＡＮＤ波形を内部波形Ａとして出力する。論理積（ＡＮＤ）回路４０３は、内部波形ＡおよびＢの論理信号のＡＮＤ波形を生成し、その信号をバッファ回路４０４を通して出力端子ｎＤｏ１とｎＤｏ２へ出力する。出力端子ｎＤｏ３は反転バッファ４０５により論理反転した信号を出力する。

【0097】

≪本実施例の効果≫
本実施例により、スイッチング動作に伴う判定回路の電源雑音が発生した場合でも、ノイズマージンが大きな論理回路によってその機能を実現できるため、電源雑音耐性を向上することができる。

【0098】

また、比較的簡易な論理回路によって判定回路動作を実現できるため、動作遅延が少なく、高価なマイコン回路も必要としないことから、具体回路を低コストに実現できる。

【実施例3】

【0099】

≪検知判定回路の検知回路の一例≫
図７を参照して、本発明の第３の実施形態に係る電力変換装置について説明する。図７は本実施形態の部分回路構成を示している。本実施例は実施例１の検知判定回路１０（１０ａ，１０ｂ）の内部回路構成を具体化した一例であり、実施例１または実施例２の変形例に相当する。検知判定回路１０（１０ａ，１０ｂ）の内部回路構成が具体化されている点で実施例１または実施例２と相違するが、その他の点は実施例１の構成と共通である。

【0100】

検知判定回路１０は、Ｖｄｓ検知回路１、Ｖｇｓ検知回路２、Ｉｓ検知回路３からなる検知回路を備える。図１で示した各検知回路１（１ａ，１ｂ）、２（２ａ，２ｂ）、３（３ａ，３ｂ）に共通して用いる具体回路を図７に示す。

【0101】

検知回路１，２，３は、端子ｎＳＵＰ１と端子ｎＳＵＰ２に印加される直流電圧の差分電圧を電源電圧として動作する。差動入力増幅回路１０１は、検知回路１，２，３の２入力端子ｎＩｎ１とｎＩｎ２に入力されたアナログ信号の差動電圧を入力とし、所定の利得で信号増幅を行うシュミットトリガ型コンパレータ１０２は、検知閾値発生回路１０３が出力する比較電圧を基準に、差動入力増幅回路１０１の出力電圧の大小を判断し、端子ｎＳＵＰ１の電位と端子ｎＳＵＰ２の電位で決定する２値の高低の電圧信号を端子ｎＯＵＴ発生する。この電圧信号が、図１および図２に示した判定回路４（４ａ，４ｂ）の入力信号となる。

【0102】

検知閾値発生回路１０３は、予め決めた検知閾値電圧を保持する回路である。電圧安定化回路１０４は、端子ｎＳＵＰ１と端子ｎＳＵＰ２に印加される直流電圧の差分電圧に重畳する高周波雑音信号を除去し、差動入力増幅回路１０１の増幅動作において雑音耐性を向上する。

【0103】

シュミットトリガ型コンパレータ１０２は、その２入力端子の電位差に対して、出力電圧の論理値（上記２値の高低の電圧信号）がヒステリシス特性を有する回路である。このヒステリシス特性によって、入力信号の雑音によってｎＯＵＴに発生する出力信号が変動しないようにノイズマージンを設ける機能を有している。

【0104】

≪本実施例の効果≫
本実施例により検知回路の簡易な具体構成を示した。アナログ信号となる検知信号に対し、差動入力増幅回路１０１による増幅を行った後に、閾値に基づく判定を行う構成を採ることで検知信号に重畳するノイズの影響を軽減できる。

【0105】

また、コンパレータをシュミットトリガ方式とすることで、コンパレータ入力信号とその電源電圧に重畳するノイズの影響を軽減できる。

【0106】

また、簡易なアナログ回路によって検知回路動作を実現できるため、高価なマイコン回路も必要としないことから、具体回路を低コストに実現できる。

【実施例4】

【0107】

≪ソース電流値Ｉｓ抽出方法の変形例≫
図８を参照して、本発明の第４の実施形態に係る電力変換装置について説明する。図８は分流トランジスタとシャント抵抗によるソース電流値Ｉｓ抽出の例を示しており、実施例１（図１）の変形例に相当する。

【0108】

本実施例では、実施例１（図１）のパワー半導体素子８１，９１に替えて電流センス端子付きのパワー半導体素子８６，９６を設け、さらにソース電流検知抵抗（シャント抵抗）８５，９５に替えて電流センス端子接続用のソース電流検知抵抗８７，９７を設ける点において、実施例１（図１）の電力変換装置と異なる。その他の点は実施例１の構成と共通である。

【0109】

図８に示すように、パワー半導体素子８６，９６のソース電流を検知回路１，２，３と誘導性負荷６へ分流させ、分流したソース電流の一部をシャント抵抗となるソース電流検知抵抗（電流センス端子接続用）８７，９７に流通させて発生した電位差をソースセンス端子とソース端子の端子間に発生させる。

【0110】

本実施例においても、実施例１と同様に、ゲート・ソース間電圧（ＶＧＳ）の不要振動を抑制することが可能である。

【0111】

なお、以上述べた各実施例では、ＳｉＣ－ＭＯＳＦＥＴ型パワー半導体モジュールについて本発明の効果を述べた。しかし、Ｓｉ製やＧａＮ製、もしくはＧａＯ製のＦＥＴ型半導体素子を搭載した複数のモジュールや複数のトランジスタによって電力変換装置を構成する場合においても、ゲートプラトー電圧ＶＧＰや素子の相互コンタクタンスの温度依存性が同様であれば、本発明の効果が得られることは言うまでもない。

【0112】

また、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

【符号の説明】

【0113】

１，１ａ，１ｂ，２，２ａ，２ｂ,３，３ａ，３ｂ…検知回路
４，４ａ，４ｂ…判定回路
５，５ａ，５ｂ…ゲート駆動回路
６…誘導性負荷
７…主電圧源
８，８ａ，８ｂ，９，９ａ，９ｂ…パワー半導体モジュール
１０，１０ａ，１０ｂ…検知判定回路
５１，５２，５３，５５…共通ゲート（駆動）抵抗
５４，５６…スイッチ（共通ゲート可変スイッチ）
５７，５８…ゲート駆動ＯＮ／ＯＦＦ切り替えスイッチ
６０…コンデンサ
８１，９１…パワー半導体素子
８２，８３，９２，９３…個別ゲート抵抗
８４，９４…個別ゲート抵抗可変スイッチ
８５，９５…ソース電流検知抵抗（シャント抵抗）
８６，９６…パワー半導体素子（電流センス端子付き）
８７，９７…ソース電流検知抵抗（電流センス端子接続用）
１０１…差動入力増幅回路
１０２…シュミットトリガ型コンパレータ
１０３…検知閾値発生回路
１０４…電圧安定化回路
４０１…Ｄフリップフロップ
４０２，４０３…論理積（ＡＮＤ）回路
４０４…バッファ回路
４０５…反転バッファ

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図6】

【図7】

【図8】