特許 7039763 真空チャネル型電子素子、光伝送回路及び積層チップ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2022-03-11

(45)【発行日】2022-03-22

(54)【発明の名称】真空チャネル型電子素子、光伝送回路及び積層チップ

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220314BHJP

   H01L 29/78 20060101ALI20220314BHJP

【ＦＩ】

H01L29/78 301X

H01L29/78 301H

H01L29/78 301Z

【請求項の数】 17

(21)【出願番号】P 2021185919

(22)【出願日】2021-11-15

【審査請求日】2021-11-26

【早期審査対象出願】

(73)【特許権者】

【識別番号】598100221

【氏名又は名称】安藤 善文

(73)【特許権者】

【識別番号】520351071

【氏名又は名称】安藤 里江子

(73)【特許権者】

【識別番号】520351082

【氏名又は名称】野口 由紀子

(73)【特許権者】

【識別番号】520351093

【氏名又は名称】高平 永美子

(74)【代理人】

【識別番号】110002675

【氏名又は名称】特許業務法人ドライト国際特許事務所

(72)【発明者】

【氏名】安藤 善文

【審査官】岩本 勉

(56)【参考文献】

【文献】特表２００２－５０８５９６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／０３３７３５９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／０２８６６２１（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／００６２７４３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１３／０２９９７７３（ＵＳ，Ａ１）

【文献】国際公開第２００９／１５１１７０（ＷＯ，Ａ１）

【文献】韓国公開特許第１０－２００９－０００５６４０（ＫＲ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２１／３３６

ＪＳＴＰｌｕｓ／ＪＭＥＤＰｌｕｓ／ＪＳＴ７５８０（ＪＤｒｅａｍＩＩＩ）

(57)【特許請求の範囲】

【請求項1】

半導体層と、
前記半導体層上に形成された絶縁性の第１絶縁層、前記第１絶縁層上に形成された導電性のゲート層、前記ゲート層上に形成された絶縁性の第２絶縁層及び前記第２絶縁層上に形成された導電性のドレイン層を有し、前記第１絶縁層の端面、前記ゲート層の端面及び前記第２絶縁層の端面を含んで形成される第１側壁を含む壁面で画定される空間に前記第１側壁が露出された積層体と、
前記半導体層の表面に設けられ、前記空間内で前記第１側壁に接して設けられるとともに前記積層体が形成されていない非形成領域を通って前記空間内から前記積層体を超えて延在した前記半導体層よりも抵抗率が低い導電性の導電層と
を備え、
前記導電層、前記ゲート層及び前記ドレイン層に所定の電圧を印加することにより、前記半導体層の電荷キャリアが前記空間中を前記ドレイン層に移動する
ことを特徴とする真空チャネル型電子素子。

【請求項2】

前記積層体は、一部に間隙を形成した周状に設けられ、前記第１側壁が前記空間の周囲に沿って配されており、
前記導電層は、前記半導体層の表面上において、前記間隙より前記積層体を超えて延在していることを特徴とする請求項１に記載の真空チャネル型電子素子。

【請求項3】

前記空間を挟んで２つの前記積層体が対向して設けられ、
前記導電層は、前記積層体の両端の間からそれぞれ前記積層体の外側にまで延在する
ことを特徴とする請求項１に記載の真空チャネル型電子素子。

【請求項4】

前記ドレイン層は、前記空間の開口部を覆うように形成されていることを特徴とする請求項１ないし３のいずれか１項に記載の真空チャネル型電子素子。

【請求項5】

半導体層と、
前記半導体層上に形成された絶縁性の第１絶縁層、前記第１絶縁層上に形成された導電性のゲート層及び前記ゲート層上に形成された絶縁性の第２絶縁層を有し、前記第１絶縁層の端面、前記ゲート層の端面及び前記第２絶縁層の端面を含んで形成される第１側壁を含む壁面で画定される空間に前記第１側壁が露呈された第１積層体と、
前記半導体層上に形成された絶縁性の第３絶縁層及び前記第３絶縁層上に形成された導電性のドレイン層を有し、前記第３絶縁層の端面及び前記ドレイン層の端面を含んで形成される第２側壁が前記壁面に含まれ、前記空間に前記第２側壁が露呈された第２積層体と、
前記半導体層の表面に設けられ、前記空間内で前記第１側壁に接して設けられるとともに前記第１積層体及び前記第２積層体以外の領域を介して前記空間内から前記第１積層体を超えて延在した前記半導体層よりも抵抗率が低い導電性の導電層と
を備え、
前記導電層、前記ゲート層及び前記ドレイン層に所定の電圧を印加することにより、前記半導体層の電荷キャリアが前記空間中を前記ドレイン層に移動する
ことを特徴とする真空チャネル型電子素子。

【請求項6】

前記導電層は、前記空間内の前記半導体層の表面の一部領域に設けられ、前記第１側壁の周囲の一部にのみに接触することを特徴とする請求項１ないし５のいずれか１項に記載の真空チャネル型電子素子。

【請求項7】

前記導電層は、不純物拡散層であることを特徴とする請求項１ないし６のいずれか１項に記載の真空チャネル型電子素子。

【請求項8】

絶縁性のベース層と、
前記ベース層上の絶縁性のベース絶縁層、前記ベース絶縁層上に形成された半導体層、前記半導体層上に形成された絶縁性の第１絶縁層、前記第１絶縁層上に形成された導電性のゲート層及び前記ゲート層上に形成された絶縁性の第２絶縁層を有し、前記ベース絶縁層の端面、前記半導体層の端面、前記第１絶縁層の端面、及び前記ゲート層の端面を含んで形成される第１側壁が空間に露出された積層体と、
前記ベース層上に設けられ、表面が前記空間に露出するとともに前記半導体層と前記ベース絶縁層との界面から前記ベース層側に離された導電性のドレイン層と
を備え、
前記半導体層、前記ゲート層及び前記ドレイン層に所定の電圧を印加することにより、前記半導体層の電荷キャリアが前記空間中を前記ドレイン層に移動する
ことを特徴とする真空チャネル型電子素子。

【請求項9】

前記積層体は、一部に間隙を空けて周状に設けられ、前記第１側壁が前記空間の周囲に沿って配されており、
前記ドレイン層は、前記空間内から前記間隙を通って前記積層体を超えて延在している
ことを特徴とする請求項８に記載の真空チャネル型電子素子。

【請求項10】

前記空間を挟んで２つの前記積層体が対向して設けられていることを特徴とする請求項８に記載の真空チャネル型電子素子。

【請求項11】

前記ゲート層は、前記第１側壁に含まれる端面が絶縁膜で覆われていることを特徴とする請求項１ないし１０のいずれか１項に記載の真空チャネル型電子素子。

【請求項12】

前記空間は、閉じていることを特徴とする請求項１ないし１１のいずれか１項に記載の真空チャネル型電子素子。

【請求項13】

前記ドレイン層は、電荷キャリアの入射により発光する透明な蛍光電極部であることを特徴とする請求項１ないし１２のいずれか１項に記載の真空チャネル型電子素子。

【請求項14】

前記第１絶縁層と前記半導体層との界面に光が入射するようにされ、
前記半導体層の表面に空乏層が形成されるように前記半導体層と前記ゲート層との間に電圧が印加され、
前記半導体層の表面に入射する光による電荷キャリアが前記ドレイン層に移動することを特徴とする請求項１ないし１２のいずれか１項に記載の真空チャネル型電子素子。

【請求項15】

半導体層、前記半導体層上に形成された絶縁性の第１絶縁層、前記第１絶縁層上に形成された導電性のゲート層及び前記ゲート層に形成された絶縁性の第２絶縁層を有し、前記半導体層の端面、前記第１絶縁層の端面、前記ゲート層の端面及び前記第２絶縁層の端面を含んで形成される第１側壁を含む壁面で画定される空間に前記第１側壁が露呈された積層体と、
前記第２絶縁層上に形成されたドレイン層と
を備え、
前記第１絶縁層と前記半導体層との界面に光が入射するようにされ、
前記半導体層の表面に空乏層が形成されるように前記半導体層と前記ゲート層と間に電圧が印加されるとともに、前記半導体層と前記ドレイン層との間に所定の電圧を印加することにより、前記半導体層の表面に入射する光による電荷キャリアが前記ドレイン層に移動することを特徴とする真空チャネル型電子素子。

【請求項16】

発光素子として設けられた請求項１２に記載の真空チャネル型電子素子と、
受光素子として設けられた請求項１３または１５に記載の真空チャネル型電子素子と、
前記発光素子からの光を前記受光素子に導波する導波路と
が同一の基板上に設けられた光伝送回路。

【請求項17】

第１チップと第２チップとが積層された積層チップにおいて、
前記第１チップは、発光素子として設けられた請求項１２に記載の真空チャネル型電子素子を含み、前記発光素子からの光を前記第１チップと前記第２チップとの積層方向に出力し、
前記第２チップは、前記発光素子からの光を受光する受光素子を含む
ことを特徴とする積層チップ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、真空チャネル型電子素子、光伝送回路及び積層チップに関する。

【背景技術】

【0002】

真空を電荷キャリアの媒体として利用する真空チャネル型電子素子として、例えば高速動作に適した真空チャネル電界効果トランジスタが知られている（例えば、非特許文献１、２、特許文献１を参照）。

【0003】

非特許文献１には、シリコン半導体基板からなるソース電極と、ソース電極上に順次形成されたシリコン酸化膜、ゲート電極、シリコン酸化膜及びドレイン電極とを有し、ソース電極の側壁から電荷キャリアを真空に放出する真空チャネルＦＥＴが記載されている。例えばｎ型の真空チャネル電界効果トランジスタの場合には、ソース電極としてｐ型のシリコンが用いられ、ゲート電圧及びソース・ドレイン間電圧によって、ソース層とソース層上のシリコン酸化膜との界面付近に誘起された２ＤＥＳ（２次元電子系）及び反転層の電子が電子間のクーロン斥力によりＦＮトンネリングより低い電圧でソース電極の端面から真空に放出され、ドレイン電極に到達することで、ソース・ドレイン間に電流が流れる。特許文献１についても、同様の構成を有する真空チャネル電界効果トランジスタが記載されている。

【0004】

非特許文献２には、アノード電極（ドレイン）と、アノード電極上に順次形成されたシリコン酸化膜、ゲート電極、シリコン酸化膜及びカソード電極（ソース）とを有し、カソード電極の端面から電子を真空に放出する真空チャネル電界効果トランジスタが記載されている。カソード電極の側壁から真空への電子の放出は、ゲート電圧及びカソード・アノード間電圧によって生じるＦＮトンネリングによって行われる。

【0005】

また、真空チャネルを用いた光検出器が知られている。例えば、非特許文献３には、グラフェンと酸化シリコン膜からなる絶縁層とｎ型またはｐ型のシリコン層とを積層した積層構造を有する光検出器が記載されている。グラフェンとシリコン層との間に逆バイアスを印加した状態で、シリコン層に光が入射することにより、キャリア（電子）は、シリコン層と絶縁層との界面にドリフトして２ＤＥＧを形成し、シリコン層の端面から空間に放出されて、グラフェンに捕捉される。これにより、グラフェンとシリコン層との間に電流が流れる。特許文献１についても、同様の構成を有する光検出器が記載されている。

【0006】

さらに、真空チャネルを用いた電界放出ディスプレイアレイが特許文献１に記載されている。この電界放出ディスプレイアレイは、ｐ型またはｎ型のシリコンからなる透明な第１導電層と、第１導電層の底面に設けられた蛍光体層と、第２導電層と、蛍光体層と第２導電層との間に設けられた絶縁層とからなる構造を有している。第１導電層と第２導電層との所定電圧を印加することにより、絶縁層と第２導電層との界面に蓄積される電子が空間に放出されて蛍光体層に入射することにより、蛍光体層が発光する。

【0007】

特許文献２には、ソース・ドレイン間電流を増大させるために不純物拡散層を設けた真空チャネル電界効果トランジスタが記載されている。この真空チャネル電界効果トランジスタでは、半導体基板上に第１絶縁層、ゲート電極、第２絶縁層、ドレイン電極が層設されるとともに、これら第１絶縁層、ゲート電極、第２絶縁層、ドレイン電極によって囲まれる空間内の底部となる半導体基板の表面に不純物拡散層が形成されている。

【先行技術文献】

【非特許文献】

【0008】

【文献】Siwapon Srisonphan, Yun Suk Jung, and Hong Koo Kim, "Metal-oxide-semiconductor field-effect transistor with a vacuum channel," NATURE NANOTECHNOLOGY,VOL7,AUGUST 2012

【文献】Fatemeh Kohani Khoshkbijari, and Mohammad Javad Sharifi, "Reducing the gate current in vacuum channel field-emission transistors using a finger gate," Journal of Computational Electronics (2020) 19 : 263-270

【文献】Myungji Kim and Hong Koo Kim, "Ultraviolet-enhanced photodetection in a graphene/SiO2/Si capacitor structure with a vacuum channel," Journal of Applied Physics 118, 104504 (2015)

【特許文献】

【0009】

【文献】米国特許第９３３１１８９号明細書

【文献】特許第６８１８９３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

特許文献１の真空チャネル電界効果トランジスタでは、ソースとなる基板と絶縁膜の界面に対しソース電源は基板裏面となっていることから界面と裏面間の基板抵抗がトランジスタのオン抵抗に加算されトランジスタの特性が劣化してしまう為、ソースとなる界面と電源とを接続する配線が必要になるが、ソースを配線に簡単に接続することができる構造が望まれている。

【0011】

本発明は、上記事情を鑑みてなされたものであり、製造が容易な構造を有する真空チャネル型電子素子、それを用いた光伝送回路及び積層チップを提供することを目的とする。

【課題を解決するための手段】

【0012】

本発明の真空チャネル型電子素子は、半導体層と、前記半導体層上に形成された絶縁性の第１絶縁層、前記第１絶縁層上に形成された導電性のゲート層、前記ゲート層上に形成された絶縁性の第２絶縁層及び前記第２絶縁層上に形成された導電性のドレイン層を有し、前記第１絶縁層の端面、前記ゲート層の端面及び前記第２絶縁層の端面を含んで形成される第１側壁を含む壁面で画定される空間に前記第１側壁が露出された積層体と、前記半導体層の表面に設けられ、前記空間内で前記第１側壁に接して設けられるとともに前記積層体が形成されていない非形成領域を通って前記空間内から前記積層体を超えて延在した前記半導体層よりも抵抗率が低い導電性の導電層とを備え、前記導電層、前記ゲート層及び前記ドレイン層に所定の電圧を印加することにより、前記半導体層の電荷キャリアが前記空間中を前記ドレイン層に移動するものである。

【0013】

本発明の真空チャネル型電子素子は、半導体層と、前記半導体層上に形成された絶縁性の第１絶縁層、前記第１絶縁層上に形成された導電性のゲート層及び前記ゲート層上に形成された絶縁性の第２絶縁層を有し、前記第１絶縁層の端面、前記ゲート層の端面及び前記第２絶縁層の端面を含んで形成される第１側壁を含む壁面で画定される空間に前記第１側壁が露呈された第１積層体と、前記半導体層上に形成された絶縁性の第３絶縁層及び前記第３絶縁層上に形成された導電性のドレイン層を有し、前記第３絶縁層の端面及び前記ドレイン層の端面を含んで形成される第２側壁が前記壁面に含まれ、前記空間に前記第２側壁が露呈された第２積層体と、前記半導体層の表面に設けられ、前記空間内で前記第１側壁に接して設けられるとともに前記第１積層体及び前記第２積層体以外の領域を介して前記空間内から前記第１積層体を超えて延在した前記半導体層よりも抵抗率が低い導電性の導電層とを備え、前記導電層、前記ゲート層及び前記ドレイン層に所定の電圧を印加することにより、前記半導体層の電荷キャリアが前記空間中を前記ドレイン層に移動するものである。

【0014】

本発明の真空チャネル型電子素子は、絶縁性のベース層と、前記ベース層上の絶縁性のベース絶縁層、前記ベース絶縁層上に形成された半導体層、前記半導体層上に形成された絶縁性の第１絶縁層、前記第１絶縁層上に形成された導電性のゲート層及び前記ゲート層上に形成された絶縁性の第２絶縁層を有し、前記ベース絶縁層の端面、前記半導体層の端面、前記第１絶縁層の端面、及び前記ゲート層の端面を含んで形成される第１側壁が空間に露出された積層体と、前記ベース層上に設けられ、表面が前記空間に露出するとともに前記半導体層と前記ベース絶縁層との界面から前記ベース層側に離された導電性のドレイン層とを備え、前記半導体層、前記ゲート層及び前記ドレイン層に所定の電圧を印加することにより、前記半導体層の電荷キャリアが前記空間中を前記ドレイン層に移動するものである。

【0015】

本発明の真空チャネル型電子素子は、半導体層、前記半導体層上に形成された絶縁性の第１絶縁層、前記第１絶縁層上に形成された導電性のゲート層及び前記ゲート層に形成された絶縁性の第２絶縁層を有し、前記半導体層の端面、前記第１絶縁層の端面、前記ゲート層の端面及び前記第２絶縁層の端面を含んで形成される第１側壁を含む壁面で画定される空間に前記第１側壁が露呈された積層体と、前記第２絶縁層上に形成されたドレイン層とを備え、前記第１絶縁層と前記半導体層との界面に光が入射するようにされ、前記半導体層の表面に空乏層が形成されるように前記半導体層と前記ゲート層と間に電圧が印加されるとともに、前記半導体層と前記ドレイン層との間に所定の電圧を印加することにより、前記半導体層の表面に入射する光による電荷キャリアが前記ドレイン層に移動するものである。

【0016】

本発明の光伝送回路は、発光素子として設けられた上記真空チャネル型電子素子と、受光素子として設けられた上記真空チャネル型電子素子と、前記発光素子からの光を前記受光素子に導波する導波路とが同一の基板上に設けられたものである。

【0017】

本発明の積層チップは、第１チップと第２チップとが積層された積層チップにおいて、前記第１チップは、発光素子として設けられた上記真空チャネル型電子素子を含み、前記発光素子からの光を前記第１チップと前記第２チップとの積層方向に出力し、前記第２チップは、前記発光素子からの光を受光する受光素子を含むものである。

【発明の効果】

【0018】

本発明によれば、半導体層よりも抵抗率が低い導電性の導電層が、積層体の側壁によって画定される空間から積層体が形成されていない非形成領域を通って積層体を超えて延在した構成であるので、導電層に電源からの配線を簡単に接続することができる。

【図面の簡単な説明】

【0019】

【図1】第１実施形態に係るＦＥＴを示す斜視図である。

【図2】図１のＩＩ―ＩＩ線に沿うＦＥＴの断面を示す断面図である。

【図3】半導体層上における不純物拡散層の形成領域を示すＦＥＴの平面図である。

【図4】半導体層上における不純物拡散層の別の形成領域を示すＦＥＴの平面図である。

【図5】半導体層上における間隙の領域内から不純物拡散層を延在させた例を示すＦＥＴの平面図である。

【図6】半導体層上におけるチャネル空間内の全面に不純物拡散層を形成した例を示すＦＥＴの平面図である。

【図7】ＦＥＴのチャネル空間の上部開口をドレイン層で閉じた例を示す斜視図である。

【図8】チャネル空間の上部を塞ぐ手順の一例を示す説明図である。

【図9】一対の積層体を設けたＦＥＴを示す斜視図である。

【図10】ゲート層とドレイン層とを半導体層の面内方向に離して配置したＦＥＴの例を示す斜視図である。

【図11】ゲート層とドレイン層との間に半導体層を配したＦＥＴの例を示す斜視図である。

【図12】発光素子の断面構造を示す断面図である。

【図13】ゲート層と蛍光電極部とを半導体層の面内方向に離して配置した発光素子の断面構造を示す断面図である。

【図14】ゲート層と蛍光電極部との間に半導体層を配した発光素子の断面構造を示す断面図である。

【図15】光伝送回路の例を示す説明図である。

【図16】積層チップの例を示す断面図である。

【図17】積層チップの別の例を示す断面図である。

【発明を実施するための形態】

【0020】

（第１実施形態）
図１に第１実施形態における真空チャネル型電子素子としての真空チャネル電界効果トランジスタ（以下、ＦＥＴと称する）１０を示す。また、図２に、図１のＩＩ―ＩＩ線に沿うＦＥＴ１０の断面を示す。この例におけるＦＥＴ１０は、ｎ型の電界効果トランジスタであり、ｐ型の半導体層１１上に積層体１２が形成されている。積層体１２は、半導体層１１側から順番に絶縁性の第１絶縁層１４、ゲート電極となる導電性のゲート層１５、絶縁性の第２絶縁層１６、ドレイン電極となる導電性のドレイン層１７が層設されており、各層の厚みはほぼ一定である。また、半導体層１１の表面には、不純物拡散層１８が形成され、裏面には裏面電極１９が形成されている。半導体層１１、不純物拡散層１８及び裏面電極１９は、ＦＥＴ１０のソース電極となる。

【0021】

なお、以下では、図１に示されるように、半導体層１１の積層体１２が設けられている面側を上側、裏面電極１９が設けられている面側を下側として、上方向及び下方向を定義するが、この上下方向は、ＦＥＴ１０の使用する姿勢、向きを限定するものではない。

【0022】

半導体層１１は、例えばシリコン基板であり、本例ではｐ型のものが用いられている。
なお、半導体層１１は、後述するように反転層あるいは蓄積層が形成されるものであれば、単結晶シリコン、多結晶シリコン（ポリシリコン）であってもよく、シリコン以外のＧａＡｓ、ＧａＮ等の他の半導体で形成されたものであってもよい。

【0023】

積層体１２は、半導体層１１から上方向に延びた四角筒形状の一部を上下方向に切り欠いた間隙２１を設けた形状をしており、周方向の一部に間隙２１を形成した周状に設けられている。この積層体１２の側壁１２ａによって画定される空間は、電荷キャリア（この例では電子）が放出されて移動するチャネルとなる空間（以下、チャネル空間と称する）２４を構成している。より具体的には、積層体１２と間隙２１とからなる環状部２３によって囲まれた空間２５と所定の間隔で対面した側壁１２ａに挟まれた空間である間隙２１とがチャネル空間２４を構成している。なお、不純物拡散層１８の形成後に間隙２１内に酸化シリコン（ＳｉＯ_２）等の絶縁材料を充填し、空間２５だけをチャネル空間２４としてもよい。

【0024】

カバー層２６は、環状部２３の周囲及び上部を覆っている。これにより、チャネル空間２４は、その上面及び間隙２１の開口がカバー層２６によって塞がれて、閉じた空間となっている。カバー層２６は、絶縁材料（例えば酸化シリコン（ＳｉＯ_２））で形成されている。また、チャネル空間２４は、その一部が外部と繋がった開いた空間であってもよい。チャネル空間２４の画定は、厳密なものではなく、チャネル空間２４が例えば対向する一対の壁面の間の空間として画定されるようなものであってもよい。

【0025】

チャネル空間２４を構成する空間２５の上下方向に直交する断面における開口サイズは、一辺の長さが、例えば０．０５μｍ以上０．５μｍ以下の矩形状となっている。なお、空間２５の上下方向に直交する断面形状は、矩形状に限られず、多角形、円形、楕円形、星形等であってもよい。

【0026】

第１側壁としての上記の側壁１２ａは、第１絶縁層１４、ゲート層１５、第２絶縁層１６のチャネル空間２４側の各端面を含んで形成され、チャネル空間２４に露出している。この例では、側壁１２ａには、ドレイン層１７のチャネル空間２４側の端面も含まれる。また、ゲート層１５のチャネル空間２４側の端面には、それを覆う絶縁膜２７を形成してある。したがって、第１絶縁層１４及び第２絶縁層１６の各端面と、ゲート層１５の端面としての絶縁膜２７とがチャネル空間２４に露出している。絶縁膜２７は、チャネル空間２４にゲート層１５の端面が露呈しないようにすることで、チャネル空間２４に放出された電荷キャリアがゲート層１５に捕獲されてリーク電流として流れることを抑制する。これにより、ドレイン・ソース間電流を増加させることができる。

【0027】

なお、第１絶縁層１４、第２絶縁層１６、カバー層２６、絶縁膜２７は概念的なものであり、これらを同じ絶縁材料で作製した場合に、それらの相互の境界が確認できない場合がある。

【0028】

第１絶縁層１４及び第２絶縁層１６は、絶縁材料、例えば酸化シリコン（ＳｉＯ_２）で形成されている。第１絶縁層１４は、半導体層１１がシリコン基板である場合には、その表面を酸化したシリコン酸化膜とすることができる。また、第１絶縁層１４は、ＣＶＤ法等によって堆積したシリコン酸化膜として形成することもできる。第２絶縁層１６は、例えばＣＶＤ法等によって堆積したシリコン酸化膜として形成することができる。第１絶縁層１４及び第２絶縁層１６をシリコン窒化膜等としてもよい。

【0029】

第１絶縁層１４の厚さは、例えば２ｎｍ以上２０ｎｍ以下であり、第２絶縁層１６は、例えば１０ｎｍ以上３０ｎｍ以下である。第１絶縁層１４と第２絶縁層１６との厚さは同じ厚さである必要はなく、第１絶縁層１４の厚さを第２絶縁層１６の厚さより薄くすることが好ましい。この場合には、例えば、第１絶縁層１４の厚さを２ｎｍ以上１０ｎｍ以下とし、第２絶縁層１６の厚さを１５ｎｍ以上３０ｎｍ以下とすればよい。ＦＥＴ１０のチャネル長は、半導体層１１の表面からドレイン層１７の下面までの高さ、すなわち、第１絶縁層１４、ゲート層１５及び第２絶縁層１６の厚さの合計値となる。空気中の電子の平均自由行程は約６０ｎｍであるため、チャネル空間２４が空気の場合は半導体層１１の表面からドレイン層１７の下面までの高さは、６０ｎｍ以下とすることが望ましい。電子の平均自由工程は、真空度を上げれば大きくなるので、例えばドレイン耐圧を大きくするために第２絶縁層１６を厚くする場合は、その膜厚に応じてチャネル空間２４の真空度を上げればよい。

【0030】

ゲート層１５は、金属又は不純物を導入したポリシリコン等の導電材料で形成されている。このゲート層１５の厚さは、例えば１０ｎｍ以上２０ｎｍ以下である。絶縁膜２７は、例えば、ポリシリコンで形成したゲート層１５の端面を熱酸化することによって形成することができる。また、絶縁膜２７は、ＣＶＤ法やスパッタリング法によって形成してもよい。絶縁膜２７の厚みは、例えば１ｎｍ以上１０ｎｍ以下である。なお、ゲート層１５の端面をチャネル空間２４に直接露出した構成とすることもできる。

【0031】

不純物拡散層１８は、半導体層１１よりも抵抗率が小さい導電層として形成されている。この例では、ｐ型のシリコン基板である半導体層１１に対してｎ型不純物（例えばＡｓ（砒素）またはＰ（燐））を高濃度に導入することで、不純物拡散層１８が形成されている。この不純物拡散層１８は、電荷キャリアを放出する実質的なソースとＧＮＤとの電位差がドレイン電流の変化によって変動することを抑制する。また、不純物拡散層１８は、それを設けない場合に比べて電荷キャリアの、チャネル空間２４への放出量を増加させることでソース・ドレイン間電流を増大させる機能を持つ。

【0032】

不純物拡散層１８は、半導体層１１の表面において、チャネル空間２４内で側壁１２ａすなわち第１絶縁層１４の端面に接するように設けられ、その側壁１２ａに接した位置から間隙２１に対応する領域を通って積層体１２の外側に延びて設けられている。すなわち、不純物拡散層１８は、チャネル空間２４内から積層体１２が形成されていない非形成領域を通って積層体１２を超えて積層体１２の外周領域にまで延設されている。不純物拡散層１８の積層体１２を超えた領域１８ａが所定の電圧を印加するための配線が接続されるコンタクト領域として用いられる。この例では、図２に示されるように、不純物拡散層１８と側壁１２ａ（第１絶縁層１４）の端縁で接するように、不純物拡散層１８が設けられている。なお、不純物拡散層１８が第１絶縁層１４の下側にまで広がっていてもよい。

【0033】

図３に示すように、この例では、不純物拡散層１８は、チャネル空間２４側の端部が半導体層１１の表面において、空間２５内にあり、空間２５に露出している側壁１２ａに接触した位置から間隙２１に対応する領域を通って積層体１２の外周領域まで延びている。

【0034】

ドレイン層１７は、Ａｌ（アルミニウム）等の金属や不純物を導入したポリシリコン等の導電材料で形成され、その厚さは例えば５０ｎｍ以上２００ｎｍ以下である。裏面電極１９は、Ａｌ等の金属又は不純物拡散層等の導電材料で形成され、厚さは例えば５０ｎｍ以上２００ｎｍ以下である。なお、半導体層１１の表面に、この半導体層１１に電圧を印加するための半導体層１１と同じ型の拡散層、この例ではｐ型拡散層を別途設ける場合は、裏面電極１９は省略することができる。

【0035】

半導体層１１としてｐ型のシリコン基板を用いた場合には、ＦＥＴ１０は、次のような手順で製造することができる。なお、以下に説明する手順は一例であり、これにＦＥＴ１０の製造方法を限定するものではない。

【0036】

まず、ｐ型のシリコン基板である半導体層１１の表面に、熱酸化法により、第１絶縁層１４としてシリコン酸化膜を形成する。次に、第１絶縁層１４上にＣＶＤ法により、ゲート層１５として、例えばＰ（燐）ドープのポリシリコン層を形成し、そのゲート層１５上に、プラズマＣＶＤ法により、第２絶縁層１６としてシリコン酸化膜を形成する。

【0037】

第２絶縁層１６上に、フォトリソグラフィ法で、積層体１２を形成する領域以外の領域が開口したフォトレジスト（図示せず）を形成する。続いて、ドライエッチング法で、フォトレジストをマスクとしてエッチングを行うことで、所定形状の積層体１２を形成する。この段階で間隙２１を含むチャネル空間２４が形成される。この後、フォトレジストを除去する。

【0038】

フォトリソグラフィ法で、不純物拡散層１８を形成する領域が開口したフォトレジストを形成し、イオン注入法で、開口内の半導体層１１にイオンを注入して不純物拡散層１８を形成する。この後、フォトレジストを除去する。なお、導入した不純物を熱処理により拡散して、所定の領域に不純物拡散層１８を形成してもよい。

【0039】

不純物拡散層１８の形成後、熱酸化法によって、露出しているゲート層１５の端面を熱酸化することで、絶縁膜２７を形成する。この熱酸化によって絶縁膜２７の形成と同時に不純物拡散層１８上に形成される熱酸化膜を、異方性エッチング法によって除去する。

【0040】

なお、ゲート層１５を銅、タングステン等の金属とする場合には、例えば不純物拡散層１８を形成した後、ＣＶＤ法によって例えばゲート層１５の端面部分に酸化シリコンを堆積して絶縁膜２７を形成すればよい。なお、この場合にも不純物拡散層１８上に堆積したシリコン酸化膜を、例えば異方性エッチング法によって除去する。

【0041】

次に、例えばＡｌ（アルミニウム）膜を形成した後、フォトリソグラフィ法及びドライエッチング法で、形成したＡｌ膜をドレイン層１７の形状に加工する。さらに、半導体層１１の裏面に、スパッタリング法で裏面電極１９としてのＡｌ膜を形成する。

【0042】

ドレイン層１７の形成後、充填剤をチャネル空間２４内を含めて堆積する。充填剤としては、ドレイン層１７の融点以下の高温で揮発する例えばアモルファスカーボンを用いることができる。充填剤は、スパッタリング法で堆積し、続いてＣＭＰ法によって、充填剤を積層体１２と同じ高さにする。

【0043】

次に、ＣＶＤ法により、カバー層２６の一部となるシリコン酸化膜を形成する。フォトリソグラフィ法及びドライエッチング法でパターニングして、環状部２３の上部以外のシリコン酸化膜を除去する。この後、酸素を含む雰囲気中で、例えば４００℃、２時間の熱処理を行う。この熱処理により、充填剤であるアモルファスカーボンを気化させて除去する。チャネル空間２４内の充填剤は、間隙２１から外部に放出されて除去される。続いて、ＣＶＤ法により、シリコン酸化膜を形成する。これにより、環状部２３の上部及び外周にカバー層２６が形成され、チャネル空間２４が閉じられる。

【0044】

上記のように間隙２１を通してチャネル空間２４内の充填剤を除去できるので、閉じたチャネル空間２４を有するＦＥＴ１０を容易に作製することができる。なお、このように間隙２１を利用して閉じたチャネル空間２４を容易に形成することができる効果は、不純物拡散層１８を設けない構成においても同様の効果がある。チャネル空間２４は、空気であってもよく、真空でもよい。なお、チャネル空間２４内に、不活性ガス等のガスを封入してもよい。ただし、電子の散乱や移動度の低下による特性の劣化を避ける観点からは真空とすることがより好ましい。

【0045】

上記のようにしてＦＥＴ１０を作製することができる。不純物拡散層１８に配線をする場合には、例えば、フォトリソグラフィ法及びドライエッチング法でパターニングして、不純物拡散層１８の積層体１２の外周にある領域１８ａの上方のカバー層２６の部分を除去してから、領域１８ａに接続する配線を形成すればよい。不純物拡散層１８が間隙２１を通ってチャネル空間２４から積層体１２を超えて延設されているので、チャネル空間２４の密閉性を破壊することなく、不純物拡散層１８に容易に配線することができる。

【0046】

なお、チャネル空間２４は、例えばＦＩＢ（Focused Ion Beam）装置を用いて、Ｇａ（ガリウム）イオンによるドライエッチングによって形成してもよい。また、ドレイン層１７及び裏面電極１９となるＡｌはスパッタリング法で形成するとしたが、Ａｌの代わりに、例えばＦＩＢ装置によってＧａを堆積させて形成してもよい。また、半導体層１１には、必要に応じてＮウエルを形成してもよい。

【0047】

上記ＦＥＴ１０を使用する場合には、ドレイン層１７とソース電極との間にドレイン・ソース間電圧Ｖ_ＤＳを印加した状態で、ゲート層１５とソース電極との間にゲート・ソース間電圧Ｖ_ＧＳを印加してオンにする。具体的には、不純物拡散層１８及び裏面電極１９に対してドレイン層１７が正電圧となるようにドレイン・ソース間電圧Ｖ_ＤＳを印加し、ソース電極となる不純物拡散層１８及び裏面電極１９に対して、ゲート層１５が正電圧となるようにゲート・ソース間電圧Ｖ_ＧＳを印加する。

【0048】

ゲート・ソース間電圧Ｖ_ＧＳの印加により、第１絶縁層１４との界面である半導体層１１の表面に電子が蓄積して反転層が形成される。そして、この反転層における電子相互に生じるクーロン斥力により、チャネル空間２４への電子の放出の障壁が著しく低下する。これにより、反転層の電子が半導体層１１の表面のエッジからチャネル空間２４に放出される。また、不純物拡散層１８が側壁１２ａに接しているため、反転層と不純物拡散層１８は接続された状態となる。このため、半導体層１１の電子が不純物拡散層１８に流入し、流入した電子がチャネル空間２４へ放出される。このようにして、チャネル空間２４に放出された電子はドレイン・ソース間電圧Ｖ_ＤＳによって生じる電界に誘引されてドレイン層１７に移動する。これにより、ゲート・ソース間電圧Ｖ_ＧＳの印加でＦＥＴ１０がオンして、ドレイン・ソース間電流Ｉ_ＤＳが流れる。

【0049】

上記のように、半導体層１１のからの電子の放出に電子間のクーロン斥力を利用しているため、Fowler-Nordheim(F-N)トンネリングによってチャネル空間に電子を放出する場合と比べて、低いゲート・ソース間電圧Ｖ_ＧＳで電子の放出すなわちＦＥＴ１０をオンにすることが可能である。

【0050】

また、ＦＥＴ１０では、半導体層１１の表面に設けられた不純物拡散層１８からは、不純物拡散層１８の表面からその法線方向に電子がチャネル空間２４に放出されるため、効率的にまた大きな面積から電子が放出される。このため、不純物拡散層１８を設けていない従来の構成よりも電子の放出量を増加させ、ソース・ドレイン間電流を増大させることができる。

【0051】

上記ではＦＥＴ１０がｎ型ＦＥＴである場合について説明しているが、半導体層１１をｎ型のものまたはＮウエルとし、不純物拡散層１８をｐ型のものとすることで、ＦＥＴ１０をｐ型ＦＥＴとすることができる。ＦＥＴ１０がｐ型ＦＥＴである場合は、正孔が電荷キャリアとなり、チャネル空間２４に放出されてチャネル空間２４中を移動してドレイン層１７に到達する。この場合には、ソース電極となる不純物拡散層１８及び裏面電極１９に対してゲート層１５が負電圧となるようにゲート・ソース間電圧Ｖ_ＧＳを印加し、不純物拡散層１８及び裏面電極１９に対してドレイン層１７が負電圧となるようにドレイン・ソース間電圧Ｖ_ＤＳを印加する。

【0052】

上記ではｎ型ＦＥＴであるＦＥＴ１０をｐ型の半導体層１１に形成する構成を説明しているが、ｎ型ＦＥＴであるＦＥＴ１０をｎ型の半導体層１１に、またｐ型ＦＥＴであるＦＥＴ１０をｐ型の半導体層１１に形成してもよい。この構成の場合には、半導体層１１と不純物拡散層１８との間にＰＮ接合を形成しない構成となる。例えば、ｎ型の半導体層１１又はＮウエル上に積層体１２を形成するとともに、その表面にｎ＋の不純物拡散層１８を形成した構成になり、半導体層１１と不純物拡散層１８との間にＰＮ接合が形成されない。これは半導体基板上に１個のＦＥＴ又は同一タイプ（ｐ型またはｎ型）のＦＥＴを複数個設ける場合は有効である。このようにした場合、ＰＮ接合に起因する寄生容量及び接合リークがなくなり、ＦＥＴ１０の高速性及び信頼性を向上させることができる。また、不純物拡散層１８を導電層として用いているが、導電層は、金属等の導電材料で形成されたものであってもよい。

【0053】

上記では第１絶縁層１４と接する半導体層１１の表面に反転層を形成して電荷キャリアを放出する例について説明しているが、ゲート・ソース間電圧Ｖ_ＧＳを上述とは逆向きに印加することで、半導体層１１の多数キャリアが第１絶縁層１４と接する半導体層１１の表面に蓄積した蓄積層を形成させ、多数キャリアが電荷キャリアとしてチャネル空間に放出されるようにしてもよい。この場合には、ドレイン・ソース間電圧Ｖ_ＤＳについても上述とは逆向きに印加する。

【0054】

また、上記では導電層としての不純物拡散層１８のチャネル空間２４側の端部を、半導体層１１の表面上において空間２５内にしているが、不純物拡散層１８のチャネル空間２４側の端部の位置はこれに限定されない。例えば、図４に示すように、不純物拡散層１８のチャネル空間２４側の端部が間隙２１と空間２５との境界の位置、図５に示すように、間隙２１内の位置であってもよい。図４、図５の例では、不純物拡散層１８は、側壁１２ａの間隙２１を挟む２面にだけ接触している。図３～図５に示す例では、チャネル空間２４内において半導体層１１の表面に不純物拡散層１８が形成されていない領域が形成されている。なお、図６に示すように、チャネル空間２４内の半導体層１１の表面の全部を覆うように不純物拡散層１８を形成してもよい。

【0055】

さらに、上記の例では、積層体１２の上部にのみドレイン層１７を設けているが、図７に示すように、チャネル空間２４の上部開口を覆って塞ぐようにドレイン層１７を設けてもよい。この場合には、例えばドレイン層１７を形成する前に充填剤をチャネル空間２４内を含めて堆積し、充填剤を積層体１２と同じ高さにする。その後に、ドレイン層１７となる例えばＡｌ（アルミニウム）膜を形成し、そのＡｌ膜をドレイン層１７の形状に加工すればよい。その他は、上記同様な手順でＦＥＴ１０を作製することができる。

【0056】

また、チャネル空間２４の上部開口を塞ぐようにドレイン層１７を形成する場合に、図８（Ａ）のように、ドレイン層１７となる薄膜２９を環状部２３に載せてから、図８（Ｂ）に示すように、薄膜２９に圧力をかけて圧着し、その後に、図８（Ｃ）に示すように、薄膜２９の不要な部分をエッチングして除去してドレイン層１７とすることもできる。さらに薄膜と基板の密着度を高めるために熱処理を追加してもよく、また薄膜２９の膜厚を薄くしたい場合は、圧着後に薄膜２９をエッチングして所定の膜厚にした後に不要な部分を除去するようにパターン形成のエッチングをしてもよい。なお、同様な手法は、絶縁膜、後述する蛍光電極部などを形成する場合にも利用できる。

【0057】

図９に示すように、チャネル空間２４を挟むように一対の積層体１２を半導体層１１上に設けてもよい。図９に示すＦＥＴ１０Ａでは、半導体層１１上に一対の積層体１２が形成されている。一対の積層体１２は、各々が直方体形状であって、互いに１つの側壁１２ａが所定の間隔を空けて対面するように面対称に設けられている。積層体１２は、上述のものと同様に、半導体層１１側から順番に第１絶縁層１４、ゲート層１５、第２絶縁層１６、ドレイン層１７が層設されている。また、この例のＦＥＴ１０Ａでは、半導体層１１の表面には、一対の不純物拡散層１８がそれぞれ導電層として形成されている。

【0058】

ＦＥＴ１０Ａでは、一対の積層体１２の各側壁１２ａに挟まれた空間がチャネル空間２４になっており、チャネル空間２４は、対面する一対の積層体１２の側壁１２ａによって画定されている。ＦＥＴ１０Ａは、一対の積層体１２とチャネル空間２４の上部及び周囲を覆うようにカバー層２６が設けられている。これにより、チャネル空間２４は、半導体層１１の表面の法線方向及び積層体１２が並ぶ方向にそれぞれ直交する方向（以下、第１方向という）における両端の開口と上部開口とがカバー層２６でそれぞれ塞がれて閉じた空間となっている。なお、各第２絶縁層１６の上部に架かるドレイン層１７を設け、このドレイン層１７でチャネル空間２４の上部開口を塞いでもよい。いずれの場合にも、上記と同様な手順でＦＥＴ１０Ａを作製することができる。

【0059】

一対の不純物拡散層１８のうち、一方の不純物拡散層１８は、半導体層１１の表面において、チャネル空間２４内で側壁１２ａに接した位置から、チャネル空間２４の第１方向の一端の非形成領域である開口の領域を通ってチャネル空間２４の外側すなわち積層体１２の一端を超えて延設されている。他方の不純物拡散層１８は、半導体層１１の表面において、チャネル空間２４内で側壁１２ａに接した位置から、チャネル空間２４の第１方向の他端の非形成領域である開口の領域を通ってチャネル空間２４の外側すなわち積層体１２の他端を超えて延設されている。各不純物拡散層１８のチャネル空間２４の外側の領域１８ａは、コンタクト領域としてそれぞれ用いられる。

【0060】

なお、一対の不純物拡散層１８は、チャネル空間２４内の端部が互いに離れて形成されており、半導体層１１の表面において、チャネル空間２４内に不純物拡散層１８が形成していない領域を設けているが、チャネル空間２４内の半導体層１１の表面の全部を覆うように不純物拡散層１８を設けてもよい。この場合には、不純物拡散層１８の一端のみを積層体１２の一端を超えて延設してもよい。

【0061】

上記ＦＥＴ１０Ａを動作させる際には、一対の積層体１２のゲート層１５に同じゲート・ソース間電圧Ｖ_ＧＳを、またドレイン層１７に同じドレイン・ソース間電圧Ｖ_ＤＳをそれぞれ印加すればよい。これにより、それぞれの積層体１２において、第１絶縁層１４と接した半導体層１１の表面及び不純物拡散層１８の表面からチャネル空間２４に電荷キャリアが放出されてドレイン層１７に移動し、ドレイン・ソース間電流Ｉ_ＤＳが流れる。

【0062】

上記の例のおけるＦＥＴ１０、１０Ａは、光検出素子として用いることもできる。この場合には、第１絶縁層１４と接する半導体層１１の表面に光が入射するように、積層体１２における光の入射経路上の部材を透明な材料で形成する。

【0063】

例えばＦＥＴ１０について、その上方すなわちドレイン層１７の上方から半導体層１１と第１絶縁層１４との界面（半導体層１１の表面）に光を入射させる場合には、ゲート層１５及びドレイン層１７を、それぞれ光を透過するとともに導電性を有する透明導電膜、例えばＩＴＯ（酸化インジウムスズ）で形成し、第１絶縁層１４、第２絶縁層１６、カバー層２６を透明な例えば酸化シリコン（ＳｉＯ_２）で形成すればよい。また、第１絶縁層１４の側方より光を入射させる場合には、第１絶縁層１４、カバー層２６を酸化シリコン（ＳｉＯ_２）等の透明な材料で形成すればよい。

【0064】

ＦＥＴ１０を光検出素子として用いる場合には、ゲート・ソース間電圧Ｖ_ＧＳ及びドレイン・ソース間電圧Ｖ_ＤＳを上記と同様に印加しておくが、ゲート・ソース間電圧Ｖ_ＧＳについては、例えば半導体層１１の表面に空乏層が形成されるように調整しておく。これにより、半導体層１１と第１絶縁層１４との界面に光が入射すると、それによって半導体層１１の表面の空乏層に生じる電子－ホール対が空乏層中の電界によって分離し、電子が半導体層１１の表面に蓄積される。そして、電子相互に生じるクーロン斥力により、チャネル空間２４に電子が放出され、放出された電子がチャネル空間２４を移動してドレイン層１７に達することで、ドレイン電流が流れる。すなわち、ＦＥＴ１０がオンになる。このようにＦＥＴ１０のドレイン電流の有無により光検出を行うことができ、また入射光の強度に応じたドレイン電流を流すことができる。なお、ＦＥＴ１０Ａについても同様である。なお、この構成において不純物拡散層１８を省略することもできる。不純物拡散層１８を設けない場合は、裏面電極１９または半導体層１１の表面に設けた半導体層１１と同じ型の拡散層から半導体層１１に所定の電圧（電位）を与えればよい。

【0065】

上記のようにＦＥＴ１０、１０Ａを光検出素子として用いる場合には、ゲート電圧を制御して空乏層の形成をコントロールする事により光検出感度を制御でき、さらにドレイン電圧の制御により光電流の大きさを制御できる。このような効果は、不純物拡散層１８を設けない構成においても得られるため、不純物拡散層１８を省略した構成においても有用である。

【0066】

（第２実施形態）
図１０に第２実施形態の真空チャネル型電子素子としてのＦＥＴ３０を示す。ＦＥＴ３０は、ゲート層１５とドレイン層１７とを半導体層１１の面内方向にチャネル空間２４を挟んで配置している。なお、以下に詳細を説明する他は、第１実施形態と同様であり、実質的に同じ部材には同一の符号を付して、その詳細な説明を省略する。

【0067】

この例のＦＥＴ３０では、半導体層１１上に、ゲート層１５を含む第１積層体３１とドレイン層１７を含む第２積層体３２とが形成されている。第１積層体３１及び第２積層体３２は、いずれも直方体形状であり、第１積層体３１の第１側壁としての側壁３１ａと第２積層体３２の第２側壁としての側壁３２ａとが所定の間隔を空けて平行に対面するように設けられている。また、第１積層体３１と第２積層体３２との端部において、これらを連結する連結部３３が設けられている。この例では、連結部３３に隠されていない有効な第１積層体３１の側壁３１ａと第２積層体３２の側壁３２ａとが挟む空間がチャネル空間２４であり、側壁３１ａと側壁３２ａとによってチャネル空間２４が画定されている。

【0068】

第１積層体３１は、半導体層１１側から順番に第１絶縁層１４、ゲート層１５、第２絶縁層１６が層設されており、その側壁３１ａは第１絶縁層１４の端面、ゲート層１５の端面に形成された絶縁膜２７、第２絶縁層１６の端面で形成されている。第２積層体３２は、半導体層１１側から順番に絶縁性の第３絶縁層３７、ドレイン層１７が層設されており、その側壁３２ａは第３絶縁層３７の端面、ドレイン層１７の端面で形成されている。これら側壁３１ａ、３２ａは、チャネル空間２４に露出している。第３絶縁層３７は、絶縁材料、例えば第１絶縁層１４、第２絶縁層１６と同様に酸化シリコンで形成されている。なお、第３絶縁層３７は、ドレイン・ソース間電圧Ｖ_ＤＳを印加したときに、半導体層１１の第３絶縁層３７と接する表面に蓄積される電荷キャリアがチャネル空間２４に放出されてドレイン層１７に移動しない厚みとするのがよい。

【0069】

半導体層１１の表面において、チャネル空間２４の連結部３３と反対側の端部側に不純物拡散層１８が形成されている。不純物拡散層１８は、半導体層１１の表面において、チャネル空間２４内で側壁３１ａに接した位置から、チャネル空間２４の連結部３３と反対側の端部側の非形成領域である開口の領域を通ってチャネル空間２４の外側すなわち第１積層体３１の一端を超えるように延設されており、外側の領域１８ａはコンタクト領域として用いられる。不純物拡散層１８は、側壁３２ａを含む第２積層体３２に接触しないように設けられている。この例では、有効な側壁３１ａの一部分と接触するように不純物拡散層１８を設けているが、チャネル空間２４内の側壁３１ａの全部と接触するように不純物拡散層１８を設けてもよい。

【0070】

ＦＥＴ３０は、第１積層体３１、第２積層体３２、連結部３３及びチャネル空間２４の上部及び周囲を覆うようにカバー層２６が設けられている。これにより、チャネル空間２４は、閉じた空間になっている。この場合にも、ドレイン層１７の形成後、チャネル空間２４内を含めて充填剤を堆積してチャネル空間２４の上部のカバー層２６を形成する手法を用いれば、閉じた空間としてチャネル空間２４を容易に形成することができる。

【0071】

ＦＥＴ３０においても、第１実施形態と同様に、ゲート層１５とソース電極間にゲート・ソース間電圧Ｖ_ＧＳを、またドレイン層１７とソース電極間にドレイン・ソース間電圧Ｖ_ＤＳをそれぞれ印加する。これにより、第１積層体３１側において、ゲート・ソース間電圧Ｖ_ＧＳによって、第１絶縁層１４と接した半導体層１１の表面のエッジ及び不純物拡散層１８の表面からチャネル空間２４に電荷キャリアが放出される。そして、チャネル空間２４に放出された電荷キャリアは、ドレイン・ソース間電圧Ｖ_ＤＳにより、第１積層体３１側から第２積層体３２のドレイン層１７に向かってチャネル空間２４を移動し、ドレイン層１７に捕獲される。これによりドレイン・ソース間電流Ｉ_ＤＳが流れる。

【0072】

上記の例では、連結部３３にゲート層１５及びドレイン層１７を設けていないが、連結部３３に第１積層体３１及び第２積層体３２のいずれか一方の層構造を持たせてもよい。また、連結部３３を設けずにチャネル空間２４の両端の開口をカバー層２６によって閉じてもよい。

【0073】

上記のＦＥＴ３０についても、受光素子（光検出素子）として用いることもできる。この場合、半導体層１１と第１絶縁層１４との界面（半導体層１１の表面）に光が入射するようにすればよい。具体的には、例えばＦＥＴ３０の上方から半導体層１１と第１絶縁層１４との界面に光を入射させる場合には、ゲート層１５及びドレイン層１７を、それぞれ光を透過するとともに導電性を有する透明導電膜、例えばＩＴＯ（酸化インジウムスズ）で形成し、第１絶縁層１４、第２絶縁層１６、カバー層２６を透明な例えば酸化シリコン（ＳｉＯ_２）で形成すればよい。また、第１絶縁層１４の側方より光を入射させる場合には、第１絶縁層１４、カバー層２６を酸化シリコン（ＳｉＯ_２）等の透明な材料で形成すればよい。なお、この構成においても不純物拡散層１８を省略することもできる。

【0074】

（第３実施形態）
図１１に第３実施形態の真空チャネル型電子素子としてのＦＥＴ４０を示す。ＦＥＴ４０は、ゲート層１５とドレイン層１７との間に半導体層１１を配した構成である。なお、以下に詳細を説明する他は、第１実施形態と同様であり、実質的に同じ部材には同一の符号を付して、その詳細な説明を省略する。

【0075】

ＦＥＴ４０は、絶縁材料で形成されたベース層としての基板４１上に積層体４２が形成されている。積層体４２は、基板４１側から順番に絶縁材料で形成されたベース絶縁層４５、ソースとなるｐ型またはｎ型の半導体層１１、第１絶縁層１４、ゲート層１５、第２絶縁層１６が層設されている。積層体４２は、第１実施形態の積層体１２（図１参照）と同様に、上方向に延びた四角筒形状の一部を上下方向に切り欠いた間隙４７を設けた形状をしており、周方向の一部に間隙４７を形成した周状に設けられている。

【0076】

上記積層体４２の側壁４２ａによって画定される空間がチャネル空間４８になっている。すなわち、積層体４２と間隙４７とからなる環状部５１によって囲まれた空間５２と所定の間隔で対面した側壁４２ａに挟まれた空間である間隙４７とがチャネル空間４８を構成している。ゲート層１５のチャネル空間４８側の端面には絶縁膜２７が形成されている。なお、厳密には、第１絶縁層１４と半導体層１１との界面と、後述するように基板４１上に設けたドレイン層１７との間の空間が、電荷キャリアの移動する空間である。

【0077】

また、基板４１上にはドレイン層１７が設けられている。ドレイン層１７は、基板４１の表面において、チャネル空間４８内の領域から間隙４７の領域を通って積層体４２の外側に延びている。すなわち、ドレイン層１７は、チャネル空間４８内の領域から積層体４２が形成されていない非形成領域を通って積層体４２を超えて積層体４２の外周領域にまで延設されている。積層体４２を超えた領域１７ａがドレイン層１７に所定の電圧を印加するための配線が接続されるコンタクト領域となっている。この例では、チャネル空間４８内においては、ドレイン層１７は、基板４１のチャネル空間４８内の全領域を覆うように形成されている。なお、間隙４７を設けずに積層体４２を閉じた環状に設け、ドレイン層１７をチャネル空間４８内にだけ形成した構成とすることもできる。

【0078】

環状部５１の周囲及び上部を覆うようにカバー層５４が設けられている。これにより、チャネル空間４８は、その上面及び間隙４７の開口が塞がれて閉じた空間となっている。カバー層５４は、絶縁材料（例えば酸化シリコン（ＳｉＯ_２））で形成されている。第１実施形態と同様に、ドレイン層１７の形成後に、チャネル空間４８内を含めて充填剤を堆積してチャネル空間４８の上部にカバー層５４を形成する手法を用いれば、閉じた空間としてチャネル空間４８を形成することができる。なお、チャネル空間４８は、上部、周囲が開いた空間であってもよい。したがって、例えば基板４１上に積層体４２を直方体形状に形成し、その積層体４２の１つの面の側壁４２ａに面した空間をチャネル空間とすることもできる。

【0079】

上記ＦＥＴ４０は、例えば、シリコン基板上にＢＯＸ層（ＳＩＯ_２膜）とシリコン膜とを層設したＳＯＩ基板を用いて作製することができる。この場合には、ＢＯＸ層を基板４１及びベース絶縁層４５とし、ＢＯＸ層上に形成されたシリコン膜を半導体層１１とすればよい。このようにＢＯＸ層の一部をベース絶縁層４５とする場合には、ドレイン層１７を形成するＢＯＸ層の部分をドレイン層１７の厚みよりも深くエッチングしてから、ドレイン層１７を形成すればよい。なお、この場合、基板４１、ベース絶縁層４５との境界は確認できない。

【0080】

ＦＥＴ４０を使用する場合には、ゲート層１５及びドレイン層１７にそれぞれ正電圧が印加されるようにして、ゲート層１５と半導体層１１との間にゲート・ソース間電圧Ｖ_ＧＳを、またドレイン層１７と半導体層１１との間にドレイン・ソース間電圧Ｖ_ＤＳをそれぞれ印加する。これにより、ゲート・ソース間電圧Ｖ_ＧＳによって、第１絶縁層１４との界面である半導体層１１の表面のエッジからチャネル空間４８に電荷キャリアである電子が放出される。そして、チャネル空間４８に放出された電子は、ドレイン・ソース間電圧Ｖ_ＤＳにより、ドレイン層１７に向かってチャネル空間４８を移動し、ドレイン層１７に捕獲される。これによりドレイン・ソース間電流Ｉ_ＤＳが流れる。なお、この例においても、上記とは逆向きにゲート・ソース間電圧Ｖ_ＧＳ、ドレイン・ソース間電圧Ｖ_ＤＳをそれぞれ印加して、電荷キャリアとして正孔を放出し、その正孔がドレイン層１７に捕獲されるようにしてもよい。また、半導体層１１に反転層を形成する代わりに、蓄積層を形成してもよい。

【0081】

上記のＦＥＴ４０についても、受光素子（光検出素子）、光電変換素子等として用いることもできる。この場合にも、半導体層１１と第１絶縁層１４と界面（半導体層１１の表面）に光が入射するようにすればよい。したがって、ＦＥＴ４０の上方より光を入射させる場合には、第１絶縁層１４、ゲート層１５、第２絶縁層１６、カバー層５４を透明な材料で形成する。また、第１絶縁層１４の側方より光を入射させる場合には、第１絶縁層１４、カバー層５４を透明な材料で形成する。

【0082】

（第４実施形態）
図１２に第４実施形態の真空チャネル型電子素子としての発光素子６０を示す。発光素子６０は、ドレイン層として蛍光電極部６１を用いている他は、図７に示されるＦＥＴ１０と同様な構成であるので、実質的に同じ部材には同一の符号を付して、その詳細な説明を省略する。なお、図１２では、断面のハッチングを省略している。図１３～図１５についても、同様に断面のハッチングを省略している。

【0083】

発光素子６０は、チャネル空間２４の上方に設けたドレイン層として蛍光電極部６１が設けられている。この例では、蛍光電極部６１は、蛍光体層６１ａと透明電極層６１ｂとの二層構造であり、チャネル空間２４側に蛍光体層６１ａが配されている。したがって、チャネル空間２４に蛍光体層６１ａの一部が露出している。蛍光体層６１ａは、電子の入射により発光する蛍光体を層状（薄膜状）に形成したものである。透明電極層６１ｂは、光を透過するとともに導電性を有する透明導電膜であり、例えばＩＴＯ（酸化インジウムスズ）で形成されている。透明電極層６１ｂには、ドレイン・ソース間電圧Ｖ_ＤＳが印加される。

【0084】

ゲート・ソース間電圧Ｖ_ＧＳの印加によって第１絶縁層１４との界面である半導体層１１の表面のエッジからチャネル空間２４に放出された電子は、ドレイン・ソース間電圧Ｖ_ＤＳによって、蛍光体層６１ａに入射する。これにより、蛍光体層６１ａが発光し、その光が透明電極層６１ｂを透過して発光素子６０の外部に放出される。

【0085】

図１３に示す発光素子６５は、ゲート層１５と蛍光電極部６１とを半導体層１１の面内方向にチャネル空間２４を挟んで配置したものである。なお、発光素子６５の構成は、以下に詳細を説明する他は、第２実施形態のＦＥＴ３０と同じであり、実質的に同じ部材には同一の符号を付して、その詳細な説明を省略する。

【0086】

発光素子６５では、ドレイン層として蛍光電極部６１が第２積層体３２に設けられている。蛍光電極部６１は、蛍光体層６１ａがチャネル空間２４に露出するように配されており、チャネル空間２４を挟んで第１積層体３１の側壁３１ａに対面している。蛍光電極部６１の背面側（チャネル空間２４と反対側の面側）に透明な背面絶縁層６３が第３絶縁層３７と一体に設けられている。この発光素子６５では、第１積層体３１側の半導体層１１から放出される電子が蛍光体層６１ａに入射して、その蛍光体層６１ａ発光し、蛍光体層６１ａからの光が透明電極層６１ｂ、背面絶縁層６３を通して外部に放出される。

【0087】

なお、上記発光素子６０、６５において、カバー層を設け、カバー層を通して蛍光体層６１ａからの光を外部に放出する場合には、カバー層を透明な絶縁材料、例えば酸化シリコンで形成すればよい。また、発光素子６０、６５において、第１実施形態における受光素子の場合と同様に、不純物拡散層１８を省略してもよい。

【0088】

図１４に示す発光素子６８は、ゲート層１５とドレイン層としての蛍光電極部６１との間に半導体層１１を配した構成である。なお、発光素子６８の構成は、以下に詳細を説明する他は、第３実施形態のＦＥＴ４０と同じであり、実質的に同じ部材には同一の符号を付して、その詳細な説明を省略する。

【0089】

発光素子６８では、基板４１上にドレイン層として蛍光電極部６１が設けられている。蛍光電極部６１は、基板４１側に透明電極層６１ｂが配され、蛍光体層６１ａがチャネル空間４８に露出するように配されている。基板４１が透明な絶縁材料、例えば酸化シリコンで作製されており、蛍光体層６１ａからの光は、透明電極層６１ｂ、基板４１を通して外部に放出される。

【0090】

上記の各発光素子６０、６５、６８では、ゲート・ソース間電圧Ｖ_ＧＳによって、電子の放出が制御され、ドレイン・ソース間電圧Ｖ_ＤＳによって蛍光体層６１ａへの電子の入射速度すなわち発光強度が制御されるため、電子の放出と発光強度をそれぞれ最適に制御できる。したがって、第１絶縁層１４による絶縁性が破壊されない小さいゲート・ソース間電圧Ｖ_ＧＳで電子を放出させ、第１絶縁層１４による絶縁性が破壊されるような大きなドレイン・ソース間電圧Ｖ_ＤＳで発光強度を大きくすることも可能になる。なお、上記では蛍光電極部６１を蛍光体層６１ａと透明電極層６１ｂとの二層構造としているが、蛍光電極部の構成は、これに限定されない。例えば電子入射により発光する導電性材料だけで構成してもよい。このような発光する導電性材料としては、ＧａＮ、ＺｎＯ：Ｚｎ、ＳｒＴｉＯ_３：Ｐｒ^３＋、ＳｒＴｉＯ_３：Ｐｒ^３＋にＡｌ化合物を添加して合成した化合物、ＳｒＩｎ_２Ｏ_４：Ｐｒ^３＋にＡｌ（アルミニウム）やＹ（イットリウム）等を添加して合成した化合物が挙げられる。これらは、電子線励起発光の開始電圧が比較的に低く（例えば１０Ｖ以下）好ましい。

【0091】

上記のような発光素子の構成は、例えば携帯電話、ＴＶ等の表示装置等に応用できる。すなわち、発光素子を画素として表示装置を構成することができる。

【0092】

（第５実施形態）
第１～第３実施形態に示される受光素子、第４実施形態で示される発光素子の一方を用いて、また両方を組み合わせて用いることで、光伝送回路、光通信回路を構成することができる。なお、第１～第４実施形態と実質的に同じ部材には同一の符号を付して、その詳細な説明を省略する。

【0093】

図１５は、１つの基板上に真空チャネル型電子素子を用いた光伝送回路７０を設けた一例を示している。光伝送回路７０は、それぞれ真空チャネル型電子素子である素子７１から素子７２に光信号を伝送するように構成されている。

【0094】

素子７１には、半導体層１１上に、上述の発光素子６５と同様な、第１絶縁層１４Ａ、ゲート層１５Ａ、第２絶縁層１６Ａからなる第１積層体３１Ａと、第３絶縁層３７Ａ、蛍光電極部６１Ａ、背面絶縁層６３Ａからなる第２積層体３２Ａと、不純物拡散層１８Ａとが設けられ、第１積層体３１Ａと第２積層体３２Ａとがチャネル空間２４Ａを挟んで配されている。

【0095】

素子７２についても、半導体層１１上に、上述の発光素子６５と同様な、第１絶縁層１４Ｂ、ゲート層１５Ｂ、第２絶縁層１６Ｂからなる第１積層体３１Ｂと、第３絶縁層３７Ｂ、蛍光電極部６１Ｂ、背面絶縁層６３Ｂからなる第２積層体３２Ｂと、不純物拡散層１８Ｂとが設けられ、第１積層体３１Ｂと第２積層体３２Ｂとがチャネル空間２４Ｂを挟んで配されている。第１積層体３１Ａ、３１Ｂ及び第２積層体３２Ａ、３２Ｂが設けられた半導体層１１は、素子７１、７２に共通なものであって同一の基板である。半導体層１１の裏面には素子７１、７２に共通な裏面電極１９が設けられている。なお、素子７１、７２に対して電気的に分離した裏面電極を設けてもよい。

【0096】

第１絶縁層１４Ａ、１４Ｂ、第２絶縁層１６Ａ、１６Ｂ、第３絶縁層３７Ａ、３７Ｂ及び背面絶縁層６３Ａ、６３Ｂは、例えば酸化シリコン（ＳｉＯ_２）で形成されており、半導体層１１は、例えばｐ型のシリコン半導体で形成されている。裏面電極１９は、例えばＡｌ（アルミニウム）で形成されている。

【0097】

素子７１は、それに印加されるゲート・ソース間電圧Ｖ_ＧＳにより、その発光の制御がなされる。すなわち、素子７１は、電気入力光出力の発光素子であり、ゲート・ソース間電圧Ｖ_ＧＳの増減によりオン・オフ、又は変調した光信号を出力する。一方の素子７２は、ゲート・ソース間電圧を制御する事により素子７１からの光に対してのオン・オフの制御、または光入力レベルに対する光出力レベルの制御がなされる。すなわち、素子７２は、光入力光出力の素子として機能するものであり、受光素子であると同時に発光素子である。なお、素子７２は、入力される光に対してドレイン電流を変化させる光入力電気出力の素子としてもよい。

【0098】

半導体層１１上において、素子７１の第２積層体３２Ａと素子７２の第１積層体３１Ｂの間には、例えば酸化シリコン（ＳｉＯ_２）で形成された導波路７５が設けられている。導波路７５の第２積層体３２Ａ側の端部は、第３絶縁層３７Ａ及び背面絶縁層６３Ａと連結されて一体にされおり、導波路７５の第１積層体３１Ｂ側の端部は、第１絶縁層１４Ｂと連結されて一体にされている。なお、この例では、第２積層体３２Ａと第１積層体３１Ｂの間の半導体層１１も導波路の一部として機能するため、半導体層１１を各積層体と同じ程度の幅（図１５の紙面垂直方向の長さ）とすることが損失を抑える観点から好ましい。

【0099】

この例では、光伝送回路７０の表面は、第１絶縁層１４Ａ、１４Ｂ、第３絶縁層３７Ａ、３７Ｂ、背面絶縁層６３Ａ、６３Ｂ、導波路７５及び半導体層１１よりも屈折率が低い空気中に露出している。なお、素子７１、７２及び導波路７５をカバー層で覆ってもよい。この場合には、少なくとも第１絶縁層１４Ａ、１４Ｂ、第３絶縁層３７Ａ、３７Ｂ、背面絶縁層６３Ａ、６３Ｂ、導波路７５及び半導体層１１を覆う部分は、それらよりも屈折率が低い材料で形成し、光がカバー層に漏れ出ないようする。また、背面絶縁層６３Ａの蛍光電極部６１と反対側の面に、背面絶縁層６３Ａの内部からの光を遮断または反射する膜を形成しておくことも好ましい。

【0100】

上記構成によれば、素子７１に印加されるゲート・ソース間電圧Ｖ_ＧＳに応じて変調された蛍光電極部６１Ａから光の一部が背面絶縁層６３Ａ、第３絶縁層３７Ａ、導波路７５を介して素子７２の第１絶縁層１４Ｂに達し、半導体層１１と第１絶縁層１４Ｂとの界面に入射する。また、導波路７５に入射した光の一部は、半導体層１１内部を通って、その半導体層１１の第１絶縁層１４Ｂの直下の領域から半導体層１１と第１絶縁層１４Ｂとの界面に入射する。これにより、素子７２では、半導体層１１の表面に電子が蓄積され、それらの電子相互に生じるクーロン斥力により、チャネル空間２４Ｂに電子が放出される。そして、放出された電子がチャネル空間２４Ｂを移動して蛍光電極部６１Ｂに入射することで、蛍光電極部６１Ｂから光が出力される。

【0101】

図１６は、上記のように構成される発光素子を用いて積層されたチップ間で信号の授受を行うチップ間伝送の例を示している。積層チップ（積層ＭＣＰ（マルチチップパッケージ））８０は、チップ８１とチップ８２とを上下方向に積層したものであり、チップ８２の上にチップ８１が配されている。なお、この例では、チップ８１が第１チップであり、チップ８２が第２チップである。

【0102】

チップ８１は、上記発光素子６８と同じ構成であり、基板４１上に設けた蛍光電極部６１からの光を透明な基板４１を通して下方に出力する発光素子８１ａが設けられている。一方のチップ８２は、例えばシリコン半導体からなる基板８４の表面の蛍光電極部６１の直下となる領域に受光素子８５が形成されている。受光素子８５は、例えばフォトダイオードでありＰＮ接合した半導体で構成されている。また、基板８４上には、例えば酸化シリコン（ＳｉＯ_２）で形成された絶縁層８６が設けられている。この絶縁層８６は、受光素子８５の上方となる部分に貫通孔８６ａが形成されている。チップ８１の下面が絶縁層８６の上面に接するようにして、チップ８２の上にチップ８１が積層されている。

【0103】

上記の構成により、例えばチップ８１に設けた回路で生成される信号に基づいて発光素子８１ａの蛍光電極部６１から出力される光が変調される。そして、蛍光電極部６１からの光が基板４１、貫通孔８６ａを介して受光素子８５で受光されて電気的な信号に変換され、その信号がチップ８２に設けた回路に送られる。このようにして、チップ８１から信号をチップ８２に光信号で送る。

【0104】

従来、チップ間の信号の伝送としては、シリコン基板を貫通するビア配線で接続するシリコン貫通ビア（ＴＳＶ；through silicon via）技術によるものが知られているが、上記構成においては、チップ上下間を貫通するビア、及びビアを埋める配線は必要なく、また光により信号を授受するのでチップ間の高速通信が可能となる。

【0105】

なお、貫通孔８６ａ内に蛍光電極部６１が露出するように構成してもよい。また、発光素子としては、発光素子６０、６５と同様な構成であってもよい。さらに、受光素子としては第１～第３実施形態に示される光検出素子を用いることもできる。

【0106】

上記の例では、積層された上側のチップからの光を下側のチップで受光しているが、下側のチップからの光を上側のチップで受光するように構成してもよい。図１７に示す積層チップ９０は、チップ９１の上側にチップ９２を積層したものであり、下側のチップ９１に設けた発光素子９１ａからの信号としての光を上側のチップ９２に設けた受光素子９３で受光する構成である。なお、この例では、チッ９１が第１チップであり、チップ９２が第２チップである。

【0107】

チップ９１の発光素子９１ａは、例えばシリコン基板である半導体層１１と、この半導体層１１上に設けた積層体１２と、積層体１２の上部及びチャネル空間２４の上方に設けた蛍光電極部６１と、蛍光電極部６１の上に層設された透明な絶縁層９４とから構成されている。絶縁層９４は、例えば酸化シリコン（ＳｉＯ_２）で形成されている。発光素子９１ａの構成は、不純物拡散層が省略されるとともに蛍光電極部６１の上に絶縁層９４を設けている他は、上述の発光素子６０（図１２参照）と同じ構成である。なお、半導体層１１にはソース間電圧Ｖ_ＧＳを印加するための裏面電極（図示省略）を設けてある。他の例と同様に、半導体層１１の表面に不純物拡散層等の導電層や半導体層１１と同じ型の拡散層を設けてもよい。

【0108】

チップ９２は、例えば酸化シリコン（ＳｉＯ_２）からなる透明な絶縁性の基板９５上の半導体層９６に受光素子９３が設けられている。受光素子９３は、例えばＰＮ接合したフォトダイオードであり、蛍光電極部６１の直上に設けられている。チップ９２の下面がチップ９１の絶縁層９４の上面に接するようにして、チップ９１の上にチップ９２が積層されている。

【0109】

積層チップ９０では、例えばチップ９１に設けた回路で生成される信号に基づいて発光素子９１ａの蛍光電極部６１から出力される光が変調され、その光が絶縁層９４及び基板９５を通して受光素子９３で受光されて電気的な信号に変換される。このようにして、チップ９１から信号をチップ９２に光信号で送る。

【0110】

上記では、一方のチップを他方のチップに接するよう重ねた２層に積層した積層チップの例について説明しているが、積層チップは、これに限定されない。例えば、積層チップは、３層以上にチップを層設したものでもよい。３層以上の場合でも、相接する層間（チップ間）で上記の手法で光伝送を行う事により、相接する層間でなくても層間で次々に伝送すれば光による信号の伝送は可能となる。この場合、光による伝送なので、浮遊容量、配線抵抗を伴うＴＳＶ技術による相接しない層間の直接伝送よりも高速での信号伝送が可能となる。

【符号の説明】

【0111】

１０、１０Ａ、３０、４０ 真空チャネル電界効果トランジスタ（ＦＥＴ）
１１、９６ 半導体層
１２、４２ 積層体
１２ａ、３１ａ、３２ａ、４２ａ 側壁
１４、１４Ａ，１４Ｂ 第１絶縁層
１５、１５Ａ、１５Ｂ ゲート層
１６、１６Ａ、１６Ｂ 第２絶縁層
１７ ドレイン層
１８、１８Ａ、１８Ｂ 不純物拡散層
２４、２４Ａ，２４Ｂ、４８ チャネル空間
２７ 絶縁膜
３１、３１Ａ、３１Ｂ 第１積層体
３２、３２Ａ、３２Ｂ 第２積層体
３７、３７Ａ、３７Ｂ 第３絶縁層
４１、８４、９５ 基板
４５ ベース絶縁層
６０、６５、６８、８１ａ、９１ａ 発光素子
６１、６１Ａ、６１Ｂ 蛍光電極部
７０ 光伝送回路
７１、７２ 素子
７５ 導波路
８０，９０ 積層チップ
８５，９３、受光素子

【要約】

【課題】製造が容易な構造を有する真空チャネル型電子素子、それを用いた光伝送回路及び積層チップを提供する。
【解決手段】
半導体層１１上に積層体１２が周方向の一部に間隙２１を形成した周状に設けられている。積層体１２は、半導体層１１側から順番に第１絶縁層１４、ゲート層1５、第２絶縁層１６、ドレイン層１７が層設されている。半導体層１１の表面に不純物拡散層１８が形成され、裏面には裏面電極１９が形成されている。不純物拡散層１８は、半導体層１１の表面において、チャネル空間２４内で側壁１２ａに接した位置から間隙２１に対応する領域を通って積層体１２の外側に延びている。不純物拡散層１８の積層体１２を超えた部分が所定の電圧を印加するための配線が接続されるコンタクト領域となっている。積層体１２及び間隙２１からなる環状部２３の上部及び周囲に絶縁材料からなるカバー層２６が形成されている。
【選択図】図１

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】