特許 7040162 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-03-14

(45)【発行日】2022-03-23

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220315BHJP

   H01L 29/78 20060101ALI20220315BHJP

【ＦＩ】

H01L29/78 301S

H01L29/78 301D

【請求項の数】 6

(21)【出願番号】P 2018048743

(22)【出願日】2018-03-16

(65)【公開番号】P2019161132

(43)【公開日】2019-09-19

【審査請求日】2020-10-06

(73)【特許権者】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100097113

【弁理士】

【氏名又は名称】堀 城之

(74)【代理人】

【識別番号】100162363

【弁理士】

【氏名又は名称】前島 幸彦

(72)【発明者】

【氏名】▲高▼橋 健一郎

【審査官】市川 武宜

(56)【参考文献】

【文献】米国特許出願公開第２０１２／０１０４４９２（ＵＳ，Ａ１）

【文献】特開２０１７－０４５８８４（ＪＰ，Ａ）

【文献】特開２０１２－０３３６４８（ＪＰ，Ａ）

【文献】特開２０１７－０２８１１６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

表面側において面内方向で電位差が発生し電流が前記面内方向を流れるように半導体素子が形成された半導体基板が用いられる半導体装置であって、
第１の導電型をもち内部において前記電流が前記面内方向を流れる第１の半導体層が前記半導体基板の表面側に設けられ、
前記第１の半導体層において、
前記第１の半導体層を貫通せずに表面側から前記第１の半導体層が掘下げられた溝が、前記電位差が発生する方向に沿って複数形成され、
前記電位差が発生する方向に沿って、前記溝の幅は３～１０μｍの範囲、前記溝の間隔は０．３～０．８μｍの範囲とされ、
前記溝が絶縁層で埋め込まれ、
隣接する前記溝の間の前記表面において、前記第１の導電型と逆の第２の導電型をもつ表面導電層が形成されたことを特徴とする半導体装置。

【請求項2】

前記第１の半導体層の表面に前記第１の導電型と逆の第２の導電型をもつ第２の半導体層が局所的に形成され、かつ前記第１の半導体層の表面における前記第２の半導体層と離間した箇所に主電極が接続され、
平面視において、前記複数の溝は、前記主電極と前記第２の半導体層の間に形成されたことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記半導体素子はＭＯＳＦＥＴであり、前記主電極は前記ＭＯＳＦＥＴにおけるドレイン電極とされたことを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記表面導電層に電極が接続されたことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。

【請求項5】

請求項１から請求項４までのいずれか１項に記載の半導体装置の製造方法であって、
前記第１の半導体層に前記溝を形成する溝形成工程と、
前記溝を埋め込むように前記半導体基板の前記表面に前記絶縁層を形成する絶縁層形成工程と、
前記溝の内部以外における前記表面の前記絶縁層を除去する絶縁層除去工程と、
を具備することを特徴とする半導体装置の製造方法。

【請求項6】

前記絶縁層形成工程において、
初めに熱酸化を行うことによって熱酸化膜を前記溝の内面に形成した後に、ＣＶＤ法によって前記絶縁層を形成することを特徴とする請求項５に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体基板の面内方向で高電圧が印加されて動作する半導体装置の構造、製造方法に関する。

【背景技術】

【0002】

パワー半導体素子の１種であるパワーＭＯＳＦＥＴにおいては、オン時において半導体基板の厚さ方向に電流（大電流）を流す縦型の素子と半導体基板の面内方向に電流を流す横型の素子が知られている。このうち、横型の素子の１種であるＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）は、高周波特性が優れているため、特に好ましく用いられる。

【0003】

一般的なＬＤＭＯＳの構造は、例えば特許文献１に記載されている。このＬＤＭＯＳ(半導体装置２００）の断面図を図５に示す。ここでは、その表面付近の構造のみが記載されている。ここでは、ｎ型層８１が設けられた半導体基板８０が用いられ、その表面の一部に島状のベース領域となるｐ型層８２が形成される。ｐ型層８２の中には、ソース電極９１と接続される高不純物濃度のｐ^＋層８３、高不純物濃度のｎ^＋層８４が形成される。半導体基板８０の上側には、表面に露出したｎ^＋層８４とｎ型層８１を含む領域において、薄いゲート酸化膜９０を介してゲート電極９２が設けられる。半導体基板８０の表面においてゲート電極９２から離間した箇所に、高不純物濃度のｎ^＋層８５を介してドレイン電極９３が接続される。ｎ型層８１のキャリア濃度はｐ型層８２よりも十分に低いため、ソース電極９１の電位（ソース電位）が接地電位、ドレイン電極９３の電位（ドレイン電位）が正の高電位である場合にｎ型層８１とｐ型層８２の界面から広がる空乏層は、主にｎ型層８１側で広がる。

【0004】

この半導体装置２００においては、オン時（ゲート電極９２にオンとなる電圧が印加された場合）には、ｎ^＋層８４からゲート電極９２直下に形成されたチャネルを介してｎ型層８１に電流が流れ、更にｎ型層８１中を水平方向に電流が流れることによって、ソース電極９１とドレイン電極９３間に電流が流れる。

【0005】

一方、オフ時においては、ｎ^＋層８４とｎ型層８１の間で電流は流れず、ｎ型層８１には空乏層が広がり、接地電位とされたソース電極９１、接地電位に近い低電位とされたゲート電極９２と、高電位とされたドレイン電極９３との間の電位差は大きいため、空乏層内部の最大電界強度は高くなる。すなわち、ｎ型層９１には、オン時においてはその面内方向（図５における左右方向）で電流が流れ、オフ時においては電流は流れずに空乏層が形成され、空乏層内部の電界強度が高くなる。

【0006】

この最大電界強度が降伏電界強度を超えると、本来はオフであるにも関わらずソース電極９１とドレイン電極９３間に電流が流れるため、この半導体装置２００の耐圧は、最大電界強度が降伏電界強度となる際のドレイン電圧となる。この最大電界強度を低下させて耐圧を高めるためには、図５におけるｎ^＋層８５とｐ型層８２等との間の間隔を広くすることが好ましい。一方、これらの層の間は前記のようにオン時における電流の経路となるため、オン時の抵抗を小さくし大電流を流せるようにするためには、これらの間の間隔は狭いことが好ましい。こうした点を考慮し、オン時の抵抗を減少させた上で耐圧を確保するために、ｐ型層８２とｎ^＋層８５との間に厚い酸化膜（フィールド酸化膜９４）が設けられている。また、フィールド酸化膜９４とゲート電極９２とが重複する領域を設けることによって、この最大電界強度を低下させることもできる。

【0007】

上記のフィールド酸化膜９４はゲート酸化膜９０よりも大幅に厚く形成される。一方、前記のように耐圧を確保するためには、図５におけるその横方向の長さは長くなるため、フィールド酸化膜９４は厚く長くなり、こうした形状が実現できるような形成方法でフィールド酸化膜９４は形成される。こうした形成方法としては、同様に厚い酸化膜が用いられるＣＭＯＳ集積回路の素子分離用の酸化膜を形成する際にも用いられているような、シリコン窒化膜をマスクとして用いることにより局所的にＳｉ表面を酸化させるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法がある。なお、図においては単純化して示されているが、実際にはＬＯＣＯＳ法によるフィールド酸化膜９４の厚さは一様ではなく、かつｎ型層８１の表面よりも上側に突出した形状となる。

【0008】

一方、上記のようなＬＤＭＯＳは、ＣＭＯＳ集積回路と同一の半導体基板に形成された混載デバイスとして用いられる場合も多い。この場合には、ＣＭＯＳ集積回路における素子分離用の酸化膜とＬＤＭＯＳにおける上記のフィールド酸化膜９４を同時に形成することができるため、製造工程を単純化でき、これにより混載デバイスの低コスト化を図ることができる。

【先行技術文献】

【特許文献】

【0009】

【文献】特開２０１１－１２９７０１号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

近年のＣＭＯＳ集積回路の高性能化のための微細化に伴い、その素子分離用のための酸化膜も微細化が進行し、その幅は微細化している。これに伴い、この素子分離用の酸化膜も、上記のようなＬＯＣＯＳ法によるものではなく、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）となっている。ＳＴＩにおいては、素子分離用酸化膜の形状に対応した微細な溝を半導体基板の表面に形成した後に全面に酸化膜を形成してこの溝を埋め込み、表面の酸化膜を除去することによってこの溝中にのみ残存した酸化膜（埋め込み絶縁層）が素子分離用酸化膜とされる。一方、ＬＯＣＯＳ法によって同様の形状、寸法の素子分離用酸化膜を形成することは困難であった。

【0011】

前記の通り、図５の半導体装置２００とＣＭＯＳ集積回路の混載デバイスを製造する際には、上記のフィールド酸化膜９４と素子分離用酸化膜を同時に形成することが好ましい。ここで、前記のようにＣＭＯＳ集積回路における素子分離用酸化膜の幅は微細化しているのに対し、ＬＤＭＯＳの耐圧を確保するためにフィールド酸化膜９４の幅は広くされることには変わりがない。このため、フィールド酸化膜９４の幅と素子分離用酸化膜の幅の乖離が大きくなった。

【0012】

ここで、前記のようなＳＴＩを形成するための製造工程は、ＳＴＩの寸法に応じて最適化された条件で行われる。このため、ＳＴＩよりも大幅に広い幅をもつフィールド酸化膜９４をＳＴＩと同時に形成することは困難であった。すなわち、フィールド酸化膜９４と素子分離用酸化膜を同一工程で形成することは困難であった。このため、幅の狭い埋め込み絶縁層を用いて高い耐圧が得られる構造が望まれた。

【0013】

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。

【課題を解決するための手段】

【0014】

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、表面側において面内方向で電位差が発生し電流が前記面内方向を流れるように半導体素子が形成された半導体基板が用いられる半導体装置であって、第１の導電型をもち内部において前記電流が前記面内方向を流れる第１の半導体層が前記半導体基板の表面側に設けられ、前記第１の半導体層において、前記第１の半導体層を貫通せずに表面側から前記第１の半導体層が掘下げられた溝が、前記電位差が発生する方向に沿って複数形成され、前記電位差が発生する方向に沿って、前記溝の幅は３～１０μｍの範囲、前記溝の間隔は０．３～０．８μｍの範囲とされ、前記溝が絶縁層で埋め込まれ、隣接する前記溝の間の前記表面において、前記第１の導電型と逆の第２の導電型をもつ表面導電層が形成されたことを特徴とする。
本発明の半導体装置は、前記第１の半導体層の表面に前記第１の導電型と逆の第２の導電型をもつ第２の半導体層が局所的に形成され、かつ前記第１の半導体層の表面における前記第２の半導体層と離間した箇所に主電極が接続され、平面視において、前記複数の溝は、前記主電極と前記第２の半導体層の間に形成されたことを特徴とする。
本発明の半導体装置において、前記半導体素子はＭＯＳＦＥＴであり、前記主電極は前記ＭＯＳＦＥＴにおけるドレイン電極とされたことを特徴とする。
本発明の半導体装置は、前記表面導電層に電極が接続されたことを特徴とする。
本発明の半導体装置の製造方法は、前記半導体装置の製造方法であって、前記第１の半導体層に前記溝を形成する溝形成工程と、前記溝を埋め込むように前記半導体基板の前記
表面に前記絶縁層を形成する絶縁層形成工程と、前記溝の内部以外における前記表面の前記絶縁層を除去する絶縁層除去工程と、を具備することを特徴とする。
本発明の半導体装置は、前記絶縁層形成工程において、初めに熱酸化を行うことによって熱酸化膜を前記溝の内面に形成した後に、ＣＶＤ法によって前記絶縁層を形成することを特徴とする。

【0015】

本発明は以上のように構成されているので、幅の狭い埋め込み絶縁層を用いて高い耐圧を得ることができる。

【図面の簡単な説明】

【0016】

【図1】本発明の実施の形態に係る半導体装置の構造を示す断面図である。

【図2】従来の半導体装置における半導体基板中の電界分布を模式的に示す図である。

【図3】本発明の実施の形態に係る半導体装置における半導体基板中の電界分布を模式的に示す図である。

【図4】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図である。

【図5】従来の半導体装置の構造を示す断面図である。

【発明を実施するための形態】

【0017】

以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置の動作時においては、半導体基板の面内方向において高い電位差が発生する、あるいは面内方向において大電流が流れる。具体的には、この半導体装置１は、ソース電極とドレイン電極との間の電流のオン・オフがゲート電極の電位で制御されるＭＯＳＦＥＴであり、特に、ソース電極、ドレイン電極、ゲート電極の全てが半導体基板の表面側に設けられたＬＤＭＯＳである。

【0018】

図１は、この半導体装置１の構造を示す断面図である。この半導体装置１においては、Ｓｉで構成された半導体基板１０が用いられてＬＤＭＯＳが構成され、図１においては、このＬＤＭＯＳに対応する部分が示されている。実際にはこの部分以外の領域で、ＣＭＯＳ集積回路もこの半導体基板１０に形成されている。

【0019】

半導体基板１０の表面側には、エピタキシャル成長によって低濃度のｎ型であるｎ型層（第１の半導体層）１１が設けられている。実際にはｎ型層１１よりも下側に他の層が設けられているが、他の層は本願発明とは無関係であるため、ここではその記載は省略されている。ｎ型層１１は、前記の半導体装置２００におけるｎ型層８１と同様である。すなわち、ｎ型層１１には、オン時においてはその面内方向（図１における左右方向）で電流が流れ、オフ時においては電流は流れずに空乏層が形成され、空乏層内部の電界強度が高くなる。

【0020】

また、ｐ型層（ベース領域：第２の半導体層）１２、ｐ^＋層１３、ｎ^＋層１４、１５、ゲート酸化膜２０、ソース電極（主電極）２１、ゲート電極２２、ドレイン電極（主電極）２３についても、前記の半導体装置２００におけるｐ型層８２、ｐ^＋層８３、ｎ^＋層８４、８５、ゲート酸化膜９０、ソース電極９１、ゲート電極９２、ドレイン電極９３とそれぞれ同様である。すなわち、これらの構成要素により、同様にＬＤＭＯＳが形成される。

【0021】

ただし、ここでは、前記の幅の広いフィールド酸化膜９４に代わり、幅の狭い埋め込み酸化層（埋め込み絶縁層）２５が紙面と垂直な方向に延伸して複数列（図においては３列）設けられる。埋め込み酸化層２５は、ｎ型層１１を貫通しない深さに形成された溝が絶縁層であるＳｉＯ_２で埋め込まれて形成される。また、隣接する埋め込み酸化層２５の間における半導体基板１０の表面には、ｐ^＋層（表面導電層）１６が形成される。

【0022】

図１において、３つの埋め込み酸化層２５と隣接する埋め込み酸化層２５に挟まれたｐ⁺層１６が水平方向に配列した領域が図５におけるフィールド酸化膜９４に対応し、後述するように、これによって、オフ時におけるソース電極２１、ドレイン電極２３間の耐圧を高めることができる。一方、各埋め込み酸化層２５の幅は、前記のフィールド酸化膜９４よりも大幅に小さく設定することができる。具体的には、埋め込み酸化層２５の幅は３～１０μｍ程度、その間隔（ｐ^＋層１６の幅）は０．３～０．８μｍ程度とされる。このため、同時に形成されるＣＭＯＳ集積回路のＳＴＩと埋め込み酸化層２５を同時に形成することができる。

【0023】

次に、この半導体装置１において高い耐圧が得られる点について説明する。まず、比較のために、図５の半導体装置２００において、オフ時にドレイン電極９３の電圧（ドレイン電圧Ｖｄ）を３段階に上昇させた場合におけるｎ型層９１中の電界強度Ｅの分布を模式的に図２に示す。ここでは、ドレイン電圧Ｖｄは、このグラフにおけるＥの積分値に対応し、Ｖｄの印加によって発生する電界がｎ型層９１中でこのように生成されることが示されている。

【0024】

図２においては、電界Ｅは最上部に示された半導体装置２００の構造における横方向の位置ｘにおけるものとして１次元分布の計算値として示され、電界強度Ｅの分布における横軸ｘは、最上部に示された半導体装置２００中の位置に対応する。ここでは、水平方向におけるソース側のｐｎ接合（ｐ型層９２とｎ型層９１との間の界面付近からドレイン側端部（ｎ^＋層８５側）までの間の電界強度Ｅの分布が示されており、電界強度Ｅが零でない箇所は、空乏層となっている箇所である。また、ここで示された電界強度Ｅの分布のグラフ（ａ）（ｂ）（ｃ）においては、下側に向かうに従いＶｄが大きくされている。

【0025】

前記の通り、Ｖｄを増大させるに従って空乏層の幅が特にｎ型層９１側（ｐｎ接合の右側）で広がり、電界強度Ｅはｐｎ接合界面で最大値をとる。この際、電界強度分布は、Ｖｄに比例した相似形で変化し、ｎ型層９１中における電界強度Ｅの変化率ｄＥ／ｄｘ（傾き）は、ｘ、Ｖｄによらず一定である。このため、理想的には、ｐｎ接合界面の電界強度Ｅが降伏電界強度（Ｓｉの場合には３×１０^５Ｖ／ｃｍ程度）となった場合のＶｄがこの半導体装置２００の耐圧となる。

【0026】

一方、図３においては、図２と同様に、上記の半導体装置１においてＶｄを徐々に上昇させた場合の電界強度Ｅの分布を算出した結果を示す。ここでは、Ｖｄの上昇に伴い空乏層が広がるという点は図２の場合と同様であるが、電界強度Ｅの分布形状は、ｐ^＋層１６の影響を大きく受ける。まず、最もＶｄが小さく空乏層が最も左側のｐ^＋層１６まで達しない（ａ）の場合には、前記の図２（ａ）と同様の分布となる。

【0027】

次に、これよりもＶｄが大きくなったために空乏層が広がり、空乏層が左側のｐ^＋層１６を超えて形成された場合が（ｂ）である。ここで、図において左側のｐ^＋層１６の左端の位置がＡ、右端の位置がＢとされる。空乏層がｐ^＋層１６に達した場合には、ｐ⁺層１６から空乏層中に多数の正孔が注入されるために（あるいはｐ^＋層１６側に形成される負イオンの影響により）、ｘがＡよりも大きな部分で電界強度Ｅが大きく低下する。このため、電界強度Ｅは、（ｂ）に示されたように、Ａで大きく低下する。一方、この場合のＶｄが例えば図２（ｂ）の場合と同じであるとすると、Ｖｄはこのグラフにおける電界強度Ｅの積分値となるため、ｘがＡよりも小さな（図３においてＡよりも左側の）領域の電界強度Ｅは、Ａよりも右側における電界強度Ｅの減少分だけ大きくなる。あるいは、、前記のようにｐ^＋層１６から注入された正孔は、ｘがＡよりも右側の領域で電界強度Ｅを低下させるように作用しＡよりも左側の領域では電界強度Ｅを増大させるように作用する。このため、図２の場合には、ｄＥ／ｄｘはｎ型層９１中で一定であったのに対して、図３（ｂ）においては、ｘがＡよりも大きな点でＥが大きく減少する（｜ｄＥ／ｄｘ｜が大きくなる）ことによって、ｘがＡよりも小さな点における｜ｄＥ／ｄｘ｜が小さくなる。

【0028】

図３の（ｂ）よりも更にＶｄを大きくして空乏層が右側のｐ^＋層１６（左端の位置がＣ，右端の位置がＤ）を超えた場合が（ｃ）である。この場合においては、Ａよりも左側の領域における状況は（ｂ）と変わりがないため、Ｂよりも右側の領域が（ｂ）の場合となる。このため、（ｃ）においては、Ｃよりも右側で電界強度Ｅが大きく減少し、かつＣよりも左側の電界強度Ｅは大きくなる。その後、図３の（ｃ）よりも更にＶｄを大きくした場合が（ｄ）である。

【0029】

図２の場合には、電界強度Ｅは単一ピークの分布をとりその最大値はｐｎ接合界面で得られたのに対し、図３（ｄ）の場合には、電界強度Ｅはｐｎ接合界面以外の箇所で最大値となる場合がある。また、Ｖｄは図２、３における電界強度Ｅの分布の積分値となるため、｜ｄＥ／ｄｘ｜が小さな領域（電界強度Ｅが高く維持された領域）が広く設けられた図３の場合には、Ｖｄが同等であれば、図２の場合よりも電界強度の最大値を低くすることができる。すなわち、ｐ^＋層を図１のように設けることにより、｜ｄＥ／ｄｘ｜を小さくすることができ、Ｖｄが大きな場合でも、従来の半導体装置２００よりも最大電界強度をより低くすることができ、耐圧を高めることができる。

【0030】

Ｖｄが大きくされ空乏層が最も広がり最も電界強度が高くなる図３（ｄ）の場合における電界強度Ｅの分布の形状は、埋め込み酸化層２５の数、埋め込み酸化層２５、ｐ⁺層１６の幅、ｐ^＋層１６の不純物濃度の設定によって調整することができる。このため、埋め込み酸化層２５、ｐ⁺層１６の幅は、全てにおいて同一である必要はない。この場合、これらの幅が、図１における横方向で一方の側から他方の側に向かうに従って徐々に変化するような設定とすることができる。ｐ^＋層１６の不純物濃度についても同様である。

【0031】

また、複数存在するｐ^＋層１６に適宜電極を接続することによって、各ｐ⁺層１６の電位を調整することもでき、これによっても図３（ｄ）の場合における電界強度Ｅの分布を調整し、これによって最大電界強度を低下させることができる。すなわち、こうした構成によって、更に耐圧を高めることができる。

【0032】

次に、上記の半導体装置１を製造する製造方法について説明する。ここで、上記の埋め込み酸化層２５周辺の構造以外の構造は、従来より知られる半導体装置２００と変わるところがないため、埋め込み酸化層２５周辺の構造を形成する工程のみについて説明する。図４は、この製造方法を示す工程断面図である。

【0033】

まず、図４（ａ）に示されるように、平坦な半導体基板１０（ｎ型層１１）の表面の一部に、イオン注入等によって、ｐ^＋層１６を形成する。ｐ⁺層１６としては、図１の状態のように分断されている必要はなく、この時点では図１の状態のｐ⁺層１６が連結された状態となるように広く形成することができる。

【0034】

次に、図４（ｂ）に示されるように、図１における埋め込み酸化層２５の形状に対応した、ｎ型層１１を貫通しない深さの溝Ｔをドライエッチングによってｎ型層１１に形成する（溝形成工程）。その後、熱酸化を行い、図４（ｃ）に示されるようにＳｉＯ_２で構成された熱酸化膜３１を全面に薄く形成する。熱酸化膜３１は溝Ｔの内面を含めたｎ型層１１の表面に一様に形成されるが、その厚さは数百ｎｍ以下であり溝Ｔの幅、深さと比べて十分に薄いため、この時点の表面の形状は、図４（ｃ）に示されるように、図４（ｂ）の熱酸化前の形状とほぼ同様となり、溝Ｔの形状が反映されている。

【0035】

その後、図４（ｄ）に示されるように、例えばＴＥＯＳ（テトラエトキシシラン）を原料に用いたＣＶＤ法によってＳｉＯ_２で構成されたＣＶＤ酸化膜３２を厚く形成し、溝Ｔを埋め込んだ形態とすることができる（絶縁層形成工程）。その後、露出したＳｉＯ_２表面をＣＭＰ（化学機械研磨)等の手法により除去して平坦化することにより、図４（ｅ）に示されるように、溝Ｔ内にのみＣＶＤ酸化膜３２、熱酸化膜３１を残存させ、この残存した部分を埋め込み酸化層２５とすることができる（絶縁層除去工程）。なお、ゲート電極２２が形成される部分において熱酸化膜３１を残存させ、これを図１におけるゲート酸化膜２０としてもよい。

【0036】

図４に示された埋め込み酸化層２５を形成するための製造工程は、通常のＣＭＯＳ集積回路における素子分離用のＳＴＩを形成するための製造工程と同様である。この際、例えば図４（ｂ）～（ｅ）に示された工程においては、溝Ｔの幅（埋め込み酸化層２５の幅）に応じた最適化がなされる。上記の半導体装置１においては、埋め込み酸化層２５の幅と上記のＳＴＩの幅を同等とすることができるため、図１に示されたＬＤＭＯＳとＣＭＯＳ集積回路を混載した半導体装置を製造する際に、上記の製造工程を共通に用いることができる。このため、上記の半導体装置１を安価に製造することができる。

【0037】

また、上記の例では、内部が高電界となり主電極の一方（ドレイン電極２３）が接続された第１の半導体層(ｎ型層１１）がｎ型（第１の導電型）であり、その表面に局所的に形成され主電極の他方（ソース電極９１）が接続された第２の半導体層（ｐ型層１２）がｐ型（第２の導電型）であるものとした。しかしながら、第１の半導体層と第２の半導体層の導電型を逆転させ、表面導電層（ｐ^＋層１６）の導電型を逆転させても、同様の効果を奏することは明らかである。

【0038】

なお、上記の半導体装置１はＬＤＭＯＳであったが、半導体基板の面内方向に高い電位差が発生し、面内方向で電流が流されて動作する半導体装置であれば、前記のフィールド酸化膜９４と同様の絶縁層が耐圧を確保するために用いられている場合が多い。上記の構成は、こうした場合において、このような絶縁層の構造を置換することができ、これによって同様の効果が得られることが明らかである。すなわち、上記の構成は、ＬＤＭＯＳに限定されない。

【符号の説明】

【0039】

１、２００ 半導体装置
１０、８０ 半導体基板
１１、８１ ｎ型層（第１の半導体層）
１２、８２ ｐ型層（第２の半導体層）
１３、８３ ｐ^＋層
１４、１５、８４、８５ ｎ^＋層
１６ ｐ^＋層（表面導電層）
２０、９０ ゲート酸化膜
２１、９１ ソース電極（主電極）
２２、９２ ゲート電極
２３、９３ ドレイン電極（主電極）
２５ 埋め込み酸化層（（埋め込み絶縁層））
３１ 熱酸化膜
３２ ＣＶＤ酸化膜
９４ フィールド酸化膜
Ｔ 溝

【図1】

【図2】

【図3】

【図4】

【図5】