(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-03-17
(45)【発行日】2022-03-28
(54)【発明の名称】ＭＯＳＦＥＴのテスト方法
(51)【国際特許分類】
G01R 31/26 20200101AFI20220318BHJP
【ＦＩ】
G01R31/26 B
【請求項の数】
2
(21)【出願番号】P 2021199772
(22)【出願日】2021-12-09
(62)【分割の表示】P 2020189056の分割
【原出願日】2020-11-13
(65)【公開番号】P2022031892
(43)【公開日】2022-02-22
【審査請求日】2021-12-09
(31)【優先権主張番号】201911116747.2
(32)【優先日】2019-11-15
(33)【優先権主張国・地域又は機関】CN
【早期審査対象出願】
(73)【特許権者】
【識別番号】520445842
【氏名又は名称】南京宏泰半▲導▼体科技有限公司
(74)【代理人】
【識別番号】100128934
【弁理士】
【氏名又は名称】横田 一樹
(74)【代理人】
【識別番号】100112689
【弁理士】
【氏名又は名称】佐原 雅史
(72)【発明者】
【氏名】▲陳▼▲輝▼
(72)【発明者】
【氏名】包智▲傑▼
(72)【発明者】
【氏名】▲張▼秀晨
【審査官】島▲崎▼ 純一
(56)【参考文献】
【文献】特公平０８－０２１７１９（ＪＰ，Ｂ２）
【文献】特開２００６－１４７７００（ＪＰ，Ａ）
【文献】特開２００８－１０９００８（ＪＰ，Ａ）
【文献】特開平１１－２１１７８６（ＪＰ，Ａ）
【文献】特公平０６－０７５０９１（ＪＰ，Ｂ２）
【文献】特開２０１６－１３４６０３（ＪＰ，Ａ）
【文献】米国特許出願公開第２００５／０２８５６１６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０１Ｒ ３１／２６
(57)【特許請求の範囲】
【請求項1】
テスターを用いてＭＯＳＦＥＴの電気的特性を測定するＭＯＳＦＥＴのテスト方法であって、第１のＭＯＳＦＥＴおよび第２のＭＯＳＦＥＴを、マトリックスボックスを介して前記テスターに接続し、
ソフトウェアを用いて前記マトリックスボックスの各端子の接続を入れ替えることで、前記第１のＭＯＳＦＥＴのゲート端子とソース端子、および、前記第２のＭＯＳＦＥＴのゲート端子とソース端子のテストを実行した後に、前記第１のＭＯＳＦＥＴのソース端子を前記テスターのコレクター端子に接続して０ボルトに設定し、前記第２のＭＯＳＦＥＴのソース端子を前記テスターのエミッタ端子に接続し、前記第１のＭＯＳＦＥＴのドレイン端子として使用し、
前記第１のＭＯＳＦＥＴのゲート端子とソース端子をショートするとともに、前記第２のＭＯＳＦＥＴのゲート端子とソース端子をショートした状態で、前記第２のＭＯＳＦＥＴのソース端子と前記第１のＭＯＳＦＥＴのソース端子との間に所定の電流を印加することで、前記第１のＭＯＳＦＥＴおよび前記第２のＭＯＳＦＥＴの両方の電気的特性を測定する、
ことを特徴とするＭＯＳＦＥＴのテスト方法。
【請求項2】
請求項１に記載のＭＯＳＦＥＴのテスト方法であって、ドレイン端子が外部に出ていないデュアルＭＯＳＦＥＴチップ、および、ドレイン端子が外部に出ているＭＯＳＦＥＴチップ、の両方のテストに適用される、
ことを特徴とするＭＯＳＦＥＴのテスト方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路半導体ディスクリートデバイス測定技術の分野に属し、特にＭＯＳＦＥＴのテスト方法に関する。
【背景技術】
【0002】
現在の市場では，ＭＯＳＦＥＴは単一ＭＯＳＦＥＴとデュアルＭＯＳＦＥＴなどの一般的なチップであり，パッケージ方法も様々である。通常のデュアルＭＯＳＦＥＴのテスト方法は、ドレイン端子、ゲート端子、ソース端子のパッケージがすべて外部に出ている状態でパラメータテストを行うことである。
【発明の概要】
【発明が解決しようとする課題】
【0003】
技術の発展に伴って、一部のチップサプライヤーは、コスト削減と性能向上を図る観点から、デュアルＭＯＳＦＥＴの内部構造を改良して、チップのドレイン端子を外部に出さずに、テスト項目および仕様を変えて、チップに同様の機能を実現させるようにした。
【0004】
しかしながら、このような外部にドレイン端子が出ていないＭＯＳＦＥＴチップについては、通常のＭＯＳＦＥＴのテスト方式を、そのまま適用することができないといった問題がある。
【0005】
例えば、既存のディスクリート試験装置システムに基づく従来のデュアルＭＯＳＦＥＴテスト方式は、ＭＯＳＦＥＴのドレイン端子、ゲート端子、ソース端子に対応するテスト仕様に従ってテストプログラムを呼び出し、電圧や電流を設定してファンクションテストを行うだけである。そのため、ドレイン端子が内部で短絡されている、または、ドレイン端子が外部に引き出されていないＭＯＳＦＥＴには適用することができないといった問題がある。
【0006】
また、既存のテスト方法は、動作原理が複雑で、トラブルシューティングも難しく、テストアイテムが多く、チップ間の接続性能が悪く、ドレイン端子が内部短絡されている場合にそのまま適用することができない等の問題もあり、これらの従来の問題を解決することができるＭＯＳＦＥＴのテスト方法の開発が急務となっている。
【0007】
本願明は、このような従来の問題点を解決するためになされたものであって、テスト時間の短縮とテスト効率を向上させることができるＭＯＳＦＥＴのテスト方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明は、テスターを用いてＭＯＳＦＥＴの電気的特性を測定するＭＯＳＦＥＴのテスト方法であって、第１のＭＯＳＦＥＴおよび第２のＭＯＳＦＥＴを、マトリックスボックスを介して前記テスターに接続し、ソフトウェアを用いて前記マトリックスボックスの各端子の接続を入れ替えることで、前記第１のＭＯＳＦＥＴのゲート端子とソース端子、および、前記第２のＭＯＳＦＥＴのゲート端子とソース端子のテストを実行した後に、前記第１のＭＯＳＦＥＴのソース端子を前記テスターのコレクター端子に接続して０ボルトに設定し、前記第２のＭＯＳＦＥＴのソース端子を前記テスターのエミッタ端子に接続し、前記第１のＭＯＳＦＥＴのドレイン端子として使用し、前記第１のＭＯＳＦＥＴのゲート端子とソース端子をショートするとともに、前記第２のＭＯＳＦＥＴのゲート端子とソース端子をショートした状態で、前記第２のＭＯＳＦＥＴのソース端子と前記第１のＭＯＳＦＥＴのソース端子との間に所定の電流を印加することで、前記第１のＭＯＳＦＥＴおよび前記第２のＭＯＳＦＥＴの両方の電気的特性を測定する、ことを特徴とするＭＯＳＦＥＴのテスト方法である。
【発明の効果】
【0009】
本発明によれば、ＭＯＳＦＥＴにある一方の側のソース端子をドレイン端子の替わりにすることで、従来のテスト方式ではドレイン端子が内部で短絡されている、またはドレイン端子が外部に出ていないＭＯＳＦＥＴには適用できない状況を改善し、テスト時間の短縮とテスト効率を向上させることができる。
【図面の簡単な説明】
【0010】
【図1】本発明のＭＯＳＦＥＴのテスト方法のフロー模式図である。
【図2】（ａ）従来のデュアルＭＯＳＦＥＴのテスト方法の回路図である。（ｂ）本発明のＭＯＳＦＥＴのテスト方法の回路図である。
【図3】（ａ），（ｂ）本発明のＭＯＳＦＥＴのテスト方法の動作原理を示す図である。（ｃ）本発明と従来のデュアルＭＯＳＦＥＴおよび従来の半導体テスターを使用したテスト時間の対照図である。
【発明を実施するための形態】
【0011】
以下、本発明の実施形態について添付図面を参照して説明する。なお、下記に説明する実施形態は例示的なものであり、本発明の解釈のために使用されることを意図しており、本発明を限定するものではない。
図１および図２を参照して、本発明のテスト方法について説明する。
図１および図２を参照して、本発明のテスト方法について説明する。
【0012】
外部配線では、テスト対象のＭＯＳＦＥＴのゲート端子、ドレイン端子、ソース端子を、テスターのベース端子、コレクター端子、エミッタ端子に、それぞれ接続するが、本例では、ステップＳ１０１において、テスターのベース端子、コレクター端子、エミッタ端子の３本を、マトリックスボックスに接続して８本に拡張し、ソフトウェアでマトリックスボックスの各端子の接続を入れ替える。
【0013】
通常はテスト項目によって各端子の接続方法が変化するが、本例ではソフトウェアでマトリックスボックスの各端子の接続を入れ替えるため、外部配線を変更する必要がない。
【0014】
ここで、ＭＯＳＦＥＴの端子は、ゲート端子、ドレイン端子、および、ソース端子を含み、ゲート端子およびソース端子は、テストに適用する電気パラメータ設定条件がある。また、テスターの端子は、ベース端子、コレクター端子、および、エミッタ端子を含む。
【0015】
外部配線とは、ゲート端子をテスターのベース端子に接続し、ドレイン端子をテスターのコレクター端子に接続し、ソース端子をテスターのエミッタ端子に接続する意味である。外部配線を変えないとは、マトリックスボックスと接続するテスターの電極の３から８チャンネルの外部配線を変えないことである。
【0016】
また、本方法の測定範囲は、ドレイン端子が外部に出ていないデュアルＭＯＳＦＥＴチップと、ドレイン端子が外部に出ている通常のＭＯＳＦＥＴチップの測定を含む。
【0017】
この実施形態では、テスターのベース端子を、ＭＯＳＦＥＴのゲート端子に接続し、テスターのコレクター端子を、ＭＯＳＦＥＴのドレイン端子に接続し、テスターのエミッタ端子を、ＭＯＳＦＥＴのソース端子に接続する。テスト項目によって各端子の接続が異なるので、外部配線は上記の接続方法に従って、マトリックスソフトウェアで各端子に必要なソースを調整する。
【0018】
図１のステップＳ１０２では、マトリックスチャンネルを調整して、通常通りに第１のゲート端子Ｇ１と第１のソース端子Ｓ１、および、第２のゲート端子Ｇ１と第２のソース端子Ｓ１のファンクションテストを行う。
【0019】
マトリクスボックスの役割は、チップのファンクションパラメータテストのためのマトリクスレシピをデバッグすることである。この実施形態では、ＭＯＳＦＥＴのゲート端子Ｇ１，Ｇ２およびソース端子Ｓ１，Ｓ２に対応するテスト仕様に従ってテストプログラムを呼び出し、電圧や電流を設定してファンクションテストを行ってテスト結果を得る。
【0020】
次に、ステップＳ１０３では、第１のソース端子Ｓ１を０ボルトに設定し、第２のソース端子Ｓ２を第１のドレイン端子Ｄ１として使用し、電気パラメータを設定して、チップの機能パラメータテストを行って、結果を得る。
【0021】
図３（ａ），（ｂ）は、本発明のＭＯＳＦＥＴのテスト方法の動作原理を示す図である。
【0022】
例えば、Ｉd（ドレイン電流）の印加電流が２５０μＡ必要なBVDSSをテストする場合には、マトリックスボックスをコントロールして、第２のソース端子Ｓ２をテスターのエミッタ端子Ｅに接続する。また、第１のソース端子Ｓ１端子を、テスターのコレクター端子Ｃに接続して０ボルトに設定し、ＩS2S1が２５０μＡになるように電流を印加することで、第２のソース端子Ｓ２を第１のドレイン端子Ｄ１として、テストを行う。
【0023】
また、機能パラメータテストとは、ＢＮＣケーブルを使用して、テストステーションのメジャーユニットとマトリックスボックスに接続して、チップのパラメータテストを行うことを意味する。
【0024】
図３（ｃ）に、本発明のデュアルＭＯＳＦＥＴのテスト時間と、従来のデュアルＭＯＳＦＥＴのテスト時間、および、従来の半導体テスターを使用したテスト時間の比較結果を示す。
【0025】
本発明のテスト方法では、従来のテスト方法と比べて３０．６％の効率の向上を実現することができ、従来の半導体テスターと比べて７１％の効率の向上を実現することができた。
【0026】
以上説明したように、本実施形態に係るＭＯＳＦＥＴのテスト方法は、テスターを用いてＭＯＳＦＥＴの電気的特性を測定するＭＯＳＦＥＴのテスト方法であって、第１のＭＯＳＦＥＴおよび第２のＭＯＳＦＥＴを、マトリックスボックスを介して前記テスターに接続し、ソフトウェアを用いて前記マトリックスボックスの各端子の接続を入れ替えることで、前記第１のＭＯＳＦＥＴのソース端子（第１のソース端子Ｓ１）を前記テスターのコレクター端子Ｃに接続して０ボルトに設定し、前記第２のＭＯＳＦＥＴのソース端子（第１のソース端子Ｓ２）を前記テスターのエミッタ端子Ｅに接続し、前記第１のＭＯＳＦＥＴのドレイン端子（第１のドレイン端子Ｄ１）として使用し、前記第１のＭＯＳＦＥＴおよび前記第２のＭＯＳＦＥＴの両方の電気的特性を測定する、ことを特徴とするＭＯＳＦＥＴのテスト方法である。
【0027】
従来のテスト方法では、ドレイン端子が内部で短絡されているデュアルＭＯＳＦＥＴの場合、最初に一方のＭＯＳＦＥＴのテストを行い、次に他方のＭＯＳＦＥＴのテストを行うが、本発明では、ＭＯＳＦＥＴにある一方の側のソース端子をドレイン端子の替わりにして、電圧や電流を設定してファンクションテストを行うことで、２つのＭＯＳＦＥＴのドレイン端子間の接続をテストで確認することができるため、テスト項目を減らすことができ、チップの間の接続性能がよくなり、従来のＭＯＳＦＥＴのように各アイテムを個別にテストする必要がない。
【0028】
本発明では、外部に出ていないドレイン端子のＭＯＳＦＥＴチップの試験装置システム方式を作成し、ＭＯＳＦＥＴにある一方の側のソース端子をドレイン端子の替わりにすることで、従来のテスト方式ではドレイン端子が内部で短絡されている、またはドレイン端子が外部に出ていないＭＯＳＦＥＴには適用できない状況を改善し、テスト時間の短縮とテスト効率を向上させることを実現した。
【0029】
なお、上記実施形態の内容は、本発明の最善の実施形態であり、本発明の権利範囲を限定するものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。したがって、当技術分野の一般エンジニアにより、上記の実施形態を実現するプロセスの全部または一部を理解することができ、本発明の趣旨に従った設計変更等は、本件発明の範囲内にとどまる。
【図1】
【図2】
【図3】
