特許 7043541 ＬＰＨＣＳＬ伝送方式におけるドライバ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-03-18

(45)【発行日】2022-03-29

(54)【発明の名称】ＬＰＨＣＳＬ伝送方式におけるドライバ

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20220322BHJP

   H04L 25/02 20060101ALI20220322BHJP

【ＦＩ】

H03K19/0175 220

H04L25/02 V

【請求項の数】 2

(21)【出願番号】P 2020081228

(22)【出願日】2020-05-01

(65)【公開番号】P2021176216

(43)【公開日】2021-11-04

【審査請求日】2021-07-14

【早期審査対象出願】

(73)【特許権者】

【識別番号】398069894

【氏名又は名称】インターチップ株式会社

(74)【代理人】

【識別番号】100128532

【弁理士】

【氏名又は名称】村中 克年

(72)【発明者】

【氏名】有吉 竜司

【審査官】工藤 一光

(56)【参考文献】

【文献】米国特許第９６９２３９４（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２００６／００６６３５４（ＵＳ，Ａ１）

【文献】特開２００６－１９１４８２（ＪＰ，Ａ）

【文献】特開２００２－２３７７４８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ１９／０１７５－１９／０１８５

Ｈ０４Ｌ２５／０２－２５／２８

(57)【特許請求の範囲】

【請求項1】

ＬＰＨＣＳＬ伝送方式におけるドライバであって、
電源となる電圧レギュレータと、
ソース側が前記電圧レギュレータに接続されたＰＭＯＳトランジスタである第１のトランジスタのドレイン側と、ソース側がグランドに接続されたＮＭＯＳトランジスタである第２のトランジスタのドレイン側とが第１の接続点を介して直列に接続されたスイッチング素子である第１のＣＭＯＳ型トランジスタと、
前記第１の接続点に接続されるとともに、第１の伝送線路の一端が接続される第１の出力端子と、
他のソース側が前記電圧レギュレータに接続された他のＰＭＯＳトランジスタである第３のトランジスタのドレイン側と、他のソース側が前記グランドに接続されたＮＭＯＳトランジスタである第４のトランジスタのドレイン側とが第２の接続点を介して直列に接続されたスイッチング素子である第２のＣＭＯＳ型トランジスタと、
前記第２の接続点に接続されるとともに、第２の伝送線路の一端が接続される第２の出力端子と、
前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとにスイッチングのための第１のスイッチング信号を供給する第１のプリバッファと、
前記第３のトランジスタのゲートと前記第４のトランジスタのゲートとにスイッチングのための前記第１のスイッチング信号と逆位相の第２のスイッチング信号を供給する第２のプリバッファと、
を有することを特徴とするＬＰＨＣＳＬ伝送方式におけるドライバ。

【請求項2】

請求項１に記載するＬＰＨＣＳＬ伝送方式におけるドライバにおいて、
前記第１の接続点と前記グランドとの間に第１の抵抗素子を接続するとともに、前記第２の接続点と前記グランドとの間に第２の抵抗素子を
接続したことを特徴とするＬＰＨＣＳＬ伝送方式におけるドライバ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はＬＰＨＣＳＬ伝送方式におけるドライバに関する。

【背景技術】

【0002】

比較的長距離の高速な通信では、ノイズ耐性などにすぐれる差動信号を利用した差動伝送方式が汎用されている。差動伝送方式に用いる差動信号には各種規格があるが、その一種としてのHCSL(High-speed current steering logic)方式が古くから提案されている。これを、図４に示す。同図中、０１はＨＣＳＬ方式のドライバ、０２は信号を受けるＬＳＩで形成したレシーバで、これらドライバ０１とレシーバ０２との間を伝送線路（特性インピーダンスＺ０＝５０Ω）０３，０４で接続している。

【0003】

ここで、HCSL伝送方式に用いるドライバ０１は、基本的に電流ソース型、すなわち出力がハイ・インピーダンスであって、終端抵抗(ほとんどの場合は５０Ω)Ｒ０１，Ｒ０２に対して約０．７５Ｖの信号振幅が得られるような電流が交互に切替えて供給される。そして、終端抵抗Ｒ０１，Ｒ０２を、レシーバ０２に近接したボード上に配設することで、不要な反射を可及的に抑制する構成となっている。それでも、リンギングなどが発生することがあるので、ドライバ出力の間近にも、20～30Ω程度のダンピング抵抗Ｒ０３，Ｒ０４を配設することが推奨されている。

【0004】

上述のHCSL方式に対し、LPHCSL(Low power high-speed current steering logic)方式では、図５に示すように、ドライバ０１の出力側を、ＨＣＳＬ方式の電流ソース型から、線路０３，０４の特性インピーダンス(殆どの場合は50Ω)に出力抵抗が整合したプシュプルバッファに変更する一方、レシーバ０２側には終端抵抗を配置せずハイ・インピーダンスとすることで敢えて信号反射を起こし、レシーバ０２端に現れる電圧振幅が、ドライバ０１から発射する出力振幅の２倍になるようにする。ここで、レシーバ０２側からドライバ０１側に戻る反射波は、ドライバ０１の出力抵抗が線路０３，０４の特性インピーダンスＺ_０とインピーダンス整合しているので、そこで吸収される。この結果、ボード上では、終端抵抗やダンピング抵抗が不要となり、部品点数が削減される。また、ＨＣＳＬ方式における終端抵抗Ｒ０３，Ｒ０４（図０１参照）でのDC的な電流消費が無い分、低消費電流化を図ることができる。

【0005】

LPHCSL方式を採用する従来技術に係る差動伝送方式を開示する文献として特許文献1が公知となっている。ここで、特許文献１に開示する伝送方式では、2個一組で交互にスイッチング動作する4個二組のトランジスタがいずれもｎチャンネルのＭＯＳトランジスタで形成してある。このため、2個づつ交互に各ＭＯＳトランジスタを動作させるための電圧を生成するには、一方の組および他方の組に独立にスイッチング電圧を供給する2個のプリバッファ回路が必要になる。

【0006】

この結果、2個のプリバッファ回路からは、2種類の動作信号が正確なタイミングで生成されるように、厳密なタイミング調整を行う必要がある。

【0007】

この結果、特許文献1等に開示する従来のＬＰＨＣＳＬ方式では、2個のプリバッファ回路間のタイミング調整等に手間がかかり、またこれに伴う構成が複雑になるという課題があった。

【先行技術文献】

【特許文献】

【0008】

【文献】米国特許登録 ７，８３０，１７７号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明は、上記従来技術に鑑み、スイッチングのタイミング調整が不要になり、構造も簡素化できるＬＰＨＣＳＬ伝送方式におけるドライバを提供することを目的とする。

【課題を解決するための手段】

【0010】

上記目的を達成する本発明の第１の態様は、
ＬＰＨＣＳＬ伝送方式におけるドライバであって、
電源となる電圧レギュレータと、
ソース側が前記電圧レギュレータに接続されたＰＭＯＳトランジスタである第１のトランジスタのドレイン側と、ソース側がグランドに接続されたＮＭＯＳトランジスタである第２のトランジスタのドレイン側とが第１の接続点を介して直列に接続されたスイッチング素子である第１のＣＭＯＳ型トランジスタと、
前記第１の接続点に接続されるとともに、第１の伝送線路の一端が接続される第１の出力端子と、
他のソース側が前記電圧レギュレータに接続された他のＰＭＯＳトランジスタである第３のトランジスタのドレイン側と、他のソース側が前記グランドに接続されたＮＭＯＳトランジスタである第４のトランジスタのドレイン側とが第２の接続点を介して直列に接続されたスイッチング素子である第２のＣＭＯＳ型トランジスタと、
前記第２の接続点に接続されるとともに、第２の伝送線路の一端が接続される第２の出力端子と、
前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとにスイッチングのための第１のスイッチング信号を供給する第１のプリバッファと、
前記第３のトランジスタのゲートと前記第４のトランジスタのゲートとにスイッチングのための前記第１のスイッチング信号と逆位相の第２のスイッチング信号を供給する第２のプリバッファと、
を有することを特徴とする。

【0011】

本発明の第２の態様は、
請求項１に記載するＬＰＨＣＳＬ伝送方式におけるドライバにおいて、
前記第１の接続点と前記グランドとの間に第１の抵抗素子を接続するとともに、前記第２の接続点と前記グランドとの間に第２の抵抗素子を
接続したことを特徴とする。

【発明の効果】

【0015】

本発明によれば所定の伝送信号を生成する２個一組のトランジスタをＣＭＯＳ型トランジスタで形成したので、当該ＣＭＯＳ型トランジスタを形成するＰＭＯＳトランジスタとＮＭＯＳトランジスタを動作させるプリバッファは、１個で済む。この結果、プリバッファは、従来技術のように、2種類の動作信号が正確なタイミングで生成されるように、厳密なタイミング調整を行う必要はなく、これに伴う構成の簡素化も実現し得る。

【図面の簡単な説明】

【0016】

【図1】本発明の実施の形態に係るＬＰＨＣＳＬ伝送方式におけるドライバを示すブロック図である。

【図2】図１に示すドライバのプリバッファ部分を抽出し、その具体例を示すブロック図である。

【図3】図１に示すドライバのプリバッファ部分を抽出し、その他の具体例を示すブロック図である。

【図4】従来技術に係るHCSL(High-speed current steering logic)方式の伝送系を概念的に示す説明図である。

【図5】従来技術に係るLPHCSL(Low power high-speed current steering logic)方式の伝送系を概念的に示す説明図である。

【発明を実施するための形態】

【0017】

以下、本発明の実施の形態を図面に基づき詳細に説明する。

【0018】

図１は、本発明の実施の形態に係るＬＰＨＣＳＬ伝送方式におけるドライバを示すブロック図である。同図に示すように、本形態に係るドライバは、調整電圧Ｖ_REGが所定電圧（例えば、１．５ｖ）に調整された電圧レギュレータ１、逆論理の２種類の２値信号を生成する信号生成部２、第１および第２のプリバッファ３，４、第１および第２のＣＭＯＳ型トランジスタ５，６、第１および第２の出力端子ＯＵＴ１，ＯＵＴ２を有している。そして、電圧レギュレータ１から供給する調整電圧Ｖ_REGを第１および第２のＣＭＯＳ型トランジスタ５，６のスイッチング動作によりオン、オフさせて逆位相の２種類の伝送信号を生成し、第１および第２の出力端子ＯＵＴ１，ＯＵＴ２に接続する第１および第２の伝送線路（いずれも図示せず；以下同じ）を介し受信端に向けて差動伝送する。

【0019】

さらに詳言すると、第１のＣＭＯＳ型トランジスタ５は、ＰＭＯＳトランジスタである第１のトランジスタＴｒ１とＮＭＯＳトランジスタである第２のトランジスタＴｒ２からなるスイッチング素子であり、直列に接続された第１のトランジスタＴｒ１と第２のトランジスタＴｒ２との接続点には第１の出力端子ＯＵＴ１を介して第１の伝送線路が接続される。また、第２のＣＭＯＳ型トランジスタ６は、ＰＭＯＳトランジスタである第３のトランジスタＴｒ３とＮＭＯＳトランジスタである第４のトランジスタＴｒ４からなるスイッチング素子であり、直列に接続された第３のトランジスタＴｒ３と第４のトランジスタＴｒ４との接続点には第２の出力端子ＯＵＴ２を介して第２の伝送線路が接続される。

【0020】

ここで、第１および第３のＰＭＯＳトランジスタＴｒ１，Ｔｒ３のオン抵抗は、第１および第３のＰＭＯＳトランジスタＴｒ１，Ｔｒ３のトランジスタサイズと、これらにそれぞれ直列に接続された調整抵抗素子Ｒ３，Ｒ５により１００オームになるように調整されている。同様に、第２および第４のＮＭＯＳトランジスタＴｒ２，Ｔｒ４のオン抵抗は、第２および第４のＮＭＯＳトランジスタＴｒ２，Ｔｒ４のトランジスタサイズと、これらにそれぞれ直列接続された調整抵抗素子Ｒ４，Ｒ６により１００オームになるように調整されている。

【0021】

さらに、第1および第２のＣＭＯＳ型トランジスタ５，６と第1および第２の出力端子ＯＵＴ１，ＯＵＴ２との間には所定抵抗値（本例では１００オーム）の第１の抵抗素子Ｒ１および第２の抵抗素子Ｒ２がそれぞれ並列に接続してある。

【0022】

本形態において、第１の抵抗素子Ｒ１および第２の抵抗素子Ｒ２を並列に接続することは必須ではない。出力インピーダンスの整合および波形振幅の調整を適切に実現することができれば、第１および第２の抵抗素子Ｒ１，Ｒ２を省略することができる場合がある。すなわち、次の条件が成立する場合である。

【0023】

第１および第２の抵抗素子Ｒ１，Ｒ２の抵抗値（Ｒ１，Ｒ２）＝Ｚ_０・（V_REG－Ｖ_swing）（オーム）・・・（式１）、として決定される。
ここで、
Ｚ_０；第１および第２の出力端子ＯＵＴ１，ＯＵＴ２に接続される第１および第２の伝送線路の特性インピーダンス、
Ｖ_REG；電圧レギュレータ１から供給する調整電圧、
Ｖ_swing；第１および第２の伝送線路のレシーバ側で要求される信号電圧振幅である。

【0024】

第１および第２の抵抗素子Ｒ１，Ｒ２が不要な場合とは、この部分の抵抗値が無限大、すなわち前記式（１）において、（V_REG＝Ｖ_swing）となる場合である。かかる条件は、本形態（特性インピーダンスＺ_０＝５０（オーム））の場合、第１および第２の抵抗素子Ｒ１，Ｒ２の抵抗値がそれぞれ５０（オーム）のときに成立する。

【0025】

本形態は、Ｚ_０＝５０（オーム）、V_REG＝１．５（ｖ）、Ｖ_swing＝０．７５（ｖ）の場合であるが、同様の場合で、Ｚ_０＝５０（オーム）、Ｖ_swing＝０．７５（ｖ）に対して、例えばV_REG＝１．２（ｖ）と設定すると、ＰＭＯＳトランジスタＴｒ１，Ｔｒ３およびＮＭＯＳトランジスタＴｒ２，Ｔｒ４のオン抵抗は８０オーム、第１および第２の抵抗素子Ｒ１，Ｒ２の抵抗は約１３３（オーム）となるように設計する。このとき、消費電流は前述の場合よりも最大で約２（ｍＡ）削減される。このようにＶ_REGを削減すると、電流は削減し得るが、第１および第３のＰＭＯＳトランジスタＴｒ１，Ｔｒ３ならびに第２および第４のＮＭＯＳトランジスタＴｒ２，Ｔｒ４のスイッチングスピードが遅くなり波形が鈍るとともに、特に第１および第３のＰＭＯＳトランジスタＴｒ１、Ｔｒ３側で所定のオン抵抗を得ることが困難になってくるので、Ｖ_REG＝１．２～１．５（ｖ）程度が好適である。

【0026】

同様に、特性インピーダンスＺ_０＝７５（オーム）の伝送線路の系統に適用する場合の例としては、Ｚ₀＝７５(オーム)、Ｖ_REG＝１．５Ｖ、Ｖ_swing＝０．７５Ｖとすると、ＰＭＯＳトランジスタＴｒ１，Ｔｒ３およびＮＭＯＳトランジスタＴｒ２，Ｔｒ４のオン抵抗は１５０（オーム）、第１および第２の抵抗素子Ｒ１，Ｒ２の抵抗は約１５０（オーム）となるように設計すれば良い。

【0027】

次に、第１および第２のプリバッファ３，４の具体例に関して説明する。図２は、図１に示すドライバのプリバッファ部分を抽出し、その具体例を示すブロック図である。なお、本図では第１の出力端子ＯＵＴ１側（プリバッファ３側）のみを示す。出力端子ＯＵＴ２側（プリバッファ４側）は同構成であるので説明を省略する。

【0028】

本例に示す第１のプリバッファ３は、第３のＣＭＯＳ型トランジスタ７で形成してある。かかる第１のプリバッファ３は、ＰＭＯＳトランジスタＴｒ５およびＮＭＯＳトランジスタ６のそれぞれのドレインにオン抵抗調整用の抵抗素子が付いているが、出力バッファ形式としては単純なＣＭＯＳ型出力バッファとして構成してある。このため、プリバッファとしても非常に単純なＣＭＯＳ型出力バッファ用のもので済んでしまう。最も単純なものは、インバータである。

【0029】

図３は、図１に示すドライバのプリバッファ部分を抽出し、その他の具体例を示すブロック図である。なお、本図でも第１の出力端子ＯＵＴ１側（プリバッファ３側）のみを示す。

【0030】

本例は、出力端子ＯＵＴ１に得られる出力をトライステート（Ｈｉ‐Ｚ）とする場合である。本例におけるバッファ３は、ナンド回路３Ａおよびノア回路３Ｂを有している。ここで、ナンド回路３Ａは、一方の入力端子にイネーブルライン８の出力を入力し、他方の入力端子に伝送信号Ｓを入力する。そして、第1のトランジスタＴｒ１のゲートにナンド回路３Ａの出力であるスイッチング信号を供給する。

【0031】

一方、ノア回路３Ｃは、一方の入力端子にイネーブルライン８の出力をインバータ３Ｂで反転させて入力し、他方の入力端子に伝送信号Ｓを入力する。そして、第２のトランジスタＴｒ２のゲートにノア回路３Ｃの出力であるスイッチング信号を供給する。

【0032】

本形態において、所望のトライステートは、第1の抵抗素子Ｒ１に直列にｎ型のＭＯＳトランジスタＴｒ７を接続し、このＭＯＳトランジスタＴｒ７のゲートにイネーブルライン８の出力を入力するように構成することでも実現できる。

【符号の説明】

【0033】

１ 電圧レギュレータ
３ 第1のプリバッファ
３Ａ ナンド回路
３Ｂ インバータ
３Ｃ ＮＯＲ回路
４ 第２のプリバッファ
５ 第1のＣＭＯＳ型トランジスタ
６ 第２のＣＭＯＳ型トランジスタ
７ 第３のＣＭＯＳ型トランジスタ
８ イネーブルライン
Ｓ 伝送信号
Ｔｒ１ ＰＭＯＳトランジスタ
Ｔｒ２ ＮＭＯＳトランジスタ
Ｔｒ７ ＮＭＯＳトランジスタ
ＯＵＴ１ 第１の出力端子
ＯＵＴ２ 第２の出力端子
Ｒ１ 第1の抵抗素子
Ｒ２ 第２の抵抗素子

【図1】

【図2】

【図3】

【図4】

【図5】