特許 7044750 ＰＩＭを採用する半導体メモリ装置及びその動作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-03-22

(45)【発行日】2022-03-30

(54)【発明の名称】ＰＩＭを採用する半導体メモリ装置及びその動作方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20220323BHJP

   G06F 12/06 20060101ALI20220323BHJP

【ＦＩ】

G06F12/00 560F

G06F12/00 564A

G06F12/06 525A

【請求項の数】 20

(21)【出願番号】P 2019210341

(22)【出願日】2019-11-21

(65)【公開番号】P2020091933

(43)【公開日】2020-06-11

【審査請求日】2021-04-15

(31)【優先権主張番号】10-2018-0153725

(32)【優先日】2018-12-03

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100091214

【弁理士】

【氏名又は名称】大貫 進介

(72)【発明者】

【氏名】姜 信行

(72)【発明者】

【氏名】呉 成一

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２００７－２０００９０（ＪＰ，Ａ）

【文献】特開昭６３－４６５８１（ＪＰ，Ａ）

【文献】特表２０１３－５０２６４６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／００

Ｇ０６Ｆ １２／０６

(57)【特許請求の範囲】

【請求項1】

半導体メモリ装置において、
それぞれが並列にアクセス可能な複数のメモリバンクグループと、
前記複数のメモリバンクグループの外部から、外部データを受信する内部メモリバスと、
第１周期ごとに、前記複数のメモリバンクグループのうち、第１メモリバンクグループから内部データを受信し、前記第１周期より短い第２周期ごとに、前記内部メモリバスを介して、前記外部データを受信し、前記第２周期ごとに、前記内部データ及び前記外部データに対する演算を行う第１演算器と、を含む半導体メモリ装置。

【請求項2】

前記第１周期は、同一メモリバンクグループに連続してアクセスする場合の遅延時間ｔＣＣＤ＿Ｌに対応し、
前記第２周期は、互いに異なるメモリバンクグループに交互にアクセスする場合の遅延時間ｔＣＣＤ＿Ｓに対応することを特徴とする請求項１に記載の半導体メモリ装置。

【請求項3】

前記第１周期は、前記第２周期のｎ倍（ｎは２以上の自然数）であることを特徴とする請求項１に記載の半導体メモリ装置。

【請求項4】

前記内部データは、前記内部データ及び前記外部データに対する演算のために、ｎ回再使用されることを特徴とする請求項３に記載の半導体メモリ装置。

【請求項5】

前記外部データは、前記半導体メモリ装置に含まれるメモリチャネルのうち、前記第１メモリバンクグループを含むメモリチャネル以外の他のメモリチャネルに保存されたデータ、前記半導体メモリ装置の外部の他のメモリ装置に保存されたデータ、及び前記半導体メモリ装置外部のホストプロセッサで処理されるデータのうち少なくとも一つに対応することを特徴とする請求項１に記載の半導体メモリ装置。

【請求項6】

前記第１演算器は、前記内部データ及び前記外部データに係わる演算の結果を保存する複数のバッファを含み、
前記複数のバッファの個数は、前記第１周期を前記第２周期で除した商であるｎに対応することを特徴とする請求項１に記載の半導体メモリ装置。

【請求項7】

前記ｎ個のバッファそれぞれは、前記内部データ及び前記外部データに係わる演算の結果を１回ずつ交互に保存することを特徴とする請求項６に記載の半導体メモリ装置。

【請求項8】

前記第１演算器は、
前記ｎ個のバッファのうち、前記内部データ及び前記外部データに係わる演算の結果を保存するバッファを選択するための制御信号を出力するセレクタと、
前記セレクタによって出力される制御信号に基づいて、前記ｎ個のバッファのうち、前記第１演算器と連結されるバッファを決定するマルチプレクサ及びデマルチプレクサのうち少なくとも一つと、をさらに含むことを特徴とする請求項６に記載の半導体メモリ装置。

【請求項9】

前記セレクタは、前記第２周期ごとに計数するカウンタを含み、
前記セレクタによって出力される制御信号は、前記カウンタの出力信号に対応することを特徴とする請求項８に記載の半導体メモリ装置。

【請求項10】

前記第１演算器は、前記複数のメモリバンクグループのうち、第２メモリバンクグループと連結される第２演算器と並列に動作することを特徴とする請求項１に記載の半導体メモリ装置。

【請求項11】

半導体メモリ装置に含まれる演算器の動作方法において、
第１周期ごとに、メモリバンクグループから、前記メモリバンクグループに保存された内部データを受信する段階と、
前記第１周期より短い第２周期ごとに、内部メモリバスを介して、前記メモリバンクグループの外部に保存されるか、あるいは前記メモリバンクグループの外部で処理される外部データを受信する段階と、
前記第２周期ごとに、前記内部データ及び前記外部データに対するＰＩＭ演算を行う段階と、を含む方法。

【請求項12】

前記第１周期は、同一メモリバンクグループに連続してアクセスする場合の遅延時間ｔＣＣＤ＿Ｌに対応し、
前記第２周期は、互いに異なるメモリバンクグループに交互にアクセスする場合の遅延時間ｔＣＣＤ＿Ｓに対応することを特徴とする請求項１１に記載の方法。

【請求項13】

前記第１周期は、前記第２周期のｎ倍（ｎは、２以上の自然数）であることを特徴とする請求項１１に記載の方法。

【請求項14】

前記第２周期ごとに、前記内部データ及び前記外部データに対するＰＩＭ演算を行う段階は、
前記内部データ及び前記外部データに係わる演算のために、前記内部データをｎ回再使用する段階をさらに含むことを特徴とする請求項１１に記載の方法。

【請求項15】

前記外部データは、前記半導体メモリ装置に含まれるメモリチャネルのうち、前記メモリバンクグループを含むメモリチャネル以外の他のメモリチャネルに保存されたデータ、前記半導体メモリ装置の外部の他のメモリ装置に保存されたデータ、及び前記半導体メモリ装置外部のホストプロセッサで処理されるデータのうち少なくとも一つに対応することを特徴とする請求項１１に記載の方法。

【請求項16】

前記方法は、
前記内部データ及び前記外部データに係わる演算の結果を、前記第１周期を前記第２周期で除した商であるｎに対応する個数の複数のバッファそれぞれに１回ずつ交互に保存する段階をさらに含むことを特徴とする請求項１１に記載の方法。

【請求項17】

前記内部データ及び前記外部データに係わる演算の結果を、前記ｎ個のバッファそれぞれに１回ずつ交互に保存する段階は、
前記ｎ個のバッファのうち、前記内部データ及び前記外部データに係わる演算の結果を保存するバッファを選択するための制御信号を出力する段階を含むことを特徴とする請求項１６に記載の方法。

【請求項18】

半導体メモリ装置において、
それぞれが並列にアクセス可能な複数のメモリバンクと、
前記複数のメモリバンクの外部から、外部データを受信する内部メモリバスと、
第１周期ごとに、前記複数のメモリバンクのうち、第１メモリバンクから内部データを受信し、前記第１周期より短い第２周期ごとに、前記内部メモリバスを介して、前記外部データを受信し、前記第２周期ごとに、前記内部データ及び前記外部データに対する演算を行う第１演算器と、を含む半導体メモリ装置。

【請求項19】

前記外部データは、前記半導体メモリ装置に含まれるメモリチャネルのうち、前記メモリバンクを含むメモリチャネル以外の他のメモリチャネルに保存されたデータ、前記半導体メモリ装置の外部の他のメモリ装置に保存されたデータ、及び前記半導体メモリ装置外部のホストプロセッサで処理されるデータのうち少なくとも一つに対応することを特徴とする請求項１８に記載の半導体メモリ装置。

【請求項20】

前記第１演算器は、前記複数のメモリバンクのうち、第２メモリバンクと連結される第２演算器と並列に動作することを特徴とする請求項１８に記載の半導体メモリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＰＩＭを採用する半導体メモリ装置及びその動作方法に関する。

【背景技術】

【0002】

従来の半導体メモリ装置は、演算作業を遂行するプロセッサと機能が完全に分離されていた。従って、多量のデータに対する演算が要求されるニューラルネットワーク、ビッグデータ、モノのインターネットのような応用を具現するシステムにおいて、半導体メモリ装置とプロセッサとの間において、多量のデータが送受信されることにより、ボトルネック現象が折々に発生してしまうという問題があった。そのような問題を解決するために、メモリ機能に、演算作業を遂行するプロセッサ機能を合わせた半導体メモリ装置として、プロセッシングインメモリ（ＰＩＭ：processing in memory）に係わる研究が進められている。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明が解決しようとする課題は、ＰＩＭを採用する半導体メモリ装置及びその動作方法を提供するところにある。本開示がなす技術的課題は、前述のような技術的課題に限定されるものではなく、以下の実施形態から他の技術的課題が類推されるのである。

【課題を解決するための手段】

【0004】

前述の技術的課題を解決するための手段として、一側面による半導体メモリ装置は、それぞれが並列にアクセス可能な複数のメモリバンクグループと、前記複数のメモリバンクグループの外部から、外部データを受信する内部メモリバスと、第１周期ごとに、前記複数のメモリバンクグループのうち第１メモリバンクグループから内部データを受信し、前記第１周期より短い第２周期ごとに、前記内部メモリバスを介して、前記外部データを受信し、前記第２周期ごとに、前記内部データ及び前記外部データに対する演算を行う第１演算器を含んでもよい。

【0005】

また、他の側面による半導体メモリ装置に含まれる演算器の動作方法は、第１周期ごとに、メモリバンクグループから、前記メモリバンクグループに保存された内部データを受信する段階と、前記第１周期より短い第２周期ごとに、内部メモリバスを介して、前記メモリバンクグループの外部に保存されるか、あるいは前記メモリバンクグループの外部で処理される外部データを受信する段階と、前記第２周期ごとに、前記内部データ及び前記外部データに対するＰＩＭ（processing in memory）演算を行う段階と、を含んでもよい。

【0006】

また、さらに他の側面による半導体メモリ装置は、それぞれが並列にアクセス可能な複数のメモリバンクと、前記複数のメモリバンクの外部から、外部データを受信する内部メモリバスと、第１周期ごとに、前記複数のメモリバンクのうち、第１メモリバンクから内部データを受信し、前記第１周期より短い第２周期ごとに、前記内部メモリバスを介して、前記外部データを受信し、前記第２周期ごとに、前記内部データ及び前記外部データに対する演算を行う第１演算器と、を含んでもよい。

【図面の簡単な説明】

【0007】

【図1】一部実施形態による半導体メモリ装置の構成を示す図面である。

【図2】一部実施形態による第１周期及び第２周期について説明するための図面である。

【図3】一部実施形態による半導体メモリ装置の動作方法と、従来技術による半導体メモリ装置の動作方法とを比較する図面である。

【図4】一部実施形態による半導体メモリ装置の動作方法と、従来技術による半導体メモリ装置の動作方法とを比較する図面である。

【図5】一部実施形態による外部データの一例について説明するための図面である。

【図6】一部実施形態による演算器の構成を示す図面である。

【図7】一部実施形態による半導体メモリ装置が行列積演算を行う過程の例示について説明するための図面である。

【図8】一部実施形態による半導体メモリ装置の動作方法と、従来技術による半導体メモリ装置の動作方法との性能を比較するためのシミュレーション結果を示す図面である。

【図9】他の実施形態による半導体メモリ装置の構成を示す図面である。

【図10】一部実施形態による半導体メモリ装置に含まれる演算器の動作方法を示すフローチャートである。

【図11】一部実施形態による電子システムの構成を示すブロック図である。

【発明を実施するための形態】

【0008】

本実施形態で使用される用語は、本実施形態での機能を考慮しながら、可能な限り、現在汎用される一般的な用語を選択したが、それは、当技術分野の当業者の意図、判例または新たな技術の出現などによっても異なる。また、特定の場合、任意に選定された用語もあり、その場合、当該実施形態の説明部分で詳細にその意味を記載する。従って、本実施形態で使用される用語は、単純な用語の名称ではなく、その用語が有する意味と、本実施形態の全般にわたる内容とを基に定義されなければならない。

【0009】

本実施形態に係わる説明において、ある部分が他の部分と連結されているとするとき、それは、直接に連結されている場合だけではなく、その中間に、他の構成要素を挟んで電気的に連結されている場合も含む。また、ある部分がある構成要素を含むとするとき、それは、特別に反対となる記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含んでもよいということを意味する。

【0010】

本実施形態で使用される「構成される」または「含む」というような用語は、明細書上に記載された多くの構成要素、または多くの段階を必ずしもいずれも含むものであると解釈されるものではなく、そのうち、一部構成要素または一部段階は、含まれなくともよく、またはさらなる構成要素または段階をさらに含んでもよいと解釈されなければならない。

【0011】

また、本明細書で使用される「第１」または「第２」のような序数を含む用語は、多様な構成要素についての説明に使用されるが、前記構成要素は、前記用語によって限定されるものではない。前記用語は、１つの構成要素を他の構成要素から区別する目的のみに使用される。

【0012】

下記実施形態に係わる説明は、権利範囲を制限するものであると解釈されるものではなく、当該技術分野の当業者が容易に類推することができることは、本実施形態の権利範囲に属するものであると解釈されなければならないのである。以下、添付された図面を参照しながら、ただ例示のための実施形態について詳細に説明する。

【0013】

図１は、一部実施形態による半導体メモリ装置の構成を示す図面である。図１を参照すれば、半導体メモリ装置１０は、第１メモリバンク（bank）グループ１１０、第２メモリバンクグループ１１５、内部メモリバス１２０、第１演算器１３０及び第２演算器１３５を含んでもよい。ただし、図１に図示された半導体メモリ装置１０には、本実施形態と係わる構成要素だけが図示されている。従って、半導体メモリ装置１０には、図１に図示された構成要素以外に、他の汎用的な構成要素がさらに含まれてもよいということは、当業者に自明である。例えば、半導体メモリ装置１０は、メモリコントローラ（図示せず）をさらに含んでもよい。該メモリコントローラは、半導体メモリ装置１０を制御するための全般的な機能を遂行する役割を行う。該メモリコントローラは、多数の論理ゲートのアレイによって具現されてもよいし、汎用的なマイクロプロセッサと、マイクロプロセッサで実行されるプログラムが保存されたメモリとの組み合わせによって具現されてもよい。

【0014】

一方、図１には、半導体メモリ装置１０に含まれる１つのメモリチャネルだけが図示されたものであり、半導体メモリ装置１０は、図１に図示されたメモリチャネル以外に、他のメモリチャネルをさらに含んでもよい。また、図１には、説明の便宜のために、２個のメモリバンクグループ、及び２個の演算器だけが図示されているが、半導体メモリ装置１０がさらに多数のメモリバンクグループ及び演算器を含んでもよいということは、当該技術分野の通常の技術者であるならば、容易に理解するであろう。

【0015】

第１メモリバンクグループ１１０及び第２メモリバンクグループ１１５それぞれは、並列にアクセス可能なメモリ領域を意味する。第１メモリバンクグループ１１０及び第２メモリバンクグループ１１５は、内部メモリバス１２０を共有するので、一般的な読み取り／書き込み動作時には、第１メモリバンクグループ１１０及び第２メモリバンクグループ１１５のうちいずれか一つだけが内部メモリバス１２０を利用することができる。ただし、第１メモリバンクグループ１１０及び第２メモリバンクグループ１１５それぞれは、独立してアクセス可能であるので、第１メモリバンクグループ１１０及び第２メモリバンクグループ１１５に対して、個別的な読み取り動作が同時に遂行されてもよい。例えば、第１メモリバンクグループ１１０からデータが読み取られるとき、第２メモリバンクグループ１１５においても、データが読み取られ得る。その場合、半導体メモリ装置１０は、バンクグループ単位並列性を有するとも表現される。一方、第１メモリバンクグループ１１０及び第２メモリバンクグループ１１５それぞれは、複数のメモリバンクを含んでもよい。複数のメモリバンクそれぞれは、並列にアクセス可能なメモリ領域の最小単位を意味する。

【0016】

内部メモリバス１２０は、半導体メモリ装置１０に含まれる構成要素間において、データが送受信されるように形成されるデータ伝送経路を意味する。例えば、内部メモリバス１２０は、第１メモリバンクグループ１１０及び第２メモリバンクグループ１１５の間で共有され得る。また、内部メモリバス１２０は、半導体メモリ装置１０に含まれる構成要素と、半導体メモリ装置１０外部の構成要素との連結経路を形成することができる。例えば、内部メモリバス１２０は、半導体メモリ装置１０に含まれる複数のメモリバンクグループの外部から、外部データを受信することができる。内部メモリバス１２０は、外部から受信された外部データを、第１演算器１３０及び第２演算器１３５のうち少なくとも一つに伝達することができる。以下、図５を参照し、複数のメモリバンクグループの外部の意味についてさらに詳細に説明する。

【0017】

第１演算器１３０は、半導体メモリ装置１０内部において、演算作業を行うハードウェアを意味する。例えば、第１演算器１３０は、ＡＬＵ（arithmetic logic unit）を含んでもよく、該演算作業は、加算、減算、積分、累算などを含む関数演算を含んでもよい。ただし、それらに制限されるものではない。第１演算器１３０は、多数の論理ゲートのアレイによって具現されてもよいし、論理ゲートのアレイと、データを一時的に保存するバッファとの組み合わせによって具現されてもよい。一方、半導体メモリ装置１０は、演算作業を行う第１演算器１３０を内部に含み、ＰＩＭ(processing in memory）に該当する。

【0018】

第１演算器１３０は、半導体メモリ装置１０外部のＣＰＵ（central processing unit）、ＧＰＵ（graphics processing unit）、ＤＳＰ（digital signal processor）のようなホストプロセッサと類似して、プロセッシング機能を有するハードウェアであり、半導体メモリ装置１０のメモリパッケージ（memory package）のチップ内において、複数のメモリバンクグループと共に、パッケージングされたプロセッサとし得る。第１演算器１３０は、半導体メモリ装置１０の内部に存在するので、内部プロセッサとも称され、ホストプロセッサは、半導体メモリ装置１０の外部に存在するので、外部プロセッサとも称される。ＰＩＭアキテクチャは、内部プロセッサとメモリとがオンチップ（on-chip）によって具現されるために、低いレイテンシ（low latency）の迅速なメモリアクセスが可能である。また、ＰＩＭアキテクチャが、バンク単位またはバンクグループ単位の並列性を利用する場合、一般的なメモリアクセスと比較し、数倍ないし数十倍のメモリ帯域幅を活用することができる。該ＰＩＭアキテクチャを有する半導体メモリ装置１０は、intelligent ＲＡＭ（random access memory）、computational ＲＡＭまたはsmart memoryのような用語としても称される。

【0019】

一方、第１演算器１３０は、半導体メモリ装置１０に含まれる複数のメモリバンクグループのうち、第２メモリバンクグループ１１５と連結される第２演算器１３５と並列に動作することができる。第１演算器１３０及び第２演算器１３５それぞれは、第１メモリバンクグループ１１０及び第２メモリバンクグループ１１５と個別的に連結され、互いに独立して演算作業を行うことができる。例えば、第１演算器１３０が、第１メモリバンクグループ１１０から受信されたデータを利用して演算作業を行うとき、第２演算器１３５もまた第２メモリバンクグループ１１５から受信されたデータを利用して演算作業を行うことができる。

【0020】

第１演算器１３０は、第１周期ごとに、半導体メモリ装置１０に含まれる複数のメモリバンクグループのうち、第１メモリバンクグループ１１０から内部データを受信することができる。該内部データは、複数のメモリバンクグループそれぞれに保存されたデータを意味するものであり、複数のメモリバンクグループそれぞれに割り当てられた複数のメモリアドレスのうち少なくとも一部に対応する。また、第１演算器１３０は、第１周期より短い第２周期ごとに、内部メモリバス１２０を介して、外部データを受信することができる。該外部データは、複数のメモリバンクグループの外部に保存されるか、あるいは複数のメモリバンクグループの外部で処理されるデータを称するものであり、以下、図５を参照し、外部データの意味についてさらに詳細に説明する。第１演算器１３０は、第２周期ごとに、内部データ及び外部データに対する演算を行うことができる。以下、図２を参照し、第１周期及び第２周期について詳細に説明し、図３及び図４を参照し、前述の第１演算器１３０の動作によって得られる効果についてさらに詳細に説明する。

【0021】

図２は、一部実施形態による第１周期及び第２周期について説明するための図面である。図２を参照すれば、クロックＣＬＫによってメモリバンクグループに対する読み取り動作が遂行されるタイミングを示した図面が図示されている。メモリバンクグループに対する読み取り動作を遂行せよという命令column ＣＭＤがメモリバンクグループに送信される時点について述べれば、互いに異なるバンクグループに交互にアクセスする場合の遅延時間ｔＣＣＤ＿Ｓより、同一メモリバンクグループに連続してアクセスする場合の遅延時間ｔＣＣＤ＿Ｌがさらに長いということを確認することができる。図１の第１周期は、同一メモリバンクグループに連続してアクセスする場合の遅延時間ｔＣＣＤ＿Ｌに対応し、第２周期は、互いに異なるメモリバンクグループに交互にアクセスする場合の遅延時間ｔＣＣＤ＿Ｓに対応する。ｔＣＣＤは、column to column delayを示し、Ｌは、longを示し、Ｓは、shortを示す。

【0022】

一方、ＰＩＭは、ＤＤＲ（double data rate） ＤＲＡＭ（dynamic random access memory）またはＤＤＲ ＳＤＲＡＭ（synchronous dynamic random access memory）によって具現されてもよいが、最新のＤＤＲ ＤＲＡＭまたはＤＤＲ ＳＤＲＡＭを基とするＰＩＭは、一般的に、バンク単位の並列性、またはバンクグループ単位の並列性を利用する。例えば、バンクグループ単位の並列性を利用するＤＤＲ４基盤のＰＩＭは、同一メモリバンクグループに連続してアクセスしなければならないために、遅延時間が、常時ｔＣＣＤ＿Ｌになるという問題を有する。複数のメモリバンクグループから同時にデータが読み取られるので、１回に読み取られるデータ量は、増えてしまうが、データが読み取られる速度は、常時ｔＣＣＤ＿Ｌ周期に制限される。それにより、ＰＩＭの全体的な演算速度に制限が生じてしまう。

【0023】

本開示の一部実施形態によれば、メモリバンクグループからデータが読み取られる遅延時間ｔＣＣＤ＿Ｌが、一般的なメモリ使用時にデータが読み取られる遅延時間ｔＣＣＤ＿Ｓより長いために、発生する待機時間において、外部データをｔＣＣＤ＿Ｓ周期で第１演算器１３０に供給することにより、ＰＩＭの全体的な演算速度を速めることができる。

【0024】

図３及び図４は、一部実施形態による半導体メモリ装置の動作方法と、従来技術による半導体メモリ装置の動作方法とを比較する図面である。

【0025】

図３を参照すれば、従来技術による半導体メモリ装置の動作方法を示す概念図（３１０）、及び一部実施形態による半導体メモリ装置の動作方法を示す概念図（３２０）が図示されている。図３において、Bank／Bankgroupは、メモリバンクまたはメモリバンクグループを示し、ＡＬＵ、ＭＵＸ及びｂｕｆそれぞれは、算術論理装置（arithmetic logic unit）、マルチプレクサ（multiplexer）及びバッファ（buffer）を意味するものであり、演算器に含まれる構成を示す。また、busは、内部メモリバスを示す。

【0026】

概念図（３１０）を参照すれば、メモリバンクグループから第１周期ごとに、内部データが読み取られるので、該内部データは、第１周期ごとに演算器に供給される。また、内部メモリバスを介して、外部データが、第１周期ごとに演算器に供給される。該演算器は、内部データ及び外部データを利用して演算を行うので、第１周期ごとに演算を行うことができる。そのように、従来技術による半導体メモリ装置の動作方法によれば、演算器の演算速度は、第１周期に制限される。

【0027】

概念図（３２０）を参照すれば、概念図（３１０）と同一に、メモリバンクグループから第１周期ごとに、内部データが読み取られるので、該内部データは、第１周期ごとに演算器に供給される。ただし、概念図（３１０）とは異なり、一部実施形態による半導体メモリ装置においては、内部メモリバスを介して、外部データが第２周期ごとに供給されるので、演算器が第２周期ごとに演算を行うことができる。該第２周期は、第１周期より短いので、一部実施形態による半導体メモリ装置の動作方法によれば、演算器の演算速度が速まるのである。

【0028】

一方、第１周期は、第２周期のｎ倍（ｎは、２以上の自然数）であってもよい。ただし、ｎは、必ずしも２以上の自然数である必要がなく、ｎは、２以上であるならば、いかなる値を有してもよい。例えば、ｎは、２以上の任意の実数とし得る。表（３３０）には、一部実施形態による半導体メモリ装置において、第１周期が４ｎｓであり、第２周期が２ｎｓであり、ｎ＝２であるとき、経時的なメモリバンクグループから供給されるデータ、及び外部から供給されるデータが図示されている。以下、図５を参照し、外部または外部データの意味についてさらに詳細に説明する。

【0029】

図５は、一部実施形態による外部データの一例について説明するための図面である。図５を参照すれば、半導体メモリ装置の構成を示す図面が図示されている。該半導体メモリ装置は、複数のメモリチャネルを含んでもよい。例えば、該半導体メモリ装置は、第１メモリバンクグループ１１０、内部メモリバス１２０及び第１演算器１３０を含むメモリチャネル５１０以外に、他のメモリチャネル５２０をさらに含んでもよい。メモリチャネル５２０は、メモリチャネル５１０と同一構造を有することができる。一方、図５には、２個のメモリチャネルだけが図示されているが、半導体メモリ装置がさらに多数のメモリチャネルを含んでもよいということは、当該技術分野の通常の技術者であるならば、容易に理解するであろう。

【0030】

該外部データは、半導体メモリ装置に含まれるメモリチャネルのうち、第１メモリバンクグループ１１０を含むメモリチャネル５１０以外の他のメモリチャネル５２０に保存されたデータとし得る。このとき、該外部は、メモリチャネル５２０を意味する。ただし、それに制限されるものではなく、該外部は、メモリチャネル５１０の外部であるならば、いかなるソースでもよい。例えば、該外部データは、半導体メモリ装置外部の他のメモリ装置に保存されたデータであり、半導体メモリ装置外部のホストプロセッサで処理されるデータであってもよい。該ホストプロセッサは、ＣＰＵ、ＧＰＵ、ＤＳＰなどを含んでもよいが、それらに制限されるものではない。

【0031】

再び図３に戻り、表（３３０）を参照すれば、演算器は、０ｎｓで、メモリバンクグループから内部データＷ０を受信することができ、０ｎｓにおいて、外部から内部メモリバスを介して、外部データＡ０を受信することができる。該演算器は、受信された内部データＷ０及び外部データＡ０に対する演算を行うことができる。

【0032】

その後、メモリバンクグループから新たな内部データが供給されない時点である２ｎｓにおいて該演算器は、外部から内部メモリバスを介して、新たな外部データＢ０を受信することができる。それにより、該演算器は、２ｎｓにおいて、既存の内部データＷ０及び新たな外部データＢ０に対する演算を行うことができる。そのように、該演算器は、メモリバンクグループから新たなデータが供給されなくとも、外部から供給された新たな外部データを利用し、追加的な演算を行うことができる。該内部データは、内部データ及び外部データに対する演算のために、ｎ回再使用され、半導体メモリ装置の全体的な演算速度は、約ｎ倍速くなるのである。

【0033】

図４を参照すれば、従来技術による半導体メモリ装置の動作方法を示すタイミング図（４１０）、及び一部実施形態による半導体メモリ装置の動作方法を示すタイミング図（４２０）が図示されている。

【0034】

タイミング図（４１０）及びタイミング図（４２０）において、行それぞれは、メモリバンクグループの経時的な動作を示し、Ｒ（read）は、メモリバンクグループから内部データが読み取られるということを意味し、Ｃ（compute）は、演算器によって演算作業が遂行されるということを意味する。

【0035】

タイミング図（４１０）を参照すれば、０ｎｓにおいて、全てのメモリバンクグループそれぞれにおいて、同時に内部データが読み取られることにより、演算器による演算作業が遂行された後、４ｎｓにおいて、全てのメモリバンクグループそれぞれにおいて、新たな内部データが読み取られてこそ、演算器による新たな演算作業が遂行されるということが分かる。そのように、従来技術による半導体メモリ装置の動作方法によれば、演算器の演算作業は、メモリバンクグループから内部データが読み取られる速度に従属し、演算器の演算速度が４ｎｓ周期に制限されるということが分かる。

【0036】

それと異なり、タイミング図（４２０）を参照すれば、０ｎｓにおいて、全てのメモリバンクグループそれぞれにおいて、同時に内部データが読み取られることにより、演算器による演算作業が遂行された後、２ｎｓにおいて、外部から新たな外部データが演算器に供給されることにより、演算器による演算作業がさらに遂行されることが分かる。一部実施形態による半導体メモリ装置の動作方法によれば、演算器の演算速度が２ｎｓ周期に速くなるのである。演算器の演算速度が速くなることにより、半導体メモリ装置の全体的な演算速度が速くなる。以下、図６を参照し、演算器についてさらに詳細に説明する。

【0037】

図６は、一部実施形態による演算器の構成を示す図面である。図６を参照すれば、該演算器は、第１周期ごとに、メモリバンクグループから供給される内部データを保存する被演算子バッファ６１０、及び第２周期ごとに、内部メモリバスから供給される外部データを保存する被演算子バッファ６１５を含んでもよい。また、該演算器は、被演算子バッファ６１０に保存された内部データ、及び被演算子バッファ６１５に保存された外部データに対する演算を行うＡＬＵ ６２０をさらに含んでもよい。ＡＬＵ ６２０は、乗算器（multiplier）、加算器（adder）、積分器（integrator）などでもあるが、それらに制限されるものではない。ＡＬＵ ６２０は、ＰＩＭで遂行される演算の種類により、任意の適切な方式によって具現され得る。

【0038】

一方、該演算器は、内部データ及び外部データに対する演算の結果を保存する複数のバッファを含んでもよい。該複数のバッファの個数は、第１周期を第２周期で除した商に対応する個数とし得る。例えば、第１周期が第２周期のｎ倍であるとき、該演算器は、ｎ個のバッファを含んでもよい。図３及び図４を参照して説明した例示において、ｎ＝２を仮定したので、図６には、演算器が２個のバッファ（６３０及び６３５）を含むように図示されている。第１周期及び第２周期との関係が異なることにより、演算器に含まれたバッファの個数が異なり得るということは、当該技術分野の通常の技術者であるならば、容易に理解するであろう。

【0039】

該演算器に含まれる第１バッファ６３０及び第２バッファ６３５それぞれは、内部データ及び外部データに対する演算の結果を、１回ずつ交互に保存することができる。例えば、図３の表（３３０）を参照して説明すれば、０ｎｓにおいて、第１バッファ６３０が、内部データＷ０及び外部データＡ０に対する演算の結果を保存し、その後、２ｎｓにおいて、第２バッファ６３５が、内部データＷ０及び外部データＢ０に対する演算の結果を保存する。その後、４ｎｓにおいて、第１バッファ６３０が、内部データＷ１及び外部データＡ１に対する演算の結果を保存し、その後、６ｎｓにおいて、第２バッファ６３５が、内部データＷ１及び外部データＢ１に対する演算の結果を保存する。

【0040】

該演算器は、ｎ個のバッファのうち、演算の結果を保存するバッファを選択するために、セレクタ（selector）６４０、デマルチプレクサ（demultiplexer）６４５及びマルチプレクサ（multiplexer）６５０のうち少なくとも一つをさらに含んでもよい。セレクタ６４０は、第１バッファ６３０及び第２バッファ６３５のうち、内部データ及び外部データに対する演算の結果を保存するバッファを選択するための制御信号を出力することができる。

【0041】

デマルチプレクサ６４５は、１つの入力を介して受信されたデータを、いくつかの出力線のうち一つに出力する組み合わせ回路を意味し、マルチプレクサ６５０は、いくつかの入力線のうち一つを選択し、単一出力線に連結する組み合わせ回路を意味する。デマルチプレクサ６４５及びマルチプレクサ６５０は、セレクタ６４０によって出力される制御信号に基づき、第１バッファ６３０及び第２バッファ６３５のうち、演算器と連結されるバッファを決定することができる。

【0042】

一方、セレクタ６４０は、第２周期ごとに計数するカウンタを含んでもよく、セレクタ６４０によって出力される制御信号は、カウンタの出力信号に対応する。例えば、セレクタ６４０は、第２周期ごとに、カウント値が変更されるカウンタを含んでもよく、第２周期ごとに変更されるカウント値が、カウンタからデマルチプレクサ６４５及びマルチプレクサ６５０の制御端に出力されることにより、第１バッファ６３０及び第２バッファ６３５のうち、演算器と連結されるバッファが周期的に変更される。

【0043】

図７は、一部実施形態による半導体メモリ装置が行列積演算を行う過程の例示について説明するための図面である。図７を参照すれば、一部実施形態による半導体メモリ装置が、行列Ａ：

【0044】

【数1】

と行列Ｂ：

【0045】

【数2】

との乗算演算を行う過程の例示が図示されている。図７の例示は、第１周期が４ｎｓであり、第２周期が２ｎｓであり、ｎ＝２であるときを仮定した場合に対応する。

【0046】

０ｎｓにおいて、メモリバンクグループから、行列Ｂの（１，１）成分であるＢ０に対応する内部データが演算器に供給され、外部から、行列Ａの（１，１）成分であるＡ０に対応する外部データが演算器に供給される。該演算器は、行列積演算を行うために、乗算器によって構成され、Ａ０及びＢ０に対する乗算演算を行うことができる。該乗算演算の結果であるＡ０＊Ｂ０は、第１バッファに保存され得る。

【0047】

その後、２ｎｓにおいて、外部から、行列Ａの（２，１）成分であるＡ２に対応する外部データが演算器に供給されることにより、該演算器は、新たな外部データに対応する値であるＡ２、及び既存の内部データに対応する値であるＢ０に対する乗算演算を行うことができる。該乗算演算の結果であるＡ２＊Ｂ０は、第２バッファに保存され得る。

【0048】

その後、４ｎｓにおいて、メモリバンクグループから、行列Ｂの（２，１）成分であるＢ２に対応する内部データが演算器に新たに供給され、外部から、行列Ａの（１，２）成分であるＡ１に対応する外部データが演算器に新たに供給される。該演算器は、新たな内部データ及び外部データが受信されることにより、Ａ１及びＢ２に対する乗算演算を行うことができる。該乗算演算の結果であるＡ１＊Ｂ２は、第１バッファに累積されて保存される。そのように、該演算器に含まれるバッファそれぞれの前端及び後端のうち少なくとも一つには、演算結果を累積して保存するために、累算器（accumulator）が追加される。乗算演算の結果であるＡ１＊Ｂ２が、第１バッファに累積されることにより、第１バッファは、Ａ０＊Ｂ０＋Ａ１＊Ｂ２という値を保存することができる。Ａ０＊Ｂ０＋Ａ１＊Ｂ２は、行列Ａと行列Ｂとの乗算演算が行われることによって生成される行列の（１，１）成分に対応する値でもある。

【0049】

その後、６ｎｓにおいて、外部から、行列Ａの（２，２）成分であるＡ３に対応する外部データが演算器に供給されることにより、該演算器は、新たな外部データに対応する値であるＡ３、及び既存の内部データに対応する値であるＢ２に対する乗算演算を行うことができる。該乗算演算の結果であるＡ３＊Ｂ２は、第２バッファに累積して保存され得る。該乗算演算の結果であるＡ３＊Ｂ２が、第２バッファに累積されることにより、第２バッファは、Ａ２＊Ｂ０＋Ａ３＊Ｂ２という値を保存することができる。Ａ２＊Ｂ０＋Ａ３＊Ｂ２は、行列Ａと行列Ｂとの乗算演算が行われることによって生成される行列の（２，１）成分に対応する値でもある。

【0050】

一部実施形態による半導体メモリ装置は、前述の過程を反復することにより、行列Ａと行列Ｂとの乗算演算を行うことができる。メモリバンクグループからデータが読み取られる第１周期より迅速な周期である第２周期で外部データが供給されることにより、半導体メモリ装置は、行列Ａと行列Ｂとの乗算演算を、従来よりはるかに迅速に行うことができる。一方、半導体メモリ装置が行うことができる演算は、行列積演算に制限されるものではない。該半導体メモリ装置が多様な演算を行うことができ、任意のＰＩＭ演算命令により、半導体メモリ装置に含まれる構成が、多様な方式によって制御され得るということは、当該技術分野の通常の技術者であるならば、容易に理解するであろう。

【0051】

図８は、一部実施形態による半導体メモリ装置の動作方法と、従来技術による半導体メモリ装置の動作方法との性能を比較するためのシミュレーション結果を示す図面である。

【0052】

図８を参照すれば、一部実施形態による半導体メモリ装置、及び従来技術による半導体メモリ装置それぞれが、３２ビット浮動小数点データの乗算演算を、２０４，８００回行うために必要となる遅延時間（サイクル）を比較した図面である。該遅延時間は、メモリシミューレータRamulatorを利用して測定された。

【0053】

グラフ（８１０）を参照すれば、従来技術による半導体メモリ装置が、３２ビット浮動小数点データの乗算演算を２０４，８００回行うために必要となる遅延時間は、約７３０サイクルであるということが分かり、グラフ（８２０）を参照すれば、一部実施形態による半導体メモリ装置が、３２ビット浮動小数点データの乗算演算を２０４，８００回行うために必要となる遅延時間は、約３９０サイクルであるということが分かる。

【0054】

一部実施形態による半導体メモリ装置の動作方法によれば、同一数の乗算演算を行うために、従来技術よりさらに少ないサイクルのみを必要とし、一部実施形態による半導体メモリ装置の演算速度が、従来技術による半導体メモリ装置の演算速度より大幅に速くなることを確認することができる。

【0055】

図９は、他の実施形態による半導体メモリ装置の構成を示す図面である。図９を参照すれば、バンクグループ単位の並列性を利用する半導体メモリ装置１０を図示した図１とは異なり、バンク単位の並列性を利用する半導体メモリ装置９０が図示されている。半導体メモリ装置９０は、半導体メモリ装置１０と基本的な構造は、同一であるが、メモリバンクグループそれぞれごとに演算器が割り当てられるものではなく、メモリバンクグループに含まれるメモリバンクそれぞれごとに演算器が割り当てられる点で差がある。

【0056】

例えば、半導体メモリ装置９０は、メモリバンク９１０、メモリバンク９１５、内部メモリバス９２０、演算器９３０及び演算器９３５を含んでもよい。メモリバンク９１０は、演算器９３０と連結され、メモリバンク９１５は、演算器９３５と連結される。演算器９３０及び演算器９３５は、互いに独立して演算作業を行うことができる。例えば、演算器９３０がメモリバンク９１０から受信されたデータを利用して演算作業を行うとき、演算器９３５も、メモリバンク９１５から受信されたデータを利用して演算作業を行うことができる。演算器９３０及び演算器９３５それぞれが、図１を参照して説明した第１演算器１３０と同一または類似の方式で動作することができるということは、当該技術分野の通常の技術者に自明であるので、重複説明は、省略する。

【0057】

図１０は、一部実施形態による半導体メモリ装置に含まれる演算器の動作方法を示すフローチャートである。図１０を参照すれば、半導体メモリ装置に含まれる演算器の動作方法は、図１ないし図９に図示された演算器において時系列的に処理される段階によって構成される。従って、以下で省略された内容であるとしても、図１ないし図９の演算器について以上で記述された内容は、図１０の演算器の動作方法にも適用されるということが分かる。

【0058】

段階１０１０において、演算器は、第１周期ごとに、メモリバンクグループから、メモリバンクグループに保存された内部データを受信することができる。同一メモリバンクグループから内部データが読み取られる周期は、物理的な制約により、第１周期に制限される。

【0059】

段階１０２０において、該演算器は、第１周期より短い第２周期ごとに、内部メモリバスを介して、メモリバンクグループの外部に保存されるか、あるいはメモリバンクグループの外部で処理される外部データを受信することができる。該外部データは、半導体メモリ装置に含まれるメモリチャネルのうち、メモリバンクグループを含むメモリチャネル以外の他のメモリチャネルに保存されたデータ、半導体メモリ装置の外部の他のメモリ装置に保存されたデータ、及び半導体メモリ装置外部のホストプロセッサで処理されるデータのうち少なくとも一つとし得る。該半導体メモリ装置外部のホストプロセッサは、ＣＰＵ、ＧＰＵ、ＤＳＰなどとし得るが、それらに制限されるものではない。

【0060】

第１周期は、同一メモリバンクグループに連続してアクセスする場合の遅延時間ｔＣＣＤ＿Ｌに対応し、第２周期は、互いに異なるメモリバンクグループに交互にアクセスする場合の遅延時間ｔＣＣＤ＿Ｓに対応する。一例において、第１周期は、第２周期のｎ倍（ｎは、２以上の自然数）とし得る。ただし、ｎは、必ずしも２以上の自然数である必要はなく、ｎは、２以上でありさえすれば、いかなる値を有してもよい。

【0061】

段階１０３０において、該演算器は、第２周期ごとに、内部データ及び外部データに対するＰＩＭ演算を行うことができる。該ＰＩＭ演算は、半導体メモリ装置内部において、プロセッシング機能を有する演算器によって行われる演算を意味する。そのように、本開示の一部実施形態によれば、メモリバンクグループからデータが読み取られる遅延時間ｔＣＣＤ＿Ｌが、一般的なメモリ使用時、データが読み取られる遅延時間ｔＣＣＤ＿Ｓより長いために発生する待機時間に、外部データが第２周期で演算器に供給され、それにより、該演算器は、第２周期で演算を行うことができる。該演算器は、内部データ及び外部データに係わる演算のために、内部データをｎ回再使用することができる。該第２周期は、第１周期より短いので、一部実施形態による半導体メモリ装置の動作方法によれば、演算器の演算速度が速くなる。

【0062】

該演算器は、内部データ及び外部データに係わる演算の結果を、第１周期を第２周期で除した商であるｎに対応する個数の複数のバッファそれぞれに、１回ずつ交互に保存することができる。例えば、該演算器は、ｎ個のバッファのうち、内部データ及び外部データに係わる演算の結果を保存するバッファを選択するための制御信号を出力することにより、ｎ個のバッファのうち演算器と連結される１つのバッファを選択することができる。

【0063】

一方、前述の演算器の動作方法は、その方法を遂行する命令語を含む１以上のプログラムが記録されたコンピュータ読み取り可能記録媒体に記録されてもよい。コンピュータ読み取り可能記録媒体の例には、ハードディスク、フロッピィーディスク及び磁気テープのような磁気媒体（magnetic media）；ＣＤ－ＲＯＭ（compact disc read only memory）、ＤＶＤ（digital versatile disc）のような光記録媒体（optical media）、フロプティカルディスク（floptical disk）のような磁気・光媒体（magneto-optical media）；及びＲＯＭ（read-only memory）、ＲＡＭ（random access memory）、フラッシュメモリのようなプログラム命令を保存して遂行するように特別に構成されたハードウェア装置が含まれる。該プログラム命令語の例には、コンパイラによって作われるような機械語コードだけではなく、インタープリタなどを使用し、コンピュータによって実行される高級言語コードを含む。

【0064】

図１１は、一部実施形態による電子システムの構成を示すブロック図である。図１１を参照すれば、電子システム１１００は、ニューラルネットワークを基に、入力データをリアルタイムに分析し、有効な情報を抽出し、抽出された情報を基に、状況判断を行ったり、電子システム１１００が搭載される電子デバイスの構成を制御したりすることができる。例えば、電子システム１１００は、ドローン（drone）、先進運転支援システム（ＡＤＡＳ：advanced drivers assistance system）のようなロボット装置、スマートＴＶ（television）、スマートフォン、医療デバイス、モバイルデバイス、映像表示デバイス、計測デバイス、ＩｏＴデバイスなどに適用されることができ、それ以外にも、多種の電子デバイスのうち少なくとも一つにも搭載され得る。例えば、電子システム１１００は、サーバであってもよい。

【0065】

電子システム１１００は、プロセッサ１１１０、半導体メモリ装置１１２０、ニューラルネットワーク装置１１３０、システムメモリ１１４０、センサモジュール１１５０及び通信モジュール１１６０を含んでもよい。電子システム１１００は、入出力モジュール、セキュリティモジュール、電力制御装置などをさらに含んでもよい。電子システム１１００のハードウェア構成のうち一部は、少なくとも１つの半導体チップに搭載され得る。

【0066】

プロセッサ１１１０は、電子システム１１００の全般的な動作を制御する。プロセッサ１１１０は、１つのプロセッサコア（single core）を含むか、あるいは複数のプロセッサコア（multi-core）を含んでもよい。プロセッサ１１１０は、システムメモリ１１４０に保存されたプログラム及び／またはデータを処理または実行することができる。一部実施形態において、プロセッサ１１１０は、システムメモリ１１４０に保存されたプログラムを実行することにより、ニューラルネットワーク装置１１３０の機能を制御することができる。プロセッサ１１１０は、ＣＰＵ、ＧＰＵ、ＡＰ（application processor）などによって具現され得る。

【0067】

半導体メモリ装置１１２０は、プログラム、データまたは命令（instructions）を一時的に保存することができる。例えば、システムメモリ１１４０に保存されたプログラム及び／またはデータが、プロセッサ１１１０の制御または起動コードにより、半導体メモリ装置１１２０に一時的に保存される。半導体メモリ装置１１２０は、ＤＲＡＭのようなメモリによって具現され得る。一方、半導体メモリ装置１１２０は、図１ないし図１０を参照して説明した半導体メモリ装置に対応する。半導体メモリ装置１１２０は、ＰＩＭに該当するので、データを保存するメモリ機能だけではなく、演算作業を行うプロセッサの機能を遂行することができる。それにより、プロセッサ１１１０に演算作業が過度に割り当てられず、電子システム１１００の全体的な性能が上昇する。

【0068】

ニューラルネットワーク装置１１３０は、受信される入力データを基に、ニューラルネットワークの演算を行い、遂行結果を基に、情報信号を生成することができる。該ニューラルネットワークは、ＣＮＮ(convolutional neural network）、ＲＮＮ（recurrent neural network）、ＦＮＮ（feedforward neural network）、Deep Belief Networks、Restricted Boltzman Machinesなどを含んでもよいが、それらに制限されるものではない。

【0069】

該情報信号は、音声認識信号、事物認識信号、映像認識信号、生体情報認識信号のような多種の認識信号のうち一つを含んでもよい。例えば、ニューラルネットワーク装置１１３０は、ビデオストリームに含まれるフレームデータを入力データとして受信し、フレームデータから、フレームデータが示すイメージに含まれた事物に係わる認識信号を生成することができる。しかし、それらに制限されるものではなく、電子システム１１００が搭載された電子装置の種類または機能により、ニューラルネットワーク装置１１３０は、多種の入力データを受信することができ、該入力データによる認識信号を生成することができる。

【0070】

システムメモリ１１４０は、データを保存するための保存場所であり、ＯＳ（operating system）、各種プログラム及び各種データを保存することができる。本実施形態において、システムメモリ１１４０は、ニューラルネットワーク装置１１３０の演算遂行過程において生成される中間結果を保存することができる。

【0071】

システムメモリ１１４０は、揮発性メモリまたは不揮発性メモリのうち少なくとも一つを含んでもよい。該不揮発性メモリは、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭ（登録商標）、ＦＲＡＭ（登録商標）などを含む。該揮発性メモリは、ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭなどを含む。本実施形態において、システムメモリ１１４０は、ＨＤＤ、ＳＳＤ、ＣＦ、ＳＤ、Micro－ＳＤ、Mini－ＳＤ、ｘＤまたはMemory Stickのうち少なくとも一つを含んでもよい。

【0072】

センサモジュール１１５０は、電子システム１１００が搭載される電子装置周辺の情報を収集することができる。センサモジュール１１５０は、電子装置の外部から信号（例えば、映像信号、音声信号、磁気信号、生体信号、タッチ信号など）をセンシングまたは受信し、センシングまたは受信された信号をデータに変換することができる。そのために、センサモジュール１１５０は、センシング装置、例えば、マイク、撮像装置、イメージセンサ、ライダ（ＬＩＤＡＲ：light detection and ranging）センサ、超音波センサ、赤外線センサ、バイオセンサ及びタッチセンサのような多種のセンシング装置のうち少なくとも一つを含んでもよい。

【0073】

センサモジュール１１５０は、変換されたデータをニューラルネットワーク装置１１３０に、入力データとして提供することができる。例えば、センサモジュール１１５０は、イメージセンサを含んでもよく、該電子装置の外部環境を撮影してビデオストリームを生成し、該ビデオストリームの連続するデータフレームを、ニューラルネットワーク装置１１３０に入力データとして順に提供することができる。しかし、それに制限されるものではなく、センサモジュール１１５０は、多種のデータをニューラルネットワーク装置１１３０に提供することができる。

【0074】

通信モジュール１１６０は、外部デバイスと通信することができる多様な有線または無線のインターフェースを具備することができる。例えば、通信モジュール１１６０は、ローカルエリアネットワーク（ＬＡＮ：local area network）、Ｗｉ－Ｆｉ（wireless fidelity）のような無線ローカルエリアネットワーク（ＷＬＡＮ：wireless local area network）、ブルートゥース（登録商標）（Bluetooth）のような無線パーソナルエリアネットワーク（ＷＰＡＮ：wireless personal area network）、無線ＵＳＢ（universal serial bus）、Zigbee、ＮＦＣ（near field communication）、ＲＦＩＤ（radio frequency identification）、ＰＬＣ（power line communication）、または３Ｇ（３ｒｄ generation）・４Ｇ（４th generation）・ＬＴＥ（long-term evolution）のような移動通信網（mobile cellular network）に接続可能な通信インターフェースなどを含んでもよい。

【0075】

以上、本実施形態について詳細に説明したが、本発明の権利範囲は、それらに限定されるものではなく、特許請求の範囲で定義している本発明の基本概念を利用した当業者の多くの変形及び改良形態も、本発明の権利範囲に属する。

【産業上の利用可能性】

【0076】

本発明の、ＰＩＭを採用する半導体メモリ装置及びその動作方法は、例えば、データ保存関連の技術分野に効果的に適用可能である。

【符号の説明】

【0077】

１０，９０，１１２０ 半導体メモリ装置
１１０ 第１メモリバンクグループ
１１５ 第２メモリバンクグループ
１２０，９２０ 内部メモリバス
１３０ 第１演算器
１３５ 第２演算器
５１０，５２０ メモリチャネル
６１０，６１５ 被演算子バッファ
６２０ ＡＬＵ
６３０ 第１バッファ
６３５ 第２バッファ
６４０ セレクタ
６５０ マルチプレクサ
９１０，９１５ メモリバンク
９３０，９３５ 演算器
１１００ 電子システム
１１１０ プロセッサ
１１３０ ニューラルネットワーク装置
１１４０ システムメモリ
１１５０ センサモジュール
１１６０ 通信モジュール

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】