7044869 消去ゲートを有する分割ゲートフラッシュメモリセルの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-03-22

(45)【発行日】2022-03-30

(54)【発明の名称】消去ゲートを有する分割ゲートフラッシュメモリセルの製造方法

(51)【国際特許分類】

   H01L 27/11524 20170101AFI20220323BHJP

   H01L 21/336 20060101ALI20220323BHJP

   H01L 29/788 20060101ALI20220323BHJP

   H01L 29/792 20060101ALI20220323BHJP

【ＦＩ】

H01L27/11524

H01L29/78 371

【請求項の数】 8

(21)【出願番号】P 2020519326

(86)(22)【出願日】2018-09-21

(65)【公表番号】

(43)【公表日】2020-12-10

(86)【国際出願番号】 US2018052302

(87)【国際公開番号】W WO2019070428

(87)【国際公開日】2019-04-11

【審査請求日】2021-07-12

(31)【優先権主張番号】62/567,840

(32)【優先日】2017-10-04

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/137,399

(32)【優先日】2018-09-20

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】特許業務法人英知国際特許事務所

(72)【発明者】

【氏名】ヤン、ジェン－ウェイ

(72)【発明者】

【氏名】チェン、チュン－ミン

(72)【発明者】

【氏名】ウー、マン－タン

(72)【発明者】

【氏名】ファン、チェン－チー

(72)【発明者】

【氏名】ドー、ナン

【審査官】加藤 俊哉

(56)【参考文献】

【文献】米国特許出願公開第２０１６／０２１８１９５（ＵＳ，Ａ１）

【文献】特開２００１－３３８９９６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０２１８１１０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／０１１７２８５（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／１１５２４

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

メモリデバイスを形成する方法であって、
メモリエリア、第１の周辺エリア、及び第２の周辺エリアを有する半導体基板を提供するステップと、
前記メモリエリア、前記第１の周辺エリア、及び前記第２の周辺エリア内の前記半導体基板の表面上に、第１の絶縁層を形成するステップと、
前記メモリエリア、前記第１の周辺エリア、及び前記第２の周辺エリア内の前記第１の絶縁層上に、第１のポリシリコン層を形成するステップと、
前記第１のポリシリコン層を前記第１の周辺エリア及び前記第２の周辺エリアから除去し、前記メモリエリアから前記第１のポリシリコン層の部分を除去して、前記メモリエリア内の前記第１のポリシリコン層の第１のポリシリコンブロックを残すステップであって、前記第１のポリシリコンブロックは、対向する第１の端部及び第２の端部を有する、ステップと、
前記第１のポリシリコンブロックの下に配設されていない前記第１の絶縁層の部分を除去するステップと、
前記メモリエリア内の前記第１のポリシリコンブロックの前記第１の端部に隣接する前記半導体基板内に、第１のソース領域を形成するステップと、
前記第２の周辺エリア内の前記半導体基板の前記表面上に、第２の絶縁層を形成するステップと、
前記第１のポリシリコンブロックの前記第１の端部の上縁部を包み込む、第３の絶縁層を形成するステップと、
前記メモリエリア内の前記第１のソース領域の上方の前記半導体基板の前記表面上に、第４の絶縁層を形成するステップと、
前記第１のポリシリコンブロックの前記第２の端部に隣接する前記メモリエリア内の前記半導体基板の表面上、及び前記第１の周辺エリア内の前記半導体基板の前記表面上に、第５の絶縁層を形成するステップと、
前記メモリエリア、前記第１の周辺エリア、及び前記第２の周辺エリア内の前記第２、前記第３、前記第４、及び前記第５の絶縁層上に、第２のポリシリコン層を形成するステップと、
前記第２のポリシリコン層の部分を除去し、前記第４の絶縁層上及び前記第１のソース領域の上方の前記第２のポリシリコン層の第２のポリシリコンブロックと、前記第１のポリシリコンブロックの前記第２の端部の横方向に隣接する前記メモリエリア内の前記第５の絶縁層上の、前記第２のポリシリコン層の第３のポリシリコンブロックと、前記第１の周辺エリア内の前記第５の絶縁層上の前記第２のポリシリコン層の第４のポリシリコンブロックと、前記第２の周辺エリア内の前記第２の絶縁層上の前記第２のポリシリコン層の第５のポリシリコンブロックと、を残すステップと、
前記メモリエリア内の前記第３のポリシリコンブロックに隣接する前記半導体基板内に、第１のドレイン領域を形成するステップと、
前記第４のポリシリコンブロックの第１の側に隣接する前記半導体基板内に、第２のソース領域を形成するステップと、
前記第４のポリシリコンブロックの前記第１の側の反対側の、前記第４のポリシリコンブロックの第２の側に隣接する前記半導体基板内に、第２のドレイン領域を形成するステップと、
前記第５のポリシリコンブロックの第１の側に隣接する前記半導体基板内に、第３のソース領域を形成するステップと、
前記第５のポリシリコンブロックの前記第１の側の反対側の、前記第５のポリシリコンブロックの第２の側に隣接する前記半導体基板内に、第３のドレイン領域を形成するステップと、を含み、
前記第５の絶縁層の厚さは、前記第２の絶縁層の厚さより小さく、
前記第５の絶縁層の前記厚さは、前記第３の絶縁層の厚さより小さく、
前記第３の絶縁層の前記厚さは、前記第４の絶縁層の厚さより小さい、方法。

【請求項2】

前記第１のポリシリコンブロックの上面は傾斜し、前記第１のポリシリコンブロックの前記第１の端部の鋭い縁部で終端するように、前記第１のポリシリコンブロックの上面の一部分を除去するステップと、を更に含む、請求項１に記載の方法。

【請求項3】

前記第２のポリシリコンブロックは、前記鋭い縁部を包み込むノッチを含む、請求項２に記載の方法。

【請求項4】

前記第２、前記第３、前記第４、及び前記第５のポリシリコンブロックを残す、前記第２のポリシリコン層の前記部分を前記除去するステップは、単一のポリシリコンエッチングを使用して実施される、請求項１に記載の方法。

【請求項5】

前記第１の周辺エリア及び前記第２の周辺エリアから前記第１のポリシリコン層を除去し、前記メモリエリアから前記第１のポリシリコン層の前記部分の前記除去して、前記メモリエリア内の前記第１のポリシリコン層の前記第１のポリシリコンブロックを残すステップは、単一のポリシリコンエッチングを使用して実施される、請求項１に記載の方法。

【請求項6】

前記第１のポリシリコンブロックの前記第１及び前記第２の端部上に絶縁材料のスペーサを形成するステップと、
前記第３の絶縁層を形成する前に、前記第１のポリシリコンブロックの前記第１の端部上の前記絶縁材料のスペーサを除去するステップと、を更に含む、請求項１に記載の方法。

【請求項7】

前記第２、前記第３、前記第４、及び前記第５のポリシリコンブロックの上面に、シリケートを形成するステップを更に含む、請求項１に記載の方法。

【請求項8】

前記第１、前記第２及び前記第３のドレイン領域、並びに前記第２及び前記第３のソース領域の上方にある前記半導体基板の前記表面の部分上に、シリケートを形成するステップを更に含む、請求項７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願）
本出願は、２０１７年１０月４日出願の米国特許仮出願第６２／５６７，８４０号及び２０１８年９月２０日出願の米国特許出願第１６／１３７，３９９号の利益を主張するものである。

【0002】

（発明の分野）
本発明は、不揮発性メモリアレイに関する。

【背景技術】

【0003】

分割ゲート不揮発性メモリセル、及びかかるセルのアレイは周知である。例えば、米国特許第５，０２９，１３０号（「’１３０号特許」）は、分割ゲート不揮発性メモリセルのアレイを開示し、あらゆる目的のために参照により本明細書に組み込まれる。メモリセルを図１に示す。各メモリセル１０は、半導体基板１２内に形成され、チャネル領域１８をその間に有するソース領域及びドレイン領域１４／１６を含む。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方及びドレイン領域１６の一部分の上方に形成され、それから絶縁される（かつその伝導率を制御する）。制御ゲート２２は、チャネル領域１８の第２の部分の上方に配設され、そこから絶縁される（かつその伝導率を制御する）第１の部分２２ａと、浮遊ゲート２０の上方に延在する第２の部分２２ｂと、を有する。浮遊ゲート２０及び制御ゲート２２は、ゲート酸化物２６によって基板１２から絶縁される。

【0004】

メモリセルは、制御ゲート２２上に高圧正電圧を印加することによって消去され（ここで電子は、浮遊ゲートから除去される）、それにより、ファウラーノルドハイムトンネリングによって浮遊ゲート２０から制御ゲート２２まで中間絶縁体２４を通って浮遊ゲート２０上の電子をトンネリングさせる。

【0005】

メモリセルは、制御ゲート２２上に正電圧、及びドレイン１６上に正電圧を印加することによってプログラミングされる（ここで電子は、浮遊ゲート上に印加される）。電子電流は、ソース１４からドレイン１６に向かって流れることになる。電子は、制御ゲート２２と浮遊ゲート２０との間の間隙に達すると、加速し発熱する。熱せられた電子のいくらかは、浮遊ゲート２０からの静電引力に起因してゲート酸化物２６を通って浮遊ゲート２０の上に注入される。

【0006】

メモリセルは、ドレイン１６及び制御ゲート２２上に正の読み出し電圧を印加することによって読み出される（制御ゲート下のチャネル領域をオンにする）。浮遊ゲート２０が正に帯電する（すなわち、電子を消去し、ドレイン１６に正に結合する）場合、浮遊ゲート２０下のチャネル領域の部分は、次に同様にオンになり、電流は、チャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラミングされる）場合、次に浮遊ゲート２０下のチャネル領域の部分は、ほとんど又は完全にオフになり、電流は、チャネル領域１８を流れず（又はわずかに流れる）、プログラミングされた状態又は「０」の状態として検出される。当業者は、ソース及びドレインに互換性があり得ることを理解しており、ここで浮遊ゲートは、図２に示されるようにドレインの代わりにソースの上方に部分的に延在し得る。

【0007】

３つ以上のゲートを有する分割ゲートメモリセルもまた既知である。例えば、米国特許第８，７１１，６３６号（「’６３６特許」）は、浮遊ゲートにより良好に容量結合するために、ソース領域の上方に配設され、ソース領域から絶縁された追加の結合ゲートを有するメモリセルを開示している。例えば、ソース領域１４の上方に配設された結合ゲート２４を示す図３を参照されたい。

【0008】

米国特許第６，７４７，３１０号（「’３１０特許」）には、４ゲートメモリが開示されている。例えば、図４に示されるように、メモリセルは、ソース領域１４、ドレイン領域１６、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０、チャネル領域１８の第２の部分の上方にある選択ゲート２８、浮遊ゲート２０の上方にある制御ゲート２２、及びソース領域１４の上方にある消去ゲート３０を有する。プログラミングは、浮遊ゲート２０上にそれ自体を注入するチャネル領域１８からの熱せられた電子によって示される。消去は、浮遊ゲート２０から消去ゲート３０へトンネリングする電子によって示される。

【0009】

図１及び図２のメモリセルは、いくつかの技術ノードのフラッシュメモリとしてうまく使用されてきた。これは、低コストのプロセスで比較的容易に実装され、優れた性能を示す。１つの欠点は、セルサイズが大きく、したがって先進技術ノードに対して競合的であり得ることである。図４のメモリセルは、いくつかの先進技術ノードの埋め込みフラッシュとしてうまく使用されてきた。これは、非常に優れた品質及び競合力のあるセルサイズを有する。しかしながら、プロセスコストは、図１及び図２中のセルのプロセスコストより高く、より複雑である。図３のメモリセルは、図４のメモリセルより複雑ではない。これは、それぞれのセル内のゲートが１つ少ないためである。しかし、従来の製造技術は、依然として複雑であり、メモリセルサイズの縮小を完全には可能にしない。

【発明の概要】

【0010】

上述した問題及び必要性は、メモリデバイスを形成する方法によって対処され、この方法は、
メモリエリア、第１の周辺エリア、及び第２の周辺エリアを有する半導体基板を提供するステップと、
メモリエリア、第１の周辺エリア、及び第２の周辺エリア内の基板の表面上に、第１の絶縁層を形成するステップと、
メモリエリア、第１の周辺エリア、及び第２の周辺エリア内の第１の絶縁層上に、第１のポリシリコン層を形成するステップと、
第１のポリシリコン層を第１の周辺エリア及び第２の周辺エリアから除去し、メモリエリアから第１のポリシリコン層の部分を除去して、メモリエリア内の第１のポリシリコン層の第１のポリシリコンブロックを残すことステップであって、第１のポリシリコンブロックは、対向する第１の端部及び第２の端部を有する、ステップと、
第１のポリシリコンブロックの下に配設されていない第１の絶縁層の部分を除去するステップと、
メモリエリア内の第１のポリシリコンブロックの第１の端部に隣接する基板内に、ソース領域を形成するステップと、
第２の周辺エリア内の基板の表面上に、第２の絶縁層を形成するステップと、
第１のポリシリコンブロックの第１の端部の上縁部を包み込む、第３の絶縁層を形成するステップと、
メモリエリア内のソース領域の上方の基板の表面上に、第４の絶縁層を形成するステップと、
第１のポリシリコンブロックの第２の端部に隣接するメモリエリア内の基板の表面上、及び第１の周辺エリア内の基板の表面上に、第５の絶縁層を形成するステップと、
メモリエリア、第１の周辺エリア、及び第２の周辺エリア内の第２、第３、第４、及び第５の絶縁層上に、第２のポリシリコン層を形成するステップと、
第２のポリシリコン層の部分を除去して、第４の絶縁層上及びソース領域の上方の第２のポリシリコン層の第２のポリシリコンブロックと、第１のポリシリコンブロックの第２の端部の横方向に隣接するメモリエリア内の第５の絶縁層上の、第２のポリシリコン層の第３のポリシリコンブロックと、第１の周辺エリア内の第５の絶縁層上の第２のポリシリコン層の第４のポリシリコンブロックと、第２の周辺エリア内の第２の絶縁層上の第２のポリシリコン層の第５のポリシリコンブロックと、を残すステップと、
メモリエリア内の第３のポリシリコンブロックに隣接する基板内に、ドレイン領域を形成するステップと、
第４のポリシリコンブロックの第１の側に隣接する基板内に、第２のソース領域を形成するステップと、
第４のポリシリコンブロックの第１の側の反対側の、第４のポリシリコンブロックの第２の側に隣接する基板内に、第２のドレイン領域を形成するステップと、
第５のポリシリコンブロックの第１の側に隣接する基板内に、第３のソース領域を形成するステップと、
第５のポリシリコンブロックの第１の側の反対側の、第５のポリシリコンブロックの第２の側に隣接する基板内に、第２のドレイン領域を形成するステップと、を含む。

【0011】

本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。

【0012】

【0013】

【0014】

【0015】

【0016】

【図面の簡単な説明】

【0017】

【図1】従来の２ゲートメモリセルの断面図である。

【図2】従来の２ゲートメモリセルの断面図である。

【図3】従来の３ゲートメモリセルの断面図である。

【図4】従来の４ゲートメモリセルの断面図である。

【図5A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図5B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図6A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図6B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図7A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図7B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図8A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図8B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図9A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図9B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図10A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図10B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図11A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図11B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図12A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図12B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図13A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図13B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図14A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図14B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図15A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図15B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図16A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図16B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図17A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図17B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図18A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図18B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図19A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図19B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図20A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図20B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図21A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図21B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図22A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図22B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図23A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図23B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図24A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図24B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図25A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図25B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図26A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図26B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図27A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図27B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図28A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図28B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【図29A】半導体基板のメモリエリアの断面図であり、メモリセルの対を形成する工程を示す。

【図29B】半導体基板の低電圧論理回路エリア及び高電圧論理回路エリアの断面図であり、低電圧論理デバイス及び高電圧論理デバイスを形成する工程を示す。

【発明を実施するための形態】

【0018】

本発明は、論理デバイスも形成される基板上に３ゲートメモリセルを作製するための新しい技術を伴う。図５Ａ～図２９Ａは、基板のメモリエリア内のメモリセルの形成を示し、図５Ｂ～図２９Ｂは、同じ基板の周辺エリア内の低（例えば、１．２Ｖ）及び高（ＨＶ）論理回路、すなわち低電圧論理回路（周辺）エリア（ＬＶエリア）及び高電圧論理回路（周辺）エリア（ＨＶエリア）の形成を示す。このプロセスは、図５Ａ～図５Ｂに示すように、半導体基板４０上に（パッド）二酸化ケイ素（酸化物）層４２を形成し、続いて、パッド酸化物層４２上に窒化ケイ素（窒化物）層４４を形成することによって開始する。マスキング工程（すなわち、フォトリソグラフィフォトレジスト堆積、露光、選択的フォトレジスト除去）及びエッチングを実施して、基板内に延在する溝部４６を形成する。溝部４６は、ＬＶエリア及びＨＶエリアを分離し、メモリセルがメモリエリア内に形成される活性領域の列を分離する。次いで、フォトレジストを除去する。図５Ａ～図５Ｂを参照されたい。

【0019】

溝部４６に酸化物４８を充填し、上面をＣＭＰによって窒化物層４４と同じ高さに平坦化する（すなわちＳＴＩ絶縁技術）。図６Ａ～図６Ｂを参照されたい。窒化物４４を窒化物エッチングによって除去し、パッド酸化物４２を露出させたままにする。図７Ａ～図７Ｂを参照されたい。パッド酸化物４２を酸化物エッチングによって除去し、任意の犠牲酸化物層５０を基板表面上に形成する。この時点で、インプラントも実施することができる（例えば、ＺＭＯＳインプラント）。図８Ａ～図８Ｂを参照されたい。基板の異なる領域に異なる材料を選択的に埋め込むために、マスキング材料の形成及びインプラントを複数回繰り返し実施する。例えば、図９Ａ～図９Ｂを参照されたい。フォトレジスト５２が３つのエリア全てに形成され、メモリエリア及びＨＶエリアから除去されており、それによってインプランテーションは、基板のメモリエリア及びＨＶエリアに影響を及ぼすが、ＬＶエリアには影響を及ぼさない。フォトレジストの除去後、酸化物エッチングを使用して犠牲酸化物５０を除去する。酸化物層５４（浮遊ゲートと基板との間の絶縁体の働きをすることになるため、浮遊ゲート酸化物とも呼ばれる）を基板４０上に形成し、ポリシリコン層５６（その部分が浮遊ゲートの働きをすることになるため、浮遊ゲートポリとも呼ばれる）を酸化物層５４の上方に形成する。図１０Ａ～図１０Ｂを参照されたい。この構造は、化学機械研磨（ＣＭＰ）によって平坦化される。図１１Ａ～図１１Ｂを参照されたい。ＳＴＩ酸化物４８の頂部を酸化物エッチングによって陥凹させ、それにより、それらの上面をポリ層５６の上面より下方に陥凹させる。次いで、窒化物層５８を構造上に形成する。図１２Ａ～図１２Ｂを参照されたい。マスキング工程（フォトレジスト６０を堆積し、フォトレジスト６０の部分を選択的に露出させ、かつ除去する）、続いて窒化物エッチングを使用して、メモリエリア内の窒化物層５８内に溝部６２を形成する（溝部６２の底部の下のポリ層５６を露出させる）。図１３Ａを参照されたい。周辺ＬＶ及びＨＶエリア内の窒化物５８が維持される。図１３Ｂを参照されたい。この時点で、適切なインプラントを実施することができる。酸化プロセスを実施して、溝部６２の底部のポリ層５６の露出部分を酸化させ、ポリ層５６の酸化領域６４を生成し、それにより、ポリ層５６のこれらの部分のそれぞれに、湾曲／傾斜した上面をもたせる。図１４Ａを参照されたい。周辺領域内のポリ層５６が維持される。図１４Ｂを参照されたい。

【0020】

次いで、溝部６２に、酸化物堆積及びＣＭＰによって酸化物６６を充填する。図１５Ａ～図１５Ｂを参照されたい。窒化物層５８を窒化物エッチングによって除去し、ポリ層５６を露出させる。図１６Ａ～図１６Ｂを参照されたい。ポリエッチングを使用して、ポリ層５６の全ての露出部分を除去する（残りの酸化物６６の下のメモリエリア内の部分を残す）。ポリ層５６のその残りの部分は、湾曲した／傾斜した上面を有し、浮遊ゲートとなるポリ層５６のブロック５６ａである。１対のみが図に示されているが、複数の対が形成される。ポリ層５６を論理エリアから完全に除去する。図１７Ａ～図１７Ｂを参照されたい。酸化物スペーサ６８を、酸化物堆積（例えば、高温酸化物ＨＴＯによる）及びエッチングによってポリブロック５６ａの側面に形成する。酸化物エッチングにより、露出した基板表面に残っているあらゆる酸化物が除去される。図１８Ａ～図１８Ｂを参照されたい。酸化物層７０（例えば、急速熱酸化ＲＴＯ及び／又はＨＴＯ）を基板上に形成する。図１９Ａ～図１９Ｂを参照されたい。マスキング工程を実施して、メモリエリア内のポリブロック５６ａの対の間の空間を除く、構造をフォトレジスト７２で覆う。インプラントの後、酸化物エッチングを使用して、互いに対向するポリブロック５６ａの側面から離れる方向に酸化物を陥凹させる。また、インプラントを実施して、ポリブロック５６ａの対の間の基板内にソース領域７４を形成する。図２０Ａ～図２０Ｂを参照されたい。フォトレジストの除去後、酸化物堆積（例えば、ＨＴＯ）を使用して、メモリエリア内のポリブロック５６ａの露出した縁部の周囲に酸化物層７６を形成する。この酸化物層は、消去トンネル酸化物となり、最近エッチングされたポリブロック５６ａの露出した側面／角部上に直接形成されるため、有利に薄くなり得る。酸化物７０は、他の場所では厚くなる。図２１Ａ～図２１Ｂを参照されたい。一連のマスキング及びインプラント工程を使用して、構造をフォトレジストＰＲで選択的に覆い、基板の異なるエリアを埋め込む。図２２Ａ～図２２Ｂ（論理ウェルインプラント）、図２３Ａ～図２３Ｂ（論理ウェルインプラント）及び図２４Ａ～図２４Ｂ（ＬＶＯＸ Ｄｉｐ）を参照されたい。

【0021】

マスキング工程を実施して、ＨＶエリアと、ポリブロック５６ａの対の間のメモリエリアの部分とをフォトレジスト８０で覆う。次いで、酸化物エッチングを使用して、酸化物７０の露出部分（すなわち、メモリエリア内及びＬＶエリア内のポリブロック５６ａの対の外側のエリア内）を除去する。図２５Ａ～図２５Ｂを参照されたい。基板４０の露出部分を酸化させて、メモリエリア及びＬＶエリア内に酸化物８２の薄層を形成し、ソース領域７４上の酸化物を厚くする。次いで、構造上にポリシリコン８４の層を堆積し、続いてポリシリコン８４上にＳＩＯＮ層８６を堆積する。図２６Ａ～図２６Ｂを参照されたい。次いで、マスキング工程を実行して、構造の部分をフォトレジスト８８で覆い、メモリ及び周辺エリアからＳＩＯＮ層８６及びポリ層８４の露出部分を選択的に除去する。この工程により、メモリエリア内の浮遊ゲートポリブロック５６ａのそれぞれの対に対するソース領域の上方のポリブロック８４ａ（消去ゲートとなる）及び基板の外側部分の上方のポリブロック８４ｂ（ワード線ゲートとなる）と、ＬＶエリア内のポリブロック８４ｃ（ＬＶ周辺回路の論理ゲートとなる）及びＨＶエリア内のポリブロック８４ｄ（ＨＶ周辺回路の論理ゲートとなる）とが残される。図２７Ａ～図２７Ｂを参照されたい。フォトレジスト８８及びＳＩＯＮ層８６を除去し、構造をアニールする。図２８Ａ～図２８Ｂを参照されたい。マスキング及びインプラントを実施して、メモリエリア内のポリブロック８４ｂに隣接する基板内にドレイン領域９０を形成し、ＬＶエリア及びＨＶエリア内のゲート８４ｃ／８４ｄに隣接する基板内にソース／ドレイン領域９２／９４を形成する。絶縁スペーサ９６を、酸化物堆積及びエッチングによって全てのエリア内に形成する。シリケート９８を露出したポリ層／ブロック及び基板表面に形成する。構造をＩＬＤ絶縁体１００で覆い、そこを貫通するコンタクトホール１０２を形成する。最終構造を図２９Ａ～図２９Ｂに示す。

【0022】

メモリエリアに、メモリセルの対が形成され、それぞれのメモリセルは、ソース領域７４及びドレイン領域９０と、それらの間に延在する基板のチャネル領域１０４と、チャネル領域１０４の第１の部分の上方に配設され、その導電性を制御する（かつ、ソース領域７４の一部分の上方に配設される）浮遊ゲート５６ａと、チャネル領域１０４の第２の部分の上方に配設され、その導電性を制御するワード線ゲート８４ｂと、ソース領域７４の上方に配設される（かつ、メモリセルの対の間で共有される）消去ゲート８４ａと、を含む。消去ゲート８４ａは、浮遊ゲート５６ａの一部分の上方に延在する上部を有し、浮遊ゲート５６ａの縁部に形成された鋭い先端５６ｂを包み込むノッチ８５を有する（消去中のトンネリングの強化のため）。

【0023】

ＬＶエリアには、低電圧論理デバイスが形成され、それぞれ、ソース領域９２及びドレイン領域９４と、それらの間に延在する基板のチャネル領域１０６と、チャネル領域１０６の上方に配設され、その導電性を制御する論理ゲート８４ｃと、を有する。ＨＶエリアには、高電圧論理デバイスが形成され、それぞれ、ソース領域９２及びドレイン領域９４と、それらの間に延在する基板のチャネル領域１０８と、チャネル領域１０８の上方に配設され、その導電性を制御する論理ゲート８４ｄと、を有する。ＨＶエリア内の論理ゲート８４ｄの下の絶縁層は、ＨＶエリア内の論理デバイスにより高い動作電圧を使用するため、ＬＶエリア内の論理ゲート８４ｃの下の絶縁層より厚い。ＨＶエリア内の論理ゲート８４ｄは、好ましくは、横方向寸法に関してＬＶエリア内の論理ゲート８４ｃより大きい。

【0024】

上記の特定されたメモリデバイス形成プロセスは、多くの利点を有する。まず、ワード線ゲート８４ｂを形成するための同じポリ層が、消去ゲート８４ａ及び論理ゲート８４ｃ／８４ｄを形成するために使用される。単一のマスキング工程及びエッチングが、ゲート８４ａ、８４ｂ、８４ｃ、及び８４ｄの側縁部を画定するために使用され得る。浮遊ゲート５６ａと消去ゲート８４ａとの間のトンネル酸化物７６は、ワード線ゲート８４ｂと基板４０との間の酸化物８２から分離しており（すなわち別個に形成されている）、それにより、酸化物８２は、より良好な性能のために、相対厚さを単独で縮小され得る。幅方向（ソースとドレインとの間）の浮遊ゲート５６ａは、自己整合技術によって形成され、それにより、セル幅を確実に拡大縮小することができる。消去ゲート８４ａがプログラム中に浮遊ゲート５６ａに結合すると、ソース領域７４上の電圧が縮小され得、したがって、チャネル領域１０４の浮遊ゲート部分（すなわち、浮遊ゲート５６ａの下の基板の部分）が縮小され得る。ワード線閾値電圧は、１つ以上のウェルインプラントを使用することによって調整され得る。別個の消去ゲート８４ａを有することにより、消去ゲート８４ａとソース領域７４との間の酸化物は、ワード線ゲート８４ｂの下の酸化物８２より厚いトンネル酸化物７６より厚くなり得、より良好な耐久性を提供する。ワード線ゲート酸化物８２は、ゲート８４ｃの下の低電圧酸化物と組み合わせることができ、それにより、ワード線ゲート８４ｂの下のチャネル領域１０４の長さが短くなり得る。消去ゲート８４ａに面する浮遊ゲート５６ａの鋭い先端／縁部５６ｂは、消去トンネルの性能を向上させる。これらの利点の全てを合わせることによって、メモリデバイスのサイズを縮小することがはるかに容易になる。

【0025】

本発明は、本明細書に図示した上記実施形態（複数可）に限定されるものではなく、任意の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、「特許請求の範囲」及び本明細書から明らかであるように、全ての方法の工程が例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリデバイスの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。

【0026】

本明細書で使用される、用語「～上方に（over）」及び「～の上に（on）」は共に、「直接的に～の上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に～の上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A】

【図10B】

【図11A】

【図11B】

【図12A】

【図12B】

【図13A】

【図13B】

【図14A】

【図14B】

【図15A】

【図15B】

【図16A】

【図16B】

【図17A】

【図17B】

【図18A】

【図18B】

【図19A】

【図19B】

【図20A】

【図20B】

【図21A】

【図21B】

【図22A】

【図22B】

【図23A】

【図23B】

【図24A】

【図24B】

【図25A】

【図25B】

【図26A】

【図26B】

【図27A】

【図27B】

【図28A】

【図28B】

【図29A】

【図29B】