特許 7046054 ＥＭＩが低減された同軸データ通信

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-03-24

(45)【発行日】2022-04-01

(54)【発明の名称】ＥＭＩが低減された同軸データ通信

(51)【国際特許分類】

   H04B 3/28 20060101AFI20220325BHJP

   H04L 25/02 20060101ALI20220325BHJP

【ＦＩ】

H04B3/28

H04L25/02 303Z

【請求項の数】 24

(21)【出願番号】P 2019506472

(86)(22)【出願日】2017-10-17

(65)【公表番号】

(43)【公表日】2019-12-12

(86)【国際出願番号】 US2017056923

(87)【国際公開番号】W WO2018075482

(87)【国際公開日】2018-04-26

【審査請求日】2020-09-25

(31)【優先権主張番号】15/295,730

(32)【優先日】2016-10-17

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】397050741

【氏名又は名称】マイクロチップ テクノロジー インコーポレイテッド

【氏名又は名称原語表記】ＭＩＣＲＯＣＨＩＰ ＴＥＣＨＮＯＬＯＧＹ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100078282

【弁理士】

【氏名又は名称】山本 秀策

(74)【代理人】

【識別番号】100113413

【弁理士】

【氏名又は名称】森下 夏樹

(72)【発明者】

【氏名】イヴァノフ， ガリン

(72)【発明者】

【氏名】カイク， マールテン

【審査官】後澤 瑞征

(56)【参考文献】

【文献】米国特許出願公開第２０１５／０３１８５９９（ＵＳ，Ａ１）

【文献】特開２０１５－１９８３０３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｂ ３／２８

Ｈ０４Ｌ ２５／０２

(57)【特許請求の範囲】

【請求項1】

第１の同軸ケーブル及び第２の同軸ケーブルを備える２つの同軸ケーブルを使用する伝送回路であって、前記第１の同軸ケーブルは、中心導体及びシールドを有し、前記第２の同軸ケーブルは、中心導体及びシールドを有し、前記伝送回路は、
第１及び第２の出力を有する差動ドライバと、第１及び第２の入力を有する差動レシーバと、を含む、集積回路と、
前記差動ドライバの前記第１の出力、前記第１の同軸ケーブルの前記中心導体、前記差動ドライバの前記第２の出力、及び前記第１の同軸ケーブルの前記シールドに結合された第１のコモンモードチョークであって、前記第１の同軸ケーブルの前記シールドが、第１のグランドノードに直接接続された、第１のコモンモードチョークと、
前記差動ドライバの前記第２の出力及び第２のグランドノードに結合された第１の終端インピーダンスと、
前記差動レシーバの前記第１の入力と前記第２の同軸ケーブルの前記中心導体との間、及び前記差動レシーバの前記第２の入力と前記第２の同軸ケーブルの前記シールドとの間に結合された第２のコモンモードチョークと、
前記差動レシーバの前記第１及び第２の入力と前記第２のグランドノードとの間に結合された第２の終端インピーダンスと、
前記第２の同軸ケーブルの前記シールドと前記第１のグランドノードとの間に結合された減衰素子と、を備える、伝送回路。

【請求項2】

前記第１の終端インピーダンスが、直列に結合された第１の抵抗及び第１のコンデンサを含み、前記第１の抵抗と前記第１のコンデンサとの間のノードが、前記第１のコモンモードチョークに結合されている、請求項１に記載の伝送回路。

【請求項3】

前記第１のコンデンサに並列に結合された第２の抵抗を更に備える、請求項２に記載の伝送回路。

【請求項4】

前記差動ドライバの前記第１及び第２の出力と前記第１のコモンモードチョークとの間に結合された第１及び第２のＤＣブロッキングコンデンサと、
前記差動レシーバの前記第１及び第２の入力と前記第２のコモンモードチョークとの間に結合された第３及び第４のＤＣブロッキングコンデンサと、を更に備える、請求項２又は３に記載の伝送回路。

【請求項5】

前記第２のグランドノードと、前記第４のＤＣブロッキングコンデンサと前記第２のコモンモードチョークとの間のノードとの間に結合された第２のコンデンサを更に備える、請求項４に記載の伝送回路。

【請求項6】

前記第２のコンデンサに並列に結合された第３の抵抗を更に備える、請求項５に記載の伝送回路。

【請求項7】

前記第２のグランドノードが、デジタルグランド面に接続されている、請求項１～６のいずれか一項に記載の伝送回路。

【請求項8】

前記第１のグランドノードが、シャーシグランドに接続されている、請求項１～７のいずれか一項に記載の伝送回路。

【請求項9】

前記第１のグランドノード及び前記第２のグランドノードが、ともに結合されている、請求項１～８のいずれか一項に記載の伝送回路。

【請求項10】

第１の同軸ケーブル及び第２の同軸ケーブルを備える２つの同軸ケーブルを使用する伝送回路であって、前記第１の同軸ケーブルは、中心導体及びシールドを有し、前記第２の同軸ケーブルは、中心導体及びシールドを有し、前記伝送回路は、
第１及び第２の出力を有する差動ドライバと、第１及び第２の入力を有する差動レシーバと、を含む、集積回路と、
前記差動ドライバの前記第１の出力、前記第１の同軸ケーブルの前記中心導体、前記差動ドライバの前記第２の出力、及び前記第１の同軸ケーブルの前記シールドに結合された第１のコモンモードチョークと、
前記差動ドライバの前記第２の出力及び第１のグランドノードに結合された第１の終端インピーダンスと、
前記第１の同軸ケーブルの前記シールドと第２のグランドノードとの間に結合された減衰素子と、
前記差動レシーバの前記第１の入力と前記第２の同軸ケーブルの前記中心導体との間、及び前記差動レシーバの前記第２の入力と前記第２の同軸ケーブルの前記シールドとの間に結合された第２のコモンモードチョークであって、前記第２の同軸ケーブルの前記シールドが、前記第２のグランドノードに直接接続される、第２のコモンモードチョークと、
前記差動レシーバの前記第１及び第２の入力と前記第１のグランドノードとの間に結合された第２の終端インピーダンスと、を備える、伝送回路。

【請求項11】

中心導体及びシールドを有する同軸ケーブル上で情報を伝送するためのシステムであって、
データ送信装置であって、
第１及び第２の出力を有する差動ドライバを含む、第１の集積回路と、
前記差動ドライバの前記第１の出力と前記中心導体との間、及び第１のグランドノードと前記同軸ケーブルの一端の前記シールドとの間にそれぞれ結合された第１のコモンモードチョークと、
前記差動ドライバの前記第２の出力と前記第１のグランドノードとの間に結合された第１の終端インピーダンスと、を備え、
前記同軸ケーブルの前記一端の前記シールドが、第２のグランドノードに直接接続されている、データ送信装置と、
データ受信装置であって、
第１及び第２の入力を有する差動レシーバを含む、第２の集積回路と、
前記差動レシーバの前記第１及び第２の入力と、前記中心導体及び前記同軸ケーブルの他端の前記シールドとの間にそれぞれ結合された第２のコモンモードチョークと、
前記差動レシーバの各差動入力と第３のグランドノードとの間に結合された第２の終端インピーダンスと、
前記同軸ケーブルの前記他端の前記シールドと第４のグランドノードとの間に結合された第２の減衰素子と、を含む、データ受信装置と、を備える、システム。

【請求項12】

前記第３のグランドノードと、前記第２のコモンモードチョークを介して前記同軸ケーブルの前記中心導体に結合されない前記差動レシーバの前記差動入力との間に結合された、無線周波数バイパスコンデンサを更に備える、請求項１１に記載のシステム。

【請求項13】

上部に第１のグランド面を有する第１のプリント回路基板であって、前記第１の集積回路が、前記第１のプリント回路基板上に実装されている、第１のプリント回路基板と、
上部に第２のグランド面を有する第２のプリント回路基板であって、前記第２の集積回路が、前記第２のプリント回路基板上に実装されている、第２のプリント回路基板と、を更に備える、請求項１１又は１２に記載のシステム。

【請求項14】

前記第１のプリント回路基板上にあり、かつそれぞれ前記差動ドライバの前記第１及び第２の出力と、前記第１のコモンモードチョークとの間に結合された第１及び第２の伝送線と、
前記第２のプリント回路基板上にあり、かつそれぞれ前記差動レシーバの前記第１及び第２の入力と、前記第２のコモンモードチョークとの間に結合された第３及び第４の伝送線と、を更に備える、請求項１３に記載のシステム。

【請求項15】

前記第２の減衰素子が、減衰抵抗を含む、請求項１１～１４のいずれか一項に記載のシステム。

【請求項16】

前記減衰抵抗及び前記第４のグランドノードに直列に結合されたＤＣブロッキングコンデンサを更に備える、請求項１５に記載のシステム。

【請求項17】

前記差動ドライバの前記第１及び第２の出力と、前記第１のコモンモードチョークとの間に結合された第３及び第４のＤＣブロッキングコンデンサと、
前記差動レシーバの前記第１及び第２の入力と、前記第２のコモンモードチョークとの間に結合された第５及び第６のＤＣブロッキングコンデンサと、を更に備える、請求項１１～１６のいずれか一項に記載のシステム。

【請求項18】

中心導体及びシールドを有する同軸ケーブル上で情報を伝送するためのシステムであって、
データ送信装置であって、
第１及び第２の出力を有する差動ドライバを含む、第１の集積回路と、
前記差動ドライバの前記第１の出力と前記中心導体との間、及び第１のグランドノードと前記同軸ケーブルの一端の前記シールドとの間にそれぞれ結合された第１のコモンモードチョークと、
前記差動ドライバの前記第２の出力と前記第１のグランドノードとの間に結合された第１の終端インピーダンスと、
前記同軸ケーブルの前記一端の前記シールドと第２のグランドノードとの間に結合された減衰素子と、を含む、データ送信装置と、
データ受信装置であって、
第１及び第２の入力を有する差動レシーバを含む、第２の集積回路と、
前記差動レシーバの前記第１及び第２の入力と、前記中心導体及び前記同軸ケーブルの他端の前記シールドとの間にそれぞれ結合された第２のコモンモードチョークと、
前記差動レシーバの各差動入力と第３のグランドノードとの間に結合された第２の終端インピーダンスと、を含む、データ受信装置と、を備え、
前記同軸ケーブルの前記他端の前記シールドが、第４のグランドノードに直接結合されている、システム。

【請求項19】

前記第３のグランドノードと、前記第２のコモンモードチョークを介して前記同軸ケーブルの前記中心導体に結合されない前記差動レシーバの前記差動入力との間に結合された、無線周波数バイパスコンデンサを更に備える、請求項１８に記載のシステム。

【請求項20】

上部に第１のグランド面を有する第１のプリント回路基板であって、前記第１の集積回路が、前記第１のプリント回路基板上に実装されている、第１のプリント回路基板と、
上部に第２のグランド面を有する第２のプリント回路基板であって、前記第２の集積回路が、前記第２のプリント回路基板上に実装されている、第２のプリント回路基板と、を更に備える、請求項１８又は１９に記載のシステム。

【請求項21】

前記第１のプリント回路基板上にあり、かつそれぞれ前記差動ドライバの前記第１及び第２の出力と、前記第１のコモンモードチョークとの間に結合された第１及び第２の伝送線と、
前記第２のプリント回路基板上にあり、かつそれぞれ前記差動レシーバの前記第１及び第２の入力と、前記第２のコモンモードチョークとの間に結合された第３及び第４の伝送線と、を更に備える、請求項２０に記載のシステム。

【請求項22】

前記減衰素子が、減衰抵抗を含む、請求項１８～２１のいずれか一項に記載のシステム。

【請求項23】

前記減衰抵抗及び前記第２のグランドノードに直列に結合されたＤＣブロッキングコンデンサを更に備える、請求項２２に記載のシステム。

【請求項24】

前記差動ドライバの前記第１及び第２の出力と、前記第１のコモンモードチョークとの間に結合された第３及び第４のＤＣブロッキングコンデンサと、
前記差動レシーバの前記第１及び第２の入力と、前記第２のコモンモードチョークとの間に結合された第５及び第６のＤＣブロッキングコンデンサと、を更に備える、請求項１８～２３のいずれか一項に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、同軸ケーブル上の通信に関し、より具体的には、改善された電磁干渉（ＥＭＩ）特性を有する同軸ケーブル上の通信に関する。

【背景技術】

【0002】

電子技術は、例えば同軸ケーブルのような有線相互接続システム上のデータ伝送速度（帯域幅）の増大に対する需要を押し進めている。データ伝送のために同軸ケーブル相互接続を使用する際の現在の問題として、これらに限定されないが、例えば、ノイズピックアップを引き起こすグランドループ、不要な信号（干渉）の受信及び放射を増大させる後続する不要なアンテナ効果によって特定の周波数で共鳴する同軸ケーブル長、電磁干渉（ＥＭＩ）に対する劣悪なシールド有効性、例えば自動車用途用のワイヤハーネス内のフェライトチョークの使用不可が挙げられる。これらの同軸ケーブルの弱点は、その信号対雑音比が電磁干渉（ＥＭＩ）を受けている同軸ケーブルによって劣化した場合に高速データ通信の信頼性を低減し得る。

【発明の概要】

【発明が解決しようとする課題】

【0003】

したがって、同軸ケーブルを介して通信をする際に電磁干渉（ＥＭＩ）を低減させることに対する必要性が存在する。

【課題を解決するための手段】

【0004】

一実施形態によれば、中心導体及びシールドを有する同軸ケーブルを使用する伝送回路は、集積回路は第１及び第２の出力を有する差動ドライバを含み得、差動ドライバの第１の出力と同軸ケーブルの中心導体との間、及び第１のグランドノードと同軸ケーブルのシールドとの間に結合されたコモンモードチョークと、差動ドライバの第２の出力と第１のグランドノードとの間に結合された終端インピーダンスと、同軸ケーブルのシールドと第２のグランドノードとの間に結合された減衰素子と、を備えてもよい。

【0005】

更なる実施形態によれば、集積回路は、差動ドライバの第１及び第２の出力とそれぞれ結合されるように構成され得る、第１及び第２の入力を有する差動レシーバを更に備えてもよい。更なる実施形態によれば、グランド面を上部に有するプリント回路基板が設けられてもよく、集積回路は、プリント回路基板上に実装されてもよい。更なる実施形態によれば、プリント回路基板上に第１及び第２の伝送線が設けられてもよく、第１の伝送線は、ドライバの第１の出力とコモンモードチョークとの間に結合されてもよく、第２の伝送線は、ドライバの第２の出力と終端インピーダンスとの間に結合されてもよい。更なる実施形態によれば、第１及び第２の伝送線、並びにグランド面は、マイクロストリップ伝送回路を形成してもよい。更なる実施形態によれば、第１及び第２の伝送線の反対側の第２のグランド面が設けられてもよく、第１及び第２の伝送線、グランド面、並びに第２のグランド面は、ストリップライン伝送回路を形成してもよい。

【0006】

更なる実施形態によれば、第１のＤＣブロッキングコンデンサが、減衰素子と第２のグランドノードとの間に結合されてもよい。更なる実施形態によれば、第２及び第３のＤＣブロッキングコンデンサが、差動ドライバの第１及び第２の出力とコモンモードチョークとの間に結合されてもよい。更なる実施形態によれば、減衰素子は、減衰抵抗を含んでもよい。更なる実施形態によれば、減衰抵抗は、約３オーム～約１００オームであってもよい。更なる実施形態によれば、減衰抵抗は、約２０オーム～約４５オームであってもよい。更なる実施形態によれば、減衰抵抗は、約３３オームであってもよい。

【0007】

更なる実施形態によれば、減衰素子は、減衰インダクタンスを含んでもよい。更なる実施形態によれば、減衰インダクタンスは、フェライトビーズであってもよい。更なる実施形態によれば、減衰素子は、減衰抵抗及びインダクタを含み得る、減衰インピーダンスであってもよい。更なる実施形態によれば、第１のグランドノードは、デジタルグランド面に接続されてもよい。更なる実施形態によれば、第２のグランドノードは、シャーシグランドに接続されてもよい。更なる実施形態によれば、第１及び第２のグランドノードは、ともに結合されてもよい。

【0008】

別の実施形態によれば、それぞれが中心導体及びシールドを有する２つの同軸ケーブルを使用する伝送回路は、第１及び第２の出力を有する差動ドライバと、第１及び第２の入力を有する差動レシーバと、を含み得る、集積回路と、差動ドライバの第１の出力との間、及び第１のグランドノードと一方の同軸ケーブルのシールドとの間に結合された第１のコモンモードチョークと、第１の差動ドライバの第２の出力と第１のグランドノードとの間に結合された第１の終端インピーダンスと、同軸ケーブルの一端のシールドと第２のグランドノードとの間に結合された第１の減衰素子と、差動レシーバの第１の入力と他方の同軸ケーブルの中心導体との間、及び差動レシーバの第２の入力と他方の同軸ケーブルのシールドとの間に結合された第２のコモンモードチョークと、差動レシーバの第１及び第２の入力と第１のグランドノードとの間に結合された第２の終端インピーダンスと、他方の同軸ケーブルのシールドと第２のグランドノードとの間に結合された第２の減衰素子と、を備えてもよい。

【0009】

更に別の実施形態によれば、中心導体及びシールドを有する同軸ケーブル上で情報を転送するためのシステムは、データ送信装置であって、第１及び第２の出力を有する差動ドライバと、差動ドライバの第１の出力と中心導体との間、及び第１のグランドノードと同軸ケーブルの一端のシールドとの間にそれぞれ結合された第１のコモンモードチョークと、差動ドライバの第２の出力と第１のグランドノードとの間に結合された第１の終端インピーダンスと、同軸ケーブルの一端のシールドと第２のグランドノードとの間に結合された第１の減衰素子と、を含む、データ送信装置と、データ受信装置であって、第１及び第２の入力を有する差動レシーバを含む、第２の集積回路と、差動レシーバの第１及び第２の入力と、中心導体及び同軸ケーブルの他端のシールドとの間にそれぞれ結合された第２のコモンモードチョークと、差動レシーバの各差動入力と第３のグランドノードとの間に結合された第２の終端インピーダンスと、同軸ケーブルの他端のシールドと第４のグランドノードとの間に結合された第２の減衰素子と、含む、データ受信装置と、を備えてもよい。

【0010】

更なる実施形態によれば、無線周波数バイパスコンデンサが、第３のグランドノードと第２のコモンモードチョークを介して同軸ケーブルの中心導体に結合されない差動レシーバの差動入力との間に結合されてもよい。更なる実施形態によれば、第１のグランド面を上部に有する第１のプリント回路基板が設けられてもよく、第１の集積回路は、第１のプリント回路基板上に実装されてもよく、上部に第２のグランド面を有する第２のプリント回路基板が設けられてもよく、第２の集積回路は、第２のプリント回路基板上に実装されてもよい。

【0011】

更なる実施形態によれば、第１のプリント回路基板上の第１及び第２の伝送線は、差動ドライバの第１及び第２の出力のそれぞれと第１のコモンモードチョークとの間に結合されてもよく、第２のプリント回路基板上の第３及び第４の伝送線は、差動レシーバの第１及び第２の入力のそれぞれと第２のコモンモードチョークとの間に結合されてもよい。更なる実施形態によれば、第１及び第２の減衰素子は、第１及び第２の減衰抵抗を含んでもよい。

【0012】

更なる実施形態によれば、第１及び第２のＤＣブロッキングコンデンサが、第１及び第２の減衰抵抗と第１及び第２のグランドとに直列にそれぞれ結合されてもよい。更なる実施形態によれば、第３及び第４のＤＣブロッキングコンデンサが、差動ドライバの第１及び第２の出力と第１のコモンモードチョークとの間に結合されてもよく、第５及び第６のＤＣブロッキングコンデンサが、差動レシーバの第１及び第２の入力と第２のコモンモードチョークとの間に結合されてもよい。

【0013】

更に別の実施形態によれば、中心導体及びシールドを有する同軸ケーブル上で双方向に情報を転送するためのシステムは、第１のデータ送信装置であって、第１及び第２の出力を有する第１の差動ドライバと、第１及び第２の入力を有する第１の差動レシーバと、を含み得る第１の集積回路と、第１の差動ドライバの第１の出力と、第１の差動レシーバの第１の入力及び同軸ケーブルの一端の中心導体との間、及び第１のグランドノードと同軸ケーブルの一端のシールドとの間に結合された第１のコモンモードチョークと、第１の差動ドライバの第２の出力と第１のグランドノードとの間に結合された第１の終端インピーダンスと、同軸ケーブルの一端のシールドと第２のグランドノードとの間に結合された第１の減衰素子と、を含み得る、第１のデータ送信装置と、第２のデータ送信装置は第１及び第２の出力を有する第２の差動ドライバと、第１及び第２の入力を有する第２の差動レシーバと、を含み得る、第２の集積回路と、第２の差動ドライバの第１の出力と、第２の差動レシーバの第１の入力及び同軸ケーブルの他端の中心導体との間、及び第３のグランドノードと同軸ケーブルの他端のシールドとの間に結合された第２のコモンモードチョークと、第２の差動ドライバの第２の出力と第３のグランドノードとの間に結合された第２の終端インピーダンスと、同軸ケーブルの他端のシールドと第４のグランドノードとの間に結合された第２の減衰素子と、を含み得る、第２のデータ送信装置と、を備えてもよい。
本明細書は、例えば、以下の項目も提供する。
（項目１）
それぞれが中心導体及びシールドを有する２つの同軸ケーブルを使用する伝送回路であって、
第１及び第２の出力を有する差動ドライバと、第１及び第２の入力を有する差動レシーバと、を含む、集積回路と、
前記差動ドライバの前記第１の出力と前記同軸ケーブルの中心導体との間、及び前記差動ドライバの前記第２の出力と前記同軸ケーブルのうちの一方の前記シールドとの間に結合された第１のコモンモードチョークであって、前記シールドが、第１のグランドノードに直接接続された、第１のコモンモードチョークと、
前記第１の差動ドライバの前記第２の出力と第２のグランドノードとの間に結合された第１の終端インピーダンスと、
前記差動レシーバの前記第１の入力と他方の同軸ケーブルの前記中心導体との間、及び前記差動レシーバの前記第２の入力と他方の同軸ケーブルの前記シールドとの間に結合された第２のコモンモードチョークと、
前記差動レシーバの前記第１及び第２の入力と前記第２のグランドノードとの間に結合された第２の終端インピーダンスと、
他方の同軸ケーブルの前記シールドと前記第１のグランドノードとの間に結合された減衰素子と、を備える、伝送回路。
（項目２）
前記第１の終端インピーダンスが、直列に結合された第１の抵抗及び第１のコンデンサを含み、前記第１の抵抗と前記第２の抵抗との間のノードが、前記第１のコモンモードチョークに結合されている、項目１に記載の伝送回路。
（項目３）
前記第１のコンデンサに並列に結合された第２の抵抗を更に備える、項目２に記載の伝送回路。
（項目４）
前記差動ドライバの前記第１及び第２の出力と前記第１のコモンモードチョークとの間に結合された第１及び第２のＤＣブロッキングコンデンサと、
前記差動レシーバの前記第１及び第２の入力と前記第２のコモンモードチョークとの間に結合された第３及び第４のＤＣブロッキングコンデンサと、を更に備える、項目２又は３に記載の伝送回路。
（項目５）
前記第２のグランドノードと、前記第４のＤＣブロッキングコンデンサと前記第２のコモンモードチョークとの間のノードとの間に結合された第２のコンデンサを更に備える、項目４に記載の伝送回路。
（項目６）
前記第２のコンデンサに並列に結合された第３の抵抗を更に備える、項目５に記載の伝送回路。
（項目７）
前記第２のグランドノードが、デジタルグランド面に接続されている、項目１～６のいずれか一項に記載の伝送回路。
（項目８）
前記第１のグランドノードが、シャーシグランドに接続されている、項目１～７のいずれか一項に記載の伝送回路。
（項目９）
前記第１のグランドノード及び前記第２のグランドノードが、ともに結合されている、項目１～８のいずれか一項に記載の伝送回路。
（項目１０）
それぞれが中心導体及びシールドを有する２つの同軸ケーブルを使用する伝送回路であって、
第１及び第２の出力を有する差動ドライバと、第１及び第２の入力を有する差動レシーバと、を含む、集積回路と、
前記差動ドライバの前記第１の出力と前記同軸ケーブルの中心導体との間、及び前記差動ドライバの前記第２の出力と前記同軸ケーブルのうちの一方の前記シールドとの間に結合された第１のコモンモードチョークと、
前記第１の差動ドライバの前記第２の出力と第１のグランドノードとの間に結合された第１の終端インピーダンスと、
前記同軸ケーブルの前記シールドと第２のグランドノードとの間に結合された減衰素子と、
前記差動レシーバの前記第１の入力と他方の同軸ケーブルの前記中心導体との間、及び前記差動レシーバの前記第２の入力と他方の同軸ケーブルの前記シールドとの間に結合された第２のコモンモードチョークであって、他方の同軸ケーブルの前記シールドが、前記第２のグランドノードに直接接続される、第２のコモンモードチョークと、
前記差動レシーバの前記第１及び第２の入力と前記第１のグランドノードとの間に結合された第２の終端インピーダンスと、を備える、伝送回路。
（項目１１）
中心導体及びシールドを有する同軸ケーブル上で情報を伝送するためのシステムであって、
データ送信装置であって、
第１及び第２の出力を有する差動ドライバを含む、第１の集積回路と、
前記差動ドライバの前記第１の出力と前記中心導体との間、及び第１のグランドノードと前記同軸ケーブルの一端の前記シールドとの間にそれぞれ結合された第１のコモンモードチョークと、
前記差動ドライバの前記第２の出力と前記第１のグランドノードとの間に結合された第１の終端インピーダンスと、を備え、
前記同軸ケーブルの前記一端の前記シールドが、第２のグランドノードに直接接続されている、データ送信装置と、
データ受信装置であって、
第１及び第２の入力を有する差動レシーバを含む、第２の集積回路と、
前記差動レシーバの前記第１及び第２の入力と、前記中心導体及び前記同軸ケーブルの他端の前記シールドとの間にそれぞれ結合された第２のコモンモードチョークと、
前記差動レシーバの各差動入力と第３のグランドノードとの間に結合された第２の終端インピーダンスと、
前記同軸ケーブルの前記他端の前記シールドと第４のグランドノードとの間に結合された第２の減衰素子と、を含む、データ受信装置と、を備える、システム。
（項目１２）
前記第３のグランドノードと、前記第２のコモンモードチョークを介して前記同軸ケーブルの前記中心導体に結合されない前記差動レシーバの前記差動入力との間に結合された、無線周波数バイパスコンデンサを更に備える、項目１１に記載のシステム。
（項目１３）
上部に第１のグランド面を有する第１のプリント回路基板であって、前記第１の集積回路が、前記第１のプリント回路基板上に実装されている、第１のプリント回路基板と、
上部に第２のグランド面を有する第２のプリント回路基板であって、前記第２の集積回路が、前記第２のプリント回路基板上に実装されている、第２のプリント回路基板と、を更に備える、項目１１又は１２に記載のシステム。
（項目１４）
前記第１のプリント回路基板上にあり、かつそれぞれ前記差動ドライバの前記第１及び第２の出力と、前記第１のコモンモードチョークとの間に結合された第１及び第２の伝送線と、
前記第２のプリント回路基板上にあり、かつそれぞれ前記差動レシーバの前記第１及び第２の入力と、前記第２のコモンモードチョークとの間に結合された第３及び第４の伝送線と、を更に備える、項目１３に記載のシステム。
（項目１５）
前記減衰素子が、減衰抵抗を含む、項目１１～１４のいずれか一項に記載のシステム。
（項目１６）
前記減衰抵抗及び前記第４のグランドノードに直列に結合されたＤＣブロッキングコンデンサを更に備える、項目１４に記載のシステム。
（項目１７）
前記差動ドライバの前記第１及び第２の出力と、前記第１のコモンモードチョークとの間に結合された第３及び第４のＤＣブロッキングコンデンサと、
前記差動レシーバの前記第１及び第２の入力と、前記第２のコモンモードチョークとの間に結合された第５及び第６のＤＣブロッキングコンデンサと、を更に備える、項目１１～１６のいずれか一項に記載のシステム。
（項目１８）
中心導体及びシールドを有する同軸ケーブル上で情報を伝送するためのシステムであって、
データ送信装置であって、
第１及び第２の出力を有する差動ドライバを含む、第１の集積回路と、
前記差動ドライバの前記第１の出力と前記中心導体との間、及び第１のグランドノードと前記同軸ケーブルの一端の前記シールドとの間にそれぞれ結合された第１のコモンモードチョークと、
前記差動ドライバの前記第２の出力と前記第１のグランドノードとの間に結合された第１の終端インピーダンスと、
前記同軸ケーブルの前記一端の前記シールドと第２のグランドノードとの間に結合された減衰素子と、を含む、データ送信装置と、
データ受信装置であって、
第１及び第２の入力を有する差動レシーバを含む、第２の集積回路と、
前記差動レシーバの前記第１及び第２の入力と、前記中心導体及び前記同軸ケーブルの他端の前記シールドとの間にそれぞれ結合された第２のコモンモードチョークと、
前記差動レシーバの各差動入力と第３のグランドノードとの間に結合された第２の終端インピーダンスと、を含む、データ受信装置と、を備え、
前記同軸ケーブルの前記他端の前記シールドが、第４のグランドノードに直接結合されている、システム。
（項目１９）
前記第３のグランドノードと、前記第２のコモンモードチョークを介して前記同軸ケーブルの前記中心導体に結合されない前記差動レシーバの前記差動入力との間に結合された、無線周波数バイパスコンデンサを更に備える、項目１８に記載のシステム。
（項目２０）
上部に第１のグランド面を有する第１のプリント回路基板であって、前記第１の集積回路が、前記第１のプリント回路基板上に実装されている、第１のプリント回路基板と、
上部に第２のグランド面を有する第２のプリント回路基板であって、前記第２の集積回路が、前記第２のプリント回路基板上に実装されている、第２のプリント回路基板と、を更に備える、項目１８又は１９に記載のシステム。
（項目２１）
前記第１のプリント回路基板上にあり、かつそれぞれ前記差動ドライバの前記第１及び第２の出力と、前記第１のコモンモードチョークとの間に結合された第１及び第２の伝送線と、
前記第２のプリント回路基板上にあり、かつそれぞれ前記差動レシーバの前記第１及び第２の入力と、前記第２のコモンモードチョークとの間に結合された第３及び第４の伝送線と、を更に備える、項目２０に記載のシステム。
（項目２２）
前記減衰素子が、減衰抵抗を含む、項目１８～２１のいずれか一項に記載のシステム。
（項目２３）
前記減衰抵抗及び前記第２のグランドノードに直列に結合されたＤＣブロッキングコンデンサを更に備える、項目２１に記載のシステム。
（項目２４）
前記差動ドライバの前記第１及び第２の出力と、前記第１のコモンモードチョークとの間に結合された第３及び第４のＤＣブロッキングコンデンサと、
前記差動レシーバの前記第１及び第２の入力と、前記第２のコモンモードチョークとの間に結合された第５及び第６のＤＣブロッキングコンデンサと、を更に備える、項目１８～２３のいずれか一項に記載のシステム。

【図面の簡単な説明】

【0014】

下記の添付図面と併せて行われる以下の説明を参照することによって、本開示のより完全な理解を得ることが可能である。

【図1】本開示の特定の実施形態に係る、同軸ケーブルを使用し、かつＥＭＩが低減されたデータ通信回路の模式図を示す。

【図2】同軸ケーブルを使用する先行技術のデータ通信システムの模式的なブロック図を示す。

【図3】図１に示す同軸ケーブルを使用するデータ通信システムの模式的なブロック図を示す。

【図4】本開示の教示に係る、より低い周波数での差動レシーバのＣＭＲＲのグラフの例を示す。

【図5】本開示の教示に係る、より高い周波数でのコモンモードチョークのコモンモード周波数応答のグラフの例を示す。

【図6】本開示の別の特定の実施形態に係る、別々の回路部品並びに受信及び送信用の同軸ケーブルを使用し、かつＥＭＩが低減された第１のデータ通信回路の模式図を示す。

【図7】本開示の別の特定の実施形態に係る、別々の回路部品並びに受信及び送信用の同軸ケーブルを使用し、かつＥＭＩが低減された第２のデータ通信回路の模式図を示す。

【発明を実施するための形態】

【0015】

本開示は、様々な修正及び代替の形態が可能である一方で、それらの特定の実施形態の例が、図で示され、本明細書で詳細に記述される。しかしながら、本明細書における特定の実施形態例の説明は、本明細書に開示される特定の形態に限定されることを意図していないものの、一方で、本開示は添付請求項によって定義される全ての変形及び均等物を網羅するものである、と理解されるべきである。

【0016】

同軸ケーブルを介して通信する際、電磁干渉（ＥＭＩ）を低減して、データ伝送速度（情報帯域幅）を増大させる必要性が存在する。例えば同軸ケーブルの信号配線の現在の問題は、これらに限定されないが、グランディング、グランドループ、共振／アンテナ効果、遮蔽有効性（耐性及び放射）、回路トポロジ不均衡－＞ＥＭＩ、自動車用ワイヤハーネス内でのフェライトチョークの使用不可等がある。一般に、同軸ケーブルの信号配線を用いる場合、高ビットレート通信中に外部干渉に対する耐性を提供するとともに、電磁放射量を低減させる必要性が存在する。厳格な自動車のＥＭＩ要件を、単一の同軸ケーブルにわたって全二重通信用でさえも、高ビットレートの通信を提供しつつ、低コストで満たさなければならない。

【0017】

これらの困難な技術的要件を満たすために、以下を実現しなければならない：１）発信（送信）データに由来する発信電磁放射（出射）を低減すること、２）電子装置のプリント回路基板（ＰＣＢ）上のデジタル回路に由来する電磁放射（出射）、例えば、ノイズ装置のスイッチングにより電源／グランド面から発生するノイズ等を低減すること、３）共振、例えば、接続する同軸ケーブルを介した２つ以上の装置のＱ値の高い結合による共振の誘導に由来する電磁放射（出射）を低減すること、４）同軸ケーブルを介して高ビットレートで両半二重及び全二重の送信及び受信を行うこと、５）自動車用途に必要とされるような輻射（いわゆるバルク電流注入）に対する高い耐性を実現すること、並びに６）部品及び製造のコストを低く抑えること。

【0018】

種々の実施形態によれば、同軸ケーブルを使用する通信のために最小限に必要な回路トポロジが、コモンモードチョーク、並びに例えば、抵抗、インダクタ、及びそれらの組み合わせのようなインピーダンスを有する減衰素子を使用することによって提供され、これは、低コストの方法で極めて低い放射量及び外部放射の干渉に対する高い耐性をもたらす。

【0019】

ここで図面を参照すると、特定の実施形態例の詳細が模式的に示されている。図面中の同様の要素は、同様の番号で表され、類似の要素は、異なる小文字の接尾辞を付与した類似の番号で表される。

【0020】

図１を参照すると、本開示の特定の実施形態に係る、同軸ケーブルを使用し、かつＥＭＩが低減されたデータを通信回路の模式図が示されている。本開示の教示に係る例示的な実施形態は、例えば、ネットワーク機能のようなデータ通信を行うための回路を有する集積回路（ＩＣ）１０１を備え得る。ＩＣ１０１は、差動ドライバ１０９と、任意に、差動レシーバ１１０とを含んでもよい。ＩＣ１０１は、装置１２０のシャーシ（例えば、筐体）１０２の内側に含まれ得るプリント回路基板（ＰＣＢ）１０６上に配置されてもよい。装置１２０は、これらに限定されないが、画像及び／若しくは音声の取り込み並びに／又は記録、ネットワーキング、表示（マン・マシン・インターフェース－ＭＭＩ）、センシング、制御等のために使用されてもよい。ＰＣＢ１０６はまた、デジタルグランド面１０７、コモンモードチョーク１１８、及び減衰素子１２２を備えてもよい。

【0021】

他の装置と通信するために、同軸ケーブル１０３（例えば、短い同軸ケーブル）は、装置１２０と他の装置（複数可）（図示せず）との間に接続されてもよい。シャーシ１０２は、装置１２０、例えば、装置１２０の一部であり得るディスプレイを見るための開口を有するディスプレイ、を必ずしも完全に取り囲まなくてもよい。シャーシ１０２は、ＥＭＩの放射又は受信を防止するための導電性材料で作られていてもよい。装置１２０の使用に応じて、シャーシ１０２は、車両のシャーシフレーム（図示せず）に接続するために使用され得るシャーシグランド接続部（ノード）１０８を有してもよい。シャーシグランド１０８がデジタルグランド面１０７に接続され得るということが考えられ、それは本開示の範囲内である。

【0022】

同軸ケーブル１０３は、データ通信用のものとして、例えば、単信、半二重、又は全二重モードにおけるデータの送信及び／又は受信用のものとしている。差動ドライバ１０９は、信号を送信するために、その出力ノード１１１及び１１２において相補的な出力信号を生成する。好ましくは、差動ドライバ１０９の各出力ノード１１１及び１１２は、適切なソース終端（図示せず）に結合されてもよい。好ましくは、出力ノード１１１及び１１２上の出力信号は、コモンモード成分をほぼ有していない差動（信号が逆相になる）として構成される。しかしながら、実際には、出力ドライバ回路のアンバランスが小さいために存在する小さなコモンモード成分、又は、デューティサイクル歪みのレベルが小さい非線形性が常に存在する。出力ノード１１１は、ＩＣ１０１からコモンモードチョーク１１８に結合された伝送線路１３２（ＴＬ_ｍａｉｎ）を駆動する。同軸ケーブル１０３は、コモンモードチョーク１１８と近接して結合されてもよい。出力ノード１１２は、コモンモードチョーク１１８にも結合された伝送線１３４（ＴＬｒｅｆ）を駆動する。ＡＣ結合は、伝送線１３２及び／又は１３４のいずれか一方又は両方に設けられてもよい。ＤＣバランス信号データを伝送する際には、伝送線１３２及び１３４の両方のＡＣ結合が好ましい。電子回路設計における通常の技術と本開示の利益を有する者が、１つ以上のＤＣブロッキングコンデンサ（ＡＣ結合コンデンサ）を、ＤＣ電圧がＡＣ信号として現れないように、本明細書に開示された回路内の異なる場所に置くようにしてもよいということが考えられ、それは本開示の範囲内である。

【0023】

ＡＣ信号結合（ＤＣブロッキング）は、コンデンサ１２４、１２６及び／又は１２８によって提供されてもよい。基準伝送線１３４は、デジタルグランド面１０７に結合され得る直列終端インピーダンス（例えば抵抗）１３０によって更に終端されてもよい。伝送線１３２及び１３４は、グランドノード１３６（Ｖｉａ１）を介してデジタルグランド面１０７を基準としてもよい。デジタルグランド面１０７は、好ましくは、伝送線のリターン電流が存在する伝送線１３２及び１３４の直下に存在するグランド面である。デジタルグランド面１０７と伝送線１３２及び１３４との併用により、マイクロストリップ伝送線が形成される。伝送線１３２及び１３４の他方側に第２のグランド面（図示せず）を配置することにより、ストリップライン伝送線が形成される。マイクロストリップ又はストリップライン伝送線を使用することにより、より低いＥＭＩ放射及びピックアップ、並びに実質的に一定の伝送インピーダンスが提供される。

【0024】

グランドノード１３６は、接続部４として図１に示すコモンモードチョーク１１８の一方の入力に更に結合されてもよい。伝送線１３２ａは、接続部１として図１に示すコモンモードチョーク１１８の他方の入力に結合されてもよい。両伝送線１３２及び１３４は、可能な限り、例えば、実質的に同じ長さ及び幅で対称的に構成され、同じデジタルグランド面１０７、例えば、同じ特性インピーダンス等を基準とすることが好ましい。両伝送線１３２及び１３４の先頭において、ＩＣ１０１は、好ましくは、がデジタルグランド面１０７との接続を有している。このデジタルグランド面１０７との接続はまた、ＩＣ１０１の差動レシーバ１１０が同軸ケーブル１０３から到来するデータ信号を受信するのに使用される時に好ましい。

【0025】

コモンモードチョーク１１８は、伝送線１３２及び１３４の両方の端部に到達する差動電流を実質的に未減衰で通過させることができる。例えば、差動ドライバ１０９が、その出力ノード１１１及び１１２のそれぞれにおいて送信する場合、シングルエンドの５００ｍＶの信号は、１８０度位相がずれており、デジタルグランド面１０７を基準とする。１０００ｍＶ（１ボルト）のピーク間差動信号が生成されることになる。一方で、わずか信号５００ｍＶの信号が、その中心導体１０５とシールド１０４との間の同軸１０３に信号が送出されることになる。この信号電圧の他の半分は、終端インピーダンス（抵抗器）１３０で終端することになる。コモンモードチョーク１１８に隣接してこのように差動をシングルエンドの信号変換にかけることにより、コモンモードチョークの入力には互いに逆の信号電流が与えられるので、ほんのわずかのコモンモード電圧のみがコモンモードチョークに与えられることになる。デューティサイクル歪みに起因する上述した非理想的な小さな成分のコモンモード信号の生成のみが、コモンモードチョーク１１８で与えられてもよいが、そのすでに小さな信号は、コモンモードチョーク１１８のチョーキングの挙動により、コモンモード信号に対して更に低減することになる。また、例えば、ＩＣ１０１及び／又は他のＩＣ（図示せず）のデジタル活性によるトランジスタのスイッチング電流に起因する、ＰＣＢ１０６上に存在する電圧バウンスも、コモンモードチョーク１１８により有効にチョークされる。

【0026】

コモンモードチョーク１１８の他方側には、出力接続部２及び３が同軸ケーブル１０３の中心導体１０５及びシールド１０４にそれぞれ結合されてもよい。シールド１０４は、例えば、これら限定されないが、抵抗及び／又はインダクタ（例えば、フェライトビーズ）であり得る、減衰素子１２２を介してシャーシ１０２に更に結合されてもよい。減衰素子１２２は、複素インピーダンスを見る場合に、抵抗部及びインダクタンス部を有してもよい。更に、ほとんどの場合、ＡＣ結合（ＤＣブロッキング）コンデンサ１２４との減衰素子１２２の経路内に直列接続されたＤＣブロッキング装置を提供することが薦められるので、シールド１０４とシャーシ１０２との間にＤＣ電流がないことが好ましい。

【0027】

減衰素子１２２の抵抗値は、何らか考慮した上で選択すべきである。これに伴うトレードオフがある。小さな値は、放射耐性性能試験を行う際に同軸ケーブル１０３のシールド１０４上に生成される入射バルク電流注入を反映するのがよい。より大きな抵抗値は、バルク電流注入波を減衰させる傾向があり、減衰素子１２２の加熱を引き起こし、またバルク電流の多くを、それを反映させるのではなく、装置１０２に注入させることになる。よって、減衰素子１２２のより小さな値は、理想的であると思われるが、減衰素子１２２の抵抗値の他の機能が、２つ以上の装置がそれらの間の同軸ケーブル１０３とともに結合される場合に別の高いＱ値のシステムにおいて減衰抵抗として機能することになる。高いＱ値のシステムを有する場合には、例えば、ＰＣＢ１０６からの最小の入力信号によって、多くの共振周波数を誘導することができる。これらの信号の１つ、又は装置シャーシ１０２内のいずれかの場所での信号若しくは放射に由来するその高調波のいずれかとの結合は、装置１２０を組み込んだシステムの輝線スペクトルにおいて不要な放射ピークを生成するのに十分であり得る。これにより、減衰素子１２２の抵抗及び／又はインダクタンスは、かなり十分に大きくなった場合に、このタイプの共振を低減させる。実際には、約１００オームまでのわずかなオームの値が機能し、より具体的には、良好な結果が、約２０オームから約４５オームの範囲内の抵抗値で放射を低減させるものとして、良好なバルク電流注入耐性を実現するために観察された。好ましくは、抵抗値は、約３３オームであってもよい。

【0028】

ＩＣ１０１がコモンモードチョーク１１８に近接して結合される場合、伝送線１３２及び１３４は、非常に短い長さに縮小することができ、これにより、まさにデータ伝送回路の電気的なノードになる。この場合、好ましい回路の残りは全て同じままである。また、必要に応じて終端インピーダンス１３０を、グランドノード１３６及びコモンモードチョーク１１８の入力接続部４への接続の状態で残したままとする。しかしながら、利点の１つは、必ずしも、ＩＣ１０１が同軸接続に近接して位置する必要がないことである。実際には、同軸ケーブル１０３は、好適な同軸コネクタを介して接続されてもよく、電子分野における通常の技術を有しかつ本開示の利益を有する者が、そのような接続を様々な実施形態を享受するように実施してもよいということが考えられ、それは本開示の範囲内である。

【0029】

装置１２０から同軸ケーブル１０３を介してデータを送信するだけで、ノード１１１及び１１２上の信号のコモンモード電圧は、それら２つのノードがドライバ１０９によって逆相信号として提供されていることを意図しているので、極めて小さくなる。同軸ケーブル１０３の他端の装置に由来するデータ信号を同軸１０３から受信する際にも、これは、ノード１１１及び１１２上の信号のコモンモード電圧において重畳された低減されたデータ信号としてみなされる。したがって、レシーバ１１０は、同軸ケーブル１０３の他端から由来するデータを受信するために、ノード１１１及び１１２上のコモンモード信号を排除することができる。ＩＣ１０１がレシーバのみとして意図されている場合、ドライバ１０９は、伝送線１３２及び１３４の終端となる、そのソース終端抵抗（図示せず）に低減することができる。差動レシーバ１１０は、いずれの場合にしても同じままである。

【0030】

差動レシーバ１１０は、ドライバ１０９と同じ回路部品、例えば、コモンモードチョーク１１８、減衰素子１２２、同軸ケーブル１０３等を共有してもよく、又は差動レシーバ１１０の回路部品は、ドライバ１０９の回路部品から独立していてもよいということが考えられ、それは本開示の範囲内である。これにより、適切に接続されたドライバ、レシーバ、及び同軸ケーブルとの同時全二重動作及び／又は同時二重単信動作が可能となる。

【0031】

図６を参照すると、本開示の別の特定の実施形態に係る、別々の回路部品並びに受信及び送信用の同軸ケーブルを使用し、かつＥＭＩが低減された第１のデータ通信回路の模式図が示されている。例えば、受信機能用の同軸コネクタ６５２に接続される別の同軸ケーブルを使用する場合、上述した送信（ドライバ１０９）回路部品を複製してもよい。受信コモンモードチョーク６１８は、受信同軸ケーブル（コネクタ６５２）と差動レシーバ１１０の差動入力との間に結合されてもよい。受信減衰素子６２２は、受信同軸ケーブルのシールド側とシャーシグランド１０８との間に結合してもよく、終端インピーダンス６４６及び６４８は、レシーバ１１０の差動入力とデジタルグランド面１０７との間に結合されてもよい。受信減衰素子６２２に対するインピーダンスの種類及び値は、減衰素子１２２に対して、上述したように選択されてもよい。終端インピーダンス６４６及び６４８は、受信同軸ケーブルと、及び／又は差動レシーバ１１０の入力を受信コモンモードチョーク６１８に結合する伝送線のそれぞれと、実質的に同じインピーダンス値であってもよい。典型的な値は、これらに限定されないが、終端インピーダンス６４６及び６４８のそれぞれに対して約５０オームであり、受信減衰素子６２２に対して約３３オームであり得る。ＤＣブロッキングコンデンサ６２４、６２６、及び６２８もまた、図６に示すように追加されてもよい。コンデンサ６２９は、図６に示すように、ＤＣをブロックして無線周波数を差動レシーバ１１０の入力の１つにバイパスするために任意に使用されてもよい。同様に、コンデンサ１２９は、ＤＣをブロックして無線周波数をアイソレーションチョーク１１８のノードの１つにバイパスするために任意に使用されてもよい。

【0032】

図７を参照すると、図６と類似した受信及び送信のための別個の回路部品及び同軸ケーブル並びに関連する回路を使用するとともにＥＭＩが低減された更に別のデータ通信回路の模式図が示されている。再度、この実施形態では、別個の同軸ケーブルが使用される。しかしながら、ＴＸ又はＲＸ回路の一方において、コネクタの同軸シールドは、図６の減衰抵抗１２２／６２２を使用せずに、グランドに直接接続されてもよい。例えば、図７に示すように、一実施形態によれば、コネクタ６５０のシールドは、減衰素子１２２を使用する代わりに、接続部７１０を介してグランド１０８に直接接続されている。一方、トランスミッタは、図１及び図６の実施形態と同一である。トランスミッタコネクタ６５０のシールドがグランドに直接接続される場合、レシーバ回路は図６に対しては変わらないままである。すなわち、減衰素子６２２及びＤＣブロッキングコンデンサ６２４は、コネクタ６５２のシールドをシャーシグランド１０８に結合させる。一方、回路は、図６に対して同じままである。

【0033】

図７に示すように、トランスミッタ１０９及びレシーバ１１０は、単一の装置６０１に配置されてもよく、これによりトランシーバが形成される。次いで、２つの同軸ケーブルを介して結合された各第２の通信装置は、図７に示すものと同じ配置を含むようになる。これにより、同軸ケーブルの片側のみがシールドをシャーシグランドに直接接続することになる。

【0034】

代替の実施形態では、図７の点線で示すように、トランスミッタ回路は、図６に対しては変わらないままであり、レシーバ回路内のコネクタ６５２のシールドは、接続部７１５を介してシャーシグランド１０８に直接接続される。

【0035】

更に別の実施形態によれば、図７に示すように、コンデンサ１２９及び６２９に並列に任意選択的な抵抗器７２０及び７３０を導入することができ、これにより、特定の外乱に対する時間応答（回復時間）を改善する。

【0036】

図２を参照すると、同軸ケーブルを使用する先行技術のデータ通信システムの模式的なブロック図が示されている。ＮＲＺ符号化は、単純化を提供し、これによりコスト効果の高い解決策を提供するが、広帯域励起（ｂｒｏａｄｂａｎｄ ｅｘｃｉｔａｔｉｏｎ）をもたらす。非常に低いインピーダンスのケーブルのシールド／シャーシグランド接続は、外乱（実寿命による寄生効果に起因する）を増幅し得るダイポール／ループアンテナ効果を有する高いＱ構造を生み出す。

【0037】

図３を参照すると、図１に示す同軸ケーブル回路を使用するデータ通信システムの模式図が示されている。本開示の好ましい実施形態は、信号ループ内に減衰素子１２２を追加して、回路Ｑを低下させる。これにより、同軸ケーブル１０３のシールド効果を低下させる。これは、本開示の教示によれば、差動レシーバ１１０（図１）のＣＭＲＲと組み合わせたコモンモードチョーク１１８を使用することによって補償される。コモンモードチョーク１１８は、低減されたシールド効果を相殺（補償）する１つのステージである。他のステージは、差動レシーバ１１０のＣＭＲＲである。これは、各ステージが異なる周波数範囲に対応するという２ステージアプローチである（ＣＭＲＲは、低周波範囲ノイズ除去をカバーし、コモンモードチョークは、高周波ノイズ除去をカバーする）。すなわち、コモンモードチョークは、差動レシーバ１１０のより高い周波数でのＣＭＲＲ有効性の低下を補償する。

【0038】

図４を参照すると、本開示の教示に係る、より低い周波数での差動レシーバのＣＭＲＲのグラフの例が示されている。差動レシーバはまた、数十Ｈｚ～数十ＭＨｚの周波数に対して高いレベル（＞８０ｄＢ）のコモンモード除去を示すことができる。より高い周波数では、コモンモード除去のレベルが低下する。

【0039】

図５には、本開示の教示に係る、より高い周波数でのコモンモードチョークのコモンモード周波数応答のグラフの例が示されている。好適なコモンモードチョークのコモンモード除去は、１００ＭＨｚを超える周波数範囲において、高いレベルのコモンモード除去（＞３０ｄＢ）を示すことができる。より低い周波数に対するコモンモード減衰効果は低下し、はるかにより高い周波数（１ＧＨｚ以上）に対しては、寄生（容量性）結合効果が支配する。

【0040】

したがって、差動レシーバとコモンモードチョークアプローチのこのマルチステージ結合は、差動ドライバ／レシーバ１０９のより低い周波数コモンモード除去及びコモンモードチョーク１１８のより高い周波数コモンモード除去を有利にするために使用することによって、非減衰高Ｑ同軸ケーブルと実質的に同じ出射／耐性レベルを提供する。

【0041】

他の実施形態は、エレクトロニクス分野において本開示の利点を有する当業者によって構成され得ることが考えられ、それは、本開示の範囲内である。また、本明細書に開示される実施形態は、これらに限定されないが、ＣＭＯＳ ＢＩＣＭＯＳ及びＳｉＧｅ ＢＩＣＭＯＳを含む、いかなるトランジスタ技術においても構成され得る同様の回路に良好に適用され得るということが考えられ、それは、本開示の範囲内である。また、本明細書で開示する実施形態は、差動又はシングルエンド構成として実施される際に、通信信号に有益となり得る。

【0042】

本開示の実施形態が示され、開示の実施形態例を参照することによって定義されているが、このような参照は、本開示に限定することを示唆するものではなく、そのような制限は推定されない。開示される主題は、関連分野に関する通常の技術を有するとともに本開示の利益を有する者が着想するように、形態及び機能の点で大幅な修正、変更、及び均等物が可能である。本開示に描写及び記載された実施形態は、例示にすぎず、開示の範囲を網羅していない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】