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▶ ノースロップ グラマン システムズ コーポレイションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-03-25
(45)【発行日】2022-04-04
(54)【発明の名称】４入力ジョセフソンゲート
(51)【国際特許分類】
H03K 19/195 20060101AFI20220328BHJP
【ＦＩ】
H03K19/195
【請求項の数】
15
(21)【出願番号】P 2020542013
(86)(22)【出願日】2019-01-25
(65)【公表番号】
(43)【公表日】2021-05-20
(86)【国際出願番号】 US2019015233
(87)【国際公開番号】W WO2019152282
(87)【国際公開日】2019-08-08
【審査請求日】2020-07-31
(31)【優先権主張番号】15/886,684
(32)【優先日】2018-02-01
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】520128820
【氏名又は名称】ノースロップ グラマン システムズ コーポレーション
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(74)【代理人】
【識別番号】100142907
【弁理士】
【氏名又は名称】本田 淳
(72)【発明者】
【氏名】パウエル ザ サード、ジャック アール．
(72)【発明者】
【氏名】ブラウン、アレクサンダー ルイス
【審査官】竹内 亨
(56)【参考文献】
【文献】特表２０１４－５２９２１６（ＪＰ，Ａ）
【文献】特開２００１－２５１１７９（ＪＰ，Ａ）
【文献】LIKHAREV, K. K. et al.，RSFQ Logic/Memory Family: A New Josephson-Junction Technology for Sub-Terahertz-Clock-Frequency Digital Systems，IEEE TRANSACTION ON APPLIED SUPERCONDUCTIVITY，米国，IEEE，1991年03月，VOL. 1, NO.1，3-28
【文献】MAEZAWA, M. et al.，Pulse-Driven Dual-Rail Logic Gate Family Based on Rapid Single-Flux-Quantum (RSFQ) Devices for Asynchronous Circuits，Proceedings Second International Symposium on Advanced Reserch in Asynchronous Circuits and Systems，米国，IEEE，1996年03月18日，134-142
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｋ １９／００－１９／２３
(57)【特許請求の範囲】
【請求項1】
４入力ジョセフソンゲート回路であって、正の単一磁束量子（ＳＦＱ）パルスの受信に基づいてアサートされるように各々構成された４つの論理入力を有する第１の段であって、第１、第２、第３、および第４の論理入力ストレージループを含み、各論理入力が前記論理入力ストレージループの１つに関連付けられており、各論理入力ストレージループが２つのジョセフソン接合（ＪＪ）とストレージインダクタとを含む、前記第１の段と、
第５および第６のストレージループと出力とを含み、前記第１の段からの信号を受信し、前記出力に出力信号を生成するように構成された第２の段と、
前記第１および第２の論理入力ストレージループと前記第５のストレージループとに共通の第１の論理決定ＪＪであって、前記第１および第２の論理入力ストレージループに蓄積された１つ以上の電流と第１のバイアス信号とによって供給されるバイアスに基づいてトリガされるように構成された前記第１の論理決定ＪＪと、
前記第３および第４の論理入力ストレージループと前記第６のストレージループとに共通の第２の論理決定ＪＪであって、前記第３および第４の論理入力ストレージループに蓄積された１つ以上の電流と第２のバイアス信号とによって供給されるバイアスに基づいてトリガされるように構成された前記第２の論理決定ＪＪと、
前記第５および第６のストレージループに共通の第３の論理決定ＪＪであって、前記第５および第６のストレージループに蓄積された１つ以上の電流と第３のバイアス信号とによって供給されるバイアスに基づいてトリガされることにより前記出力をアサートするように構成された前記第３の論理決定ＪＪと、
を備える４入力ジョセフソンゲート回路。
【請求項2】
前記第２の段がさらに、前記第３の論理決定ＪＪのトリガ解除に基づいて前記出力をデアサートするように構成されている、請求項１に記載の４入力ジョセフソンゲート回路。
【請求項3】
前記４入力ジョセフソンゲート回路が前記４つの論理入力すべてのアサートに基づいて前記出力をアサートするように構成されている、請求項１に記載の４入力ジョセフソンゲート回路。
【請求項4】
前記４入力ジョセフソンゲート回路が前記論理入力のいずれか１つ以上のアサートに基づいて前記出力をアサートするように構成されている、請求項１に記載の４入力ジョセフソンゲート回路。
【請求項5】
前記４入力ジョセフソンゲート回路が、前記論理入力のうち第１の論理入力と第２の論理入力の両方のアサートと、
前記論理入力のうち第３の論理入力と第４の論理入力の両方のアサートと、
の少なくとも一方に基づいて前記出力をアサートするように構成されている、請求項１に記載の４入力ジョセフソンゲート回路。
【請求項6】
前記４入力ジョセフソンゲート回路が、前記論理入力のうち第１の論理入力と第２の論理入力の少なくとも一方のアサートと、
前記論理入力のうち第３の論理入力と第４の論理入力の少なくとも一方のアサートと、の両方に基づいて前記出力をアサートするように構成されている、請求項１に記載の４入力ジョセフソンゲート回路。
【請求項7】
前記第１の段は、前記第１の論理決定ＪＪを含む第１の非入力ストレージループと、前記第２の論理決定ＪＪを含む第２の非入力ストレージループとをさらに含み、前記第１および第２の非入力ストレージループは２つの論理入力のいずれからも信号を受信せず、前記第１の段の各非入力ストレージループは、システム起動時に当該対応する非入力ストレージループに正の電流を導入するように構成されたＤＣ磁束バイアス線へのトランス結合を含む、請求項１に記載の４入力ジョセフソンゲート回路。
【請求項8】
前記第２の段は、前記第３の論理決定ＪＪを含む第３の非入力ストレージループをさらに含み、前記第３の非入力ストレージループは、前記第１および第２の論理決定ＪＪのいずれからも信号を受信せず、前記第３の非入力ストレージループは、システム起動時に当該第３の非入力ストレージループに正の電流を導入するように構成されたＤＣ磁束バイアス線へのトランス結合を含む、請求項７に記載の４入力ジョセフソンゲート回路。
【請求項9】
前記第２の段は、前記第３の論理決定ＪＪを含む第３の非入力ストレージループをさらに含み、前記第３の非入力ストレージループは、前記第１および第２の論理決定ＪＪのいずれからも信号を受信せず、前記第３の非入力ストレージループは、前記第３の論理決定ＪＪと回路グランドとの間に接続されたインダクタを含む、請求項７に記載の４入力ジョセフソンゲート回路。
【請求項10】
前記第１の段は、前記第１の論理決定ＪＪを含む第１の非入力ストレージループと、前記第２の論理決定ＪＪを含む第２の非入力ストレージループと、をさらに含み、前記第１および第２の非入力ストレージループは２つの論理入力のいずれからも信号を受信せず、前記第１の段の各非入力ストレージループは、当該非入力ストレージループの対応する論理決定ＪＪと回路グランドとの間に接続されたインダクタを含む、請求項１に記載の４入力ジョセフソンゲート回路。
【請求項11】
前記第２の段は、前記第３の論理決定ＪＪを含む第３の非入力ストレージループをさらに含み、前記第３の非入力ストレージループは、前記第１および第２の論理決定ＪＪのいずれからも信号を受信せず、前記第３の非入力ストレージループは、システム起動時に当該第３の非入力ストレージループに正の電流を導入するように構成されたＤＣ磁束バイアス線へのトランス結合を含む、請求項１０に記載の４入力ジョセフソンゲート回路。
【請求項12】
前記第２の段は、前記第３の論理決定ＪＪを含む第３の非入力ストレージループをさらに含み、前記第３の非入力ストレージループは、前記第１および第２の論理決定ＪＪのいずれからも信号を受信せず、前記第３の非入力ストレージループは、前記第３の論理決定ＪＪと前記回路グランドとの間に接続されたインダクタを含む、請求項１０に記載の４入力ジョセフソンゲート回路。
【請求項13】
論理値を決定する方法であって、１つ以上の正の単一磁束量子（ＳＦＱ）パルスを供給して、４つの論理入力を有するレシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力をアサートすること、
前記正のＳＦＱパルスを供給することに基づいて、４つの入力ストレージループを有する前記ＲＱＬゲート内の１つ以上の当該入力ストレージループに１つ以上の正の電流を流すこと、
前記正の電流を流すことに基づいて、前記ＲＱＬゲート内の３つの論理決定ジョセフソン接合（ＪＪ）のうちの第１の論理決定ＪＪをトリガすること、
前記第１の論理決定ＪＪをトリガすることに基づいて、前記ＲＱＬゲート内のカスケード接続された論理決定ＪＪをトリガすること、
前記カスケード接続された論理決定ＪＪをトリガすることに基づいて、前記ＲＱＬゲートの出力からアサート信号を伝播すること、
を備える方法。
【請求項14】
前記伝播することの後に、１つ以上の負のＳＦＱパルスを供給して、前記論理入力のうちの１つ以上をデアサートすること、
前記１つ以上の負のＳＦＱパルスを供給することに基づいて、前記入力ストレージループのうちの１つ以上に１つ以上の負の電流を流すこと、
前記１つ以上の負の電流を流すことに基づいて、前記第１の論理決定ＪＪをトリガ解除すること、
前記第１の論理決定ＪＪをトリガ解除することに基づいて、前記カスケード接続された論理決定ＪＪをトリガ解除すること、
前記カスケード接続された論理決定ＪＪをトリガ解除することに基づいて、前記ＲＱＬゲートの出力からデアサート信号を伝播すること、
をさらに備える請求項１３に記載の方法。
【請求項15】
ＡＣ成分を有する第１のバイアス信号を供給することであって、前記第１の論理決定ＪＪをトリガすることがさらに前記第１のバイアス信号に基づくものである、前記第１のバイアス信号を供給すること、ＡＣ成分を有する少なくとも１つ以上のバイアス信号を供給することであって、前記カスケード接続された論理決定ＪＪをトリガすることがさらに前記少なくとも１つ以上のバイアス信号に基づくものである、前記少なくとも１つ以上のバイアス信号を供給すること、
をさらに備える請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して、量子および古典的なデジタル超伝導回路に関し、具体的には、４入力ジョセフソンゲートに関する。本出願は、２０１８年２月１日に出願された米国特許出願第１５／８８６，６８４号の優先権を主張し、その全体が本明細書に組み込まれる。
【背景技術】
【0002】
デジタル論理の分野において、相補型金属酸化膜半導体（ＣＭＯＳ）技術は高度に開発された周知の技術であり、幅広く使用されている。ＣＭＯＳが技術として成熟しつつあるため、速度、消費電力計算密度、相互接続帯域幅などの点でより高い性能につながり得る代替技術に関心が向けられている。ＣＭＯＳ技術に代わるものとして、超伝導ジョセフソン接合（ＪＪ）を利用し、２０ギガビット／秒（Ｇｂ／ｓ）以上の典型的なデータ速度で約４ナノワット（ｎＷ）の典型的な信号電力を有し、約４ケルビンの動作温度を有する超伝導体ベースの単一磁束量子回路がある。
【発明の概要】
【0003】
一実施例は、第１の段と第２の段とを備えた４入力ジョセフソンゲート回路を含む。第１の段は４つの論理入力を有し、各論理入力は正の単一磁束量子（ＳＦＱ）パルスの受信に基づいてアサートされるように構成されている。第１の段は、第１、第２、第３、および第４の論理入力ストレージループを含む。各論理入力は、論理入力ストレージループの１つに関連付けられている。各ストレージループは、２つのジョセフソン接合（ＪＪ）とストレージインダクタとを含む。第２の段は、第５および第６のストレージループと出力とを含む。第２の段は、第１の段からの信号を受信して、出力に出力信号を生成するように構成されている。第１の論理決定ＪＪは、第１および第２の論理入力ストレージループと第５のストレージループとに共通であり、第１および第２の論理入力ストレージループに蓄積された１つ以上の電流と第１のバイアス信号とによって供給されるバイアスに基づいてトリガされる。第２の論理決定ＪＪは、第３および第４の論理入力ストレージループと第６のストレージループとに共通であり、第３および第４の論理入力ストレージループに蓄積された１つ以上の電流と第２のバイアス信号とによって供給されるバイアスに基づいてトリガされる。第５および第６のストレージループに共通の第３の論理決定ＪＪは、第５および第６のストレージループに蓄積された１つ以上の電流と第３のバイアス信号とによって供給されるバイアスに基づいて出力をトリガしアサートする。
【0004】
別の実施例は、４つの論理入力に基づいて論理値を決定する方法を含む。１つ以上の正のＳＦＱパルスが供給されることにより、４つの論理入力を有するレシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力がアサートされる。これにより、１つ以上の正の電流がＲＱＬゲート内の１つ以上の入力ストレージループに流れる。ＲＱＬゲートは、このようなストレージループを４つ有する。ＲＱＬゲート内の３つの論理決定ＪＪのうち第１の論理決定ＪＪがトリガされる。これにより、ＲＱＬゲート内のカスケード接続された論理決定ＪＪがトリガされる。これにより、アサート信号がＲＱＬゲートの出力から伝播される。
【0005】
さらに別の実施例は、第１の段と第２の段とを備えた回路を含む。第１の段において、第１および第２の論理入力ジョセフソン伝送線路（ＪＴＬ）の分岐が第１のダブテールノードで結合して第５の分岐を形成し、第３および第４の論理入力ＪＴＬの分岐が第２ダブテールノードで結合して第６の分岐を形成する。各論理入力ＪＴＬは、対応する第１のノードにおいて入力ＪＪとストレージインダクタとに接続されたストレージループ入力インダクタを含む。各論理入力ＪＴＬのストレージループ入力インダクタ、入力ＪＪ、およびストレージインダクタは、一方向のデータフローを提供するようにサイズ設定されている。第１の論理決定ＪＪは第１のダブテールノードと回路グランドとの間に接続されて、第１および第２の論理入力ＪＴＬのそれぞれの入力ＪＪおよびストレージインダクタと第１の論理決定ＪＪとによってそれぞれ第１および第２のストレージループが形成されている。第２の論理ノードＪＪは第２のダブテールノードと回路グランドとの間に接続されて、第３および第４の論理入力ＪＴＬのそれぞれの入力ＪＪおよびストレージインダクタと第２の論理決定ＪＪとによってそれぞれ第３および第４のストレージループが形成されている。第２の段においては、第３の論理決定ＪＪの一方側が、第５および第６の分岐を結合する第３のダブテールノードに接続されており、第３の論理決定ＪＪの他方側が回路アースに接続されている。これにより、第１の論理決定ＪＪと、第５の分岐内の第５のストレージインダクタと、第３の論理決定ＪＪとによって第５のストレージループが形成されている。また、第２の論理決定ＪＪと、第６の分岐内の第６のストレージインダクタと、第３の論理決定ＪＪとによって第６のストレージループが形成されている。この回路は、論理入力ＪＴＬにそれぞれ供給されたアサートまたはデアサート論理入力信号に基づいて出力ノードにアサートまたはデアサート論理出力信号を供給する。
【図面の簡単な説明】
【0006】
【図1】例示的な４入力ジョセフソンゲートのブロック図。
【図2A】例示的な４入力ＡＮＤゲートの回路図。
【図2B】４入力ＡＮＤゲートの論理機能を記号で示した図。
【図3A】例示的な４入力ＯＲゲートの回路図。
【図3B】４入力ＯＲゲートの論理機能を記号で示した図。
【図4A】例示的な４入力ＡＮＤ－ＯＲゲートの回路図。
【図4B】４入力ＡＮＤ－ＯＲゲートの論理機能を記号で示した図。
【図5A】例示的な４入力ＯＲ－ＡＮＤゲートの回路図。
【図5B】４入力ＯＲ－ＡＮＤゲートの論理機能を記号で示した図。
【図6A】ＳＦＱパルス入力に基づいて４入力ＲＱＬゲートからの論理出力を決定する例示的な方法のフロー図。
【図6B】ＳＦＱパルス入力に基づいて４入力ＲＱＬゲートからの論理出力を決定する例示的な方法のフロー図。
【図7】ＳＦＱパルス入力に基づいて論理ＡＮＤ値を決定する例示的な方法のフロー図。
【図8】ＳＦＱパルス入力に基づいて論理ＯＲ値を決定する例示的な方法のフロー図。
【図9】ＳＦＱパルス入力に基づいて論理ＡＮＤ－ＯＲ値を決定する例示的な方法のフロー図。
【図10】ＳＦＱパルス入力に基づいて論理ＯＲ－ＡＮＤ値を決定する例示的な方法のフロー図。
【発明を実施するための形態】
【0007】
本開示は、概して、例えばレシプロカル量子論理（ＲＱＬ）システムにおいて有用な論理ゲート回路およびそれに関連する方法に関する。本開示は、具体的には、４つの入力を有するそのようなゲートに関し、ＡＮＤゲート、ＯＲゲート、ＡＮＤ－ＯＲ（ＡＯ２２）ゲート、およびＯＲ－ＡＮＤ（ＯＡ２２）ゲートを含む。本開示は、具体的には、分散型決定ジョセフソン接合とカスケード接続型ＲＱＬ論理機能とを利用する４入力論理ゲート群を提供する。
【0008】
図１は、４つの論理入力Ａ，Ｂ，Ｃ，Ｄと出力Ｏとを有する４入力ジョセフソンゲート１００を示す。ゲート１００は、アサートまたはデアサート論理状態にそれぞれ対応する正または負の単一磁束量子（ＳＦＱ）パルスから構成され得る入力Ａ，Ｂ，Ｃ，Ｄを受け取るように構成された第１の段１０２を含む。ゲート１００はさらに、アサートまたはデアサート論理状態にそれぞれ対応する正または負のＳＦＱパルスから同様に構成され得る出力Ｏを供給するように構成された第２の段１０４を含む。各論理入力Ａ，Ｂ，Ｃ，Ｄには、ストレージループ１０６－１～１０６－４のうち少なくとも１つのストレージループが関連付けられている。第１の段１０２が入力毎に１つのストレージループを有するものとして図示されているが、各入力はそれに関連付けられた複数のストレージループを有することができる。
【0009】
第１の論理決定ジョセフソン接合（ＪＪ）１０８－１は、第１および第２の入力ストレージループ１０６－１，１０６－２に共通（すなわち、それらによって共有される）であり、入力Ａ，Ｂに基づいてトリガされる。第２の論理決定ＪＪ１０８－２は、第３および第４の入力ストレージループ１０６－３，１０６－４に共通（すなわち、それらによって共有される）であり、入力Ｃ，Ｄに基づいてトリガされる。第２の段１０４は、第５および第６のストレージループ１０６－５，１０６－６を含む。第５のストレージループ１０６－５は、第１の論理決定ＪＪ１０８－１とともに第３の論理決定ＪＪ１０８－３によって構成されている。第６のストレージループ１０６－６は、第２の論理決定ＪＪ１０８－２とともに第３の論理決定ＪＪ１０８－３によって構成されている。第３の論理決定ＪＪ１０８－３は、第５および第６のストレージループ１０６－５，１０６－６に共通（すなわち、それらによって共有される）であり、第１および第２の論理決定ＪＪ１０８－１，１０８－２のいずれか一方または両方のトリガに基づいてトリガされる。
【0010】
４入力ゲート１００の出力Ｏのアサートまたはデアサートは、第３の論理決定ＪＪ１０８－３のトリガに基づき得る。ゲート１００の構成に応じて、出力Ｏのアサートまたはデアサートは、入力Ａ，Ｂ，Ｃ，Ｄのいずれか、またはそれらのいくつか、もしくはそれらのすべてに基づくものとなり得る。例えば、出力Ｏは、アサート出力論理状態に対応する正のＳＦＱパルスと、デアサート出力論理状態に対応する負のＳＦＱパルスとを伝播することができる。一例として、４入力ゲート１００は、ＡＮＤゲート、ＯＲゲート、ＯＲ－ＡＮＤゲート、またはＡＮＤ－ＯＲゲートとして構成することができる。第２の段１０４は、第３の論理決定ＪＪ１０８－３の出力を増幅するために出力ジョセフソン伝送線路（ＪＴＬ）（図１では図示略）を含むことができる。
【0011】
第１の論理決定ＪＪ１０８－１のトリガは、入力Ａ，Ｂだけでなく、第１のバイアス線１１０を介して第１の論理決定ＪＪ１０８－１に供給される第１のバイアス信号ＢＩＡＳ１にも基づくものとすることができる。同様に、第２の論理決定ＪＪ１０８－２のトリガは、入力Ｃ，Ｄだけでなく、第２のバイアス線１１２を介して第２の論理決定ＪＪ１０８－２に供給される第２のバイアス信号ＢＩＡＳ２にも基づくものとすることができる。同様に、第３の論理決定ＪＪ１０８－３のトリガは、第１の論理決定ＪＪ１０８－１および第２の論理決定ＪＪ１０８－２の状態だけでなく、第３のバイアス線１１４を介して第３の論理決定ＪＪ１０８－３に供給される第３のバイアス信号にも基づくものとすることができる。バイアス線１１０，１１２，１１４に供給されるバイアス信号ＢＩＡＳ１，ＢＩＡＳ２，ＢＩＡＳ３は、ＡＣバイアスとＤＣバイアスの両方を供給することができる。したがって、例えば、線１１０，１１２，１１４に供給されたバイアス信号は、ジョセフソンゲート１００へのクロックとして機能し、入力Ａ，Ｂ，Ｃ，Ｄの評価に応じた出力Ｏをバイアス信号ＢＩＡＳ１，ＢＩＡＳ２，ＢＩＡＳ３のＡＣ成分に応じた特定の時点で生成する。いくつかの例では、線１１０，１１２に供給される第１および第２のバイアス信号は同じＡＣ位相を有し得る一方、線１１４に供給される第３のバイアス信号は、第１および第２のバイアス信号のＡＣ位相とは異なるＡＣ位相、例えば、第１および第２のバイアス信号とは位相が１８０°ずれたＡＣ位相を有し得る。
【0012】
図２Ａは、図２Ｂに記号が示された論理機能を実行する４入力ＡＮＤ_ＲＱＬゲートを示し、ここでは１つの４入力ＡＮＤゲートについて示している。第１の段２０２は、図１の第１の段１０２に対応し得るものであり、第２の段２０４は、図１の第２の段１０４に対応し得るものである。第１の段２０２において、各入力ａｉ，ｂｉ，ｃｉ，ｄｉは、先頭インダクタＬｉｎａ_０，Ｌｉｎｂ_０，Ｌｉｎｃ_０，Ｌｉｎｄ_０のうちの対応する１つを介して供給される。これらの先頭インダクタは各々、対応する入力を駆動ＪＴＬまたは別のゲートの出力に接続可能にする。
【0013】
第１の段２０２は、入力ａｉ，ｂｉに対応し第１のダブテールノード２０６で結合する２つのＪＴＬ入力分岐を有している。第１の論理決定ＪＪｂ０_０とともにこれら２つの入力分岐は、ストレージループを形成して、第１の論理決定が行われるまで、すなわち第１の論理条件が満たされるまで、入力ａｉ，ｂｉを別々に受信して記憶する。入力ａｉに対応する第１のストレージループは、第１の入力ＪＪｂ２ａ_０、第１のストレージインダクタＦＬｓｔｏｒａ_０、および第１の論理決定ＪＪｂ０_０により構成されている。入力ｂｉに対応する第２のストレージループは、第２の入力ＪＪｂ２ｂ_０、第２のストレージインダクタＦＬｓｔｏｒｂ_０、および第１の論理決定ＪＪｂ０_０により構成されている。したがって、第１の論理決定ＪＪｂ０_０は、第１および第２のストレージループの両方に共通である。
【0014】
第１の段２０２はさらに、入力ｃｉ，ｄｉに対応し第２のダブテールノード２０８で結合する２つのＪＴＬ入力分岐を有している。第２の論理決定ＪＪｂ０_１とともにこれら２つの入力分岐は、ストレージループを形成して、第２の論理決定が行われるまで、すなわち第２の論理条件が満たされるまで、入力ｃｉ，ｄｉを別々に受信して記憶する。入力ｃｉに対応する第３のストレージループは、第３の入力ＪＪｂ２ｃ_０、第３のストレージインダクタＦＬｓｔｏｒｃ_０、および第２の論理決定ＪＪｂ０_１により構成されている。入力ｄｉに対応する第４のストレージループは、第４の入力ＪＪｂ２ｄ_０、第４のストレージインダクタＦＬｓｔｏｒｄ_０、および第２の論理決定ＪＪｂ０_１により構成されている。したがって、第２の論理決定ＪＪｂ０_１は、第３とおよび第４のストレージループの両方に共通である。第１の段２０２は、４つの入力分岐を２つの中間分岐に縮小する。
【0015】
第２の段２０４は、これら２つの中間分岐の出力を組み合わせて、ダブテールノード２１０で単一の出力分岐にさらに縮小する。第３の論理決定ＪＪｂ１_０とともに２つの中間分岐は、第５および第６のストレージループを形成して、第３の論理決定が行われるまで、すなわち第３の論理条件が満たされるまで、第１の段２０２の２つの中間出力を別々に受信して記憶する。入力ａｉ，ｂｉに対して行われた第１の論理決定の中間結果を記憶する第５のストレージループは、第１の論理決定ＪＪｂ０_０、第５のストレージインダクタＬ４_０、および第３の論理決定ＪＪｂ１_０により構成されている。入力ｃｉ，ｄｉに対して行われた第２の論理決定の中間結果を記憶する第６のストレージループは、第２の論理決定ＪＪｂ０_１、第６のストレージインダクタＬ４_１、および第３の論理決定ＪＪｂ１_０により構成されている。したがって、第１の論理決定ＪＪｂ０_０は、第１、第２、および第５のストレージループの３つすべてに共通であり、第２の論理決定ＪＪｂ０_１は、第３、第４、および第６のストレージループの３つすべてに共通であり、第３の論理決定ＪＪｂ１_０は、第５および第６のストレージループの両方に共通である。
【0016】
ゲート回路２００において、第１のＡＣおよびＤＣバイアス入力ｂｉａｓ１は、第１のバイアスインダクタＬ０_０を介して第１の論理決定ＪＪｂ０_０に供給され、第２のＡＣおよびＤＣバイアス入力ｂｉａｓ２は、第２のバイアスインダクタＬ０_１を介して第２の論理決定ＪＪｂ０_１に供給され、第３のＡＣおよびＤＣバイアス入力ｂｉａｓ３は、第３のバイアスインダクタＬ１_０を介して第３の論理決定ＪＪｂ１_０に供給される。出力ａｏは、ＪＴＬまたは別のゲートの入力に接続されて、例えば、論理「ハイ」に対してゲート２００のアサートを表す正の出力パルスを伝播することができる。出力ａｏから伝播された後続の負の出力パルスは、論理「ロー」に対してゲート２００のデアサートを表すことができる。
【0017】
各ストレージループ内の構成要素のサイズを選択することにより、一方向のデータフロー、すなわち、図２Ａに示されるような回路２００の左から右へのデータフローが提供される。回路２００はＳＦＱパルスで動作し、各パルスはストレージループに１Φ０（約２．０７ｍＡｐＨ）の電流を流す。このようなストレージループを流れる電流の大きさは、ストレージループ内のストレージインダクタのサイズによって決定される。したがって、各入力について、先頭インダクタ（例えば、Ｌｉｎａ_０など）のインダクタンス値は、ストレージインダクタ（例えば、ＦＬｓｔｏｒａ_０）のインダクタンス値と比べて小さな値（例えば、約８ｐＨ～９ｐＨの間であって、例えば、８．５ｐＨ）とすることができる。一方、ストレージインダクタのサイズは比較的大きく（例えば、約３０ｐＨ～４０ｐＨの間であって、例えば、３５ｐＨ）（例えば、対応する先頭インダクタの約４倍）設定されて、入力ＳＦＱパルスにより誘起された蓄積電流の大きさを低減することができる。いくつかの例では、入力（例えば、ａｉ）に導入される電流の大きさは、ストレージループに蓄積される電流の約４倍である。同様に、入力ａｉにおける入力ＪＪｂ２ａ_０のサイズも、駆動中のＪＴＬがこのＪＪをトリガして対応するストレージループに電流を流すことができるように設定されるが、このストレージループ内の電流は入力ＪＪｂ２ａ_０をトリガ解除するほどは十分でなく蓄積パルスが入力へと戻ることを許容しないように設定される。入力ｂｉ，ｃｉ，ｄｉに関連するストレージループは、入力ａｉのストレージループと同様な構造を有することができ、これにより、同様な一方向のフロー特性を有することができる。
【0018】
論理決定ＪＪｂ０_０，ｂ０_１，ｂ１_０は、ゲート２００の論理機能を実現する。任意の２つの入力にバイアスｂｉａｓ１、ｂｉａｓ２、またはｂｉａｓ３を組み合わせるだけで、対応する論理決定ＪＪｂ０_０、ｂ０_１、またはｂ１_０をいずれかの方向に切り替えることができる。図２Ａのゲート２００におけるバイアス信号ｂｉａｓ１，ｂｉａｓ２，ｂｉａｓ３のうち任意のバイアス信号のＡＣ成分（例えば、正弦波成分）は、ゲート２００へのクロック信号として機能し、そのクロック信号のサイクル毎に論理入力を２回評価することができる。各バイアス信号のＡＣ位相は、正の部分と負の部分を交互に有することができる。すなわち、ＡＣ位相が正の部分のときに、対応する論理決定ＪＪは、その論理決定ＪＪに接続された入力を評価してその出力をアサートすべきかどうかを決定し、 ＡＣ位相が負の部分のときに、対応する論理決定ＪＪは、入力を評価してその出力をデアサートすべきかどうかを決定する。したがって、出力ａｏは、バイアス信号ｂｉａｓ３のＡＣ位相の正の部分でのみアサートされ、バイアス信号ｂｉａｓ３のＡＣ位相の負の部分でのみデアサートされる。
【0019】
ゲート回路２００の各論理決定ＪＪｂ０_０，ｂ０_１，ｂ１_０は、２つの論理入力と、不変論理「０」として機能する低電圧レール（例えば、グランド）に接続された第３の疑似入力とに基づいて多数決機能を実現する。第１の論理決定ＪＪｂ０_０は、その３つの入力のうち過半数の２つがアサートされたときにバイアス信号ｂｉａｓ１の正の位相部分でトリガされ、これらの入力は、ａｉ，ｂｉと、インダクタＦＬｇｎｄａ_０からなる第３の分岐による永続的な「０」とから構成される。アサートに過半数の２／３が必要とされ、かつ、１つの「入力」が常に「０」であるため、第１の論理決定ＪＪｂ０_０は、ａｉ，ｂｉの両方がアサートされたときにのみトリガされる。第１の論理決定ＪＪｂ０_０は、その３つの入力のうち過半数の２つ未満がアサートされているときに、バイアス信号ｂｉａｓ１の負の位相部分でトリガ解除さる。したがって、ａｉ，ｂｉのいずれかがデアサートされると、第１の論理決定ＪＪｂ０_０がトリガ解除される。第２の論理決定ＪＪｂ０_１も、その論理入力ｃｉ，ｄｉとそのバイアス信号ｂｉａｓ２とに基づいて同様に機能する。第３の論理決定ＪＪｂ１_０も、第１および第２の論理決定ＪＪｂ０_０，ｂ０_１の出力とバイアス信号ｂｉａｓ３とに基づいて同様に機能する。これにより、正確な４入力ＡＮＤ論理機能が出力ａｏにおいて実現される。
【0020】
インダクタＦＬｇｎｄａ_０は、他のストレージインダクタＦＬｓｔｏｒａ_０，ＦＬｓｔｏｒｂ_０よりも幾分大きくされることで、その分岐に関連する入力ＪＪが存在しないことにより除去されている寄生入力インダクタンスを補償することができる。例えば、ゲート２００では、インダクタＦＬｇｎｄａ_０のインダクタンス値は約３２ｐＨ～４２ｐＨの間、例えば、３６ｐＨとすることができる。
【0021】
次に、単一の入力がアサートされたときに生じるゲート回路２００での一連の事象について説明する。入力パルス、例えば単一磁束量子（ＳＦＱ）パルスが入力ａｉに到達する。これにより、先頭インダクタＬｉｎａ_０と入力ＪＪｂ２ａ_０を介して超伝導電流が誘起される。この電流は入力ＪＪｂ２ａ_０をトリガしてその超伝導相を０から２πに引き上げる。この入力ＪＪｂ２ａ_０のトリガにより、先頭インダクタＬｉｎａ_０内に等価で逆向きの電流（例えば、１Φ０相当の電流）が誘起されて初期入力電流が消滅し、入力ＪＪｂ２ａ_０と第１のストレージインダクタＦＬｓｔｏｒａ_０と第１の論理決定ＪＪｂ０_０とによって形成された第１のストレージループ内に超伝導電流が誘起される。この第１のストレージループの電流のみでは論理決定ＪＪｂ０_０をトリガするには不十分であり、さらなら入力が適用されなければその電流が第１のストレージループに無限にトラップされたままとなる。入力ａｉに到達する負の入力パルスは上記の影響をなくし、第１のストレージループ内に蓄積された正の電流を等価で逆向きの電流により消滅させて回路を初期状態に復帰させることができる。論理入力ｂｉ，ｃｉ，ｄｉも同様に動作するものとなる。
【0022】
第１のストレージループ内に蓄積された正の電流は、それのみでは、ＡＣおよびＤＣバイアスｂｉａｓ１を使用しても論理決定ＪＪｂ０_０をトリガするには不十分であり、この理由は、論理決定ＪＪｂ０_０が回路２００内でそれに先行するＪＪよりも大きなＪＪであり得ることにのみよるものではなく、回路２００が多数決構造であることにもよる。アサートされていない論理入力ｂｉに関連する構成要素やＦＬｇｎｄａ_０を介して接地された疑似入力によって論理決定ＪＪｂ０_０に現れる追加の負荷が論理決定ＪＪｂ０_０をトリガしないものとなる。したがって、ｂ０_０をトリガするには過半数の入力のアサートが必要となる。
【0023】
例えば、論理入力ａｉがアサートされたことに続いて、論理入力ｂｉがその入力ｂｉへの別の正のＳＦＱパルスの導入によってアサートされると、入力ＪＪｂ２ｂ_０と第２のストレージインダクタＦＬｓｔｏｒｂ_０と第１の論理決定ＪＪｂ０_０とによって形成された第２のストレージループ内に別の正の電流が循環する。すると、入力ＪＪｂ２ａ_０，ｂ２ｂ_０の両方が２π状態になる。それぞれの正の入力パルスによって誘起された双方のループ電流は、それぞれの入力において後続の負のパルスが対応するループ電流を除去するまで、もしくは、バイアス信号ｂｉａｓ１のＡＣ成分のクロッキング機能により論理決定ＪＪｂ０_０がトリガされて入力が出力に変換されるまで、それぞれのストレージループ内で持続する。このストレージ機能により、過半数の入力アサートに相当することが必要とされる入力が、同じクロックサイクル内に到着する必要はない。
【0024】
これら両方の入力ループ電流は、第１の論理決定ＪＪｂ０_０を正の遷移にバイアスするものであるが、入力ループストレージインダクタＦＬｓｔｏｒａ_０，ＦＬｓｔｏｒｂ_０のサイズのため、ＡＣおよびＤＣバイアス信号ｂｉａｓ１によって供給される追加のバイアス電流がなければ、これらの電流はこの遷移を引き起こすには十分ではない。このバイアス信号のＡＣ成分が十分な正の大きさに達したとき、すなわち、第１の論理決定ＪＪｂ０_０が正に「クロッキング」されたとき、第１の論理決定ＪＪｂ０_０がトリガされる。その結果、第１および第２のストレージインダクタＦＬｓｔｏｒａ_０，ＦＬｓｔｏｒｂ_０内に蓄積されている正の電流が、等価で逆向きの電流によって消滅する。また、第５のストレージインダクタＬ４_０と第３の論理決定ＪＪｂ１_０とを介して第５のストレージループに正の電流が流れる。
【0025】
同様に、第２の論理決定ＪＪｂ０_１も、論理入力ｃｉ，ｄｉのアサートと第２のバイアス信号ｂｉａｓ２の正のクロッキング機能とに基づいて、第６のストレージインダクタＬ４_１と第３の論理決定ＪＪｂ１_０とを介して第６のストレージループに正の電流を流すように機能する。第５および第６のストレージループに蓄積された電流は、バイアス信号ｂｉａｓ３のＡＣ成分と組み合わせられることで、第３の論理決定ＪＪｂ１_０をトリガし、出力ａｏから正のＳＦＱパルスを送出して出力をアサートし、ゲート２００の正確な４入力論理ＡＮＤ機能を提供する。また、この第３の論理決定ＪＪｂ１_０のトリガにより、インダクタＬ４_０，Ｌ４_１に蓄積されている正の電流が消滅する。
【0026】
最初にアサートされるいずれかの入力ａｉ，ｂｉ，ｃｉ，ｄｉに到着した単一の負のパルスは、対応するストレージループに負のバイアス電流を供給し、その電流は、対応するＡＣおよびＤＣバイアスと組み合わせられて、対応する第１または第２の論理決定ＪＪｂ０_０，ｂ０_１をその２π位相から外れるように遷移させることで、その論理決定ＪＪをオフする。このデアサートは第３の論理決定ＪＪｂ１_０を同様にデアサートするまで伝播し、それによりゲート２００の出力ａｏをデアサートして論理「ロー」に戻す。これは、バイアス信号ｂｉａｓ３のＡＣ成分が十分な負の大きさに達したときに発生する。
【0027】
ゲート２００は、２／３多数決構造の３つの入力のうちの１つを接地する（この第３の入力、すなわち疑似入力を実質的に論理「ロー」にする）ことにより、残りの２つの入力（論理入力）によって２入力ＡＮＤ構造を形成する場合を示しており、２つのそのような多数決構造は、第３のダブテールノード２１０において（回路２００のインダクタＦＬｇｎｄｃ_０を介した）第３のグランド擬似入力により互いに結合されて、最終的に４入力ＡＮＤゲートをもたらすことができる。回路２００のように疑似入力の１つを接地することに代えて、ＤＣ入力バイアスを使用して３入力多数決構造における疑似入力の１つに１Φ０の電流（すなわち、１つのＳＦＱパルス）を誘起する（実質的に論理「ハイ」にする）ことにより、残りの２つの論理入力から２入力ＯＲ構造を形成することができる。図３Ａに示されるような４入力ＯＲゲート３００は、図２Ａの４入力ＡＮＤゲート２００を適切に変更することにより構築することができる。
【0028】
上記の説明に続いて、図３Ａは、例示的な４入力ＯＲゲート３００を示しており、入力ａｉ，ｂｉ，ｃｉ，ｄｉのいずれかがアサートされると出力ｏｏがアサートされる。したがって、ゲート３００は、図３Ｂに記号で示される単一の４入力ＯＲゲートを示す論理機能を実現する。図示された構成では、回路２００が疑似入力分岐を回路グランドに結合するのに対して、回路３００は、トランス結合入力インダクタＤＣ_ｃ_０，ＤＣ_ｃ_１，ＤＣ_ｃ_２と代替ストレージインダクタＦＬｓｔｏｒＤＣａ_０，ＦＬｓｔｏｒＤＣｂ_０，Ｌ４ＤＣ_０との間にバイアス量子化ＪＪｂ２ＤＣａ_０，ｂ２ＤＣｂ_０，ｂ０ＤＣ_０をそれぞれ導入する。トランス結合入力インダクタＤＣ_ｃ_０，ＤＣ_ｃ_１，ＤＣ_ｃ_２は、それぞれのＤＣ磁束バイアス線３１２，３１４，３１６にトランス結合されている。バイアス量子化ＪＪｂ２ＤＣａ_０，ｂ２ＤＣｂ_０，ｂ０ＤＣ_０は各々、トランス結合入力インダクタＤＣ_ｃ_０，ＤＣ_ｃ_１，ＤＣ_ｃ_２を介して供給されるＤＣバイアス電流を量子化し、動作マージンを改善する。
【0029】
したがって、４入力ＯＲゲート３００の各論理決定ＪＪｂ０_０，ｂ０１，ｂ１_０は、対応する２つの論理入力の状態に加えて、その対応する論理決定ＪＪをトリガして不変論理「１」が現れるようにバイアスする本明細書で疑似入力と呼ぶ第３の入力を効果的に考慮して、３つの「３」入力構造の各々の多数決機能を実質的に２入力ＯＲ構造に変換する。これは、各論理決定ＪＪｂ０_０，ｂ０１，ｂ１_０が、対応する２つの論理入力の状態に加えて、対応する論理決定ＪＪをトリガに抗してバイアスし不変論理「０」が現れるようにする第３の入力すなわち疑似入力を効果的に考慮して、ゲート２００の３つの「３」入力構造の各々の多数決機能を実質的に２入力ＡＮＤ構造に変換する４入力ＡＮＤゲート２００とは異なる。
【0030】
図３Ａに示された疑似入力は、次のように機能する。ＤＣ磁束バイアス線３１２，３１４，３１６のいずれかを介して供給されるＤＣ電流は、システム動作全体を通じて一定である。システム起動時、ＤＣ磁束バイアス線３１２，３１４，３１６を流れるＤＣ電流は、システムの電源投入時に発生するＡＣ過渡期を介して、トランス結合されている入力インダクタＤＣ_ｃ_０，ＤＣ_ｃ_１，ＤＣ_ｃ_２に電流を結合する。これにより、動作の開始時にバイアス量子化ＪＪｂ２ＤＣａ_０，ｂ２ＤＣｂ_０，ｂ０ＤＣ_０が１回トリガされ、代替ストレージインダクタＦＬｓｔｏｒＤＣａ_０，ＦＬｓｔｏｒＤＣｂ_０，Ｌ４ＤＣ_０の各々に正の電流が流れる。
【0031】
図３Ａ、図４Ａ、または図５Ａのゲート回路３００，４００，５００に示される不変論理「ハイ」を提示するために使用されるいずれかまたはすべての疑似入力は、図３Ａに示されるものとは異なるように実現することができる。一例として、量子化ＪＪ（例えば、ｂ２ＤＣａ_０，ｂ２ＤＣｂ_０，ｂ０ＤＣ_０）および個別の代替ストレージインダクタ（例えば、ＦＬｓｔｏｒＤＣａ_０，ＦＬｓｔｏｒＤＣｂ_０，Ｌ４ＤＣ_０）を省略して、ＤＣ磁束を疑似入力分岐（例えば、ＤＣ_ｃ_０，ＤＣ_ｃ_１，ＤＣ_ｃ_２）のインダクタにトランス結合してそのインダクタを疑似入力分岐の代替ストレージインダクタとして機能させることができる。したがって、任意の多数決構造または各多数決構造の疑似入力は、ＤＣ電流へのトランス結合を介して１Φ０の電流を直接適用することで初期化することができる。別の例として、論理「ハイ」の疑似入力の場合には、ＤＣ磁束バイアス線にトランス結合されたインダクタを量子化ＪＪと並列に配置し、その双方を代替ストレージインダクタ（例えば、ＦＬｓｔｏｒＤＣａ_０，ＦＬｓｔｏｒＤＣｂ_０，Ｌ４ＤＣ_０）と直列に構成して、上記した初期化電流を供給することができる。したがって、任意の多数決構造または各多数決構造の「ハイ」疑似入力は、トランスおよび量子化ＪＪを介して間接的に１Φ０の電流を適用することで初期化することができる。この初期化は、他の適切な機構によっても実行することができる。
【0032】
このように回路３００が初期化されることで、図３ＡのＯＲゲート３００における第１の論理決定ＪＪｂ０_０は、「３つ」の入力のうちの「１」つがアサートされた（この「１つ」のアサート入力は、磁束バイアス線３１２のＤＣバイアスによって初期化された非論理の疑似入力である）と実質的に認識し、論理入力ａｉ，ｂｉ（およびｂｉａｓ１のクロッキング機能）のうちの少なくとも１つのアサート入力に応答してトリガされる。このようなトリガ時に、第１の代替ストレージインダクタＦＬｓｔｏｒＤＣａ_０の正の電流は消滅し、ｂ２ＤＣａ_０はトリガ解除されず、ストレージインダクタＦＬｓｔｏｒａ_０またはＦＬｓｔｏｒｂ_０の正の電流は、それらのストレージインダクタに関連する入力がアサートされた場合に消滅して、ａｉ，ｂｉのうちいずれかの非アサート入力に関連するストレージインダクタに負の電流が誘起され、第１の論理決定ＪＪｂ０_０と第５のストレージインダクタＬ４_０と第３の論理決定ＪＪｂ１_０とによって形成された第５のストレージループに正の電流が流れる。
【0033】
その後、負のパルスが適用されて論理入力ａｉ，ｂｉのうち先にアサートされた入力のすべてがデアサートされると、論理入力ａｉ，ｂｉに関連するストレージループ内に蓄積された負の電流が結合して、バイアス信号ｂｉａｓ１のＡＣ成分の次の負の部分でトリガ解除するように第１の論理決定ＪＪｂ０_０をバイアスすることにより、第５のストレージインダクタＬ４_０を含む第５のストレージループに負のパルスを伝播する。このような第１の論理決定ＪＪｂ０_０のトリガ解除により代替ストレージインダクタＦＬｓｔｏｒＤＣａ_０に正の電流が復元されることにより、回路３００の左上部分が初期状態に、すなわちＤＣ磁束バイアス線３１２を介して代替ストレージインダクタＦＬｓｔｏｒＤＣａ_０に初期の正の電流が注入された起動後の状態に戻る。
【0034】
同様に、システム起動後、図３ＡのＯＲゲート３００の第２の論理決定ＪＪｂ０_１は、「３つ」の入力のうちの「１つ」がアサートされた（この「１つ」のアサート入力は、磁束バイアス線３１４のＤＣバイアスによって初期化された非論理の擬似入力である）と実質的に認識し、論理入力ｃｉ，ｄｉ（およびｂｉａｓ２のクロッキング機能）のうちの少なくとも１つのアサート入力に応答してトリガされる。このようなトリガ時に、第２の代替ストレージインダクタＦＬｓｔｏｒＤＣｂ_０の正の電流が消滅し、ｂ２ＤＣｂ_０はトリガ解除されず、ストレージインダクタＦＬｓｔｏｒｃ_０またはＦＬｓｔｏｒｄ_０の正の電流は、それらのストレージインダクタに関連する入力がアサートされた場合に消滅して、ｃｉ，ｄｉのうちいずれかの非アサート入力に関連するストレージインダクタに負の電流が誘起され、第２の論理決定ＪＪｂ０_１と第６のストレージインダクタＬ４_１と第３の論理決定ＪＪｂ１_０とによって形成された第６のストレージループに正の電流が流れる。
【0035】
その後、負のパルスが適用されて論理入力ｃｉ，ｄｉのうち先にアサートされた入力のすべてがデアサートされると、論理入力ｃｉ，ｄｉに関連するストレージループ内に蓄積された負の電流が結合して、バイアス信号ｂｉａｓ２のＡＣ成分の次の負の部分でトリガ解除するように第２の論理決定ＪＪｂ０_１をバイアスすることにより、第６のストレージインダクタＬ４_１を含む第５６ストレージループに負のパルスを伝播する。このような第２の論理決定ＪＪｂ０_１のトリガ解除により代替ストレージインダクタＦＬｓｔｏｒＤＣｂ_０に正の電流が復元されることにより、回路３００の左下部分が初期状態に、すなわちＤＣ磁束バイアス線３１４を介して代替ストレージインダクタＦＬｓｔｏｒＤＣｂ_０に初期の正の電流が注入された起動後の状態に戻る。
【0036】
ＯＲゲート回路３００における第３の論理決定ＪＪｂ１_０のトリガおよびトリガ解除は、第１および第２の論理決定ＪＪｂ０_０，ｂ０_１を用いて上記で説明したものと同様に機能する。システムが起動し第３の代替ストレージインダクタＬ４ＤＣ_０に電流が注入された後、第３の論理決定ＪＪｂ１_０に関連付けられた多数決構造は、「３つ」の入力のうちの「１つ」がアサートされたと認識し、これにより、「３つ」のうち過半数の「２つ」をアサートさせるために、第１または第２の論理決定ＪＪｂ０_０，ｂ０_１に関連付けられている残りの入力のうちの１つのみをアサートすることが必要となり、第３の論理決定ＪＪｂ１_０を（ｂｉａｓ３のクロッキング機能と組み合わせて）トリガしてＳＦＱパルスを出力ｏｏに送出することで出力ｏｏをアサートする。また、デアサートは、第１または第２の論理決定ＪＪｂ０_０，ｂ０_１の両方が（ｂｉａｓ３のクロッキング機能と組み合わせられて）デアサートされた場合に実質的に上記と同様に機能する。これにより、４入力ＯＲゲートの正しい論理機能が回路３００で達成される。
【0037】
図４Ａは、図４Ｂに記号で示されている機能を実現するべく上述したトポロジに基づいて構築された例示的な４入力ＡＮＤ－ＯＲ（ＡＯ）ゲート４００、具体的にはＡＯ２２ゲートを示す。概念的には、ＡＯ２２ゲート４００は、ＡＮＤゲートの出力によって供給される入力を有するＯＲゲートである。したがって、ＡＯ２２ゲート４００の第１の段は、ゲート２００の第１の段２０２（ＡＮＤ機能を提供するもの）と同一であるが、ＡＯ２２ゲート４００の第２の段は、ゲート３００の第２の段（ＯＲ機能を提供するもの）と同一である。これらの段は、この開示で上述したものと同様に実質的に動作し、第１の段の論理決定ＪＪｂ０_０，ｂ０_１のトリガは、それぞれ論理入力ａｉ，ｂｉ，ｃｉ，ｄｉだけでなく、それぞれインダクタＦＬｇｎｄａ_０，ＦＬｇｎｄｂ_０を介して供給される不変の「０」疑似入力による影響を受け、第２の段の論理決定ＪＪｂ１_０のトリガは、第１の段の論理決定ＪＪの出力だけでなく、インダクタＬ４ＤＣ_０を介して供給される不変の「１」疑似入力による影響を受ける。ＡＯ２２ゲート４００はさらに、追加の増幅を提供するために、インダクタＬ５_０，ＪＪｂ２_０と、インダクタＬ２_０を介して供給されるバイアス信号ｂｉａｓ４とからなるその出力に追加のＪＴＬ要素を含む。
【0038】
一方、図５Ａは、図５Ｂに記号で示されている機能を実現するべく上述したトポロジに基づいて構築された例示的な４入力ＯＲ－ＡＮＤ（ＯＡ）ゲート、具体的にはＯＡ２２ゲートを示す。概念的には、ＯＡ２２ゲート５００は、ＯＲゲートの出力によって供給される入力を有するＡＮＤゲートである。したがって、ＯＡ２２ゲートは、その概念的ＡＮＤ段へのすべての入力がアサートされた場合にのみアサート出力を供給し、次いで、その概念的ＯＲ段の各々に対する入力の少なくとも１つがアサートされることを要求する。したがって、ＯＡ２２ゲート５００の第１の段は、ゲート３００の第１の段（ＯＲ機能を提供するもの）と同一であるが、ＯＡ２２ゲート５００の第２の段は、ゲート２００の第２の段２０４（ＡＮＤ機能を提供するもの）と同一である。これらの段は、この開示で上述したものと同様に実質的に動作し、第１の段の論理決定ＪＪｂ０_０，ｂ０_１のトリガは、それぞれ論理入力ａｉ，ｂｉ、ｃｉ，ｄｉだけでなく、それぞれインダクタＦＬｓｔｏｒＤＣａ_０，ＦＬｓｔｏｒＤＣｂ_０を介して供給される不変の「１」疑似入力による影響を受け、第２の段の論理決定ＪＪｂ１_０のトリガは、第１の段の論理決定ＪＪの出力だけでなく、インダクタＦＬｇｎｄｃ_０を介して供給される不変の「０」疑似入力による影響も受ける。ＯＡ２２ゲート５００はさらに、追加の増幅を提供するために、インダクタＬ５_０，ＪＪｂ２_０と、インダクタＬ２_０を介して供給されるバイアス信号ｂｉａｓ４とからなるその出力に追加のＪＴＬ要素をさらに含む。
【0039】
４入力ゲート設計２００，３００，４００，５００の各々は、ブール論理を使用して、本質的に３つの２入力ゲートを融合して構成されることで、ゲート２００における（ＡＢ）（ＣＤ）＝ＡＢＣＤの論理的等価性と、ゲート３００における（Ａ＋Ｂ）＋（Ｃ＋Ｄ）＝Ａ＋Ｂ＋Ｃ＋Ｄの論理的等価性を活用して、より大きなゲートを形成する。２つの２入力ＡＮＤゲートの入力および論理決定ＪＪを使用して、それらを別のＡＮＤゲートの決定部分および駆動部分と組み合わせることで、図２Ａにおける４入力ＡＮＤゲート２００が実現される。４入力ＯＲゲート３００は、図３Ａと同様に実現される。同様な方法により、２つの２入力ＡＮＤゲートの入力ＪＪおよび決定ＪＪを使用して、それらを２入力ＯＲゲートの決定部分および駆動部分に接続することにより、図４ＡのＡＮＤ－ＯＲゲート構造４００を実現することができ、２つの２入力ＯＲゲートのフロントエンドとＡＮＤゲートのバックエンドとを使用することにより、図５ＡのＯＲ－ＡＮＤゲート構造５００を形成することができる。本開示におけるゲートの発明に先立って、現在の技術は、３つの独立した２入力ゲートを使用するとともに、２つの２入力ゲートと最後の２入力ゲートとの間のジョセフソン伝送線路を使用することを必要とした。本明細書で説明する新たな４入力ゲートにより、レイアウトが小さくなり、ゲート自体がマルチゲートのものよりも高速になる。新たな４入力ゲートにより、ＲＱＬデジタルロジックの回路のチップ面積が削減され、より多くの回路をチップ上に配置できるようになるため、チップコストが削減される。副産物として、回路も高速である。
【0040】
図６Ａは、ＳＦＱパルス入力に基づいて４つの論理入力を有するＲＱＬゲートからの論理出力を決定する方法６００を示す。正のＳＦＱパルスが供給（６０２）されて、４つの論理入力を有するＲＱＬゲートの１つ以上の論理入力がアサートされることにより、そのアサート入力に関連する１つ以上の論理入力ストレージループ（例えば、入力毎に１つのループであり、ここではゲートは、このような論理入力ストレージループを４つ有する）に１つ以上の電流が流れる（６０４）。ＲＱＬゲートは、例えば、図１～図５に示されたゲート１００，２００，３００，４００，５００のいずれかであり得るか、またはそのような例の拡張であり得る。次いで、特定数の論理入力または特定の論理入力のアサートに基づいてトリガされるように構成された論理決定ＪＪがトリガ（６０６）される。ＪＪは、２つの論理入力ストレージループの少なくとも１つが正のＳＦＱパルスを受信してＯＲ機能を提供するときにトリガされるか、または２つの論理入力ストレージループの両方が正のＳＦＱパルスを受信してＡＮＤ論理機能を提供するときにのみトリガされるように構成され得る。このＪＪは、例えば、ＲＱＬゲート内の２つの論理入力ストレージループに共通とすることによって構成されるか、論理入力に含まれない追加の入力を実質的に論理「ハイ」または論理「ロー」に固定することによって構成されるか、適切なバイアスを供給することによって構成されるか、および／または、適切な構成要素のサイズを設定することによって構成される。次いで、論理フローの観点から、ＲＱＬゲート内で先にトリガ（６０６）されたＪＪの「下流」側のカスケード接続された論理決定ＪＪがトリガされる。そして、このカスケード接続された論理決定ＪＪのトリガ（６０８）によって生成されたアサート信号がＲＱＬゲートの出力から伝播（６１０）する。アサート信号は、例えば、単一のＳＦＱパルスであり得る。
【0041】
図６Ｂは、ＳＦＱパルス入力に基づいて４つの論理入力を有するＲＱＬゲートからの論理出力を決定する方法６５０を示し、同図は図６Ａに示された方法６００から続くものとすることができる。負のＳＦＱパルスが供給（６１２）されて、４つの論理入力を有するＲＱＬゲートの１つ以上の論理入力がデアサートされることにより、そのアサート入力に関連する１つ以上の論理入力ストレージループ（例えば、入力毎に１つのループであり、ここではゲートは、このような論理入力ストレージループを４つ有する）に１つ以上の電流が流される（６１４）。この電流は、負の電流、すなわち、方法６００で流れる（６０４）電流と等価で逆向きの電流とすることができる。この場合も、ＲＱＬゲートは、例えば、図１～図５に示されたゲート１００，２００，３００，４００，５００のいずれかであり得るか、またはそのような例の拡張であり得る。次いで、特定数の論理入力または特定の論理入力のデアサートに基づいてトリガ解除されるように構成された論理決定ＪＪがトリガ解除（６１６）される。ＪＪは、先にアサートされた論理入力に関連する２つの論理入力ストレージループの少なくとも１つが負のＳＦＱパルスを受信してＡＮＤ機能を提供するときにトリガされるか、または先にアサートされた論理入力に関連する２つの論理入力ストレージループの両方が負のＳＦＱパルスを受信してＯＲ論理機能を提供するときにのみトリガされるように構成され得る。このＪＪは、例えば、２つの論理入力ストレージループに共通とすることによって構成されるか、論理入力に含まれない追加の入力を実質的に論理「ハイ」または論理「ロー」に固定することによって構成されるか、適切なバイアスを供給することによって構成されるか、および／または、適切な構成要素のサイズを設定することによって構成される。次いで、論理フローの観点から、ＲＱＬゲート内で先にトリガ解除（６１６）されたＪＪの「下流」側のカスケード接続された論理決定ＪＪがトリガ解除（６１８）される。そして、このカスケード接続された論理決定ＪＪのトリガ解除（６１８）によって生成されたデアサート信号がＲＱＬゲートの出力から伝播（６２０）する。このアサート信号は、例えば、方法６００で伝播（６１０）されたパルスとは逆方向の単一のＳＦＱパルス、例えば、単一の負のＳＦＱパルスとすることができる。
【0042】
図７は、４つのＳＦＱパルス入力に基づいて論理ＡＮＤ値を決定する例示的な方法７００を示す。正のＳＦＱパルスが供給（７０２）されて、４つの論理入力を有するＲＱＬ－ＡＮＤゲートのすべての論理入力がアサートされることにより、そのアサート入力に関連する４つの論理入力ストレージループ（すなわち、入力毎に１つのループ）のすべてに電流が流れる（７０４）。ＲＱＬ－ＡＮＤゲートは、例えば、図２Ａに示されたゲート２００のようなものであり得るか、またはより多数の入力を供給するそのような例の拡張であり得る。第１および第２の論理決定ＪＪは、電流が流れる（７０４）ことに基づいてトリガ（７０６）される。これら第１および第２の論理決定ＪＪは各々、２つの論理入力のアサートに基づいてトリガ（７０６）されるように構成することができる。ＪＪは、例えば、各ＪＪを、その論理入力に関連する論理入力ストレージループの両方に共通とすることによって構成されるか、論理入力に含まれない各ＪＪに対する追加の入力を実質的に論理「ロー」に固定することによって構成されるか、適切なバイアスを供給することによって構成されるか、および／または、適切な構成要素のサイズを設定することによって構成される。次いで、論理フローの観点から、ＲＱＬゲート内で先にトリガ解除（７０６）されたＪＪの「下流」側のカスケード接続された論理決定ＪＪが、先のトリガ解除（７０６）に基づいてトリガ（７０８）される。そして、このカスケード接続された論理決定ＪＪのトリガ（７０８）によって生成されたアサート信号がＲＱＬ－ＡＮＤゲートの出力から伝播（７１０）する。アサート信号は、例えば、単一のＳＦＱパルスであり得る。
【0043】
図８は、ＳＦＱパルス入力に基づいて論理ＯＲ値を決定する例示的な方法８００を示す。正のＳＦＱパルスが供給（８０２）されて、４つの論理入力を有するＲＱＬ－ＯＲゲートのいずれかまたはすべての論理入力がアサートされることにより、そのアサート入力に関連する１つ以上の論理入力ストレージループ（すなわち、入力毎に１つのループ）に電流が流れる（８０４）。ＲＱＬ－ＯＲゲートは、例えば、図３Ａに示されたゲート３００のようなものであり得るか、またはそのような例の拡張であり得る。論理決定ＪＪは、電流が流れる（８０４）ことに基づいてトリガ（８０６）される。この論理決定ＪＪは、２つの論理入力のうちの少なくとも１つのアサートに基づいてトリガ（８０６）されるように構成することができる。ＪＪは、例えば、その論理入力に関連する論理入力ストレージループの両方に共通とすることによって構成されるか、論理入力に含まれないそのＪＪに対する追加の入力を実質的に論理「ハイ」に固定することによって構成されるか、適切なバイアスを供給することによって構成されるか、および／または、適切な構成要素のサイズを設定することによって構成される。次いで、論理フローの観点から、ＲＱＬゲート内で先にトリガ（８０６）されたＪＪの「下流」側のカスケード接続された論理決定ＪＪが、先のトリガ（８０６）に基づいてトリガ（８０８）される。そして、このカスケード接続された論理決定ＪＪのトリガ（８０８）によって生成されたアサート信号がＲＱＬ－ＯＲゲートの出力から伝播（８１０）する。アサート信号は、例えば、単一のＳＦＱパルスであり得る。
【0044】
図９は、少なくとも２つのＳＦＱパルス入力に基づいて論理ＡＯ２２値を決定する例示的な方法９００を示す。少なくとも２つの正のＳＦＱパルスが供給（９０２）されて、２つの論理入力の２つのペアとして配置された４つの論理入力を有するＲＱＬ－ＡＯ２２ゲートの少なくとも２つのペアの論理入力がアサートされることにより、そのアサートされたペアの入力に関連する少なくとも２つの論理入力ストレージループ（すなわち、入力毎に１つのループ）に電流が流れる（９０４）。ＲＱＬ－ＡＯ２２ゲートは、例えば、図４Ａに示されたゲート４００のようなものであり得るか、またはそのような例の拡張であり得る。論理決定ＪＪは、電流が流れる（９０４）ことに基づいてトリガ（９０６）される。この論理決定ＪＪは、関連する論理入力の両方のアサートに基づいてトリガ（９０６）されるように構成することができる。ＪＪは、例えば、その論理入力に関連する論理入力ストレージループの両方に共通とすることによって構成されるか、論理入力に含まれないそのＪＪに対する追加の入力を実質的に論理「ロー」に固定することによって構成されるか、適切なバイアスを供給することによって構成されるか、および／または、適切な構成要素のサイズを設定することによって構成される。次いで、論理フローの観点から、ＲＱＬゲート内で先にトリガ（９０６）されたＪＪの「下流」側のカスケード接続された論理決定ＪＪが、先のトリガ（９０６）に基づいてトリガ（９０８）される。そして、このカスケード接続された論理決定ＪＪのトリガ（９０８）によって生成されたアサート信号がＲＱＬ－ＡＯ２２ゲートの出力から伝播（９１０）する。アサート信号は、例えば、単一のＳＦＱパルスであり得る。
【0045】
図１０は、少なくとも２つのＳＦＱパルス入力に基づいて論理ＯＡ２２値を決定する例示的な方法１０００を示す。少なくとも２つの正のＳＦＱパルスが供給（１００２）されて、２つの論理入力の２つのペアとして配置された４つの論理入力を有するＲＱＬ－ＯＡ２２ゲートの少なくとも２つの非ペアの論理入力がアサートされることにより、そのアサートされた非ペアの入力に関連する少なくとも２つの論理入力ストレージループ（すなわち、入力毎に１つのループ）に電流が流れる（１００４）。ＲＱＬ－ＯＡ２２ゲートは、例えば、図５Ａに示されたゲート５００のようなものであり得るか、またはそのような例の拡張であり得る。第１および第２の論理決定ＪＪは、電流が流れる（１００４）ことに基づいてトリガ（１００６）される。これら第１および第２の論理決定ＪＪは各々、少なくとも１つの関連する論理入力のアサートに基づいてトリガ（１００６）されるように構成することができる。各ＪＪは、例えば、２つの論理入力ストレージループに共通とすることによって構成されるか、論理入力に含まれない追加の入力を実質的に論理「ハイ」に固定することによって構成されるか、適切なバイアスを供給することによって構成されるか、および／または、適切な構成要素のサイズを設定することによって構成される。次いで、論理フローの観点から、ＲＱＬゲート内で先にトリガ（１００６）されたＪＪの「下流」側のカスケード接続された論理決定ＪＪが、先のトリガ（１００６）に基づいてトリガ（１００８）される。そして、このカスケード接続された論理決定ＪＪのトリガ（１００８）によって生成されたアサート信号がＲＱＬ－ＯＡ２２ゲートの出力から伝播（１０１０）する。アサート信号は、例えば、単一のＳＦＱパルスであり得る。
【0046】
本明細書で説明される４入力ゲート２００，３００，４００，５００は例であり、すべての可能な構成を含むわけではない。これらの例に示されるように、各段は、ＡＮＤ、ＯＲ、または多数決機能を実現するように個別に構成することができる。ＡＮＤとＯＲの４つの入力のすべての組み合わせを含むこれらの機能のすべての組み合わせを実現することができる。多数決機能を実現するように段が構成されている場合、ＡＮＤゲートおよびＯＲゲートの疑似入力が実際の主入力になるように追加の入力を追加することができる。本明細書に開示される例を含む４つ以上の入力を有する論理ゲートを使用することにより、ＲＱＬ論理の効率と密度を改善することができる。より大きな論理機能を実装可能なゲートを使用することにより、ダイのサイズを削減することができ、ひいてはダイあたりのコストを削減することができる。本明細書で説明する論理ゲートは、ＲＱＬデータ符号化に従って動作することができ、例えば、論理ゲートが２つの正の出力パルスを一列に、または２つの負の出力パルスを一列に伝搬することは許されない。
【0047】
以上の説明は本発明の例示である。本開示を説明する目的のために構成要素または方法のあらゆる考えられる組み合わせを記載することは勿論不可能であり、当業者は本開示のさらなる多くの組み合わせおよび置換が可能であることを認識し得る。したがって、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような代替、変形、および変更を包含することが意図される。また、本開示または請求項が「１つの～」、「第１の～」、または「別の～」という要素を列挙するかまたはそれらの同等物を列挙する場合には、１つまたは２つ以上のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素を必須とするものでも、２つ以上のそのような要素を除外するものでもない。本明細書で使用される「含む」という用語は、含むがそれに限定されないことを意味する。「に基づく」という用語は、少なくとも部分的に基づくことを意味する。
本開示に含まれる技術的思想を以下に記載する。
（付記１）
４入力ジョセフソンゲート回路であって、
正の単一磁束量子（ＳＦＱ）パルスの受信に基づいてアサートされるように各々構成された４つの論理入力を有する第１の段であって、第１、第２、第３、および第４の論理入力ストレージループを含み、各論理入力が前記論理入力ストレージループの１つに関連付けられており、各論理入力ストレージループが２つのジョセフソン接合（ＪＪ）とストレージインダクタとを含む、前記第１の段と、
第５および第６のストレージループと出力とを含み、前記第１の段からの信号を受信し、前記出力に出力信号を生成するように構成された第２の段と、
前記第１および第２の論理入力ストレージループと前記第５のストレージループとに共通の第１の論理決定ＪＪであって、前記第１および第２の論理入力ストレージループに蓄積された１つ以上の電流と第１のバイアス信号とによって供給されるバイアスに基づいてトリガされるように構成された前記第１の論理決定ＪＪと、
前記第３および第４の論理入力ストレージループと前記第６のストレージループとに共通の第２の論理決定ＪＪであって、前記第３および第４の論理入力ストレージループに蓄積された１つ以上の電流と第２のバイアス信号とによって供給されるバイアスに基づいてトリガされるように構成された前記第２の論理決定ＪＪと、
前記第５および第６のストレージループに共通の第３の論理決定ＪＪであって、前記第５および第６のストレージループに蓄積された１つ以上の電流と第３のバイアス信号とによって供給されるバイアスに基づいてトリガされることにより前記出力をアサートするように構成された前記第３の論理決定ＪＪと、
を備える４入力ジョセフソンゲート回路。
（付記２）
前記第２の段がさらに、前記第３の論理決定ＪＪのトリガ解除に基づいて前記出力をデアサートするように構成されている、付記１に記載の４入力ジョセフソンゲート回路。
（付記３）
前記４入力ジョセフソンゲート回路が前記４つの論理入力すべてのアサートに基づいて前記出力をアサートするように構成されている、付記１に記載の４入力ジョセフソンゲート回路。
（付記４）
前記４入力ジョセフソンゲート回路が前記論理入力のいずれか１つ以上のアサートに基づいて前記出力をアサートするように構成されている、付記１に記載の４入力ジョセフソンゲート回路。
（付記５）
前記４入力ジョセフソンゲート回路が、
前記論理入力のうち第１の論理入力と第２の論理入力の両方のアサートと、
前記論理入力のうち第３の論理入力と第４の論理入力の両方のアサートと、
の少なくとも一方に基づいて前記出力をアサートするように構成されている、付記１に記載の４入力ジョセフソンゲート回路。
（付記６）
前記４入力ジョセフソンゲート回路が、
前記論理入力のうち第１の論理入力と第２の論理入力の少なくとも一方のアサートと、
前記論理入力のうち第３の論理入力と第４の論理入力の少なくとも一方のアサートと、
の両方に基づいて前記出力をアサートするように構成されている、付記１に記載の４入力ジョセフソンゲート回路。
（付記７）
前記第１の段は、前記第１の論理決定ＪＪを含む第１の非入力ストレージループと、前記第２の論理決定ＪＪを含む第２の非入力ストレージループとをさらに含み、前記第１および第２の非入力ストレージループは２つの論理入力のいずれからも信号を受信せず、前記第１の段の各非入力ストレージループは、システム起動時に当該対応する非入力ストレージループに正の電流を導入するように構成されたＤＣ磁束バイアス線へのトランス結合を含む、付記５に記載の４入力ジョセフソンゲート回路。
（付記８）
前記第２の段は、前記第３の論理決定ＪＪを含む第３の非入力ストレージループをさらに含み、前記第３の非入力ストレージループは、前記第１および第２の論理決定ＪＪのいずれからも信号を受信せず、前記第３の非入力ストレージループは、システム起動時に当該第３の非入力ストレージループに正の電流を導入するように構成されたＤＣ磁束バイアス線へのトランス結合を含む、付記７に記載の４入力ジョセフソンゲート回路。
（付記９）
前記第２の段は、前記第３の論理決定ＪＪを含む第３の非入力ストレージループをさらに含み、前記第３の非入力ストレージループは、前記第１および第２の論理決定ＪＪのいずれからも信号を受信せず、前記第３の非入力ストレージループは、前記第３の論理決定ＪＪと回路グランドとの間に接続されたインダクタを含む、付記７に記載の４入力ジョセフソンゲート回路。
（付記１０）
前記第１の段は、前記第１の論理決定ＪＪを含む第１の非入力ストレージループと、前記第２の論理決定ＪＪを含む第２の非入力ストレージループと、をさらに含み、前記第１および第２の非入力ストレージループは２つの論理入力のいずれからも信号を受信せず、前記第１の段の各非入力ストレージループは、当該非入力ストレージループの対応する論理決定ＪＪと回路グランドとの間に接続されたインダクタを含む、付記５に記載の４入力ジョセフソンゲート回路。
（付記１１）
前記第２の段は、前記第３の論理決定ＪＪを含む第３の非入力ストレージループをさらに含み、前記第３の非入力ストレージループは、前記第１および第２の論理決定ＪＪのいずれからも信号を受信せず、前記第３の非入力ストレージループは、システム起動時に当該第３の非入力ストレージループに正の電流を導入するように構成されたＤＣ磁束バイアス線へのトランス結合を含む、付記１０に記載の４入力ジョセフソンゲート回路。
（付記１２）
前記第２の段は、前記第３の論理決定ＪＪを含む第３の非入力ストレージループをさらに含み、前記第３の非入力ストレージループは、前記第１および第２の論理決定ＪＪのいずれからも信号を受信せず、前記第３の非入力ストレージループは、前記第３の論理決定ＪＪと前記回路グランドとの間に接続されたインダクタを含む、付記１０に記載の４入力ジョセフソンゲート回路。
（付記１３）
論理値を決定する方法であって、
１つ以上の正の単一磁束量子（ＳＦＱ）パルスを供給して、４つの論理入力を有するレシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力をアサートすること、
前記正のＳＦＱパルスを供給することに基づいて、４つの入力ストレージループを有する前記ＲＱＬゲート内の１つ以上の当該入力ストレージループに１つ以上の正の電流を流すこと、
前記正の電流を流すことに基づいて、前記ＲＱＬゲート内の３つの論理決定ジョセフソン接合（ＪＪ）のうちの第１の論理決定ＪＪをトリガすること、
前記第１の論理決定ＪＪをトリガすることに基づいて、前記ＲＱＬゲート内のカスケード接続された論理決定ＪＪをトリガすること、
前記カスケード接続された論理決定ＪＪをトリガすることに基づいて、前記ＲＱＬゲートの出力からアサート信号を伝播すること、
を備える方法。
（付記１４）
前記伝播することの後に、
１つ以上の負のＳＦＱパルスを供給して、前記論理入力のうちの１つ以上をデアサートすること、
前記１つ以上の負のＳＦＱパルスを供給することに基づいて、前記入力ストレージループのうちの１つ以上に１つ以上の負の電流を流すこと、
前記１つ以上の負の電流を流すことに基づいて、前記第１の論理決定ＪＪをトリガ解除すること、
前記第１の論理決定ＪＪをトリガ解除することに基づいて、前記カスケード接続された論理決定ＪＪをトリガ解除すること、
前記カスケード接続された論理決定ＪＪをトリガ解除することに基づいて、前記ＲＱＬゲートの出力からデアサート信号を伝播すること、
をさらに備える付記１３に記載の方法。
（付記１５）
ＡＣ成分を有する第１のバイアス信号を供給することであって、前記第１の論理決定ＪＪをトリガすることがさらに前記第１のバイアス信号に基づくものである、前記第１のバイアス信号を供給すること、
ＡＣ成分を有する少なくとも１つ以上のバイアス信号を供給することであって、前記カスケード接続された論理決定ＪＪをトリガすることがさらに前記少なくとも１つ以上のバイアス信号に基づくものである、前記少なくとも１つ以上のバイアス信号を供給すること、
をさらに備える付記１３に記載の方法。
（付記１６）
回路であって、
第１の段において、第１および第２の論理入力ジョセフソン伝送線路（ＪＴＬ）の分岐と、第３および第４の論理入力ＪＴＬの分岐と、第１の論理決定ジョセフソン接合（ＪＪ）と、第２の論理決定ＪＪと、を備えており、
前記第１および第２の論理入力ＪＴＬの分岐が第１のダブテールノードで結合して第５の分岐を形成し、前記第３および第４の論理入力ＪＴＬの分岐が第２のダブテールノードで結合して第６の分岐を形成し、各論理入力ＪＴＬが、対応する第１のノードにおいて入力ＪＪとストレージインダクタとに接続されたストレージループ入力インダクタを含み、各論理入力ＪＴＬの前記ストレージループ入力インダクタ、入力ＪＪ、およびストレージインダクタは、一方向のデータフローを提供するようにサイズ設定されており、
前記第１の論理決定ＪＪが前記第１のダブテールノードと回路グランドとの間に接続されて、前記第１および第２の論理入力ＪＴＬのそれぞれの入力ＪＪおよびストレージインダクタと前記第１の論理決定ＪＪとによってそれぞれ第１および第２のストレージループが形成されており、
前記第２の論理決定ＪＪが前記第２のダブテールノードと前記回路グランドとの間に接続されて、前記第３および第４の論理入力ＪＴＬのそれぞれの入力ＪＪおよびストレージインダクタと前記第２の論理決定ＪＪとによってそれぞれ第３および第４のストレージループが形成されており、
第２の段において、前記第５および第６の分岐を結合する第３のダブテールノードと前記回路グランドとの間に接続された第３の論理決定ＪＪを備えており、
前記第１の論理決定ＪＪと、前記第５の分岐内の第５のストレージインダクタと、前記第３の論理決定ＪＪとによって第５のストレージループが形成されており、
前記第２の論理決定ＪＪと、前記第６の分岐内の第６のストレージインダクタと、前記第３の論理決定ＪＪとによって第６のストレージループが形成されており、
前記論理入力ＪＴＬにそれぞれ供給されたアサートまたはデアサート論理入力信号に基づいてアサートまたはデアサート論理出力信号を出力ノードに供給するように構成された回路。
（付記１７）
前記回路グランドと前記第１、第２、および第３のダブテールノードとの間にそれぞれ接続されたインダクタをそれぞれ含む第１、第２、および第３の疑似入力をさらに備えており、
前記論理出力信号が、前記４つの論理入力ＪＴＬに供給された前記論理入力信号に基づいてＡＮＤ機能を提供する、付記１６に記載の回路。
（付記１８）
トランス結合されたＤＣ磁束バイアス線と、量子化ＪＪと、ストレージインダクタとを各々含み、システム起動時に、対応する疑似入力トランス結合を介して供給された対応するＤＣ磁束バイアス電流を量子化するように各々構成された第１、第２、および第３の疑似入力をさらに備えており、前記第１、第２、および第３の疑似入力はそれぞれ前記第１、第２、および第３のダブテールノードに接続されており、
前記論理出力信号が、前記４つの論理入力ＪＴＬに供給された前記論理入力信号に基づいてＯＲ機能を提供する、付記１６に記載の回路。
（付記１９）
前記回路グランドと前記第１および第２のダブテールノードとの間にそれぞれ接続されたストレージインダクタを各々含む第１および第２の疑似入力と、
トランス結合されたＤＣ磁束バイアス線と、量子化ＪＪと、ストレージインダクタとを含み、システム起動時に、疑似入力トランス結合を介して供給されたＤＣ磁束バイアス電流を量子化するように構成された第３の疑似入力と、
をさらに備えており、前記第３の疑似入力は前記第３のダブテールノードに接続されており、
前記論理出力信号が、前記４つの論理入力ＪＴＬに供給された前記論理入力信号に基づいてＡＮＤ－ＯＲ機能を提供する、付記１６に記載の回路。
（付記２０）
トランス結合されたＤＣ磁束バイアス線と、量子化ＪＪと、ストレージインダクタとを各々含み、システム起動時に、対応する疑似入力トランス結合を介して供給された対応するＤＣ磁束バイアス電流を量子化するように各々構成された第１および第２の疑似入力であって、前記第１および第２のダブテールノードにそれぞれ接続された前記第１および第２の疑似入力と、
前記回路グランドと前記第３のダブテールノードとの間に接続されたストレージインダクタを含む第３の疑似入力と、
をさらに備えており、
前記論理出力信号が、前記４つの論理入力ＪＴＬに供給された前記論理入力信号に基づいてＯＲ－ＡＮＤ機能を提供する、付記１６に記載の回路。
本開示に含まれる技術的思想を以下に記載する。
（付記１）
４入力ジョセフソンゲート回路であって、
正の単一磁束量子（ＳＦＱ）パルスの受信に基づいてアサートされるように各々構成された４つの論理入力を有する第１の段であって、第１、第２、第３、および第４の論理入力ストレージループを含み、各論理入力が前記論理入力ストレージループの１つに関連付けられており、各論理入力ストレージループが２つのジョセフソン接合（ＪＪ）とストレージインダクタとを含む、前記第１の段と、
第５および第６のストレージループと出力とを含み、前記第１の段からの信号を受信し、前記出力に出力信号を生成するように構成された第２の段と、
前記第１および第２の論理入力ストレージループと前記第５のストレージループとに共通の第１の論理決定ＪＪであって、前記第１および第２の論理入力ストレージループに蓄積された１つ以上の電流と第１のバイアス信号とによって供給されるバイアスに基づいてトリガされるように構成された前記第１の論理決定ＪＪと、
前記第３および第４の論理入力ストレージループと前記第６のストレージループとに共通の第２の論理決定ＪＪであって、前記第３および第４の論理入力ストレージループに蓄積された１つ以上の電流と第２のバイアス信号とによって供給されるバイアスに基づいてトリガされるように構成された前記第２の論理決定ＪＪと、
前記第５および第６のストレージループに共通の第３の論理決定ＪＪであって、前記第５および第６のストレージループに蓄積された１つ以上の電流と第３のバイアス信号とによって供給されるバイアスに基づいてトリガされることにより前記出力をアサートするように構成された前記第３の論理決定ＪＪと、
を備える４入力ジョセフソンゲート回路。
（付記２）
前記第２の段がさらに、前記第３の論理決定ＪＪのトリガ解除に基づいて前記出力をデアサートするように構成されている、付記１に記載の４入力ジョセフソンゲート回路。
（付記３）
前記４入力ジョセフソンゲート回路が前記４つの論理入力すべてのアサートに基づいて前記出力をアサートするように構成されている、付記１に記載の４入力ジョセフソンゲート回路。
（付記４）
前記４入力ジョセフソンゲート回路が前記論理入力のいずれか１つ以上のアサートに基づいて前記出力をアサートするように構成されている、付記１に記載の４入力ジョセフソンゲート回路。
（付記５）
前記４入力ジョセフソンゲート回路が、
前記論理入力のうち第１の論理入力と第２の論理入力の両方のアサートと、
前記論理入力のうち第３の論理入力と第４の論理入力の両方のアサートと、
の少なくとも一方に基づいて前記出力をアサートするように構成されている、付記１に記載の４入力ジョセフソンゲート回路。
（付記６）
前記４入力ジョセフソンゲート回路が、
前記論理入力のうち第１の論理入力と第２の論理入力の少なくとも一方のアサートと、
前記論理入力のうち第３の論理入力と第４の論理入力の少なくとも一方のアサートと、
の両方に基づいて前記出力をアサートするように構成されている、付記１に記載の４入力ジョセフソンゲート回路。
（付記７）
前記第１の段は、前記第１の論理決定ＪＪを含む第１の非入力ストレージループと、前記第２の論理決定ＪＪを含む第２の非入力ストレージループとをさらに含み、前記第１および第２の非入力ストレージループは２つの論理入力のいずれからも信号を受信せず、前記第１の段の各非入力ストレージループは、システム起動時に当該対応する非入力ストレージループに正の電流を導入するように構成されたＤＣ磁束バイアス線へのトランス結合を含む、付記５に記載の４入力ジョセフソンゲート回路。
（付記８）
前記第２の段は、前記第３の論理決定ＪＪを含む第３の非入力ストレージループをさらに含み、前記第３の非入力ストレージループは、前記第１および第２の論理決定ＪＪのいずれからも信号を受信せず、前記第３の非入力ストレージループは、システム起動時に当該第３の非入力ストレージループに正の電流を導入するように構成されたＤＣ磁束バイアス線へのトランス結合を含む、付記７に記載の４入力ジョセフソンゲート回路。
（付記９）
前記第２の段は、前記第３の論理決定ＪＪを含む第３の非入力ストレージループをさらに含み、前記第３の非入力ストレージループは、前記第１および第２の論理決定ＪＪのいずれからも信号を受信せず、前記第３の非入力ストレージループは、前記第３の論理決定ＪＪと回路グランドとの間に接続されたインダクタを含む、付記７に記載の４入力ジョセフソンゲート回路。
（付記１０）
前記第１の段は、前記第１の論理決定ＪＪを含む第１の非入力ストレージループと、前記第２の論理決定ＪＪを含む第２の非入力ストレージループと、をさらに含み、前記第１および第２の非入力ストレージループは２つの論理入力のいずれからも信号を受信せず、前記第１の段の各非入力ストレージループは、当該非入力ストレージループの対応する論理決定ＪＪと回路グランドとの間に接続されたインダクタを含む、付記５に記載の４入力ジョセフソンゲート回路。
（付記１１）
前記第２の段は、前記第３の論理決定ＪＪを含む第３の非入力ストレージループをさらに含み、前記第３の非入力ストレージループは、前記第１および第２の論理決定ＪＪのいずれからも信号を受信せず、前記第３の非入力ストレージループは、システム起動時に当該第３の非入力ストレージループに正の電流を導入するように構成されたＤＣ磁束バイアス線へのトランス結合を含む、付記１０に記載の４入力ジョセフソンゲート回路。
（付記１２）
前記第２の段は、前記第３の論理決定ＪＪを含む第３の非入力ストレージループをさらに含み、前記第３の非入力ストレージループは、前記第１および第２の論理決定ＪＪのいずれからも信号を受信せず、前記第３の非入力ストレージループは、前記第３の論理決定ＪＪと前記回路グランドとの間に接続されたインダクタを含む、付記１０に記載の４入力ジョセフソンゲート回路。
（付記１３）
論理値を決定する方法であって、
１つ以上の正の単一磁束量子（ＳＦＱ）パルスを供給して、４つの論理入力を有するレシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力をアサートすること、
前記正のＳＦＱパルスを供給することに基づいて、４つの入力ストレージループを有する前記ＲＱＬゲート内の１つ以上の当該入力ストレージループに１つ以上の正の電流を流すこと、
前記正の電流を流すことに基づいて、前記ＲＱＬゲート内の３つの論理決定ジョセフソン接合（ＪＪ）のうちの第１の論理決定ＪＪをトリガすること、
前記第１の論理決定ＪＪをトリガすることに基づいて、前記ＲＱＬゲート内のカスケード接続された論理決定ＪＪをトリガすること、
前記カスケード接続された論理決定ＪＪをトリガすることに基づいて、前記ＲＱＬゲートの出力からアサート信号を伝播すること、
を備える方法。
（付記１４）
前記伝播することの後に、
１つ以上の負のＳＦＱパルスを供給して、前記論理入力のうちの１つ以上をデアサートすること、
前記１つ以上の負のＳＦＱパルスを供給することに基づいて、前記入力ストレージループのうちの１つ以上に１つ以上の負の電流を流すこと、
前記１つ以上の負の電流を流すことに基づいて、前記第１の論理決定ＪＪをトリガ解除すること、
前記第１の論理決定ＪＪをトリガ解除することに基づいて、前記カスケード接続された論理決定ＪＪをトリガ解除すること、
前記カスケード接続された論理決定ＪＪをトリガ解除することに基づいて、前記ＲＱＬゲートの出力からデアサート信号を伝播すること、
をさらに備える付記１３に記載の方法。
（付記１５）
ＡＣ成分を有する第１のバイアス信号を供給することであって、前記第１の論理決定ＪＪをトリガすることがさらに前記第１のバイアス信号に基づくものである、前記第１のバイアス信号を供給すること、
ＡＣ成分を有する少なくとも１つ以上のバイアス信号を供給することであって、前記カスケード接続された論理決定ＪＪをトリガすることがさらに前記少なくとも１つ以上のバイアス信号に基づくものである、前記少なくとも１つ以上のバイアス信号を供給すること、
をさらに備える付記１３に記載の方法。
（付記１６）
回路であって、
第１の段において、第１および第２の論理入力ジョセフソン伝送線路（ＪＴＬ）の分岐と、第３および第４の論理入力ＪＴＬの分岐と、第１の論理決定ジョセフソン接合（ＪＪ）と、第２の論理決定ＪＪと、を備えており、
前記第１および第２の論理入力ＪＴＬの分岐が第１のダブテールノードで結合して第５の分岐を形成し、前記第３および第４の論理入力ＪＴＬの分岐が第２のダブテールノードで結合して第６の分岐を形成し、各論理入力ＪＴＬが、対応する第１のノードにおいて入力ＪＪとストレージインダクタとに接続されたストレージループ入力インダクタを含み、各論理入力ＪＴＬの前記ストレージループ入力インダクタ、入力ＪＪ、およびストレージインダクタは、一方向のデータフローを提供するようにサイズ設定されており、
前記第１の論理決定ＪＪが前記第１のダブテールノードと回路グランドとの間に接続されて、前記第１および第２の論理入力ＪＴＬのそれぞれの入力ＪＪおよびストレージインダクタと前記第１の論理決定ＪＪとによってそれぞれ第１および第２のストレージループが形成されており、
前記第２の論理決定ＪＪが前記第２のダブテールノードと前記回路グランドとの間に接続されて、前記第３および第４の論理入力ＪＴＬのそれぞれの入力ＪＪおよびストレージインダクタと前記第２の論理決定ＪＪとによってそれぞれ第３および第４のストレージループが形成されており、
第２の段において、前記第５および第６の分岐を結合する第３のダブテールノードと前記回路グランドとの間に接続された第３の論理決定ＪＪを備えており、
前記第１の論理決定ＪＪと、前記第５の分岐内の第５のストレージインダクタと、前記第３の論理決定ＪＪとによって第５のストレージループが形成されており、
前記第２の論理決定ＪＪと、前記第６の分岐内の第６のストレージインダクタと、前記第３の論理決定ＪＪとによって第６のストレージループが形成されており、
前記論理入力ＪＴＬにそれぞれ供給されたアサートまたはデアサート論理入力信号に基づいてアサートまたはデアサート論理出力信号を出力ノードに供給するように構成された回路。
（付記１７）
前記回路グランドと前記第１、第２、および第３のダブテールノードとの間にそれぞれ接続されたインダクタをそれぞれ含む第１、第２、および第３の疑似入力をさらに備えており、
前記論理出力信号が、前記４つの論理入力ＪＴＬに供給された前記論理入力信号に基づいてＡＮＤ機能を提供する、付記１６に記載の回路。
（付記１８）
トランス結合されたＤＣ磁束バイアス線と、量子化ＪＪと、ストレージインダクタとを各々含み、システム起動時に、対応する疑似入力トランス結合を介して供給された対応するＤＣ磁束バイアス電流を量子化するように各々構成された第１、第２、および第３の疑似入力をさらに備えており、前記第１、第２、および第３の疑似入力はそれぞれ前記第１、第２、および第３のダブテールノードに接続されており、
前記論理出力信号が、前記４つの論理入力ＪＴＬに供給された前記論理入力信号に基づいてＯＲ機能を提供する、付記１６に記載の回路。
（付記１９）
前記回路グランドと前記第１および第２のダブテールノードとの間にそれぞれ接続されたストレージインダクタを各々含む第１および第２の疑似入力と、
トランス結合されたＤＣ磁束バイアス線と、量子化ＪＪと、ストレージインダクタとを含み、システム起動時に、疑似入力トランス結合を介して供給されたＤＣ磁束バイアス電流を量子化するように構成された第３の疑似入力と、
をさらに備えており、前記第３の疑似入力は前記第３のダブテールノードに接続されており、
前記論理出力信号が、前記４つの論理入力ＪＴＬに供給された前記論理入力信号に基づいてＡＮＤ－ＯＲ機能を提供する、付記１６に記載の回路。
（付記２０）
トランス結合されたＤＣ磁束バイアス線と、量子化ＪＪと、ストレージインダクタとを各々含み、システム起動時に、対応する疑似入力トランス結合を介して供給された対応するＤＣ磁束バイアス電流を量子化するように各々構成された第１および第２の疑似入力であって、前記第１および第２のダブテールノードにそれぞれ接続された前記第１および第２の疑似入力と、
前記回路グランドと前記第３のダブテールノードとの間に接続されたストレージインダクタを含む第３の疑似入力と、
をさらに備えており、
前記論理出力信号が、前記４つの論理入力ＪＴＬに供給された前記論理入力信号に基づいてＯＲ－ＡＮＤ機能を提供する、付記１６に記載の回路。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
