特許 7048179 ＡＭＯＬＥＤ表示基板とその製作方法及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-03-28

(45)【発行日】2022-04-05

(54)【発明の名称】ＡＭＯＬＥＤ表示基板とその製作方法及び表示装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220329BHJP

   H01L 29/786 20060101ALI20220329BHJP

   H01L 21/8234 20060101ALI20220329BHJP

   H01L 27/06 20060101ALI20220329BHJP

   H01L 21/822 20060101ALI20220329BHJP

   H01L 27/04 20060101ALI20220329BHJP

   H01L 27/088 20060101ALI20220329BHJP

   H01L 27/32 20060101ALI20220329BHJP

   G09F 9/00 20060101ALI20220329BHJP

   G09F 9/30 20060101ALI20220329BHJP

   H05B 33/10 20060101ALI20220329BHJP

   H01L 51/50 20060101ALI20220329BHJP

   H05B 33/02 20060101ALI20220329BHJP

【ＦＩ】

H01L29/78 612D

H01L27/06 102A

H01L27/04 C

H01L27/088 331E

H01L27/32

G09F9/00 338

G09F9/30 338

G09F9/30 365

H05B33/10

H05B33/14 A

H05B33/02

【請求項の数】 14

(21)【出願番号】P 2018500564

(86)(22)【出願日】2017-05-26

(65)【公表番号】

(43)【公表日】2019-09-12

(86)【国際出願番号】 CN2017086074

(87)【国際公開番号】W WO2017219827

(87)【国際公開日】2017-12-28

【審査請求日】2020-05-08

(31)【優先権主張番号】201610473804.2

(32)【優先日】2016-06-24

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(74)【代理人】

【識別番号】100133514

【弁理士】

【氏名又は名称】寺山 啓進

(74)【代理人】

【識別番号】100070024

【弁理士】

【氏名又は名称】松永 宣行

(72)【発明者】

【氏名】蓋 翠 麗

(72)【発明者】

【氏名】林 奕 呈

【審査官】綿引 隆

(56)【参考文献】

【文献】特開２０１０－１７７６６８（ＪＰ，Ａ）

【文献】国際公開第２０１１／１４８５３７（ＷＯ，Ａ１）

【文献】特表２０１５－５０５１６８（ＪＰ，Ａ）

【文献】特開２０１５－１７９２４７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／３２

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ５１／５０

Ｇ０９Ｆ ９／００

Ｇ０９Ｆ ９／３０

Ｈ０５Ｂ ３３／０２

Ｈ０５Ｂ ３３／１０

(57)【特許請求の範囲】

【請求項1】

ＡＭＯＬＥＤ表示基板の製作方法であって、
複数の画素ユニットを形成するステップを含み、
各画素ユニットを形成するステップは、第１蓄積キャパシタ、薄膜トランジスタ及び発光ダイオードを形成することを含み、
前記第１蓄積キャパシタ及び薄膜トランジスタを形成することは、ワンタイムパターニングプロセスを通じて前記薄膜トランジスタの活性層及び前記第１蓄積キャパシタの第１電極を形成することを含み、
前記第１電極は、導体材料により作られ、
ワンタイムパターニングプロセスを通じて前記活性層及び第１電極を形成するステップは、
半導体膜層及び導電膜層を順次に形成し、前記半導体膜層及び導電膜層に対してワンタイムパターニングプロセスを行って、前記活性層及び第１電極を形成することを含み、
前記活性層は、前記半導体膜層により形成され、前記第１電極は、前記導電膜層により形成され、
前記半導体膜層及び導電膜層に対してワンタイムパターニングプロセスを行って、前記活性層及び第１電極を形成するステップは、
前記導電膜層上にフォトレジストを塗布するステップと、
ハーフトーン又はグレートーンのマスクを利用して前記フォトレジストに対して露光を行い、現像後、前記第１電極が所在する領域に対応するフォトレジストの完全保留領域、前記活性層が所在する領域に対応するフォトレジストの半分保留領域、及び他の領域に対応するフォトレジストの非保留領域を形成するステップと、
前記フォトレジストの非保留領域の導電膜層及び半導体膜層を除去するステップと、
アッシングプロセスを通じて前記フォトレジストの半分保留領域のフォトレジストを除去するステップと、
前記フォトレジストの半分保留領域の導電膜層を除去するステップと、
残りのフォトレジストを剥離して、前記活性層及び第１電極を形成するステップと、
を含み、
前記製作方法は、
前記活性層及び第１電極を覆い、ビアホールが含まれるエッチング阻止層を形成するステップと、
前記エッチング阻止層上に、前記ビアホールを介して前記活性層と電気的に接触される前記薄膜トランジスタのソース電極及びドレイン電極を形成するステップと、を更に含み、
前記ドレイン電極の前記ＡＭＯＬＥＤ表示基板が所在する平面における正投影と前記第１電極の前記ＡＭＯＬＥＤ表示基板が所在する平面における正投影は、オーバーレイ領域が存在し、前記第１蓄積キャパシタの第２電極は、前記ドレイン電極である、
ことを特徴とするＡＭＯＬＥＤ表示基板の製作方法。

【請求項2】

前記画素ユニットは、第２蓄積キャパシタを更に含み、前記第２蓄積キャパシタの一つの電極は、前記ドレイン電極であることを特徴とする請求項１に記載の製作方法。

【請求項3】

前記製作方法は、
発光ダイオードの底部電極及び頂部電極を形成するステップを更に含み、前記底部電極が前記ドレイン電極と電気的に接続され、前記頂部電極が前記第１電極と電気的に接続さ
れ、前記第２蓄積キャパシタのもう一つの電極は、前記頂部電極であることを特徴とする請求項２に記載の製作方法。

【請求項4】

ＡＭＯＬＥＤ表示基板であって、
複数の画素ユニットを含み、
前記複数の画素ユニットの各々は、第１蓄積キャパシタ、薄膜トランジスタ及び発光ダイオードを含み、
前記薄膜トランジスタは活性層を備えており、前記第１蓄積キャパシタは導体材料の第１電極を備えており、
前記第１電極の下方に前記第１電極のパターンと一致する半導体層のパターンを有し、前記半導体層及び前記活性層は、同一の膜層により作られ、
前記第１電極の前記ＡＭＯＬＥＤ表示基板が所在する平面における正投影と前記薄膜トランジスタのドレイン電極の前記ＡＭＯＬＥＤ表示基板が所在する平面における正投影は、オーバーレイ領域が存在し、前記第１電極と前記ドレイン電極の間にエッチング阻止層を有することにより、第１蓄積キャパシタを形成することを特徴とするＡＭＯＬＥＤ表示基板。

【請求項5】

前記発光ダイオードは、底部電極と、頂部電極とを含み、前記底部電極が前記ドレイン電極と電気的に接続され、前記頂部電極が前記第１電極と電気的に接続され、前記頂部電極の前記ＡＭＯＬＥＤ表示基板が所在する平面における正投影と前記ドレイン電極の前記ＡＭＯＬＥＤ表示基板が所在する平面における正投影は、オーバーレイ領域が存在し、前記頂部電極と前記ドレイン電極の間に絶縁層を有することにより、第２蓄積キャパシタを形成することを特徴とする請求項４に記載のＡＭＯＬＥＤ表示基板。

【請求項6】

請求項４又は５に記載のＡＭＯＬＥＤ表示基板を含むことを特徴とする表示装置。

【請求項7】

ベースと、
前記ベース上に設置されるゲート電極と、
前記ベース上に設置され、前記ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層上に設置される活性層及び半導体層と、
前記半導体層上に直接設置される第１電極と、
前記ゲート絶縁層上に設置され、前記活性層及び前記第１電極を覆うエッチング阻止層と、
前記エッチング阻止層上に設置され、前記エッチング阻止層におけるビアホールを介して前記活性層と電気的に接触されるソース電極及びドレイン電極と、
蓄積キャパシタと、を含み、
前記第１電極と、前記ドレイン電極とは、前記ベースに垂直な方向において部分的に重複され、前記第１電極、前記ドレイン電極及び前記第１電極と前記ドレイン電極の間の前記エッチング阻止層は、前記蓄積キャパシタを形成すること
を特徴とするＡＭＯＬＥＤ表示基板。

【請求項8】

前記第１電極の前記ベースにおける正投影と前記ドレイン電極の前記ベースにおける正投影は、オーバーレイ領域が存在することを特徴とする請求項７に記載のＡＭＯＬＥＤ表示基板。

【請求項9】

前記蓄積キャパシタと並列接続されるもう一つの蓄積キャパシタを更に含むことを特徴とする請求項７に記載のＡＭＯＬＥＤ表示基板。

【請求項10】

前記エッチング阻止層上に設置され、前記ソース電極及び前記ドレイン電極を覆う第１絶縁層と、
前記第１絶縁層上に設置され、底部電極と、頂部電極と、前記底部電極と前記頂部電極
の間に位置する発光層とを含み、前記底部電極が前記第１絶縁層におけるビアホールを介して前記ドレイン電極と電気的に接続される発光ダイオードと、
前記第１絶縁層上に設置され、前記底部電極を覆い、前記底部電極に対応する箇所に開口が形成される第２絶縁層と、を更に含み、
前記発光層は、前記開口内に設置され、前記頂部電極は、前記第２絶縁層上に設置され、前記発光層と接触され、前記頂部電極と、前記ドレイン電極とは、前記ベースに垂直な方向において部分的に重複され、前記頂部電極、前記ドレイン電極、前記頂部電極と前記ドレイン電極の間に位置する前記第１絶縁層及び前記第２絶縁層は、もう一つの蓄積キャパシタを形成し、前記頂部電極が前記第１電極と電気的に接続されることを特徴とする請求項７に記載のＡＭＯＬＥＤ表示基板。

【請求項11】

前記頂部電極の前記ベースにおける正投影と前記ドレイン電極の前記ベースにおける正投影は、オーバーレイ領域が存在することを特徴とする請求項１０に記載のＡＭＯＬＥＤ表示基板。

【請求項12】

前記活性層及び前記半導体層は、前記ゲート絶縁層上に直接形成され，前記活性層と前記半導体層は、同じ材料により作られることを特徴とする請求項７乃至１１のいずれか一項に記載のＡＭＯＬＥＤ表示基板。

【請求項13】

前記第１電極は、導体材料により作られることを特徴とする請求項１２に記載のＡＭＯＬＥＤ表示基板。

【請求項14】

前記第１電極は、金属層であることを特徴とする請求項１２に記載のＡＭＯＬＥＤ表示基板。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、２０１６年６月２４日に中国特許庁に提出された中国特許出願第２０１６１０４７３８０４.２号明細書の優先権を主張し、その全ての内容が援用により本願に取り込まれる。
本発明は、表示の技術分野に関し、特にＡＭＯＬＥＤ表示基板とその製作方法及び表示装置に関する。

【背景技術】

【0002】

近年、有機発光ダイオード（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＯＬＥＤ）は、日本国内外で大変な人気を博している新興フラットパネルディスプレイ製品であるが、これは、ＯＬＥＤディスプレイが、自己発光、広い視野角、短い応答時間、高い発光効率、広い色再現域、低い動作電圧、薄いパネル、大型サイズのフレキシブルなパネルの製作可能及び簡単な製造過程等の特性を有し、しかもコストの低いポテンシャルを持つためである。

【0003】

ＯＬＥＤは、駆動類型によって、パッシブ・マトリクス（ＰＭＯＬＥＤ）と、アクティブ・マトリクスＯＬＥＤ（ＡＭＯＬＥＤ）に区分できる。その内、ＡＭＯＬＥＤの駆動は、通常酸化物薄膜トランジスタ（Ｔｈｉｎ－ＦｉｌｍＴｒａｎｓｉｓｔｏｒ、略称ＴＦＴ）裏板又は低温ポリシリコンＴＦＴを利用する。酸化物ＴＦＴ裏板は、アモルファスシリコンＴＦＴに比べ、比較的に高い移動度を持ち、ＥＳＬ構造(エッチング停止構造)のＴＦＴは、低温ポリシリコンＴＦＴに対して、製造プロセスが簡単であり、マスクの使用数量が少なく、量産プロセスを容易に実現する。

【0004】

ＥＳＬ構造のＴＦＴにおいて、ＴＦＴの寄生容量Ｃｇｓが比較的大きく、表示機能を正常にするためには、十分大きい蓄積キャパシタＣｓｔを必要とする。

【発明の概要】

【0005】

本開示は、ＡＭＯＬＥＤ表示基板とその製作方法及び表示装置を提供することにより、簡単なプロセスを提供し、画素ユニットごとに一つの蓄積キャパシタを追加しようとする。

【0006】

上記の技術問題を解決するために、本開示の実施例は、ＡＭＯＬＥＤ表示基板の製作方法を提供する。前記ＡＭＯＬＥＤ表示基板の製作方法は、複数の画素ユニットを形成するステップを含み、各画素ユニットを形成するステップは、第１蓄積キャパシタ、薄膜トランジスタ及び発光ダイオードを形成することを含み、ワンタイムパターニングプロセス（One-time patterning process）を通じて前記薄膜トランジスタの活性層及び前記第１蓄積キャパシタの第１電極を形成し、前記第１電極は、導体材料により作られる。

【0007】

本開示の実施例は、上記の製作方法により作られるＡＭＯＬＥＤ表示基板を更に提供する。

【0008】

本開示の実施例は、上記のＡＭＯＬＥＤ表示基板を含む表示装置を更に提供する。

【0009】

本開示の上記の技術方案の有益的な効果は、下記のとおりである。

【0010】

上記の技術方案において、ＡＭＯＬＥＤ表示基板は、並列接続される二つの蓄積キャパシタを含み、ワンタイムパターニングプロセスを通じてＴＦＴの活性層及び新規追加された蓄積キャパシタの一つの電極を形成し、前記電極は、導体材料により作られ、導体化等の別途の処理を行う必要がなく、製作プロセスを簡素化し、コストを低下させる。

【0011】

本開示の実施例又は関連技術における技術方案をより明確に説明するために、以下、実施例又は関連技術の記載に使用するべき図面を簡単に紹介する。言うまでもなく、以下に記載される図面は、ただ本開示の一部の実施例であり、当業者にとって、創造的な労働をせずに、これらの図面によって他の図面を更に得ることができる。

【図面の簡単な説明】

【0012】

【図1】本開示の実施例における各画素ユニットの蓄積キャパシタの構造を示す模式図である。

【図2】本開示の実施例におけるＡＭＯＬＥＤ表示基板の製作過程を示す模式図の一である。

【図3】本開示の実施例におけるＡＭＯＬＥＤ表示基板の製作過程を示す模式図の一である。

【図4】本開示の実施例におけるＡＭＯＬＥＤ表示基板の製作過程を示す模式図の一である。

【図5】本開示の実施例におけるＡＭＯＬＥＤ表示基板の製作過程を示す模式図の一である。

【図6】本開示の実施例におけるＡＭＯＬＥＤ表示基板の製作過程を示す模式図の一である。

【図7】本開示の実施例におけるＡＭＯＬＥＤ表示基板の製作過程を示す模式図の一である。

【図8】本開示の実施例におけるＡＭＯＬＥＤ表示基板の製作過程を示す模式図の二である。

【図9】本開示の実施例におけるＡＭＯＬＥＤ表示基板の製作過程を示す模式図の二である。

【図10】本開示の実施例におけるＡＭＯＬＥＤ表示基板の製作過程を示す模式図の二である。

【図11】本開示の実施例におけるＡＭＯＬＥＤ表示基板の製作過程を示す模式図の二である。

【図12】本開示の実施例におけるＡＭＯＬＥＤ表示基板の製作過程を示す模式図の二である。

【図13】本開示の実施例におけるＡＭＯＬＥＤ表示基板の製作過程を示す模式図の二である。

【図14】本開示の実施例におけるＡＭＯＬＥＤ表示基板の製作過程を示す模式図の二である。

【図15】本開示の実施例におけるＡＭＯＬＥＤ表示基板の各画素ユニットの局部的な構造を示す模式図である。

【図16】本開示の別の実施例におけるＡＭＯＬＥＤ表示基板の各画素ユニットの局部構造を示す模式図である。

【発明を実施するための形態】

【0013】

本開示は、ＡＭＯＬＥＤ表示基板及びその製作方法を提供する。前記表示基板は、複数の画素ユニットを含み、各画素ユニットは、薄膜トランジスタと、発光ダイオードとを含み、前記発光ダイオードは、底部電極と、頂部電極と、底部電極と頂部電極の間に位置する発光層とを含む。前記底部電極が前記薄膜トランジスタのドレイン電極と電気的に接続され、データ信号が薄膜トランジスタを通じて底部電極に伝送され、前記発光ダイオードを駆動して発光させる。各画素ユニットは、１フレーム画面の表示時間内で前記底部電極の電圧を維持し、画面表示を実現するための蓄積キャパシタを更に含む。

【0014】

寄生容量の干渉を克服するためには、蓄積キャパシタの容量を増加させる必要があるが、本開示は、前記蓄積キャパシタが並列接続される第１蓄積キャパシタと、第２蓄積キャパシタとを含むように設置するが、そうすると、前記蓄積キャパシタの容量は、第１蓄積キャパシタと、第２蓄積キャパシタとの容量の和になる。

【0015】

ここで、前記第２蓄積キャパシタは、前記薄膜トランジスタのドレイン電極、前記発光ダイオードの頂部電極及びドレイン電極と頂部電極との間に位置する第１媒体層により形成される。前記第１蓄積キャパシタは、前記第２蓄積キャパシタに対して、第１電極を追加し、前記第１電極、前記ドレイン電極及び前記第１電極とドレイン電極の間に位置する第２媒体層により形成され、第１蓄積キャパシタと、第２蓄積キャパシタとを並列接続させ、より大きな容量を提供し、１フレーム画面の表示時間内で前記底部電極における電圧を維持する。

【0016】

前記頂部電極に印加される電圧は、共用電圧であり、前記第１電極は、前記頂部電極と電気的に接続されても良い。

【0017】

以下、図面及び実施例を結合して、本開示の具体的な実施形態について更に詳細に記載する。下記の実施例は、本開示を説明するためのものであり、本開示の範囲を限定するものではない。

【0018】

本実施例におけるＡＭＯＬＥＤ表示基板の製作方法は、複数の画素ユニットを形成するステップを含み、各画素ユニットを形成するステップは、薄膜トランジスタ、発光ダイオード及び第１蓄積キャパシタを形成することを含み、ワンタイムパターニングプロセスを通じて前記薄膜トランジスタの活性層及び前記第１蓄積キャパシタの第１電極を形成し、前記第１電極は、導体材料により作られる。

【0019】

上記の製作方法は、ワンタイムパターニングプロセスを通じて前記薄膜トランジスタの活性層及び前記第１蓄積キャパシタの第１電極を形成し、単独な製作プロセスを追加して前記第１蓄積キャパシタの第１電極を形成する必要がなく、第１電極の材料は、導体材料であるので、導体化等の追加的な処理を行う必要がなくなり、製作プロセスを簡素化し、コストを低下させる。

【0020】

前記薄膜トランジスタの活性層は、シリコン半導体材料、例えば、アモルファスシリコン、多結晶シリコンにより作られても良く、金属酸化物半導体材料、例えば、ＺｎＯ、ＩＺＯ、ＩＧＺＯ、ＩＴＺＯにより作られても良い。

【0021】

その内、ワンタイムパターニングプロセスを通じて前記活性層及び第１電極を形成するステップは、半導体膜層及び導電膜層を順次に形成し、前記半導体膜層及び導電膜層に対してワンタイムパターニングプロセスを行って、前記活性層及び第１電極を形成することを含み、前記活性層は、前記半導体膜層により形成され、前記第１電極は、前記導電膜層により形成される。

【0022】

更に、図２～図７に示すように、ワンタイムパターニングプロセスを通じて前記活性層及び第１電極を形成するステップは、具体的には、
図２及び図３に示すように、半導体膜層１１及び導電膜層１２を順次に形成するステップと、
図４に示すように、導電膜層１２上に第１フォトレジスト２０を塗布するステップと、
図４及び図５に示すように、ハーフトーン又はグレートーンのマスク３０を利用して第１フォトレジスト２０に対して露光を行い、現像後、第１フォトレジストの完全保留領域２１、第１フォトレジストの半分保留領域２２及び第１フォトレジストの非保留領域２３を形成し、第１フォトレジストの完全保留領域２１は、前記第１電極が所在する領域に対応し、第１フォトレジストの半分保留領域２２は、前記活性層が所在する領域に対応し、前記第１フォトレジストの非保留領域２３は、他の領域に対応するステップと、
前記第１フォトレジストの非保留領域２３における導電膜層及び半導体膜層を除去するステップと、
図６に示すように、アッシングプロセスを通じて第１フォトレジストの半分保留領域２２における第１フォトレジストを除去するステップと、
第１フォトレジストの半分保留領域２２の導電膜層を除去するステップと、
図７に示すように、残りのフォトレジストを剥離して、活性層１及び第１電極３を形成するステップと、を含む。

【0023】

上記のステップは、ハーフトーン又はグレートーンマスクを利用してフォトエッチングプロセスを行い、同時に薄膜トランジスタの活性層１及び第１蓄積キャパシタの第１電極３を形成する。作られた第１電極３の下方に第１電極３のパターンと一致する半導体層２のパターンを有する。

【0024】

もちろん、実際の応用過程においても、図８～図１４及び図７に示すように、以下のステップを通じて薄膜トランジスタの活性層及び第１蓄積キャパシタの第１電極を形成しても良い。具体的には、

【0025】

図８に示すように、半導体膜層１１を形成し、

【0026】

図９に示すように、半導体膜層１１上に第２フォトレジスト４０を形成し、

【0027】

図１１に示すように、第１マスク３０を利用して第２フォトレジスト４０に対して露光を行い、現像後，第２フォトレジストの保留領域４１及び第２フォトレジストの非保留領域４２を形成し、第２フォトレジストの保留領域４１は、薄膜トランジスタの活性層及び第１蓄積キャパシタの第１電極が所在する領域に対応し、第２フォトレジストの非保留領域４２は、他の領域に対応し、

【0028】

図１２に示すように、第２フォトレジストの非保留領域４２の半導体膜層を除去し、残りのフォトレジストを剥離して、薄膜トランジスタの活性層１及び半導体層２のパターンを形成し、

【0029】

図１３に示すように、活性層１上に導電膜層１２を形成し、導電膜層１２上に第３フォトレジスト５０を塗布し、第３マスク６０を利用して第３フォトレジスト５０に対して露光を行い、

【0030】

図１４に示すように、現像後、第３フォトレジストの保留領域５１及び第３フォトレジスト非保留領域５２を形成し、第３フォトレジストの保留領域５１は、第１蓄積キャパシタの第１電極が所在する領域に対応し、第３フォトレジストの非保留領域５２は、他の領域に対応し、第３フォトレジストの非保留領域５２の半導体膜層を除去し、

【0031】

図７に示すように、残りのフォトレジストを剥離して、薄膜トランジスタの第１蓄積キャパシタの第１電極３を形成する。

【0032】

具体的には、ドライエッチングにより半導体膜層を除去し、ウェットエッチングにより導電膜層を除去する。

【0033】

上記のステップを通じて作られた第１蓄積キャパシタの第１電極３は、導電膜層により作られ、その材料は、導体材料であり、導体化等の追加的な処理を行う必要がなく、ワンタイムパターニングプロセスを通じて同時に第１電極３及び活性層１を形成し、製作プロセスを簡素化し、コストを低下できる。且つ、作られた第１電極１の下方に第１電極３のパターンと一致する半導体層２のパターンを有する。半導体層２及び活性層１は、同一の膜層により作られる。

【0034】

前述した内容において、主に如何に第１蓄積キャパシタの第１電極３を製作するかについて紹介したが、第１蓄積キャパシタの第２電極は、薄膜トランジスタのドレイン電極であってもよく、金属電極は、より大きな容量を提供できる。

【0035】

本実施例における薄膜トランジスタは、エッチング阻止構造の薄膜トランジスタであってもよいが、これに限定されない。以下、エッチング阻止構造の薄膜トランジスタを例にして、本開示の技術方案を具体的に紹介することにする。

【0036】

エッチング阻止構造の薄膜トランジスタについて、図１５に示すように、前記製作方法は、活性層１及び第１電極３を覆うエッチング阻止層１３を形成し、エッチング阻止層１３にはビアホールが含まれるステップと、エッチング阻止層１３上に前記薄膜トランジスタのソース電極４及びドレイン電極５を形成し、ソース電極４及びドレイン電極５は、前記ビアホールを介して活性層１と電気的に接触されるステップと、を更に含み、

【0037】

ドレイン電極５のベース１０における投影と第１電極３のベース１０における投影は、オーバーレイ領域が存在し、前記第１蓄積キャパシタの第２電極は、ドレイン電極５である。

【0038】

上記のステップを通じて第１蓄積キャパシタの媒体層（エッチング阻止層）及び第２電極５の製作を完了する。

【0039】

図１５に模式的に示されるエッチング阻止構造の薄膜トランジスタは、ボトムゲート型であり、薄膜トランジスタを形成するステップは、具体的には、

【0040】

ベース１０上にゲート電極６を形成するステップと、ゲート電極６を覆うゲート絶縁層１４を形成するステップと、ゲート絶縁層１４上に活性層１を形成するステップと、活性層１を覆うエッチング阻止層１３を形成するステップと、エッチング阻止層１３にビアホールを形成するステップと、エッチング阻止層１３上にソース電極４及びドレイン電極５を形成し、ソース電極４及びドレイン電極５は、前記ビアホールを介して活性層１と電気的に接触されるステップと、を含む。

【0041】

表示基板の製作プロセスについて、上記のステップにおいて、活性層１を形成すると同時に、第１蓄積キャパシタの第１電極３を形成するが、その具体的なプロセス過程は、既に上記内容にて紹介したので、ここで重複して詳述しないことにする。第１電極３、ドレイン電極５及び第１電極３とドレイン電極５の間に位置するエッチング阻止層１３は、第１蓄積キャパシタを形成する。

【0042】

本開示の技術方案は、エッチング阻止構造の薄膜トランジスタに適用されるだけでなく、他の構造の薄膜トランジスタにも適用される。前記薄膜トランジスタは、ボトムゲート型、トップゲート型又はコプレーナ型であってもよく、活性層１を形成する同時に第１電極３を形成し、第１電極３とドレイン電極５の間に絶縁層を形成して、第１蓄積キャパシタを形成すれば良い。

【0043】

寄生容量の干渉を克服するためには、蓄積キャパシタの容量を増加する必要があるが、本実施例において、各画素ユニットを形成するステップは、図１が示すように、第１蓄積キャパシタＣｓｔ１と並列接続される第２蓄積キャパシタＣｓｔ２を形成するステップを更に含むが、そうすると、各画素ユニットの蓄積キャパシタの容量は、第１蓄積キャパシタＣｓｔ１の容量と、第２蓄積キャパシタＣｓｔ２の容量との和になり、十分大きい容量を提供できる。

【0044】

薄膜トランジスタのドレイン電極５は、同時に第１蓄積キャパシタＣｓｔ１及び第２蓄積キャパシタＣｓｔ２の一つの電極として機能して、第１蓄積キャパシタＣｓｔ１と、第２蓄積キャパシタＣｓｔ２との並列接続を実現する。

【0045】

第２蓄積キャパシタＣｓｔ２のもう一つの電極は、発光ダイオードの頂部電極７であってもよく、頂部電極７に共用電圧が印加され、発光ダイオードの底部電極は、薄膜トランジスタのドレイン電極５と接続され、必要なデータ信号電圧は、薄膜トランジスタを通じて底部電極に伝送され、発光ダイオードの発光層を駆動して発光させる。更に、図１に示すように、第１電極３と頂部電極７とが電気的に接続される。

【0046】

本実施例のおける発光ダイオードは、ボトム発光型でも良く、トップ発光型又は両面発光型でも良く、且つ具体的な類型によってベース１０、底部電極及び頂部電極の材料を選び、例えば、ボトム発光型については、ベース１０は、透明ベース、例えば、石英ベース、ガラスベースを選び、頂部電極は、反射材料、例えば、Ａｇを選ぶ。

【0047】

同一の発明構想に基づいて、本実施例は、上記の製作方法により作られるＡＭＯＬＥＤ表示基板を提供し、具体的には、ワンタイムパターニングプロセスを通じて前記薄膜トランジスタの活性層及び前記第１蓄積キャパシタの第１電極を形成し、前記第１電極は、導体材料により作られ、単独な製作プロセスを追加して前記第１蓄積キャパシタの第１電極を形成する必要がなく、前記第１電極に対して導体化等の追加的な処理を行う必要がなくなり、製作プロセスを簡素化し、生産コストを低下させる。

【0048】

本実施例において、図１５に示すように、第１電極３の下方に第１電極３のパターンと一致する半導体層２のパターンを有し、半導体層２及び活性層１は、同一の膜層により作られ、従って、ハーフトーン又はグレートーンマスクを利用してフォトエッチングプロセスを一度だけ行なうことで、同時に活性層１及び第１電極３を形成できる。

【0049】

第１電極３の前記表示基板が所在する平面における正投影と前記薄膜トランジスタのドレイン電極５の前記表示基板が所在する平面における正投影は、オーバーレイ領域が存在し、前記第１電極と前記ドレイン電極の間にエッチング阻止層を有することにより、第１蓄積キャパシタを形成する。

【0050】

寄生容量の干渉を克服するためには、蓄積キャパシタの容量を増加する必要があるが、本実施例における各画素ユニットは、第１蓄積キャパシタと並列接続される第２蓄積キャパシタを更に含む。具体的には、前記発光ダイオードは、底部電極と、頂部電極とを含み、前記頂部電極に共用電圧が印加され、前記底部電極と、前記ドレイン電極とは、電気的に接続される。図１に示すように、頂部電極７と、第１電極３とは、電気的に接続され、頂部電極７の前記表示基板が所在する平面における正投影とドレイン電極５の前記表示基板が所在する平面のおける正投影には、オーバーレイ領域が存在し、頂部電極７とドレイン電極５の間に絶縁層を有することにより、第２蓄積キャパシタＣｓｔ２を形成する。ここで、ドレイン電極５は、同時に第１蓄積キャパシタＣｓｔ１及び第２蓄積キャパシタＣｓｔ２の一つの電極として機能して、第１蓄積キャパシタＣｓｔ１と、第２蓄積キャパシタＣｓｔ２との並列接続を実現し、各画素ユニットの蓄積キャパシタの容量を増加する。

【0051】

具体的に、図１６は、本開示の一つの実施例におけるＡＭＯＬＥＤ表示基板の各画素ユニットの局部的な構造を示す。図１６に示すように、前記表示基板の各画素ユニットは、薄膜トランジスタ１１０と、発光ダイオード１２０とを含む。薄膜トランジスタ１１０の構造は、上記の実施例における薄膜トランジスタの構造と同じであり、例えば、薄膜トランジスタ１１０は、ゲート電極６と、活性層１と、ソース電極４と、ドレイン電極５とを含んでもよい。

【0052】

前記発光ダイオード１２０は、底部電極８０と、頂部電極７と、底部電極８０と頂部電極７の間に位置する発光層８２とを含む。前記底部電極８０と、ドレイン電極５とは、電気的に接続され、データ信号は、薄膜トランジスタ１１０を通じて底部電極８０に伝送され、前記発光ダイオード１２０を駆動して発光させる。

【0053】

なお、各画素ユニットは、第１絶縁層８４と、第２絶縁層８６とを更に含む。その内、第１絶縁層８４は、ソース電極４及びドレイン電極５を覆う。第１絶縁層８４上にビアホール８８が形成される。底部電極８０は、第１絶縁層８４上に設置され、ビアホール８８を通じてドレイン電極５と電気的に接続される。第２絶縁層８６は、第１絶縁層８４に設置され、底部電極８０を覆う。第２絶縁層８６上の底部電極８０に対応する箇所に開口８９が形成される。発光層８２は、開口８９内に設置される。頂部電極７は、第２絶縁層８６上に設置され、発光層８２と接触される。

【0054】

また、各画素ユニットは、１フレーム画面の表示時間内で底部電極８０における電圧を維持して、画面表示を実現するための蓄積キャパシタを更に含む。図１６に示す実施例において、蓄積キャパシタは、第１蓄積キャパシタと、第１蓄積キャパシタと並列接続される第２蓄積キャパシタとを含む。

【0055】

第１蓄積キャパシタは、第１電極３と、ドレイン電極５と、第１電極３とドレイン電極５の間に位置するエッチング阻止層１３とを含む。その内、第１電極３と、ドレイン電極５とは、ベース１０に垂直な方向において部分的に重複され、即ち、第１電極３のベース１０における正投影とドレイン電極５のベース１０における正投影には、オーバーレイ領域が存在し、第１電極３は、直接半導体層２に形成され、半導体層２及び活性層１は、ゲート絶縁層１４上に形成される。一つの実施例において、第１電極３は、導体材料により直接半導体層２上に形成されても良く、例えば、第１電極３は、直接半導体層２上に形成される金属層でもよい。

【0056】

第２蓄積キャパシタは、頂部電極７と、ドレイン電極５と、頂部電極７とドレイン電極５の間に位置する第１絶縁層８４と、第２絶縁層８６を含む。その内、頂部電極７と、ドレイン電極５とは、ベース１０に垂直な方向において部分的に重複され、即ち、図１に示すように、頂部電極７のベース１０における正投影とドレイン電極５のベース１０における正投影には、オーバーレイ領域が存在し、頂部電極７と、第１電極３とは、電気的に接続される。

【0057】

なお、本実施例は、上記の表示基板を含む表示装置により、製作プロセスを簡素化し、コストを低下させ、表示品質を保証しようとする。

【0058】

上記はただ本開示の選択可能な実施形態であり、言っておくことは、当業者にとって、本開示の技術原理を逸脱せずに、若干の改良及び切替えを行うことができ、これらの改良及び切替えは、本開示の保護範囲に含まれるとみなすべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】