特許 7048448 固体撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-03-28

(45)【発行日】2022-04-05

(54)【発明の名称】固体撮像装置

(51)【国際特許分類】

   H04N 1/028 20060101AFI20220329BHJP

   H04N 5/376 20110101ALI20220329BHJP

   H04N 5/369 20110101ALI20220329BHJP

【ＦＩ】

H04N1/028 A

H04N5/376 500

H04N5/369 200

【請求項の数】 7

(21)【出願番号】P 2018152606

(22)【出願日】2018-08-14

(65)【公開番号】P2020028053

(43)【公開日】2020-02-20

【審査請求日】2020-09-02

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】特許業務法人イトーシン国際特許事務所

(72)【発明者】

【氏名】小林 誠之

(72)【発明者】

【氏名】長谷川 憲司

【審査官】橋爪 正樹

(56)【参考文献】

【文献】特開２００８－２７７９１２（ＪＰ，Ａ）

【文献】特開２００２－１０１２６４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ １／０２４－ １／２０７

Ｈ０４Ｎ ５／３３５－ ５／３７８

Ｇ０６Ｔ １／００

(57)【特許請求の範囲】

【請求項1】

入射光を光電変換する複数の画素から読み出した信号を増幅して出力する出力回路を具備する固体撮像装置であって、
前記出力回路の動作タイミングを生成するロジック回路と、前記ロジック回路で生成されたパルスを調整するための遅延量を制御する遅延生成回路とを有し、
前記遅延生成回路は、基準遅延量に対応する遅延コードをデジタル信号で算出する第１の可変ディレイ回路と、前記第１の可変ディレイ回路を制御する制御回路と、前記遅延コードを用いて調整する第２の可変ディレイ回路とから構成され、
前記複数の画素は一方向に沿って配列され、前記第１の可変ディレイ回路、前記制御回路、前記第２の可変ディレイ回路、前記ロジック回路は、前記画素が配列された方向である長手方向に沿った一直線上に配列されることを特徴とする、固体撮像装置。

【請求項2】

入射光を光電変換する複数の画素から読み出した信号を増幅して出力する出力回路を具備する固体撮像装置であって、
前記出力回路の動作タイミングを生成するロジック回路と、前記ロジック回路で生成されたパルスを調整するための遅延量を制御する遅延生成回路とを有し、
前記遅延生成回路は、基準遅延量に対応する遅延コードをデジタル信号で算出する第１の可変ディレイ回路と、前記第１の可変ディレイ回路を制御する制御回路と、前記遅延コードを用いて調整する第２の可変ディレイ回路とから構成され、
前記制御回路を構成する複数の要素を、前記第１の可変ディレイ回路から出力される遅延信号に対する感度特性に応じて配置することを特徴とする、固体撮像装置。

【請求項3】

前記制御回路を構成する複数の要素を、前記第１の可変ディレイ回路から出力される遅延信号に対する感度特性に応じて配置することを特徴とする、請求項１に記載の固体撮像装置。

【請求項4】

前記複数の要素は、第１の要素群と、第２の要素群と、から成り、
前記第１の要素群は前記第２の要素群よりも前記遅延信号に対する高い感度特性の要素を有し、前記第１の要素群と前記第１の可変ディレイ回路との距離が、前記第２の要素群と前記第１の可変ディレイ回路との距離よりも近いことを特徴とする、請求項２または請求項３に記載の固体撮像装置。

【請求項5】

前記第２の要素群については、前記ロジック回路内に配置することを特徴とする、請求項４に記載の固体撮像装置。

【請求項6】

前記遅延生成回路で用いる信号は、電源電圧、及びグランド電圧の二値で制御されるデジタル信号であることを特徴とする、請求項１乃至請求項５のいずれか一項に記載の固体撮像装置。

【請求項7】

前記第１の可変ディレイ回路と前記第２の可変ディレイ回路とは同一の回路構成であることを特徴とする、請求項１乃至請求項６のいずれか一項に記載の固体撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、固体撮像装置に関する。

【背景技術】

【0002】

リニアイメージセンサは、画像情報を１次元的に読み取り、アナログ信号に変換し、時系列で出力する固体撮像装置である。リニアイメージセンサは、ファクシミリ、デジタル複写機、イメージスキャナなど画像の読み取りに必須なデバイスとして知られている。

【0003】

デジタル複写機などの画像形成装置に対する高速化の要求に伴い、画像情報を読み取るリニアイメージセンサにおいても、画像読み取り時の高速化が求められている。

【先行技術文献】

【特許文献】

【0004】

【文献】再表２０１５／１１９２４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本実施形態は、短辺のチップサイズに影響を与えることなく、駆動タイミング変化を小さく抑制することができる、固体撮像装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本実施形態の画像処理装置は、入射光を光電変換する複数の画素から読み出した信号を増幅して出力する出力回路を具備する固体撮像装置であって、前記出力回路の動作タイミングを生成するロジック回路と、前記ロジック回路で生成されたパルスを調整するための遅延量を制御する遅延生成回路とを有する。前記遅延生成回路は、基準遅延量に対応する遅延コードをデジタル信号で算出する第１の可変ディレイ回路と、前記第１の可変ディレイ回路を制御する制御回路と、前記遅延コードを用いて調整する第２の可変ディレイ回路とから構成される。前記複数の画素は一方向に沿って配列され、前記第１の可変ディレイ回路、前記制御回路、前記第２の可変ディレイ回路、前記ロジック回路は、前記画素が配列された方向である長手方向に沿った一直線上に配列される。

【図面の簡単な説明】

【0007】

【図1】本実施形態に係わる固体撮像装置の構成の一例を示す概略ブロック図。

【図2】固体撮像装置の各領域の主要な構成を示す図。

【図3】各種回路・ＰＡＤ領域のレイアウト構成を示す概略ブロック図。

【図4】本実施形態に係わる遅延生成回路の詳細な構成を示す図。

【図5】可変ディレイ回路の別の構成を示す図。

【図6】各種回路・ＰＡＤ領域の別のレイアウト構成を示す概略ブロック図。

【発明を実施するための形態】

【0008】

以下、図面を参照して実施形態を説明する。

【0009】

図１は、本実施形態に係わる固体撮像装置の構成の一例を示す概略ブロック図である。また、図２は、固体撮像装置の各領域の主要な構成を示す図である。本実施形態に関わる固体撮像装置は、図１に示すように、長辺に比べて短辺が極端に小さい長細い形状（幅狭な短冊形）を有するリニアイメージセンサであって、短手方向に４つの領域に区画されている。すなわち、固体撮像装置の長手方向幅に亘る細長の４つの領域（シフトレジスタ領域１００、画素領域２００、配線領域３００、各種回路・ＰＡＤ領域４００）に区画されている。

【0010】

図２に示すように、画素領域２００内には、複数の画素（受光素子）１が、固体撮像装置の長手方向幅のほぼ全体にわたって、一次元に所定の間隔で配列されて形成されている。画素１は、例えば、フォトダイオード、リセットトランジスタ、及び、変調トランジスタ等により構成されている。光電変換素子であるフォトダイオードは、入射光に応じて光発生電荷を発生させる。変調用トランジスタは光発生電荷を電圧に変調し、画素信号として出力する。すなわち、画素１は、入射光に応じた信号（画素信号）を出力する。

【0011】

配線領域３００内には、複数のアンプトランジスタ２が配置されている。アンプトランジスタ２は、複数の画素１のそれぞれに対して配置された増幅回路である。すなわち、配線領域３００内には、画素１と同数のアンプトランジスタ２が配置されている。アンプトランジスタ２は、対応する画素１と電気的に接続されており、画素１から入力される画素信号を増幅して出力する。

【0012】

配線領域３００内には、複数のアドレストランジスタ３も配置されている。アドレストランジスタ３は、アンプトランジスタ２同様に、複数の画素１のそれぞれに対して配置された画素信号読み出しスイッチである。すなわち、配線領域３００内には、画素１と同数のアドレストランジスタ３が配置されている。アドレストランジスタ３のソースは、対応する画素１の画素信号を増幅するアンプトランジスタ２の出力端子と接続されており、ドレインは出力回路８につながる信号線ｗ１、ｗ２のいずれかに接続されている。

【0013】

また、アドレストランジスタ３のゲートは、シフトレジスタ領域１００に形成されているシフトレジスタに接続されている。シフトレジスタから供給されたライン選択パルスをアドレストランジスタ３に印加することにより、アンプトランジスタ２の出力は、アドレストランジスタ３を介して出力回路８につながる信号線ｗ１、ｗ２へ出力される。例えば、奇数列に配置されたアドレストランジスタ３のドレインは、信号線ｗ１に接続され、偶数列に配置されたアドレストランジスタ３のドレインは、信号線ｗ２に接続されている。このように、複数のアドレストランジスタ３が、シフトレジスタによって順次駆動されることによって、画素１から出力される画素信号が順次、信号線ｗ１、ｗ２へ読み出される。

【0014】

更に、配線領域３００内には、２つのスイッチトランジスタ４ａ、４ｂも配置されている。スイッチトランジスタ４ａのソースは信号線ｗ１と接続されており、ドレインは出力回路８に接続されている。スイッチトランジスタ４ｂのソースは信号線ｗ２と接続されており、ドレインは出力回路８に接続されている。出力選択スイッチであるスイッチトランジスタ４ａ、４ｂのいずれかのゲート端子に選択信号を入力することにより、信号線ｗ１または信号線ｗ２いずれか選択された信号線上の信号が、出力回路８へ入力される。

【0015】

各種回路・ＰＡＤ領域４００内には、主に、ロジック回路６と、遅延生成回路７と、出力回路８とが配置されている。出力回路８は、スイッチトランジスタ４ａ、４ｂにより選択され入力された信号に対し、増幅など必要な各種処理を施した後、外部の画像信号処理回路（図示せず）等に出力する。出力回路８においては、ロジック回路６で生成されたパルスを遅延生成回路７にて最適なタイミングに調整したタイミングパルスに基づき、各々の画素１から出力されてくる画像信号に対する基準電位の設定やサンプリング等の信号処理を行う。

【0016】

図３は、各種回路・ＰＡＤ領域のレイアウト構成を示す概略ブロック図である。各種回路・ＰＡＤ領域４００内には、上述したロジック回路６、遅延生成回路７、出力回路８の他に、パッド９や、保護回路１０も設けられる。パッド９は、内部の各種回路を外部の回路と電気的に接続するための、入出力用接続端子形成領域である。保護回路１０は、入出力部を内部の各種回路と電気的に分離し、入出力部から侵入するノイズや静電気による回路破壊や誤動作から、内部回路を保護するために設けられる。

【0017】

図４は、本実施形態に係わる遅延生成回路の詳細な構成を示す図である。図４に示すように、遅延生成回路７は、２つの可変ディレイ回路７１ａ、７１ｂと、制御回路７２とから構成されている。可変ディレイ回路７１ａは、入力信号であるクロック信号ＣＬＫを遅延し、遅延信号Ｓｄを出力する。制御回路７２は、遅延量の測定と演算とを実行して遅延コードを生成する。可変ディレイ回路７１ｂは、ロジック回路６で生成されたタイミングパルスを、制御回路７２から入力される遅延コードを用いて最適なタイミングパルスに調整する。なお、可変ディレイ回路７１ｂは、可変ディレイ回路７１ａ同一の構成を有するので、詳細な説明は省略する。

【0018】

可変ディレイ回路７１ａは、直列に接続された多数の遅延素子７１１と、選択レジスタ７１２とから構成されている。遅延素子７１１は、例えばＮＡＮＤ回路やインバータ回路で構成されたバッファ回路である。すべての遅延素子７１１は同一の構成を有しており、それぞれの遅延素子７１１における信号の遅延時間はほぼ同一である。各遅延素子７１１には、選択レジスタ７１２から制御信号が入力される。制御信号は、“０”“１”のいずれかの値が設定され、直列に接続された多数の遅延素子７１１のうち１個の遅延素子７１１に入力する制御信号のみが“１”で、他の遅延素子７１１に入力する制御信号は“０”に設定される。

【0019】

可変ディレイ回路７１ａでは、入力信号を、１段目の遅延素子７１１から制御信号“１”が入力された遅延素子７１１まで通過させ、遅延信号Ｓｄとして出力する。例えば、８段目の遅延素子７１１に入力される制御信号が“１”に設定され、他の遅延素子７１１に入力される制御信号が“０”に設定されている場合、入力信号は、１段目の遅延素子７１１から８段目の遅延素子７１１まで通過することにより、８段分の遅延時間だけ遅延されて出力される。この場合、９段目以降の遅延素子７１１には、入力信号は伝達されない。従って、制御信号“１”を入力する段番号を指定することにより、遅延信号Ｓｄを出力する遅延素子７１１の位置が決定され、遅延時間が設定される。

【0020】

各遅延素子７１１に入力される制御信号は、制御回路７２から出力される遅延コードに基づき、選択レジスタ７１２で生成される。例えば、２５６段の遅延素子が接続された可変ディレイ回路７１ａにおける遅延量を指定する遅延コードは、８ビットのデジタルデータである。

【0021】

選択レジスタ７１２は、８ビットの遅延コードをデコードして、２５６段の遅延素子７１１のそれぞれに接続されている２５６本の制御信号線のうち、１本の制御信号線に入力する値を“１”に設定し、他の制御信号線に入力する値を“０”に設定する。例えば、遅延コードとして“００００１０１０”が選択レジスタ７１２に入力された場合、１０段目の遅延素子７１１に接続されている制御信号線に入力する値が“１”に設定され、他の制御信号線に入力する値が“０”に設定される。この場合、遅延素子１０段分の遅延時間を有する遅延信号Ｓｄが出力される。

【0022】

なお、可変ディレイ回路７１ａの構成は、上述の構成に限定されるものではなく、一般に知られている他の構成のディレイ回路を用いてもよい。

【0023】

また、図５に示すように、遅延差による重み付け素子を配置することで、遅延解像度を向上させた可変ディレイ回路７１´ａを用いてもよい。図５は、可変ディレイ回路の別の構成を示す図である。図５に示す可変ディレイ回路７１´ａは、直列に接続された多数の遅延素子７１１の出力側に、入力信号を１／２倍にして出力することが可能な第１の解像度切替回路７１３ａと、入力信号を１／４倍にして出力することが可能な第２の解像度切替回路７１３ｂとを直列に接続して構成したものである。

【0024】

第１の解像度切替回路７１３ａは、切替スイッチ７１３ａ２と入力信号を１／２倍にして出力する重み付け素子７１３ａ１とを直接に接続して構成した第１の経路と、切替スイッチ７１３ａ３のみを配置した第２の経路とを、並列に接続して構成した切替回路である。所望の解像度に応じて、切替スイッチ７１３ａ２、切替スイッチ７１３ａ３の一方をオンに、もう一方をオフに制御する。

【0025】

第２の解像度切替回路７１３ｂは、切替スイッチ７１３ｂ２と入力信号を１／４倍にして出力する重み付け素子７１３ｂ１とを直接に接続して構成した第１の経路と、切替スイッチ７１３ｂ３のみを配置した第２の経路とを、並列に接続して構成した切替回路である。所望の解像度に応じて、切替スイッチ７１３ｂ２、切替スイッチ７１３ｂ３の一方をオンに、もう一方をオフに制御する。

【0026】

遅延解像度倍は、第１の解像度切替回路７１３ａの倍率と、第２の解像度切替回路７１３ｂの倍率との和で決定される。例えば、解像度を２倍にしたい場合、第１の解像度切替回路７１３ａにおいて、切替スイッチ７１３ａ２をオン、切替スイッチ７１３ａ３をオフに設定し、第２の解像度切替回路７１３ｂにおいて、切替スイッチ７１３ｂ３をオン、切替スイッチ７１３ｂ２をオフに設定する。すなわち、多段の遅延素子７１１から出力される遅延信号を、重み付け素子７１３ａ１を通過させることで、解像度を２倍にすることができる。

【0027】

また、例えば、解像度を４倍にしたい場合、第１の解像度切替回路７１３ａにおいて、切替スイッチ７１３ａ２をオン、切替スイッチ７１３ａ３をオフに設定し、第２の解像度切替回路７１３ｂにおいて、切替スイッチ７１３ｂ２をオン、切替スイッチ７１３ｂ３をオフに設定する。すなわち、多段の遅延素子７１１から出力される遅延信号を、重み付け素子７１３ａ１と重み付け素子７１３ｂ１とを通過させることで、解像度を４倍にすることができる。

【0028】

なお、可変ディレイ回路７１´ａ内に配置する解像度切替回路７１３ａ、７１３ｂの段数は２段に限定されず、１段のみでもよいし３段以上配置してもよい。また、解像度切替回路７１３ａ、７１３ｂに配置する重み付け素子７１３ａ１、７１３ｂ１の倍率は、２倍、４倍に限定されず、これ以外の倍率の素子を用いてもよい。

【0029】

遅延コードを生成する制御回路７２は、位相比較器７２１と、誤動作制御部７２２と、制御回路７２３と、カウンタ７２４と、演算回路７２５とから構成されている。位相比較器７２１は、可変ディレイ回路７１ａへの入力信号（＝クロック信号ＣＬＫ）を基準信号として、遅延信号Ｓｄの基準信号に対する位相差を検出する。誤動作制御部７２２は、可変ディレイ回路７１ａから出力される遅延信号Ｓｄの波形をモニタすることにより、遅延素子７１１に不良有無や誤動作を検知して、正常動作に復帰させることが可能な場合は必要な制御指示を行う。

【0030】

カウンタ７２４は、制御信号Ｓｄが通過する遅延素子７１１の数（遅延時間を生成する遅延素子７１１の段数）をカウントする。演算回路７２５は、必要とされる遅延量を計算する。

【0031】

制御回路７２３は、位相比較器７２１から出力される位相差検出結果に基づき、遅延コードを調整する。すなわち、遅延信号Ｓｄが基準信号に対して位相が進んでいる場合には遅延コードを増加させ、遅延信号Ｓｄが基準信号に対して位相が遅れている場合には遅延コードを減少させる。遅延信号Ｓｄと基準信号との位相が一致している場合には、ロックが完了したと判定し、可変ディレイ回路７１ｂに対して遅延コードを出力する。

【0032】

すなわち、遅延生成回路７は、まず、可変ディレイ回路７１ａと制御回路７２とによって、基準クロックの１クロック分の時間を遅延素子７１１の段数に置き換え、遅延コードとしてデジタル化する。可変ディレイ回路７１ｂは、デジタル化された遅延コードを用いて所定の遅延量を作り出し、ロジック回路６で生成されたタイミングパルスを、最適なタイミングパルスに調整する。

【0033】

このように構成された遅延生成回路７を含む、各種回路・ＰＡＤ領域４００を構成する各種回路の詳細な平面配置を以下に詳述する。図３に示すように、各種回路・ＰＡＤ領域４００の長手方向にと略平行に、これらの各回路が一次元に配列されている。図３には、出力回路８、可変ディレイ回路７１ｂ、ロジック回路６、パッド９、保護回路１０、制御回路７２、可変ディレイ回路７１ａの順に各種回路が一次元に配列された一例を示している。

【0034】

アナログ信号を用いて遅延量を制御・生成する遅延生成回路の場合、他の信号や電源からの干渉を受けやすく、他の回路からノイズを受けないように、特定のエリアを設けたり、専用の電源やＰＡＤを具備したりする必要がある。これに対し、本実施の形態の遅延生成回路７は、可変ディレイ回路７１ａ、７１ｂ、及び、制御回路７２をデジタル回路で構成しているので、電源電圧及びグランドのみで動作することが可能となり、専用の電源やＰＡＤが不要となる。従って、アナログ信号を用いた従来の遅延生成回路に比べて、電源や信号のレイアウトにおけるシールディングや距離などの制約を緩和することができる。

【0035】

更に、本実施形態の遅延生成回路７では、所定の遅延量を、デジタル信号である遅延コードとして処理している。デジタル信号は、アナログ信号に比べてノイズ耐性が高いので、遅延量の測定と演算を行う可変ディレイ回路７１ａと制御回路７２と、ロジック回路６で生成されたタイミングパルスを最適なパルスに調整する可変ディレイ回路７１ｂとを、近接して配置する必要がなくなるため、レイアウトの自由度が増す。誤動作や様々な特性劣化に対して極めて高いロバスト性を有するため、図３に示すように、制御回路７２と可変ディレイ回路７１ｂとの間に、ロジック回路６、パッド９、保護回路１０の各種回路を配置することが可能となり、各種回路・ＰＡＤ領域４００の長手方向に略平行に、一次元に配置することができる。従って、短辺のチップサイズに影響を与えることなく、駆動タイミング変化を小さく抑制することができる。

【0036】

なお、遅延生成回路７の配置構成は、上述の構成に限定されるものではなく、各構成要素の特性に応じて分割・再配置することができる。図６は、各種回路・ＰＡＤ領域の別のレイアウト構成を示す概略ブロック図である。図６においては、制御回路７２´の構成要素と、制御・ロジック回路６´の構成要素が、図４に示す制御回路７２、ロジック回路６の構成要素と異なっている。その他の構成要素や、各要素の配置構成は、図４に示す構成と同一であるので、同じ符号を付して説明を省略する。

【0037】

図６に示す制御回路７２´は、図４に示す制御回路７２と同じ位置に配置されている。制御回路７２´には、制御回路７２の構成要素のうち、遅延信号Ｓｄの波形をモニタするために高い特性感度が必要となるブロック、すなわち、位相比較器７２１と、誤動作制御部７２２が含まれている。一方、制御回路７２の他の構成要素である、制御回路７２３、カウンタ７２４、演算回路７２５の各回路は、制御・ロジック回路６´に配置されている。なお、図６に示す制御・ロジック回路６´は、図４に示すロジック回路６と同じ位置に配置されている。

【0038】

すなわち、制御回路７２の構成要素のうち、遅延信号Ｓｄに対して高い特性感度が必要となるブロックは、基準遅延量を測定する可変ディレイ回路７１ａの近傍に配置する必要がある。一方、制御回路７２の構成要素のうち、デジタル信号を制御処理する論理回路として構成することが可能であり、遅延信号Ｓｄに対して高い特性感度を必要としない回路（制御回路７２３、カウンタ７２４、演算回路７２５）は、可変ディレイ回路７１ａの近傍でなくとも、一定タイミング内で動作可能な領域内に配置すればよい。

【0039】

更に、デジタル信号を制御処理する論理回路として構成することが可能な回路、すなわち、制御回路７２３、カウンタ７２４、演算回路７２５の各回路は、ＲＴＬベースで生成できるロジック回路として扱うことができるため、図４に示すロジック回路６と同一領域内に配置することで、論理回路自動レイアウト装置であるＰ＆Ｒ（Ｐｌａｃｅ ａｎｄ Ｒｏｕｔｅ）を用いて一括でレイアウトすることが可能となる。

【0040】

このように、制御回路７２の構成要素のうち、特性感度が低く、デジタル信号を制御処理する論理回路として構成することが可能な回路は、ロジック回路６と同一領域に配置してＲＴＬベースで一括生成することで、配置配線領域のオーバーヘッドを縮小することができ、各種回路・ＰＡＤ領域４００の面積を更に削減することができる。従って、短辺のチップサイズに影響を与えることなく、駆動タイミング変化を小さく抑制することができる。

【0041】

一般的に、リニアイメージセンサにおける信号の読み出しは、次のようにして行われる。まず、光電変換素子である画素にて蓄積された電荷は、増幅アンプにより電圧変換された後、アドレストランジスタにより順次信号線に読みだされる。読み出された信号は、スイッチングトランジスタにより出力回路への選択がなされ、必要な増幅がなされた後に、リニアイメージセンサから出力される。

【0042】

出力回路においては、各々の画素から出力されてくる基準電位の設定や信号のサンプリングなどを、ロジック回路で生成されたパルス信号を基として、ディレイ回路にて最適なタイミングパルスになるように調整して信号処理を行う。

【0043】

リニアイメージセンサを高速化するうえでは、タイミングパルスの最適化が重要である。すなわち、ディレイ回路におけるタイミング調整により、センサの特性劣化が発生することがない領域で動作速度が決定される。しかしながら、これらのタイミングパルスが、ディレイ回路の製造プロセスや、印可電圧、温度などによってばらついてしまうため、高速動作の実現が難しいという問題があった。

【0044】

この問題を解決するためには、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）やＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）といった基準クロックに基づくフィードバック回路を、ディレイ回路に用いることが有用である。ＤＬＬやＰＬＬは、他の信号や電源からの干渉を受けやすい。従って、他の回路からノイズを受けないように、特定のエリアを設けたり、専用の電源やＰＡＤを具備したりする必要がある。しかしながら、長辺に比べて短辺が極端に小さい長細い形状を有するリニアイメージセンサにおいては、短辺のサイズを大きくしてしまうと、チップコストが増加してしまう。

【0045】

以上説明した実施形態によれば、遅延生成回路７で用いる所定の遅延量を、デジタル信号である遅延コードとして処理している。デジタル信号は、アナログ信号に比べてノイズ耐性が高いので、遅延量の測定と演算を行う可変ディレイ回路７１ａと制御回路７２と、ロジック回路６で生成されたタイミングパルスを最適なパルスに調整する可変ディレイ回路７１ｂとを、近接して配置する必要がなくなるため、レイアウトの自由度が増す。誤動作や様々な特性劣化に対して極めて高いロバスト性を有するため、制御回路７２と可変ディレイ回路７１ｂとの間に、ロジック回路６、パッド９、保護回路１０の各種回路を配置することが可能となり、各種回路・ＰＡＤ領域４００の長手方向沿って配置することができる。従って、短辺のチップサイズに影響を与えることなく、駆動タイミング変化を小さく抑制することができる。

【0046】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0047】

１…画素、２…アンプトランジスタ、３…アドレストランジスタ、４ａ、４ｂ…スイッチトランジスタ、６…ロジック回路、６´…制御・ロジック回路、７…遅延生成回路、８…出力回路、９…パッド、１０…保護回路、７１ａ、７１ｂ…可変ディレイ回路、７２、７２´…制御回路、１００…シフトレジスタ領域、２００…画素領域、３００…配線領域、４００…各種回路・ＰＡＤ領域、７１１…遅延素子、７１２…選択レジスタ、７１３ａ、７１３ｂ…解像度切替回路、７１３ａ１、７１３ｂ１…重み付け素子、７１３ａ２、７１３ａ３、７１３ｂ２、７１３ｂ３…切替スイッチ、７２１…位相比較器、７２２…誤動作制御部、７２３…制御回路、７２４…カウンタ、７２５…演算回路、ＣＬＫ…クロック信号、Ｓｄ…遅延信号、ｗ１…信号線、ｗ２…信号線、

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】