特許 7048794 半導体装置および動作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2022-03-28

(45)【発行日】2022-04-05

(54)【発明の名称】半導体装置および動作方法

(51)【国際特許分類】

   G11C 5/14 20060101AFI20220329BHJP

   G11C 16/22 20060101ALI20220329BHJP

   G11C 29/08 20060101ALI20220329BHJP

【ＦＩ】

G11C5/14 300

G11C16/22 100

G11C29/08

【請求項の数】 16

(21)【出願番号】P 2021078583

(22)【出願日】2021-05-06

【審査請求日】2021-05-06

(73)【特許権者】

【識別番号】511062254

【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】荒川 賢一

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２０１９－１３３７２６（ＪＰ，Ａ）

【文献】特開２０１３－３０２４４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １６／２２

Ｇ１１Ｃ ２９／０８

Ｇ１１Ｃ ５／１４

(57)【特許請求の範囲】

【請求項1】

半導体装置の動作方法であって、
外部電源端子の供給電圧を監視し、パワーオン電圧レベルを検出するステップと、
パワーオン電圧レベルの検出に応答して一定時間を計測するステップと、
前記一定時間の計測中に、前記外部電源端子と基準電位との間に貫通電流を生じさせるステップと、
前記貫通電流を生じさせたときの前記供給電圧の降下を検出するステップと、
を有する動作方法。

【請求項2】

前記供給電圧の降下を検出するステップは、前記供給電圧がパワーダウン電圧レベルになったことを検出し、
動作方法はさらに、パワーダウン電圧レベルが検出されたとき半導体装置をリセットするステップを含む、請求項１に記載の動作方法。

【請求項3】

動作方法はさらに、前記貫通電流により前記供給電圧がパワーダウン電圧レベルに低下しなかった場合、前記一定時間の計測後に内部回路に通常の動作を実施させるステップを含む、請求項１または２に記載の動作方法。

【請求項4】

前記通常の動作は、半導体装置の動作に関する設定情報を予め決められた記憶領域から読み出す動作である、請求項３に記載の動作方法。

【請求項5】

動作方法はさらに、前記通常の動作後に半導体装置のストレステストを実施するステップを含み、当該ストレステストは、ストレステスト前に前記記憶領域から読み出された設定情報と、ストレステスト後に前記記憶領域から読み出された設定情報とが一致するか否かを判定することを含む、請求項３または４に記載の動作方法。

【請求項6】

前記貫通電流を生じさせるステップは、前記貫通電流の大きさおよび貫通電流を流す期間の少なくとも一方を制御することを含む、請求項１に記載の動作方法。

【請求項7】

前記制御することは、前記計測するステップで使用されるクロック信号を用いて実施される、請求項６に記載の動作方法。

【請求項8】

前記貫通電流を生じさせるステップは、定電流回路を用いて貫通電流を生じさせる、請求項１ないし７いずれか１つに記載の動作方法。

【請求項9】

外部電源端子の供給電圧がパワーオン電圧レベルになったことを検出するパワーオン検出手段と、
前記パワーオン電圧レベルが検出された場合、一定時間を計測する計測手段と、
前記計測手段による一定時間の計測中に、前記外部電源端子と基準電位との間に貫通電流を生じさせる貫通電流生成手段と、
前記貫通電流を生じさせたときの前記供給電圧の降下を検出する電圧降下検出手段と、
を含む半導体装置。

【請求項10】

半導体装置はさらに、前記電圧降下手段によりパワーダウン電圧レベルが検出されたとき半導体装置をリセットするリセット手段を含む、請求項９に記載の半導体装置。

【請求項11】

半導体装置はさらに、前記電圧降下手段によりパワーダウン電圧レベルが検出されなかった場合、前記一定時間の計測後に内部回路に通常の動作を実施させる実施手段を含む、請求項９または１０に記載の半導体装置。

【請求項12】

前記通常の動作は、半導体装置の動作に関する設定情報を予め決められた記憶領域から読み出す動作である、請求項１１に記載の半導体装置。

【請求項13】

半導体装置はさらに、前記通常の動作後に半導体装置のストレステストを実施するテスト手段を含み、当該テスト手段は、ストレステスト前に前記記憶領域から読み出された設定情報と、ストレステスト後に前記記憶領域から読み出された設定情報とが一致するか否かを判定することを含む、請求項１１または１２に記載の半導体装置。

【請求項14】

前記貫通電流生成手段は、前記貫通電流の大きさおよび貫通電流を流す期間の少なくとも一方を制御することを含む、請求項９に記載の半導体装置。

【請求項15】

前記貫通電流生成手段は、前記計測手段で使用されるクロック信号を用いて前記貫通電流の大きさおよび／または貫通電流を流す期間を制御する、請求項１４に記載の半導体装置。

【請求項16】

前記貫通電流生成手段は、定電流回路を用いて貫通電流を生じさせる、請求項９ないし１５いずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、フラッシュメモリ等の半導体装置に関し、特に、電源投入時のパワーオン動作に関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリは、読出し、プログラム、消去等のための動作電圧、タイミング、内部電圧などの設定情報をフューズセルに格納し、電源投入時、パワーオン動作としてフューズセルに格納された設定情報を読み出し、これを周辺回路のレジスタにロードする。パワーオン動作後、コントローラは、レジスタにセットされた設定情報を参照し種々の動作を制御する（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【文献】特許第６４９４１３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

図１（Ａ）は、フラッシュメモリに電源が投入されたときのパワーオン動作を説明するためのタイミングチャートである。電源が投下され、外部電源端子の供給電圧ＥＸＶＤＤがパワーオン電圧レベルまで上昇すると、供給電圧ＥＸＶＤＤが安定化するまでの時間を計測するために内部タイマーが起動され、内部タイマーによる時間計測後、フューズセルから設定情報の読出しが行われる。フューズセルは、メモリセルアレイのユーザーによって使用されない領域に設けられ、フューズセルの読出しは、パワーオン動作時にコマンドを用いることなく自動的に行われる。

【0005】

フューズセルの読出しは、通常のメモリセルアレイからの読出しと同様に、コントローラ（ＣＰＵ）がＲＯＭに格納された命令コード等を読み出すことによって行われる。フューズセルの読出しでは、読出しパス電圧やプリチャージ電圧を生成するためにチャージポンプが起動される。チャージポンプは、クロックに同期して電圧を昇圧し、動作が安定するまでは比較的大きなポンプ電流を消費し、このポンプ電流は、読出し動作時の消費電流Ｉｃｃの大部分を占める。その結果、チャージポンプの動作時に、供給電圧ＥＸＶＤＤが一時的に降下したり、あるいは大きく変動する。

【0006】

フューズセルの読出し後、読み出されたデータがレジスタに転送され、次いで、メモリセルアレイの最初のページから冗長情報等が読み出される。こうして、パワーオン動作が終了され、その後、フラッシュメモリは、外部からのコマンドを受け付け可能なスタンバイ状態になる。

【0007】

フラッシュメモリの動作環境は、必ずしも安定しているとは言えない状況が存在する。例えば、ユーザー側の電流供給が乏しかったりすると、供給電圧ＥＸＶＤＤの変動やノイズが大きくなり、これによりフューズセルの読出しが正しく行われず、間違った設定情報がレジスタにセットされるおそれがある。図１（Ｂ）は、外部電源端子から供給される電流Ｉｓｐが何らかの理由により制限される場合のパワーオン動作を示している。同図に示すように、タイマーによる時間計測後、フューズセルの読出し動作においてチャージポンプ等の消費電流によって供給電圧ＥＸＶＤＤがパワーダウン電圧レベル付近まで降下する。供給電圧ＥＸＶＤＤがかなり低いので、読出しに適切な電圧とは言えない。

【0008】

図１（Ｃ）は、外部電源端子から供給される電流がさらに制限された場合のパワーオン動作を示している。同図に示すように、タイマーによる時間計測後、フューズセルの読出し動作においてチャージポンプ等の消費電流によって供給電圧ＥＸＶＤＤがパワーダウン電圧レベルまで降下する。パワーダウン電圧レベルになると、フラッシュメモリはもはや正確に動作することができなくなる。このため、パワーダウン電圧レベルが検出されると、チャージポンプを停止し、ＣＰＵやロジック等をリセットし、フューズセル読出しが中断される。その後、外部電源端子に再び電源が供給され、パワーオン電圧レベルが検出され、タイマーによる時間計測後、フューズセルの読出しが行われる。もし、外部電源端子の電流Ｉｓｐの制限が継続するならば、パワーオン動作とパワーダウン動作とが繰り返される。

【0009】

図１（Ｂ）や（Ｃ）に示すように、外部電源端子から供給される電流が制限された状態でパワーオン動作が行われると、供給電圧ＥＸＶＤＤがパワーダウン電圧レベル近傍で変動し、それ故、フューズセルの読出しが不安定な状態で行われたり、あるいはフューズセルの読出しが部分的に実行され、間違った設定情報がレジスタにセットされたり、あるいは動作の暴走を招くおそれがある。また、図１（Ｃ）に示すようにパワーオン動作とパワーダウン動作が繰り返される場合、チップにアクセスすることができないにもかかわらず、部分的なフューズセルの読出しが断続的に行われてしまう。このような読出し動作は、メモリセルアレイに無駄なストレスを与え、動作の信頼性の向上を図るうえで好ましくない。

【0010】

本発明は、このような従来の課題を解決するものであり、従来と比較して信頼性の高い動作を行うことができる半導体装置および動作方法を提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明に係る半導体装置の動作方法は、外部電源端子の供給電圧を監視し、パワーオン電圧レベルを検出するステップと、パワーオン電圧レベルの検出に応答して一定時間を計測するステップと、前記一定時間の計測中に、前記外部電源端子と基準電位との間に貫通電流を生じさせるステップと、前記貫通電流を生じさせたときの前記供給電圧の降下を検出するステップとを有する。

【0012】

ある態様では、前記供給電圧の降下を検出するステップは、前記供給電圧がパワーダウン電圧レベルになったことを検出し、動作方法はさらに、パワーダウン電圧レベルが検出されたとき半導体装置をリセットするステップを含む。ある態様では、動作方法はさらに、前記貫通電流により前記供給電圧がパワーダウン電圧レベルに低下しなかった場合、前記一定時間の計測後に内部回路に通常の動作を実施させるステップを含む。ある態様では、前記通常の動作は、半導体装置の動作に関する設定情報を予め決められた記憶領域から読み出す動作である。ある態様では、動作方法はさらに、前記通常の動作後に半導体装置のストレステストを実施するステップを含み、当該ストレステストは、ストレステスト前に前記記憶領域から読み出された設定情報と、ストレステスト後に前記記憶領域から読み出された設定情報とが一致するか否かを判定することを含む。ある態様では、前記貫通電流を生じさせるステップは、前記貫通電流の大きさおよび貫通電流を流す期間の少なくとも一方を制御することを含む。ある態様では、前記制御することは、前記計測するステップで使用されるクロック信号を用いて実施される。ある態様では、前記貫通電流を生じさせるステップは、定電流回路を用いて貫通電流を生じさせる。

【0013】

本発明に係る半導体装置は、外部電源端子の供給電圧がパワーオン電圧レベルになったことを検出するパワーオン検出手段と、前記パワーオン電圧レベルが検出された場合、一定時間を計測する計測手段と、前記計測手段による一定時間の計測中に、前記外部電源端子と基準電位との間に貫通電流を生じさせる貫通電流生成手段と、前記貫通電流を生じさせたときの前記供給電圧の降下を検出する電圧降下検出手段とを含む。

【0014】

ある態様では、半導体装置はさらに、前記電圧降下手段によりパワーダウン電圧レベルが検出されたとき半導体装置をリセットするリセット手段を含む。ある態様では、半導体装置はさらに、前記電圧降下手段によりパワーダウン電圧レベルが検出されなかった場合、前記一定時間の計測後に内部回路に通常の動作を実施させる実施手段を含む。ある態様では、前記通常の動作は、半導体装置の動作に関する設定情報を予め決められた記憶領域から読み出す動作である。ある態様では、半導体装置はさらに、前記通常の動作後に半導体装置のストレステストを実施するテスト手段を含み、当該テスト手段は、ストレステスト前に前記記憶領域から読み出された設定情報と、ストレステスト後に前記記憶領域から読み出された設定情報とが一致するか否かを判定することを含む。ある態様では、前記貫通電流生成手段は、前記貫通電流の大きさおよび貫通電流を流す期間の少なくとも一方を制御することを含む。ある態様では、前記貫通電流生成手段は、前記計測手段で使用されるクロック信号を用いて前記貫通電流の大きさおよび／または貫通電流を流す期間を制御する。ある態様では、前記貫通電流生成手段は、定電流回路を用いて貫通電流を生じさせる。

【発明の効果】

【0015】

本発明によれば、パワーオン電圧レベルの検出後の一定時間の計測中に外部電源端子と基準電位との間に貫通電流を生成するようにしたので、例えば、外部供給端子から供給される電流が制限されている場合に半導体装置のパワーオン動作を適切に停止させることができ、これにより半導体装置の望ましくない動作を回避することできる。

【図面の簡単な説明】

【0016】

【図1】従来のフラッシュメモリのパワーオン動作を説明するためのタイミングチャートである。

【図2】本発明の実施例に係る半導体装置のパワーオン動作を行う電圧監視回路の構成を示す図である。

【図3】図２に示すタイマーの構成を説明する図である。

【図4】本発明の実施例に係る貫通電流生成部の構成を示す図である。

【図5】本発明の実施例に係る貫通電流生成部の構成を示す図である。

【図6】本発明の実施例に係る電圧監視回路の動作を説明するためのタイミングチャートである。

【図7】本発明の実施例に係るフラッシュメモリの構成を示す図である。

【図8】本発明の実施例に係るフラッシュメモリに電圧監視回路を適用したときのパワーオン動作を説明するためのタイミングチャートである。

【図9】従来のフラッシュメモリにおいてストレステストを行うときのタイミングチャートである。

【図10】本実施例のフラッシュメモリにおいてストレステストを行うときのタイミングチャートである。

【発明を実施するための形態】

【0017】

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。以下の説明では、ＮＡＮＤ型フラッシュメモリを例示する。

【実施例】

【0018】

図２は、本発明の実施例に係る電圧監視回路の構成を示すブロック図である。本実施例の電圧監視回路１００は、半導体装置の外部電源端子から供給される電圧ＥＸＶＤＤを監視する機能を有し、パワーオン検出部１１０、タイマー１２０、貫通電流生成部１３０およびパワーダウン検出部１４０を含んで構成される。

【0019】

パワーオン検出部１１０は、外部電源端子の供給電圧ＥＸＶＤＤがパワーオン電圧レベルになったことを検出する。例えば、３．３Ｖの電源電圧が外部電源端子に印加されるとき、パワーオン電圧レベルは１．４５Ｖであり、これがパワーオン検出部１１０によって検出される。パワーオン検出部１１０は、パワーオン電圧レベルを検出すると、その検出結果を表す検出信号ＤＥＴをタイマー１２０に提供する。

【0020】

タイマー１２０は、検出信号ＤＥＴに応答して供給電圧ＥＸＶＤＤが安定化するまでの一定時間を計測する。タイマー１２０は、例えば、クロックをカウントするカウンターを含み、クロックをカウントすることで時間の計測を行う。タイマー１２０は、図３に示すように、最小の基準となるクロックＣＬＫ１（周期＝Ｔ１）を入力し、このクロックＣＬＫ１を逓倍したクロックＣＬＫ２、ＣＬＫ３、・・・、ＣＬＫｎを生成し、これらのクロックにより所望の一定時間を計測する。

【0021】

ｔ１は、パワーオン検出部１１０がパワーオン電圧レベルを検出した時刻を示し、時刻ｔ１からタイマー１２０による計測が開始される。また、ｔ２は、タイマー１２０による計測を終了する時刻であり、タイマー１２０は、時刻ｔ２でＬレベルからＨレベルに遷移する計測終了信号ＰＯＲを内部回路に出力する。計測終了信号ＰＯＲは、供給電圧ＥＸＶＤＤが安定したことを示し、それ故、内部回路は、計測終了信号ＰＯＲに応答して動作を開始する。

【0022】

また、タイマー１２０は、時間計測用のクロックから貫通電流生成部１３０を駆動するためのイネーブル信号ＥＮを生成するためのロジック回路を含む。当該ロジック回路は、例えば、クロックＣＬＫ１を用いてパルス幅（Ｔ１／２）をもつイネーブル信号ＥＮを生成したり、クロックＣＬＫｎを用いてパルス幅（Ｔ１＊ｎ／２）をもつイネーブル信号ＥＮを生成したり、目的に応じたイネーブル信号を生成することが可能である。さらに、ロジック回路は、複数のクロックを組み合わせることでパルス幅が異なる複数のイネーブル信号を生成するようにしてもよいし、複数パルスをもつイネーブル信号を生成することも可能である。なお、イネーブル信号ＥＮが貫通電流生成部１３０を駆動する期間は、タイマー１２０が供給電圧ＥＸＶＤＤの安定を計測する時間と比較して非常に小さい。

【0023】

貫通電流生成部１３０は、外部電源端子と基準電位（ＧＮＤ）との間にイネーブル信号ＥＮに応答して貫通電流経路を生成する。図４（Ａ）に、貫通電流生成部１３０の一例を示す。貫通電流生成部１３０は、外部電源端子とＧＮＤとの間に接続されたＮＭＯＳトランジスタＱ１を含み、トランジスタＱ１のゲートにイネーブル信号ＥＮが接続される。トランジスタＱ１は、イネーブル信号ＥＮにより十分に強くオンされたとき、供給電圧ＥＸＶＤＤからＧＮＤに向けてドレイン電流Ｉｄを放電させる。どの程度のドレイン電流Ｉｄを放電させるかは、例えば、内部回路を動作させたときの消費電流Ｉｃｃや外部電源端子から供給される電流Ｉｓｐに応じて決定され、例えば、貫通電流Ｉｄは、Ｉｄ≒Ｉｃｃとすることができる。

【0024】

また、貫通電流生成部１３０は、図４（Ｂ）に示すように、外部電源端子とＧＮＤとの間に複数の並列な貫通電流経路を生成するようにしてもよい。図の例では、貫通電流生成部１３０Ａは、外部電源端子とＧＮＤとの間に並列接続された、イネーブル信号ＥＮ１によって駆動されるＮＭＯＳトランジスタＱ１と、イネーブル信号ＥＮ２によって駆動されるＮＭＯＳトランジスタＱ２とを含む。イネーブル信号ＥＮ１は、イネーブル信号ＥＮ２と同じパルス幅の信号であってもよいし、異なるパルス幅の信号であってもよい。さらにトランジスタＱ１は、トランジスタＱ２とサイズが同じであってもよいし（Ｉｄ１＝Ｉｄ２）、異なるものであってもよい（Ｉｄ１≠Ｉｄ２）。トランジスタＱ１は、イネーブル信号ＥＮ１によって駆動されるときドレイン電流Ｉｄ１を流し、トランジスタＱ２は、イネーブル信号ＥＮ２によって駆動されるときドレイン電流Ｉｄ２を流し、これにより、供給電圧ＥＸＶＤＤからＧＮＤに向けて、Ｉｄ１＋Ｉｄ２のドレイン電流（貫通電流）が放電される。貫通電流は、イネーブル信号ＥＮ１、ＥＮ２による時間的な制御、およびトランジスタＱ１、Ｑ２の物理的なサイズによって調整可能である。

【0025】

さらに貫通電流生成部１３０Ｂは、図５に示すようにカレントミラーを用いて定電流を放電させるようにしてもよい。貫通電流生成部１３０Ｂは、内部供給電圧ＩＮＴＶＤＤとＧＮＤとの間に、内部供給電圧ＩＮＴＶＤＤの変動に依存しない定電流を生成する定電流回路ＢＧＲと、カレントミラーを構成するトランジスタＱａと、イネーブル信号ＥＮによって駆動されるトランジスタＱ１とを含み、さらに供給電圧ＥＸＶＤＤとＧＮＤとの間に、カレントミラーを構成するトランジスタＱｂと、イネーブル信号ＥＮによって駆動されるトランジスタＱ２とを含む。トランジスタＱａ、Ｑｂのゲートは、ノードＮＢＩＡＳを介して定電流回路ＢＧＲの出力に共通に接続され、トランジスタＱａ、Ｑｂは、カレントミラー比ｎをもつように構成される。これにより、貫通電流生成部１３０Ｂがイネーブル信号ＥＮによって駆動されたとき、供給電圧ＥＸＶＤＤからＧＮＤに向けてカレントミラー比によって生成されたドレイン電流Ｉｄｎが放電される。

【0026】

パワーダウン検出部１４０は、供給電圧ＥＸＶＤＤを監視し、供給電圧ＥＸＶＤＤがパワーダウン電圧レベルに降下したことを検出する。パワーダウン電圧レベルは、パワーオン電圧レベルよりも低く（例えば、パワーオン電圧レベルが１．４５Ｖのとき、パワーダウン電圧レベルは１．３Ｖ）、供給電圧ＥＸＶＤＤがパワーダウン電圧レベルまで降下すると、内部回路はもはや正常に動作することができなくなる。パワーダウン検出部１４０は、パワーダウン電圧レベルを検出すると、リセット信号ＰＤＤＲＳＴを内部回路や電圧監視回路１００のパワーオン検出部１１０や貫通電流生成部１３０に出力する。内部回路や電圧監視回路１００は、リセット信号ＰＤＤＲＳＴを受け取ると、クロック発生器等を停止させたり、レジスタやＣＰＵ等を全てリセットする。

【0027】

次に、本実施例の電圧監視回路の動作について図６を参照して説明する。図６（Ａ）は、外部電源端子から供給される電流Ｉｓｐが、内部回路が動作したときの消費電流Ｉｃｃに比較して十分に大きいときの動作を示している（Ｉｓｐ≫Ｉｃｃ）。電源投入により外部電源端子の供給電圧ＥＸＶＤＤが上昇し、パワーオン電圧レベルが検出されると、タイマー１２０が起動し、これと並行して供給電圧ＥＸＶＤＤからＧＮＤに向けて貫通電流が流される。貫通電流Ｉｄは、例えば、内部回路の消費電流Ｉｃｃと概ね等しくなるように調整される（Ｉｄ≒Ｉｃｃ）。供給電流Ｉｓｐが十分に大きいので供給電圧ＥＸＶＤＤは、貫通電流Ｉｄによって降下するがパワーダウン電圧レベルまでは降下しない。このため、タイマー１２０は、一定時間の計測を終了すると、計測終了信号ＰＯＲを内部回路へ出力し、これに応答して内部回路が通常の動作を実施する。

【0028】

図６（Ｂ）は、外部電源端子から供給される電流Ｉｓｐが制限されているときの動作を示している。電源投入によりパワーオン電圧レベルが検出されると、タイマー１２０が起動され、これと並行して供給電圧ＥＸＶＤＤからＧＮＤに向けて貫通電流Ｉｄが流される（例えば、Ｉｄ≒Ｉｃｃ）。電流Ｉｓｐが制限されているため、貫通電流Ｉｄが流されたとき供給電圧ＥＸＶＤＤがパワーダウン電圧レベルまで降下し、これがパワーダウン検出部１４０によって検出される。パワーダウン検出部１４０から出力されたリセット信号ＰＤＤＲＳＴに応答して、パワーオン検出部１１０、タイマー１２０および貫通電流生成部１３０がリセットされる。リセット後、供給電圧ＥＸＶＤＤがパワーオン電圧レベルになり、これがパワーオン検出部１１０で検出されると、タイマー１２０が起動され、その間に上記と同様に貫通電流が流される。

【0029】

このように、外部電源端子から供給される電流Ｉｓｐが制限された場合、貫通電流Ｉｄを流すことで内部回路を動作させることなくパワーオン動作が停止され、これにより、不安定な電圧で内部回路を動作したり、あるいは内部回路を不完全に動作させることを防止することができる。

【0030】

上記実施例では、貫通電流Ｉｄ≒消費電流Ｉｃｃとする例を説明したが、これは一例であり、例えば、貫通電流Ｉｄは、Ｉｄ＝Ｉｃｃ＋Ｉｍ（Ｉｍは、半導体装置の動作を保証するマージン）のように設定してもよい。マージンＩｍは、例えば、内部回路が動作するときのピーク電流を考慮して設定するようにしてもよい。内部回路がチャージポンプのように消費電流の変動が大きい回路を有する場合、Ｉｍ＞ピーク電流となるようにマージンＩｍが設定される。

【0031】

また、貫通電流Ｉｄは、外部電源端子からの供給電流Ｉｓｐを検出するために使用することも可能である。上記実施例では、パワーダウン検出部１４０が貫通電流Ｉｄを流したときの供給電圧ＥＸＶＤＤを監視するようにしたが、パワーダウン検出部１４０とは別に、供給電圧ＥＸＶＤＤが所望の電圧レベルＶａ（この電圧レベルＶａは、パワーダウン電圧レベルよりも大きい）に降下したことを検出するための電圧降下検出部を設け、電圧降下検出部による電圧レベルＶａの検出の有無に基づき外部電源端子の供給電流Ｉｓｐが要求を満足しているか否かを判定するようにしてもよい。この判定結果は、例えば、フラグなどに格納し、ユーザーがフラグを参照することで半導体装置が置かれている電力環境を知ることができるようにしてもよい。

【0032】

次に、本実施例の電圧監視回路をフラッシュメモリに適用した例について図７を参照して説明する。同図に示すように、フラッシュメモリ２００は、複数のメモリセルが形成されたメモリセルアレイ２１０と、外部入出力端子に接続された入出力バッファ２２０と、入出力バッファ２２０からアドレスデータを受け取るアドレスレジスタ２３０と、入出力バッファ２２０からコマンドデータ等を受け取り、各部を制御するコントローラ２４０と、アドレスレジスタ２３０からの行アドレス情報Ａｘに基づきブロックの選択およびワード線の選択等を行うワード線選択回路２５０と、ワード線選択回路２５０によって選択されたページの読出しデータを保持したり、選択されたページにプログラムすべきプログラムデータを保持するページバッファ／センス回路２６０と、アドレスレジスタ２３０からの列アドレス情報Ａｙに基づきページバッファ／センス回路２６０の列等を選択する列選択回路２７０と、フューズセルから読み出された設定情報を格納するレジスタ２８０と、先の実施例で説明した外部電源端の供給電圧ＥＸＶＤＤを監視する電圧監視回路１００と、読出し、プログラムおよび消去等のために必要な種々の電圧（プログラム電圧Ｖｐｇｍ、読出し電圧Ｖｒｅａｄ、消去電圧Ｖｅｒｓ、パス電圧Ｖｐａｓｓなど）を生成する内部電圧発生回路２９０とを含んで構成される。

【0033】

メモリアレイ２１０は、複数のブロックＢＬＫ（０、１、・・・、ｍ－１）を含み、各ブロックには複数のＮＡＮＤストリングが形成される。また、メモリセルアレイ１１０には、ユーザーによって使用されない領域（またはアクセスできない領域）に動作電圧やタイミングなどの設定情報を格納するフューズセルが形成される。パワーオン動作時、コントローラ２４０は、フューズセルに格納された設定情報を読出し、これをレジスタ２８０にセットする。

【0034】

コントローラ２４０は、例えば、ＣＰＵやＲＯＭ／ＲＡＭなどのマイクロコントローラあるいはステートマシンを含んで構成される。例えば、ＲＯＭには、パワーオン動作、読出し動作、プログラム動作、消去動作等を実行するためのプログラムが格納され、コントローラ２４０は、それらのプログラムを実行することで各動作を制御する。

【0035】

読出し動作では、ビット線に正の電圧を印加し、選択ワード線に例えば０Ｖを印加し、非選択ワード線にパス電圧を印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Ｖｐｇｍを印加し、非選択のワード線に中間電位を印加し、「０」または「１」のデータに応じた電圧をビット線に供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧を印加し、ブロック単位でデータを消去する。

【0036】

次に、フラッシュメモリ２００のパワーオン動作について図８（Ａ）のタイミングチャーを参照して説明する。電源がオンされ、外部電源端子に電圧が供給されると、電圧監視回路１００のパワーオン検出部１１０がパワーオン電圧レベルを検出し、この検出に応答してタイマー１２０が一定時間の計測を開始する。この計測中に、貫通電流生成部１３０は、タイマー１２０からのイネーブル信号ＥＮに応答して供給電圧ＥＸＶＤＤとＧＮＤとの間に貫通電流経路を生成する。

【0037】

図８（Ａ）は、外部電源端子からの電流Ｉｓｐが制限されていないとき状態を示している。また、貫通電流Ｉｄは、パワーオン動作中に行われるメモリセルアレイの読出し時の消費電流Ｉｃｃに基づき設定される。例えば、消費電流Ｉｃｃは、読出し動作中に最大となり得る電流であってもよく、それは、例えば、チャージポンプを起動したときの最大電流もしくはそれに近似する電流である。外部電源端子から通常の電流Ｉｓｐが供給された場合、貫通電流Ｉｄが流れたとしても供給電圧ＥＸＶＤＤはパワーダウン電圧レベルまで降下しない。それ故、タイマー１２０の計測終了後、コントローラ２４０は、メモリセルアレイ２１０のフューズセルから設定情報を読出し、読み出した設定情報をレジスタ２８０にロードする。さらに必要に応じてコントローラ２４０は、メモリセルアレイ２１０の最初のページから冗長情報などを読み出す。これらのフューズ読出し、最初のページ読出しは、パワーオン動作として予め設定されたものであり、コントローラ２４０は、外部からのコマンドなしにこれらの動作を自動的に実施する。その後、フラッシュメモリは、外部からのコマンドを受け付け可能なスタンバイ状態になる。

【0038】

図８（Ｂ）は、外部電源端子からの電流Ｉｓｐが制限されている状態を示している。この場合、パワーオン電圧レベルの検出後、タイマー１２０の計測中に貫通電流が流されると、供給電圧ＥＸＶＤＤがパワーダウン電圧レベルまで降下し、これがパワーダウン検出部１４０によって検出され、リセット信号ＰＤＤＲＳＴが出力される。リセット信号ＰＤＤＲＳＴに応答してタイマー１２０がリセットされ、パワーオン検出部１１０や貫通電流生成部１３０もリセットされる。

【0039】

リセット後、供給電圧ＥＸＶＤＤがパワーダウン電圧レベルからパワーオン電圧レベルにまで上昇すると、これがパワーオン検出部１１０によって検出され、タイマー１２０が起動し、その計測中に貫通電流が流され、供給電圧ＥＸＶＤＤがパワーダウン電圧レベルまで再び降下し、パワーダウンによるリセットが行われる。このように、電流Ｉｓｐが制限された電力供給下では、パワーオンとパワーダウンとが繰り返されるが、その間、フューズセルの読出しを完全に排除することができる。これにより、電流Ｉｓｐが制限される環境においてフューズセルの読出しを実施させないようにしてフラッシュメモリ２００の動作の信頼性の向上が図られる。

【0040】

次に、本発明の他の実施例について説明する。フラッシュメモリ２００では、動作の信頼性を向上させるためパワーオン動作時にストレステストを実施することがある。図９（Ａ）は、従来のフラッシュメモリのパワーオン動作時のストレステストを説明するためのタイミングチャートであり、この例は、電流Ｉｓｐが制限されていない通常の状態を示している。フューズセルの読出し、最初のページの読出しの終了後、スタンバイ状態になり、ここで、ストレステストが実施される。ストレステストは、外部からコマンドを入力し、読出し、プログラムおよび消去などを実施し、その後、フューズセルから設定情報を読出し、ストレステストの前後で設定情報が一致するか否かを判定する。この判定結果は、例えば、ユーザーが参照することができるようにフラグなどに格納される。ストレステストの終了後、スタンバイ状態に戻り、例えば、リセットコマンドによりフラッシュメモリ２００がパワーダウンされる。

【0041】

図９（Ｂ）は、電流Ｉｓｐが制限された状態を示している。フューズセルの読出し等では、供給電圧ＥＸＶＤＤはパワーダウン電圧レベルまで降下しないが、ストレステストでは、読出し動作のときよりも大きなプログラム電圧や消去電圧を印加するためその際にチャージポンプ等の消費電流が大きくなり、供給電圧ＥＸＶＤＤがパワーダウン電圧レベルまで降下すると、その後、再びパワーオン動作が繰り返される。図９（Ｃ）は、電流Ｉｓｐがさらに制限された状態を示しており、ここでは、フューズセルの読出しのときに、供給電圧ＥＸＶＤＤがパワーダウン電圧レベルまで降下し、その後、再びパワーオン動作が繰り返される。電流Ｉｓｐが制限された動作環境では、パワーオン動作が適切に終了されないにもかかわらず、パワーオン動作の一部であるフューズセルの読出し等が実施されてしまい、これは、好ましいことではない。

【0042】

図１０は、本実施例の電圧監視回路を適用したフラッシュメモリでストレステストを実行したときのタイミングチャートである。図１０（Ａ）は、電流Ｉｓｐが制限されていない状態を示しており、この場合は、図９（Ａ）のときと同様にパワーオン動作後にストレステストが実施され、ストレステストは正常に終了する。図１０（Ｂ）は、電流Ｉｓｐが制限された状態であり（図９（Ｂ）に対応）、この場合、供給電圧ＥＸＶＤＤのパワーオン電圧レベルが検出されると、タイマー１２０が起動され、その計測中に貫通電流Ｉｄが流され、供給電圧ＥＸＶＤＤがパワーダウン電圧レベルまで降下すると、フラッシュメモリがリセットされ、その後、再び、パワーオン動作が開始される。

【0043】

図１０（Ｃ）は、電流Ｉｓｐがさらに制限されるか、あるいは貫通電流Ｉｄを図１０（Ｂ）のときよりも大きくした状態であり、この場合にも図１０（ｂ）と同様の動作が行われる。このように、電流Ｉｓｐが制限された電力環境下でフラッシュメモリ２００を起動させた場合、タイマー１２０による計測中に外部電源端子とＧＮＤとの間に貫通電流を生じさせることで、フューズセルの読出し等を完全に回避させ、フラッシュメモリ２００の動作の信頼性の向上を図ることができる。

【0044】

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0045】

１００：電圧監視回路 １１０：パワーオン検出部
１２０：タイマー １３０：貫通電流生成部
１４０：パワーダウン検出部 ２００：フラッシュメモリ
２１０：メモリセルアレイ ２２０：入出力バッファ
２３０：アドレスレジスタ ２４０：コントローラ
２５０：ワード線選択回路 ２６０：ページバッファ／センス回路
２７０：列選択回路 ２８０：スレジスタ
２９０：内部電圧発生回路

【要約】

【課題】 信頼性の高い動作を行うことができる半導体装置および動作方法を提供する。
【解決手段】 本発明の電圧監視回路１００は、外部電源端子の供給電圧ＥＸＶＤＤがパワーオン電圧レベルになったことを検出するパワーオン検出部１１０と、パワーオン電圧レベルが検出された場合、一定時間を計測するタイマー１２０と、タイマー１２０による一定時間の計測中に、外部電源端子とＧＮＤとの間に貫通電流を生じさせる貫通電流生成部１３０と、貫通電流を生じさせたときの供給電圧ＥＸＶＤＤのパワーダウン電圧レベルを検出するパワーダウン検出部１４０とを含む。
【選択図】 図２

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】