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特許7051836表側面型撮像素子およびその素子の製造方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-04-01
(45)【発行日】2022-04-11
(54)【発明の名称】表側面型撮像素子およびその素子の製造方法
(51)【国際特許分類】
   H01L 27/146 20060101AFI20220404BHJP
   H01L 21/02 20060101ALI20220404BHJP
   H01L 27/12 20060101ALI20220404BHJP
【FI】
H01L27/146 A
H01L27/12 B
【請求項の数】 10
(21)【出願番号】P 2019519328
(86)(22)【出願日】2017-10-10
(65)【公表番号】
(43)【公表日】2019-11-28
(86)【国際出願番号】 EP2017075797
(87)【国際公開番号】W WO2018069310
(87)【国際公開日】2018-04-19
【審査請求日】2020-08-21
(31)【優先権主張番号】1659763
(32)【優先日】2016-10-10
(33)【優先権主張国・地域又は機関】FR
(73)【特許権者】
【識別番号】500361216
【氏名又は名称】ソワテク
(74)【代理人】
【識別番号】100091982
【弁理士】
【氏名又は名称】永井 浩之
(74)【代理人】
【識別番号】100091487
【弁理士】
【氏名又は名称】中村 行孝
(74)【代理人】
【識別番号】100105153
【弁理士】
【氏名又は名称】朝倉 悟
(74)【代理人】
【識別番号】100126099
【弁理士】
【氏名又は名称】反町 洋
(74)【代理人】
【識別番号】100187159
【弁理士】
【氏名又は名称】前川 英明
(72)【発明者】
【氏名】ウォルター、シュバルツェンバッハ
【審査官】西出 隆二
(56)【参考文献】
【文献】特表2011-530826(JP,A)
【文献】特開2011-014673(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 27/146
H01L 21/02
(57)【特許請求の範囲】
【請求項1】
-p-型ドープされた半導体支持基板(1)、電気絶縁層(2)、および活性層と呼ばれる半導体層(3)を順に有する基板と
-前記基板の活性層(3)内のフォトダイオードのマトリックスアレイ
を含んでなる表側面型撮像素子であって、
基板が、支持基板(1)と電気絶縁層(2)の間に、p+型ドープされた半導体エピタキシャル層(4)を有することを特徴とする、表側面型撮像素子。
【請求項2】
エピタキシャル層(4)が支持基板(1)と同じ半導体材料で形成されている、請求項1に記載の素子。
【請求項3】
支持基板(1)とエピタキシャル層(4)がケイ素で形成されている、請求項2に記載の素子。
【請求項4】
活性層がケイ素で形成されている、請求項1~3のいずれかに記載の素子。
【請求項5】
電気絶縁層(2)の厚さが10から50nmである、請求項1~4のいずれかに記載の素子。
【請求項6】
エピタキシャル層(4)の厚さが0.1から3μmである、請求項1~5のいずれかに記載の素子。
【請求項7】
-p-型ドープされた半導体支持基板(1)を備える工程、
-その支持基板(1)上でp+型ドープされた半導体層(4)をエピタキシャル成長させる工程、
-半導体材料の表層(31)を有するドナー基板(30)を備える工程、
-エピタキシャル層(4)を前記表層(31)と、電気絶縁層(2)が結合界面に位置するように結合させる工程、
-半導体活性層(3)が支持基板(1)上に転写されるようにドナー基板(30)を薄くする工程、および
-前記半導体活性層(3)内にフォトダイオードのマトリックスアレイを形成する工程を含んでなることを特徴とする、表側面型撮像素子の製造方法。
【請求項8】
前記表層(31)を区切るための脆化ゾーン(32)をドナー基板(30)内に形成する工程を含み、ドナー基板(30)を薄くすることのなかに、前記脆化ゾーン(32)に沿って切り離すことを含む、請求項7に記載の方法。
【請求項9】
脆化ゾーン(32)を形成することに、ドナー基板(30)に原子種を注入することを含む、請求項8に記載の方法。
【請求項10】
エピタキシャル層(4)に関して、さらにドーパント拡散バリア層を設ける工程を含む、請求項7~9のいずれかに記載の方法。
【発明の詳細な説明】
【発明の分野】
【0001】
本発明は「表側面」型撮像素子用基板、その基板を含んでなる撮像素子、およびその基板の製造方法に関する。
【先行技術】
【0002】
米国特許US2016/0118431には「表側面」型撮像素子(「フロントサイドイメージャー」とも呼ばれる)が記載されている。
【0003】
図1に示したように、この素子はセミコンダクター・オン・インシュレーター(SOI)基板を有し、その基板は裏側面側から表側面側に向かって順に、P+ドープされたケイ素の支持基板1、酸化ケイ素層2、および活性層と呼ばれるP-ドープされたケイ素層3を含んでなっており、ケイ素層3の中に各々が画素となるフォトダイオードのマトリックスアレイが設定されている。
【0004】
従来から、P-ドープではP型ドーパント(例えば、ホウ素)を1014から数1015at/cm程度の濃度で加えている。
【0005】
また、P+ドープではP型ドーパントを数1015から1019at/cm程度の濃度で加えている。
【0006】
P+ドープされたケイ素の支持基板を用いるのは、光がない時でもフォトダイオードでキャリアが発生してしまう暗電流を発生させる恐れのある、支持基板から活性層への電子移動を最小にするためである。一方、活性層3と酸化ケイ素層2との界面に活性層の大多数のキャリアを集結させるために、支持基板に活性層よりも低い電圧のバイアスをかけることができる。酸化ケイ素層2は、活性層3を基板1から絶縁して、電子が支持基板から活性層へと動くのを防ぐために設けられる。
【0007】
しかしながら、SOI基板の工業的な生産ラインでP+ドープ基板を製造することの困難さに関心が向けられている。
【0008】
実際、いくつかの製造現場では、例えば、洗浄もしくは熱処理工程の際に、支持基板からホウ素が拡散して製造ラインの環境中に散在してしまうような事態が見うけられる。
【0009】
製造ラインは一般に一つのタイプのSOI基板だけのためのものではなく、特に、ほとんど、あるいは、全くドープされていない基板も製造できるようにしてある。それにも関わらず、環境中に散在するホウ素がそれら基板を汚染するようになると、この拡散によってドープ量の正確な制御が出来なくなり、基板の電気特性も変わってしまう恐れがある。
【発明の開示】
【0010】
本発明の目的の一つは、上記の問題を克服し、基板生産ラインでの汚染問題を引き起こすことなく、暗電流を最小化できる基板を含んでなる「表側面(front-side)」型撮像素子を提供することである。
【0011】
そのために、本発明は、
p-型ドープされた半導体支持基板、電気絶縁層、および活性層と呼ばれる半導体層を順に有する基板と
前記基板の活性層内のフォトダイオードのマトリックスアレイ
を含んでなる表側面型撮像素子であって、
基板が、支持基板と電気絶縁層の間に、p+型ドープされた半導体エピタキシャル層を有することを特徴とする表側面型撮像素子を提供する。
【0012】
本件の文脈において、「表側面」とは撮像素子が光放射に照射されるように意図された側を意味している。
【0013】
支持基板が、異なる材料の積層体である場合は、「支持基板の材料」とは表側面側に位置する材料を意味し、そこではエピタキシャル層がその下の基板と同じ(もしくは十分に同じに近い)格子定数で成長する。
【0014】
エピタキシャル層が支持基板と同じ半導体材料で形成される態様もある。
【0015】
特に、支持基板とエピタキシャル層がケイ素で形成されるような実施形態もある。
【0016】
活性層がケイ素で形成されるような態様もある。
【0017】
電気絶縁層の厚さは10から50nmであることが有利である。
【0018】
エピタキシャル層の厚さは0.1から3μmであることが好ましい。
【0019】
本発明のもう一つの目的は、
-p-型ドープされた半導体支持基板を備える工程、
-その支持基板上でp+型ドープされた半導体層をエピタキシャル成長させる工程、
-半導体材料の表層を有するドナー基板を備える工程、
-エピタキシャル層を前記半導体材料層と、電気絶縁層が界面に位置するように結合させる工程、
-半導体活性層が支持基板上に転写されるようにドナー基板を薄くする工程、および
-前記基板の活性層内にフォトダイオードのマトリックスアレイを形成する工程
を含んでなる表側面型撮像素子の製造方法に関するものである。
【0020】
上記の製造方法が、前記表層を区切るための脆化ゾーンを形成する工程を含み、ドナー基板を薄くすることのなかに、前記脆化ゾーンに沿ってドナー基板を切り離すことを含むような態様もある。
【0021】
さらに、その脆化ゾーンを形成することに、ドナー基板に原子種を注入することを含むような実施形態もある。
【0022】
また、製造方法が、上記エピタキシャル層に関して、さらにドーパント拡散バリア層を設ける工程を含むような態様もある。
【図面の簡単な説明】
【0023】
さらに、下記に説明する添付図面を参照しながら、本発明の特徴と利点を以下に詳しく記述する。
図1】-図1は、米国特許US2016/0118431に記載された表側面撮像素子用のSOI基板の断面図であり、
図2】-図2は、本発明の一態様による基板の断面図であり、
図3A】-図3Aから3Cは、本発明の一態様による基板の製造方法の異なる工程を説明する図であり、
図3B】-図3Aから3Cは、本発明の一態様による基板の製造方法の異なる工程を説明する図であり、
図3C】-図3Aから3Cは、本発明の一態様による基板の製造方法の異なる工程を説明する図であり、
図4】-図4は、本発明の一態様による基板を含んでなる「表側面」型撮像素子の画素の断面図であり、
図5】-図5は、本発明の一態様による基板中のホウ素原子濃度を、熱処理を行う前(曲線a)と2種類の通常の熱処理を行った後(曲線bおよびc)についてシミュレーションした結果を示している。
【0024】
なお、図を見やすくするために、異なる層は必ずしも同じ拡大比率で図示してるわけではない。
【発明の詳細な説明】
【0025】
図2に、本発明の一態様による表側面型撮像素子の基板の断面図を示す。
【0026】
この基板は、裏側面側から表側面側に向かって順に、p-型ドープされた半導体支持基板1、p+型ドープされた半導体層4、電気絶縁層2、および、活性層と呼ばれる半導体層3を有している。
【0027】
層3は、画像を感知できるフォトダイオードのマトリックスアレイ(図示せず)に対応するようにされている。この層3はケイ素で形成できると有利であるが、それには限定されない。また、この層にわずかにドープすることも可能である。
【0028】
支持基板1は、一般に、p-型ドープされた単結晶インゴットを切断することで得られる。基板1はケイ素で形成されていると有利である。
【0029】
p+型ドープされた半導体層4は、支持基板1上でエピタキシャル成長させることで形成される。層4の欠陥を最小にするため、層4の格子定数は支持基板1の格子定数に近いものとする。このエピタキシャル層は支持基板1の材料と同じ材料(例えば、もし支持基板1がp-ドープされたケイ素なら、p+型ドープされたケイ素)であると有利であるが、あるいは、違う材料(例えば、もし支持基板1がp-ドープされたケイ素なら、p+型ドープされたSiGe)でもよい。もちろん、ここで例に挙げた材料に限定されない。
【0030】
エピタキシャル層4の厚さは、0.1から3μmであると有利であり、0.1から1μmであると好ましい。
【0031】
エピタキシャル層4と活性層に挟まれた層2は、これらの層を電気的に絶縁するものである。
【0032】
この層2が酸化ケイ素で形成されるのは好ましい態様の一つであるが、他の誘電物質が好適な場合もありうる。
【0033】
電気絶縁層2の厚さは、10から50nmであると有利である。後に示すように、活性層3と酸化ケイ素層2との界面に活性層のキャリアの大部分を集結させるために、活性層3よりも低い電圧の電気的バイアスをp+ドープ層にかけることが可能である。
【0034】
図1に示した公知の基板では、酸化ケイ素層の裏側面に位置する部分が十分にp+ドープされているのとは対照的に、本発明が提供する構造は二つの異なるドープレベルを有する層で構成される。すなわち、電気絶縁層2の裏側面に直に位置する厚さが制限されたp+ドープ層4と、その層4の裏側面に位置する層4よりも実質的に厚い支持基板1である。
【0035】
この二部構造によって、上述した基板からのドーピング種の拡散による汚染現象を回避、あるいは、少なくとも最小化することができる。
【0036】
実際、従来の配置についても、本発明の配置におけるp+ドープ材料の露出部分(基板が周辺環境と接触する部分)は実質的に小さくなっている。例えば、
-直径30cm、厚さ775μm、面取り幅1mmのp+ドープ支持基板(従来の基板に相当する)の場合、露出部分は、基板の裏側面面積、基板の側面積、および面取り部分の面積の和に等しい、すなわち、
π*15+2*π*15*0.0775+π*(15-14.9)=724cm
であり、
-直径30cm、面取り幅1mmのp-ドープ基板上に形成された厚さ1mmのp+ドープエピタキシャル層(本発明の一態様に相当する)の場合、露出部分は、この層の側面積と面取り部分の面積の和に等しい、すなわち、
2*π*15*0.0001+π*(15-14.9)=9cm
である。
【0037】
基板は厳密には円筒形ではなく、周縁面取り部があるために、層転写(例えば、後述するスマートカット[商標登録]法)によってSOI基板を製造すると、ドナー基板はレシーバー基板の中心部に転写されるが、その面取り部は転写されないことに注意する。すなわち、レシーバー基板は面取り部分までは転写された層によって被覆されない。図を複雑にすることを避けるため、図には面取り部分は示していない。
【0038】
上述した例では、本発明による基板におけるp+材料の露出部分は、従来の基板におけるものの80から100倍近く小さくなっている。
【0039】
結果として、エピタキシャル層4に含まれるドーピング種は、バルクの支持基板よりもはるかに汚染し難くなっている。
【0040】
図示しなかった一態様として、p+エピタキシャル層についてのバリア層を設けることで基板から外へのドーピング種の拡散をさらに制限することも可能である。そのようなバリア層は特に層1と同じ材料、あるいは、層4と同じ格子定数を有する材料でドープなしで形成することができる。しかしながら、このようなバリア層の形成には、追加的な生産工程(例えば、面取り部分を含むにしろ含まないにしろ、辺縁部のリソグラフィーおよびエッチング工程)を必要とし、製造時間と製造方法の複雑さを増やしてしまう。
【0041】
本発明による表側面型撮像素子用基板の製造方法、特に、有名なスマートカット[登録商標]法を用いた製造方法について、図3Aから3Cを参照しながら以下に説明する。
【0042】
図3Aに示すように、p+ドープ支持基盤を備え、p+ドープ層4を所望の厚さになるまでエピタキシャル成長させる。こうして活性層を転写するためのレシーバー構造を形成する。層4の厚さはこの層のドーピングレベルに依り、ドーピングレベルが高いほど(最大1019at/cm)、層の厚さを薄くしてドーピング種が基板からあまりにも強く放散するのを回避しなければならない。上記したバリア層は、目標とするドーピングレベルおよびその後に行う予定の熱処理に応じて予め定められた層4の厚さを維持するのに有用である。
【0043】
一方で、図3Bに示すように、SOI基板の活性層3を形成するための半導体材料の表層31を有するドナー基板を備える。表層は脆化ゾーン32によって区切られていると有利である。脆化ゾーン32を、例えば、水素および/またはヘリウムなどの原子種を注入することによって形成する態様もある。あるいは、脆化ゾーンを多孔質ゾーンにすることもできる。
【0044】
ドナー基板の表層31は、SOI基板の埋め込み絶縁層2を形成するための電気絶縁層を有していると有利である。この電気絶縁層2は層31の材料の酸化物にすることもできる。場合によっては、このような電気絶縁層はレシーバー構造のエピタキシャル層4上に存在してもよいし、また、ドナー構造とレシーバー構造の双方に存在してもよい。
【0045】
図3Cに示したように、ドナー基板を電気絶縁層が結合界面になるようにレシーバー構造と結合させる。
【0046】
支持基板上にエピタキシャル層を形成することでレシーバー構造の平面性が変形する恐れがあるが、本出願人は、ドナー基板とレシーバー構造との間の結合力は安定的に維持されることを確認している。
【0047】
次に、ドナー基板を薄くすることで表側面半導体層31を支持基板1に転写する。スマートカット[登録商標]法によれば、この薄くする工程では、ドナー基板を脆化ゾーン32に沿って切り離す。そして、例えば、アニール、研磨および/または洗浄工程などの可能な仕上げ工程を行って、図2に示した基板を得る。
【0048】
あるいは、これに替えて(図示せず)、ドナー基板にいかなる脆化ゾーンも設けないで、結合界面の反対側の面からドナー基板を研磨することで材料を除去して、表層をドナー基板へ転写する。
【0049】
次に、活性層3にフォトダイオードのマトリックスアレイを設ける。このようなフォトダイオードのマトリックスアレイの製造方法は当業者には公知であるので、ここで詳細な記述は行わない。
【0050】
図4には、本発明による表側面型撮像素子の一部分を示した。この図では、画素に相当する素子の部分のみを示している。この画素は絶縁溝7によって活性層3に形成された他の画素から電気的に絶縁されている。
【0051】
活性層3の表側面の下には、N-ドープ領域33が形成されている。このN-ドープ領域33はP-ドープ活性層3とともにフォトダイオードを形成する。領域33と層3の表側面との間に形成された領域34は、界面を不動態化するために、領域33よりも高いN-ドーピングレベルであると有利である。活性層3上には不働態化層6が形成され、この画素を電気制御する部分を保護できるようにしている。
【0052】
場合によっては、この不働態化層6の上にフィルターなどの他の層を形成することもできるが、それは図4には図示していない。
【0053】
上記のような撮像素子の構造およびその製造方法は、当業者には公知であるので、これ以上詳しくは記述しない。
【0054】
電気絶縁層2は十分に薄い(10から50nm程度)と、層3と4が形成するコンデンサーの誘電体としての役割を果たす。撮像素子を稼働させるとき、活性層3には一般にグランドに相当する電圧でバイアスがかかっている。活性層3よりも低い電圧V4、従って、V4は負の電圧であるが、その電圧V4で、p+ドープエピタキシャル層にバイアスがかけられると有利である。米国特許US2016/0118431で説明されているのと同じ原理で、負電圧V4を印加することで、電気絶縁層2と活性層3との界面に、層3のキャリア(正孔)の大部分が集結するのを促す。この電荷集結によって層3の電気絶縁層2との界面では正電圧V3が生じる。こうして、このコンデンサーには電位差V3-V4がかかることになる。印加する電圧V4は、電気絶縁層2の層厚に依存する。
【0055】
図5には、本発明の一態様による基板中のホウ素原子濃度を、熱処理を行う前(曲線a)と2種類の通常の熱処理を行った後(曲線bおよびc)について、1個の撮像素子を製造する範囲内でシミュレーションした結果を示した。
【0056】
横軸は、始まりを活性層の表側面としたSOI基板の深さ(単位:μm)を示している(記号1、4は、図2および3C中のそれぞれの記号に相当している)。縦軸はホウ素原子の濃度(単位:atoms/cm)を示している。
【0057】
曲線aは、高いホウ素原子濃度がエピタキシャル層4内に限定されることを示す銃眼(クレネル)形をしている。
【0058】
曲線bおよびcは、曲線aと同じSOI基板に相当するが、2種類の異なる熱処理を行った後では、曲線cの基板は曲線bの基板よりも高い熱収支を示す。これらの曲線はともにホウ素原子が層4から、その下の支持基板1にわずかに拡散してることを表しているが、その拡散は限定的なものである。従って、エピタキシャル層のドーピングレベルと、その暗電流防止効果は維持されている。
【0059】
上記したものと同じタイプの追加的なバリア層を支持基板1とエピタキシャル層4の間に設けて、上記したように拡散を防止することもできる。
【0060】
エピタキシャル層4が、ドープ量が電気絶縁層2と接する表側に向かって増加していくような、予め定められたドーピング勾配を有しているような態様もある。熱処理の影響を受けて、このような勾配を有する層4の内部で拡散が起きても、本出願が目的とするのに十分な平均ドーピング量を維持することができる。
【先行技術文献】
【特許文献】
【0061】
米国特許US2016/0118431
図1
図2
図3A
図3B
図3C
図4
図5