特許 7052972 半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-04-04

(45)【発行日】2022-04-12

(54)【発明の名称】半導体集積回路

(51)【国際特許分類】

   H01L 27/06 20060101AFI20220405BHJP

   H01L 21/822 20060101ALI20220405BHJP

   H01L 27/04 20060101ALI20220405BHJP

   H01L 21/8234 20060101ALI20220405BHJP

【ＦＩ】

H01L27/06 311B

H01L27/04 H

H01L27/04 R

H01L27/04 P

H01L27/06 102A

H01L27/06 311A

H01L27/06 311C

H01L27/04 A

【請求項の数】 6

(21)【出願番号】P 2018158020

(22)【出願日】2018-08-27

(65)【公開番号】P2020035773

(43)【公開日】2020-03-05

【審査請求日】2021-02-19

(73)【特許権者】

【識別番号】000003551

【氏名又は名称】株式会社東海理化電機製作所

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】椿野 圭佑

(72)【発明者】

【氏名】成田 友樹

【審査官】市川 武宜

(56)【参考文献】

【文献】特開昭６０－２０５４８（ＪＰ，Ａ）

【文献】国際公開第２０１６／１７０９１３（ＷＯ，Ａ１）

【文献】特開２００６－２４５５９６（ＪＰ，Ａ）

【文献】特開２０１７－５１７９（ＪＰ，Ａ）

【文献】特開昭６１－３２５６３（ＪＰ，Ａ）

【文献】特開平９－６４１９８（ＪＰ，Ａ）

【文献】特開２０００－３１３８６（ＪＰ，Ａ）

【文献】特開２００２－１７０９２９（ＪＰ，Ａ）

【文献】特開２００６－０４９８４６（ＪＰ，Ａ）

【文献】特開平１１－２６１０１１（ＪＰ，Ａ）

【文献】特開平０８－１４８６５０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２３４

(57)【特許請求の範囲】

【請求項1】

基板上の第１領域に配設されると共に２層目の配線により構成された外部端子と、
前記基板上の第１領域とは異なる第２領域に配設され、前記外部端子に電気的に接続されたゲート電極を有するトランジスタを含む内部回路と、
前記外部端子に接続孔を介して接続された第１層目の第１配線、及び前記ゲート電極に接続孔を介して接続された前記第１層目の第２配線を含む信号配線と、
前記第１配線と前記第２配線との間に接続された抵抗と、
前記基板上の前記第１領域及び前記第２領域とは異なる第３領域に配設され、前記信号配線の前記第１配線又は前記外部端子に接続され、前記外部端子に印加されるサージに対して前記内部回路を保護する保護回路と、
を備え、
前記外部端子、前記第１配線、前記抵抗、及び前記第２配線は、この順に、接続される、
半導体集積回路。

【請求項2】

前記抵抗は、前記ゲート電極と同一層かつ同一材料、又は拡散層抵抗を含む
請求項１に記載の半導体集積回路。

【請求項3】

前記外部端子は、平面視において矩形状に形成され、
前記内部回路は、前記外部端子の一辺側を前記第２領域として前記基板上に配設され、
前記保護回路は、前記外部端子の前記一辺側を前記第３領域として前記基板上に配設されている
請求項１又は請求項２に記載の半導体集積回路。

【請求項4】

前記外部端子は、平面視において矩形状に形成され、
前記内部回路は、前記外部端子の一辺側を前記第２領域として前記基板上に配設され、
前記保護回路は、前記外部端子の前記一辺側とは反対の他辺側を前記第３領域として前記基板上に配設されている
請求項１又は請求項２に記載の半導体集積回路。

【請求項5】

前記外部端子は、平面視において矩形状に形成され、
前記内部回路は、前記外部端子の一辺側を前記第２領域として前記基板上に配設され、
前記保護回路は、前記外部端子の前記一辺側に隣接する他辺側を前記第３領域として前記基板上に配設されている
請求項１又は請求項２に記載の半導体集積回路。

【請求項6】

前記保護回路は、前記外部端子が配設された前記第１領域から前記基板の端部に至るまでを前記第３領域として前記基板上に配設されている
請求項４又は請求項５に記載の半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路に関し、特に保護回路を有する半導体集積回路に適用して有効な技術に関する。

【背景技術】

【0002】

下記特許文献１には、半導体集積回路に搭載された静電気保護回路が開示されている。静電気保護回路は、外部入力端子と内部回路の入力段トランジスタとの間に挿入されている。静電気保護回路では、外部入力端子にサージ（過電流）が印加されたとき、サージを電源端子か接地端子へ逃がして、入力段トランジスタの静電気破壊を防止することができる。
例えば、静電気保護回路に２層のアルミニウム配線を持つ配線構造が採用される場合、外部入力端子と静電気保護回路との接続、並びに静電気保護回路と入力段トランジスタとの接続には１層目配線が使用されている。また、静電気保護回路に接続される電源配線又は接地配線には２層目配線が使用されている。

【0003】

このように構成される静電気保護回路では、外部入力端子と入力段トランジスタとの間の領域に、既に２層の配線が配置されているので、他の素子間や回路間を接続する信号配線や電源配線を通すことが難しい。このため、これらの信号配線や電源配線は静電気保護回路を迂回して引き回されるので、半導体基板上での引き回しに要する占有面積が増大し、半導体集積回路の集積度が低下してしまう。従って、改善の余地があった。

【先行技術文献】

【特許文献】

【0004】

【文献】特許第５３５２０６２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、上記事実を考慮し、サージに対する保護性能を確保しつつ、配線の占有面積を効果的に減少させて集積度を向上させることができる半導体集積回路を提供する。

【課題を解決するための手段】

【0006】

上記課題を解決するため、本発明の第１実施態様に係る半導体集積回路は、基板上の第１領域に配設された外部端子と、基板上の第１領域とは異なる第２領域に配設され、外部端子に信号配線を通して電気的に接続された内部回路と、基板上の第１領域及び第２領域とは異なる第３領域に配設され、信号配線に対して電気的に並列に外部端子に接続され、外部端子に印加されるサージに対して内部回路を保護する保護回路と、を備えている。

【0007】

第１実施態様に係る半導体集積回路は、外部端子に信号配線を通して電気的に接続された内部回路を備える。外部端子は基板上の第１領域に配設される。内部回路は基板上の第１領域とは異なる第２領域に配設される。

【0008】

ここで、半導体集積回路は、外部端子に印加されるサージに対して内部回路を保護する保護回路を備える。保護回路は、基板の第１領域及び第２領域とは異なる第３領域に配設され、信号配線に対して電気的に並列に外部端子に接続される。
仮に、２層配線構造が採用される場合、外部端子と内部回路との間の領域（第１領域と第２領域との間の領域）には、保護回路が配設されないので、信号配線とは別の層の配線を通すことができる。
このため、保護回路を備えるので、サージを吸収することができ、更に外部端子と内部回路との間を迂回する引き回し配線を減らすことができるので、配線の占有面積を効果的に減少させることができる。

【0009】

本発明の第２実施態様に係る半導体集積回路では、第１実施態様に係る半導体集積回路において、信号配線に電気的に直列に抵抗が接続されている。

【0010】

第２実施態様に係る半導体集積回路によれば、抵抗が信号配線に電気的に直列に接続され、外部端子と保護回路との接続経路に比し、外部端子と内部回路との間の信号配線のインピーダンスを高くすることができる。このため、外部端子にサージが印加されると、サージは内部回路よりも保護回路へ流れ易くなるので、保護回路においてサージを吸収し、サージ耐性を向上させることができる。

【0011】

本発明の第３実施態様に係る半導体集積回路では、第１実施態様又は第２実施態様に係る半導体集積回路において、外部端子は、平面視において矩形状に形成され、内部回路は、外部端子の一辺側を第２領域として基板上に配設され、保護回路は、外部端子の一辺側を第３領域として基板上に配設されている。

【0012】

第３実施態様に係る半導体集積回路によれば、平面視において矩形状に形成された外部端子の一辺側を第２領域として基板上に内部回路が配設され、外部端子の一辺側と同一側を第３領域として基板上に保護回路が配設される。ここで、外部端子の一辺側に内部回路、保護回路のそれぞれが配設されていても、信号配線に対して外部端子と保護回路との接続経路が電気的に並列に接続されているので、信号配線を跨いで信号配線とは別の層の配線を通すことができる。

【0013】

本発明の第４実施態様に係る半導体集積回路では、第１実施態様又は第２実施態様に係る半導体集積回路において、外部端子は、平面視において矩形状に形成され、内部回路は、外部端子の一辺側を第２領域として基板上に配設され、保護回路は、外部端子の一辺側とは反対の他辺側を第３領域として基板上に配設されている。

【0014】

第４実施態様に係る半導体集積回路によれば、平面視において矩形状に形成された外部端子の一辺側を第２領域として基板上に内部回路が配設され、外部端子の一辺側とは反対の他辺側を第３領域として基板上に保護回路が配設される。ここで、保護回路が配設される第３領域は、外部端子を中心として、内部回路が配設される第２領域に対して反対とされているので、外部端子と内部回路との間の領域には信号配線を跨いで信号配線とは別の層の配線を通すことができる。
加えて、仮に、保護回路が外部端子よりも基板端部に配設されるとき、この領域はデッドスペースとされ、このデッドスペースを利用して保護回路が配設されるので、より一層集積度を向上させることができる。

【0015】

本発明の第５実施態様に係る半導体集積回路では、第１実施態様又は第２実施態様に係る半導体集積回路において、外部端子は、平面視において矩形状に形成され、内部回路は、外部端子の一辺側を第２領域として基板上に配設され、保護回路は、外部端子の一辺に隣接する他辺側を第３領域として基板上に配設されている。

【0016】

第５実施態様に係る半導体集積回路によれば、平面視において矩形状に形成された外部端子の一辺側を第２領域として基板上に内部回路が配設され、外部端子の一辺に隣接する他辺側を第３領域として基板上に保護回路が配設される。ここで、保護回路が配設される第３領域は、外部端子と他の外部端子との間の領域とされているので、外部端子と内部回路との間の領域には信号配線を跨いで信号配線とは別の層の配線を通すことができる。
加えて、外部端子と他の外部端子との間の領域はデッドスペースとされ、デッドスペースを利用して保護回路が配設されるので、より一層集積度を向上させることができる。

【0017】

本発明の第６実施態様に係る半導体集積回路では、第４実施態様又は第５実施態様に係る半導体集積回路において、保護回路は、外部端子が配設された第１領域から基板端部に至るまでを第３領域として基板上に配設されている。

【0018】

第６実施態様に係る半導体集積回路では、外部端子が配設された第１領域から基板端部に至るまでを第３領域として基板上に保護回路が配設される。この第３領域はデッドスペースとされ、デッドスペースを利用して保護回路が配設されるので、より一層集積度を向上させることができる。

【発明の効果】

【0019】

本発明によれば、サージに対する保護性能を確保しつつ、配線の占有面積を効果的に減少させて集積度を向上させることができる半導体集積回路を提供することができる。

【図面の簡単な説明】

【0020】

【図1】本発明の第１実施の形態に係る半導体集積回路の要部回路構成図（平面レイアウト図）である。

【図2】図１に示される半導体集積回路の縦断面構造図である。

【図3】本発明の第２実施の形態に係る半導体集積回路の図１に対応する要部回路構成図である。

【図4】本発明の第３実施の形態に係る半導体集積回路の図１に対応する要部回路構成図である。

【発明を実施するための形態】

【0021】

［第１実施の形態］
以下、図１及び図２を用いて、本発明の第１実施の形態に係る半導体集積回路を説明する。なお、本実施の形態並びに後述する他の実施の形態において、同一機能を有する構成要素、又は実質的に同一機能を有する構成要素には同一符号を付し、重複する説明は省略する。

【0022】

（半導体集積回路１の回路構成）
図１に示されるように、本実施の形態に係る半導体集積回路１は基板２を主体に構成されている。半導体集積回路１は、複数の外部端子３と、内部回路４と、保護回路５とを含んで構成されている。

【0023】

詳細な縦断面構造は後述するが、基板２は例えばシリコン半導体基板（半導体チップ）を用いて構成されている。基板２は、平面視において、矩形状に形成されている。

【0024】

複数の外部端子３は、基板２の主面上において、基板２の端部２Ｅに沿った基板２の周辺領域としての第１領域Ａ１に所定間隔を持って配列されている。ここで、端部２Ｅは、図示省略の半導体ウェーハからダイシングにより切り離され、端面が露出された基板２の端部という意味において使用されている。また、図１では、簡略的に、外部端子３として３つの外部端子３１、外部端子３２及び外部端子３３が示されているが、外部端子３の配置数はこれに限定されない。外部端子３２は端部２Ｅに沿って外部端子３１の上方に配設され、外部端子３３は端部２Ｅに沿って外部端子３１の下方に配設されている。なお、外部端子３１～外部端子３３は、総称して単に「外部端子３」として説明する場合がある。
外部端子３は、平面視において、矩形状、ここでは正方形状に形成されている。この外部端子３には、図示省略のボンディングワイヤの一端が電気的に接続される構成とされている。ボンディングワイヤの他端は、図示省略のインナーリード、又は図示省略の配線基板の配線に接続されている。

【0025】

内部回路４は、半導体集積回路１の内部集積回路の入力段回路として構成され、外部端子３１（第１領域Ａ１）とは異なる領域であって、基板２の中央領域としての第２領域Ａ２において、基板２の主面上を含む主面部に配設されている。内部回路４は外部端子３１に信号配線６を通して電気的に接続されている。

【0026】

本実施の形態において、内部回路４は、トランジスタ４１及びトランジスタ４２を有する入力インバータにより構成されている。ここでは、トランジスタ４１にｐチャネル絶縁ゲート型電界効果トランジスタ（IGFET：Insulated Gate Field Effect Transistor）が使用され、トランジスタ４２にｎチャネルIGFETが使用されている。なお、IGFETは金属／酸化膜／半導体型電界効果トランジスタ（MOSFET：Metal Oxide Semiconductor Field Effect Transistor）、金属／絶縁体／半導体型電界効果トランジスタ（MISFET：Metal Insulator Semiconductor Field Effect Transistor）の双方を含む意味において使用されている。

【0027】

トランジスタ４１の一方の主電極（ソース電極）は電源電圧Ｖｃｃに接続され、他方の主電極（ドレイン電極）は次段内部回路への出力端子Ｏｕｔに接続されている。トランジスタ４１の制御電極（ゲート電極）は信号配線６を通して外部端子３１に電気的に接続されている。ここで、電源電圧Ｖｃｃは、回路の動作電圧であり、例えば５Ｖである。
トランジスタ４２の一方の主電極（ソース電極）は基準電圧Ｖｓｓに接続され、他方の主電極（ドレイン電極）はトランジスタ４１の他方の主電極と同一の出力端子Ｏｕｔに接続されている。トランジスタ４２の制御電極（ゲート電極）は、トランジスタ４１の制御電極と同一の外部端子３１に電気的に接続されている。基準電圧Ｖｓｓは、電源電圧Ｖｃｃの電圧よりも低い回路の基準電圧（接地電圧）であり、例えば０Ｖである。

【0028】

保護回路５は、外部端子３１（第１領域Ａ１）及び内部回路４（第２領域Ａ２）とは異なる領域であって、外部端子３１と内部回路４との間の第３領域Ａ３において、基板２の主面上を含む主面部に配設されている。保護回路５は、本来、外部端子３１と内部回路４とを接続する信号配線６の途中に挿入されているが、本実施の形態では信号配線６に対して電気的に並列に外部端子３１に接続されている。

【0029】

詳しく説明すると、保護回路５は、信号配線６の外部端子３１側において、信号配線６から分岐されている。本実施の形態では、保護回路５は、順方向接続とされた保護ダイオード５１と、逆方向接続とされた保護ダイオード５２とを含んで構成されている。
保護ダイオード５１は、アノード領域を外部端子３１に接続し、カソード領域を電源電圧Ｖｃｃに接続して構成されている。保護ダイオード５２は、アノード領域を基準電源Ｖｓｓに接続し、カソード領域を外部端子３１に接続して構成されている。
保護回路５は、外部端子３１に印加されるサージ（過電流）に対して内部回路４を保護する構成とされている。仮に、外部端子３１に正のサージが印加されたとき、サージは保護ダイオード５１を通して電源電圧Ｖｃｃへ吸収される。また、外部端子３１に負のサージが印加されたとき、サージは保護ダイオード５２を通して基準電圧Ｖｓｓへ吸収される。サージが吸収されることにより、内部回路４のトランジスタ４１、トランジスタ４２のそれぞれのサージ破壊を防止することができる。

【0030】

さらに、本実施の形態では、外部端子３１と内部回路４との間を接続する信号配線６に電気的に直列に抵抗７が接続されている。詳しく説明すると、抵抗７は信号配線６の保護回路５との分岐後と内部回路４との間に挿入されている。この抵抗７の抵抗値は例えば数Ω～１０Ωと低く設定されている。つまり、抵抗７は、信号配線６に伝達される信号速度をほとんど低下させることなく、信号配線６のインピーダンスを抵抗７が挿入されない場合に比し高くして、保護回路５へサージを流しやすくしている。

【0031】

（半導体集積回路１の縦断面構造）
次に、上記半導体集積回路１の具体的な縦断面構造について説明する。
図２に示されるように、半導体集積回路１において、基板２は、シリコン単結晶基板２１と、このシリコン単結晶基板２１の主面上に成長させたエピタキシャル層２２とを含んで構成されている。ここで、シリコン単結晶基板２１、エピタキシャル層２２はいずれもｐ型に設定されている。

【0032】

内部回路４のトランジスタ４１は、図２中、右側に示されるように、エピタキシャル層２２の主面部に配設されたｎ型ウエル領域２３の主面部に形成されている。トランジスタ４１は、チャネル形成領域として使用されるｎ型ウエル領域２３と、一対の主電極として使用される一対のｐ型半導体領域２５と、ゲート絶縁膜２７と、ゲート電極２８とを備えている。ｐ型半導体領域２５はｎ型ウエル領域２３の主面部に形成されている。ゲート絶縁膜２７は、一対のｐ型半導体領域２５の間の領域において、ｎ型ウエル領域２３の主面上に形成されている。ゲート絶縁膜２７は、例えばシリコン酸化膜若しくはシリコン窒化膜の単層膜、又はそれらを積層した複合膜により形成されている。ゲート電極２８はゲート絶縁膜２７上に形成されている。ゲート電極２８として、例えば抵抗値を低減する不純物が導入されたシリコン多結晶膜の単層、又はこのシリコン多結晶膜と高融点金属若しくは高融点金属シリサイド膜との複合膜を使用することができる。

【0033】

トランジスタ４２は、エピタキシャル層２２の主面部に配設されたｐ型ウエル領域２４の主面部に形成されている。トランジスタ４２は、チャネル形成領域として使用されるｐ型ウエル領域２４と、一対の主電極として使用される一対のｎ型半導体領域２６と、ゲート絶縁膜２７と、ゲート電極２８とを備えている。ｎ型半導体領域２６はｐ型ウエル領域２４の主面部に形成されている。ゲート絶縁膜２７、ゲート電極２８のそれぞれはトランジスタ４１のゲート絶縁膜２７、ゲート電極２８のそれぞれと同一層、かつ、同一材料により構成されている。

【0034】

一方、保護回路５の保護ダイオード５１は、図２中、左側に示されるように、エピタキシャル層２２の主面部に配設されたｎ型ウエル領域２３の主面部に形成されている。保護ダイオード５１は、カソード領域をｎ型ウエル領域２３とし、アノード領域をｎ型ウエル領域２３の主面部に形成されたｐ型半導体領域２５として構成されている。
また、保護ダイオード５２は、エピタキシャル層２２の主面部に配設されたｐ型ウエル領域２４の主面部に形成されている。保護ダイオード５２は、アノード領域をｐ型ウエル領域２４とし、カソード領域をｐ型ウエル領域２４の主面部に形成されたｎ型半導体領域２６として構成されている。

【0035】

抵抗７は、図２中、中央部に示されるように、エピタキシャル層２２の主面部に配設されたｎ型ウエル領域２３の主面部に形成されている。抵抗７は、ｎ型ウエル領域２３の主面部に形成されたｐ型半導体領域２５により、所謂拡散層抵抗として構成されている。
ここで、抵抗７は、ｐ型ウエル領域２４の主面部に配設されたｎ型半導体領域２６により、又はゲート電極２８と同一層、かつ、同一材料により形成された所謂ポリシリコン抵抗により形成してもよい。

【0036】

上下配線間の層間絶縁層並びに上下配線間を接続する接続孔が省略されて、図２に簡略的に示されるように、本実施の形態では、半導体集積回路１に２層配線構造が採用されている。

【0037】

外部端子３は２層目配線により構成されている。また、信号配線６は第１層目配線６１及び第１層目配線６２により構成されている。外部端子３１は第１層目配線６１の一端部に図示省略の接続孔を通して電気的に接続されている。第１層目配線６１の他端部は抵抗７の一端部（ｐ型半導体領域２５の一端部）に電気的に接続されている。抵抗７の他端部（ｐ型半導体領域２５の他端部）は第１層目配線６２の一端部に電気的に接続され、第１層目配線６２の他端部はトランジスタ４１、トランジスタ４２のそれぞれのゲート電極２８に電気的に接続されている。第１層目配線６１の他端部、第１層目配線６２の一端部はそれぞれ図示省略の接続孔を通して抵抗７に接続されている。第１層目配線６２の他端部は図示省略の接続孔を通してゲート電極２８に接続されている。

【0038】

電源電圧Ｖｃｃは第２層目配線３５により供給され、この第２層目配線３５はトランジスタ４１の一方の主電極（ｐ型半導体領域２５）に電気的に接続されている。第２層目配線３５は、図示省略の接続孔及び第１層目配線を通して一方の主電極に接続されている。
基準電圧Ｖｓｓは第２層目配線３６により供給され、この第２層目配線３６はトランジスタ４２の一方の主電極（ｎ型半導体領域２６）に電気的に接続されている。第２層目配線３６は、図示省略の接続孔及び第１層目配線を通して一方の主電極に接続されている。
トランジスタ４１の他方の主電極（ｐ型半導体領域２５）、トランジスタ４２の他方の主電極（ｎ型半導体領域２６）のそれぞれは第１層目配線６３を通して出力端子Ｏｕｔに接続されている。

【0039】

また、外部端子３１は第１層目配線６４の一端部に電気的に接続され、第１層目配線６４の他端部は保護ダイオード５１のアノード領域（ｐ型半導体領域２５）、保護ダイオード５２のカソード領域（ｎ型半導体領域２６）のそれぞれに電気的に接続されている。第１層目配線６４は図示省略の接続孔を通してアノード領域、カソード領域のそれぞれに接続されている。
電源電圧Ｖｃｃを供給する第２層目配線３５は保護ダイオード５１のカソード領域（ｎ型ウエル領域２３）に電気的に接続されている。基準電圧Ｖｓｓを供給する第２層目配線３６は保護ダイオード５２のアノード領域（ｐ型ウエル領域２４）に電気的に接続されている。接続には図示省略の接続孔及び第１層目配線が使用されている。

【0040】

第１層目配線６１等、第２層目配線３５等のそれぞれとして、例えばアルミニウム合金配線が使用されている。アルミニウム合金配線は、アルミニウムに、アロイスパイクを抑制するシリコン、マイグレーションを抑制する銅のそれぞれを添加して形成されている。

【0041】

（本実施の形態の作用及び効果）
本実施の形態に係る半導体集積回路１は、図１及び図２に示されるように、外部端子３１に信号配線６を通して電気的に接続された内部回路４を備える。外部端子３１は基板２上の第１領域Ａ１に配設される。内部回路４は基板２上の第１領域Ａ１とは異なる第２領域Ａ２に配設される。

【0042】

ここで、半導体集積回路１は、外部端子３１に印加されるサージに対して内部回路４を保護する保護回路５を備える。保護回路５は、基板２の第１領域Ａ１及び第２領域Ａ２とは異なる第３領域Ａ３に配設され、信号配線６に対して電気的に並列に外部端子３１に接続される。
仮に、２層配線構造が採用される場合、外部端子３１と内部回路４との間の領域（第１領域Ａ１と第２領域Ａ２との間の領域）、詳細には信号配線６の配置領域としての第４領域Ａ４には、保護回路５が配設されないので、信号配線６とは別の層の配線を通すことができる。具体的には、図１及び図２に示される第４領域Ａ４には、第１層目配線６１及び６２とは異なる第２層目配線を通すことができる。
このため、保護回路５を備えるので、サージを吸収することができ、更に外部端子３１と内部回路４との間を迂回する引き回し配線を減らすことができるので、配線の占有面積を効果的に減少させることができる。すなわち、半導体集積回路１では、サージに対する保護性能を確保しつつ、配線の占有面積を効果的に減少させて集積度を向上させることができる。

【0043】

また、本実施の形態に係る半導体集積回路１では、図１及び図２に示されるように、抵抗７が信号配線６に電気的に直列に接続される。この抵抗７を備えることにより、外部端子３１と保護回路５との接続経路に比し、外部端子３１と内部回路４との間の信号配線６のインピーダンスを高くすることができる。このため、外部端子３１にサージが印加されると、サージは内部回路４よりも保護回路５へ流れ易くなるので、保護回路５においてサージを吸収し、サージ耐性を向上させることができる。

【0044】

さらに、本実施の形態に係る半導体集積回路１では、図１に示されるように、平面視において矩形状に形成された外部端子３１の一辺側を第２領域Ａ２として基板２上に内部回路４が配設される。加えて、外部端子３１の一辺側と同一側を第３領域Ａ３として基板２上に保護回路５が配設される。
ここで、外部端子３１の一辺側に内部回路４、保護回路５のそれぞれが配設されていても、信号配線６に対して外部端子３１と保護回路５との接続経路が電気的に並列に接続されているので、信号配線６を跨いで信号配線６とは別の層の配線を通すことができる。具体的には第２層目配線を通すことができる。

【0045】

なお、図１に示される半導体集積回路１では、理解し易くするために、外部端子３１だけに内部回路４及び保護回路５が配設されているが、実際には外部端子３２、３３のそれぞれにも内部回路４及び保護回路５が配設されている。

【0046】

［第２実施の形態］
次に、図３を用いて、本発明の第２実施の形態に係る半導体集積回路１を説明する。本実施の形態並びに後述する第３実施の形態に係る半導体集積回路１は、保護回路５の配置位置を変えた例を説明するものである。

【0047】

本実施の形態に係る半導体集積回路１では、図３に示されるように、第１実施の形態に係る半導体集積回路１の内部回路４と同様に、内部回路４は、基板２の中央領域であって、外部端子３１の一辺側を第２領域Ａ２として基板２上に配設されている。

【0048】

一方、保護回路５は、基板２の周辺領域であって、外部端子３１の一辺側とは反対の他辺側を第３領域Ａ３として基板２上に配設されている。すなわち、保護回路５は、外部端子３１が配設された第１領域Ａから基板２の端部２Ｅに至までの領域であって、通常では半導体素子や回路を配設しないデッドスペースに配設されている。

【0049】

このように構成される本実施の形態に係る半導体集積回路１によれば、第１実施の形態に係る半導体集積回路１により得られる作用効果と同様の作用効果を得ることができる。

【0050】

さらに、本実施の形態に係る半導体集積回路１では、図３に示されるように、平面視において矩形状に形成された外部端子３１の一辺側を第２領域Ａ２として基板２上に内部回路４が配設される。加えて、外部端子３１の一辺側とは反対の他辺側を第３領域Ａ３として基板２上に保護回路５が配設される。ここで、保護回路５が配設される第３領域Ａ３は、外部端子３１を中心として、内部回路４が配設される第２領域Ａ２に対して反対とされているので、外部端子３１と内部回路４との間の第４領域Ａ４には信号配線６を跨いで信号配線６とは別の層の配線、すなわち第２層目配線を通すことができる。
加えて、保護回路５が外部端子３１よりも基板２の端部２Ｅ側に配設され、この領域はデッドスペースとされ、このデッドスペースを利用して保護回路５が配設されるので、より一層集積度を向上させることができる。

【0051】

［第３実施の形態］
次に、図４を用いて、本発明の第３実施の形態に係る半導体集積回路１を説明する。

【0052】

本実施の形態に係る半導体集積回路１では、図４に示されるように、第１実施の形態に係る半導体集積回路１の内部回路４と同様に、内部回路４は、基板２の中央領域であって、外部端子３１の一辺側を第２領域Ａ２として基板２上に配設されている。

【0053】

一方、保護回路５は、基板２の周辺領域であって、外部端子３１の一辺に隣接する他辺側を第３領域Ａ３として基板２上に配設されている。すなわち、保護回路５は、外部端子３１とそれに隣接する外部端子３３（又は外部端子３２）との間の領域であって、通常では半導体素子や回路を配設しないデッドスペースに配設されている。

【0054】

このように構成される本実施の形態に係る半導体集積回路１によれば、第１実施の形態に係る半導体集積回路１により得られる作用効果と同様の作用効果を得ることができる。

【0055】

さらに、本実施の形態に係る半導体集積回路１では、図４に示されるように、平面視において矩形状に形成された外部端子３１の一辺側を第２領域Ａ２として基板２上に内部回路４が配設される。加えて、外部端子３１の一辺に隣接する他辺側を第３領域Ａ３として基板２上に保護回路５が配設される。ここで、保護回路５が配設される第３領域Ａ３は、外部端子３１と他の外部端子３３との間の領域とされているので、外部端子３１と内部回路４との間の第４領域Ａ４には信号配線６を跨いで信号配線６とは別の層の配線、すなわち第２層目配線を通すことができる。
加えて、外部端子３１と外部端子３３との間の領域はデッドスペースとされ、デッドスペースを利用して保護回路５が配設されるので、より一層集積度を向上させることができる。

【0056】

［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において例えば以下の通り変形可能である。
例えば、本発明では、内部回路がバイポーラトランジスタを用いて構成されてもよい。
また、本発明では、抵抗、IGFET、バイポーラトランジスタのそれぞれの半導体素子、若しくはそれらの少なくとも１つの半導体素子と保護ダイオードとを組み合わせて保護回路を構成してもよい。例えば、IGFETでは、その一方の主電極を構成する半導体領域と、この半導体領域を主面部に配設するウエル領域とのｐｎ接合部に形成された保護ダイオードを用いて、保護回路が構成されてもよい。さらに、本発明は、例えばIGFETと抵抗とを組み合わせて保護回路を構成してもよい。
また、本発明は、外部端子と出力段回路（内部回路）との間に保護回路が配設された半導体集積回路に適用してもよい。

【符号の説明】

【0057】

１…半導体集積回路、２…基板、３、３１～３３…外部端子、４…内部回路、４１、４２…トランジスタ、５…保護回路、５１、５２…保護ダイオード、６…信号配線、６１～６３…第１層目配線、３５、３６…第２層目配線、２３…ｎ型ウエル領域、２４…ｐ型ウエル領域、２５…ｐ型半導体領域、２６…ｎ型半導体領域、２７…ゲート絶縁膜、２８…ゲート電極。

【図1】

【図2】

【図3】

【図4】