特許 7054012 半導体記憶回路、半導体記憶装置及びデータ検出方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-04-05

(45)【発行日】2022-04-13

(54)【発明の名称】半導体記憶回路、半導体記憶装置及びデータ検出方法

(51)【国際特許分類】

   G11C 11/419 20060101AFI20220406BHJP

   G11C 7/12 20060101ALI20220406BHJP

   G11C 7/18 20060101ALI20220406BHJP

【ＦＩ】

G11C11/419 130

G11C11/419 120

G11C7/12

G11C7/18

【請求項の数】 7

(21)【出願番号】P 2019513239

(86)(22)【出願日】2018-02-16

(86)【国際出願番号】 JP2018005541

(87)【国際公開番号】W WO2018193699

(87)【国際公開日】2018-10-25

【審査請求日】2021-01-13

(31)【優先権主張番号】P 2017083648

(32)【優先日】2017-04-20

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】110001427

【氏名又は名称】特許業務法人前田特許事務所

(72)【発明者】

【氏名】山上 由展

【審査官】酒井 恭信

(56)【参考文献】

【文献】米国特許出願公開第２００９／０２５１９７４（ＵＳ，Ａ１）

【文献】特開２０１０－１９８７２４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１０／０２１４８６０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１１／０２８００９５（ＵＳ，Ａ１）

【文献】中国特許出願公開第１０２２４３８９３（ＣＮ，Ａ）

【文献】米国特許出願公開第２００９／０１７５１０７（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／４１９

Ｇ１１Ｃ ７／１２

Ｇ１１Ｃ ７／１８

(57)【特許請求の範囲】

【請求項1】

半導体記憶回路であって、
第１のローカルリードビット線に接続された複数の第１のメモリセルおよび当該第１のローカルリードビット線と第１電源との間に接続された第１導電型の第１のプリチャージトランジスタを含む第１のローカルブロックと、
第２のローカルリードビット線に接続された複数の第２のメモリセルおよび当該第２のローカルリードビット線と前記第１電源との間に接続された前記第１導電型の第２のプリチャージトランジスタを含む第２のローカルブロックと、
前記第１のローカルリードビット線および前記第２のローカルリードビット線に出力される信号に応じた信号を出力するゲート回路と、
前記ゲート回路の出力に応じた信号をグローバルリードビット線に出力する出力回路と、
前記第１のローカルリードビット線および前記第２のローカルリードビット線の間に設けられ、ゲートが前記ゲート回路の出力に接続された前記第１導電型の第１のトランジスタとを備え、
前記第１のプリチャージトランジスタがオフ制御され、かつ、前記第２のプリチャージトランジスタおよび前記第１のトランジスタがオン制御された場合に、前記第２のプリチャージトランジスタと前記第１のトランジスタとの直列回路で形成された導通パスのみを介して前記第１のローカルリードビット線に前記第１電源の電位を印加する
ことを特徴とする半導体記憶回路。

【請求項2】

請求項１記載の半導体記憶回路において、
前記第１のトランジスタは、直列接続された前記第１導電型の２個のトランジスタで構成され、当該２個のトランジスタのゲートが、前記ゲート回路の出力に接続されている
ことを特徴とする半導体記憶回路。

【請求項3】

請求項１記載の半導体記憶回路において、
前記第１のローカルリードビット線および前記第２のローカルリードビット線の間に設けられ、前記第１のトランジスタと直列に接続された前記第１導電型の第２のトランジスタを備え、
前記第２のトランジスタのゲートには、当該第２のトランジスタを常時オンさせる定電圧が与えられている
ことを特徴とする半導体記憶回路。

【請求項4】

請求項１記載の半導体記憶回路において、
前記第１のローカルリードビット線および前記第２のローカルリードビット線の間に設けられ、前記第１のトランジスタと直列に接続された前記第１導電型の第２のトランジスタを備え、
前記第２のトランジスタのゲートには、当該第２のトランジスタをオンオフ制御する制御信号が与えられている
ことを特徴とする半導体記憶回路。

【請求項5】

請求項１記載の半導体記憶回路において、
前記ゲート回路は、前記第１のローカルリードビット線および前記第２のローカルリードビット線が第１の電位のときに、前記第１の電位と異なる第２の電位を前記出力回路に出力する一方、前記第１のローカルリードビット線または前記第２のローカルリードビット線が前記第２の電位のときに、前記第１の電位の信号を前記出力回路に出力する
ことを特徴とする半導体記憶回路。

【請求項6】

出力回路が共通のグローバルリードビット線に接続された複数の請求項１記載の半導体記憶回路を備え、
前記各半導体記憶回路のゲート回路は、前記第１のローカルリードビット線および前記第２のローカルリードビット線に出力される信号と、カラムアドレス信号とに応じた信号を出力する
ことを特徴とする半導体記憶装置。

【請求項7】

請求項６記載の半導体記憶装置において、
前記第１のローカルリードビット線および前記第２のローカルリードビット線の間に設けられ、前記第１のトランジスタと直列に接続された前記第１導電型の第２のトランジスタを備え、
前記各第２のトランジスタのゲートには、前記カラムアドレス信号が接続されている
ことを特徴とする半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、階層ビット線構造を有する半導体記憶回路及びその半導体記憶回路を有する半導体記憶装置に関する。

【背景技術】

【0002】

半導体記憶装置の読み出し速度の高速化を図るために、階層ビット線構造を有する半導体記憶装置が知られている。例えば、特許文献１の図７には、対をなすメモリセル群がローカルアンプを介してグローバルリードビット線に接続されている例が示されている。このメモリセル群を構成する非選択メモリセルのリードアクセストランジスタのリーク電流や、選択メモリセルのリードドライブトランジスタのリーク電流の影響により、ローカルリードビット線の“Ｈ（Ｈｉｇｈレベル）”読み出し精度が悪化する場合がある。

【0003】

このような読み出し精度の課題を解決するものとして、非特許文献１には、リードビット線に対して“Ｈ”レベルラッチ型のビットラインキーパーを設けた構成が開示されている。このビットラインキーパーは、ローカルリードビット線の“Ｈ”読み出しの際に、ローカルリードビット線を“Ｈ”に保持するように構成されている。これにより、ローカルリードビット線の“Ｈ”読み出しが上記リーク電流の影響を受けないようにすることができる。したがって、すべてのローカルリードビット線に対して１つずつビットラインキーパーを挿入することが行われている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００８－１７６９１０号公報

【非特許文献】

【0005】

【文献】Hiroki Noguchi et al., "Which is the Best Dual-Port SRAM in 45-nm Process Technology? - 8T, 10T Single End, and 10T Differential-", Proc. International Conference on IC Design and Technology, pp.55-58, June 2008.

【発明の概要】

【発明が解決しようとする課題】

【0006】

ところで、上記ビットラインキーパーにおいて、電源とローカルリードビット線との間に設けられるトランジスタの駆動能力は、読み出し時間の短縮等の観点から、上記リーク電流の補償に必要な駆動能力（電流供給能力）を満たす範囲内で、低い値に設定されることが望ましい。トランジスタの駆動能力を低下させるためには、トランジスタのゲート幅が狭くできない場合、そのゲート長を大きくする方法がある。また、同じようなサイズのトランジスタを複数段直列に接続する方法がある。

【0007】

そして、このようなトランジスタの駆動能力を低下させる対応を、すべて（ローカルリードビット線に対応する数）のビットラインキーパーに対して行う必要があり、回路面積が著しく増大するという問題があった。微細プロセスや三次元構造のトランジスタ（例えば、ＦｉｎＦＥＴやナノワイヤＦＥＴ）では、レイアウト等の制約から他のトランジスタとゲートサイズの異なるトランジスタを配置する場合に、面積が大きくなるため、特に顕著な問題である。

【0008】

本開示は、階層ビット線構造を有しかつビットラインキーパーの機能を備えた半導体記憶回路を、小面積で実現することを目的とする。

【課題を解決するための手段】

【0009】

本開示の一態様では、半導体記憶回路は、第１のローカルリードビット線に接続された複数の第１のメモリセルおよび当該第１のローカルリードビット線に接続された第１導電型の第１のプリチャージトランジスタを含む第１のローカルブロックと、第２のローカルリードビット線に接続された複数の第２のメモリセルおよび当該第２のローカルリードビット線に接続された前記第１導電型の第２のプリチャージトランジスタを含む第２のローカルブロックと、前記第１のローカルリードビット線および前記第２のローカルリードビット線に出力される信号に応じた信号を出力するゲート回路と、前記ゲート回路の出力に応じた信号をグローバルリードビット線に出力する出力回路と、前記第１のローカルリードビット線および第２のローカルリードビット線の間に設けられ、ゲートが前記ゲート回路の出力に接続された前記第１導電型の第１のトランジスタとを備えている。

【0010】

この態様によると、第１のローカルブロックのデータ読み出しの際には、第１のトランジスタと第２のプリチャージトランジスタを経由した回路により、第１のローカルリードビット線のハイレベルラッチ動作を実現している。同様に、第２のローカルブロックのデータ読み出しの際には、第１のトランジスタと第１のプリチャージトランジスタを経由した回路で第２のローカルリードビット線のハイレベルラッチ動作を実現している。すなわち、本態様では、第１のローカルブロックおよび第２のローカルブロックのハイレベルラッチ動作に、第１のトランジスタを共有することができる。さらに、従来から階層ビット線構造を有する半導体記憶回路が備えているプリチャージトランジスタを、ハイレベルラッチ動作に使用することができる。これにより、第１のトランジスタのサイズを小さくすることができる。

【0011】

ここで、非特許文献に記載されているように、ビットラインキーパーにおいて、ハイレベルラッチ動作を実現するためのトランジスタを単一のトランジスタで構成する場合、前述のとおり、リーク電流の補償に必要な駆動能力を満たしつつ低い駆動能力に設定する観点から、トランジスタのゲート長を大きくする等の必要があるため、トランジスタの専有面積が大きくなるという問題がある。

【0012】

これに対し、本態様では、第１のローカルリードビット線および第２のローカルリードビット線のハイレベルラッチ動作に対して、第１のトランジスタを共有するとともに、プリチャージトランジスタを第１のトランジスタに直列接続されたトランジスタとして使用することができる。これにより、駆動能力を低下させつつ、従来技術と比較して、上記ハイレベルラッチ動作に係る回路の面積を小さくすることができる。

【発明の効果】

【0013】

本開示によると、階層ビット線構造を有しており、ビットラインキーパーの機能を備えた半導体記憶回路を、小面積で実現することが可能になる。

【図面の簡単な説明】

【0014】

【図1】第１実施形態に係る半導体記憶回路の構成を示す図

【図2】メモリセルの構成を示す図

【図3】半導体記憶回路の読み出し動作について示すタイミングチャート

【図4】第２のローカルブロックの読み出し動作を説明するための回路構成図

【図5】第１実施形態に係る半導体記憶回路の回路構成の他の例を示す図

【図6】第１実施形態に係る半導体記憶回路の回路構成の他の例を示す図

【図7】第１実施形態に係る半導体記憶回路の回路構成の他の例を示す図

【図8】第２実施形態に係る半導体記憶回路の構成を示す図

【図9】第２実施形態に係る半導体記憶回路の回路構成の他の例を示す図

【図10】メモリセルの構成の他の例を示す図

【発明を実施するための形態】

【0015】

以下、実施の形態について、図面を参照して説明する。

【0016】

＜第１実施形態＞
図１は第１実施形態に係る半導体記憶回路Ａ（半導体記憶装置の要部）の回路構成を示す図である。なお、具体的な図示は省略するが、半導体記憶装置は、例えば、図１のような半導体記憶回路Ａがカラム方向および／またはロウ方向に複数段配置された構成を有している。また、図示を省略するが、半導体記憶装置は、ライトワード線ＷＷＬＡ［０］～［ｘ］（ｘは、任意の正の整数），ＷＷＬＢ［０］～［ｘ］、リードワード線ＲＷＬＡ［０］～［ｘ］，ＲＷＬＢ［０］～［ｘ］、１対のライトビット線ＷＢＬ［０］，ＮＷＢＬ［０］およびグローバルリードビット線ＧＲＢＬ等に接続された、駆動回路、読み出し回路およびコントローラ等を有している。

【0017】

＝半導体記憶回路の構成＝
図１に示す半導体記憶回路Ａは、第１のローカルブロック１と、第２のローカルブロック２と、リードローカルアンプ３とを備えている。

【0018】

第１のローカルブロック１は、第１のローカルリードビット線（以下、省略して第１のローカルビット線という）ＬＲＢＬＡ［０］に接続された第１のメモリセルとしての複数のメモリセルＭＣと、電源ＶＤＤと第１のローカルビット線ＬＲＢＬＡ［０］との間に接続された第１導電型としてのＰ型の第１のプリチャージトランジスタＰ１１とを備えている。

【0019】

第１のプリチャージトランジスタＰ１１のゲートには、第１のプリチャージ信号ＳＰＲ１が与えられている。第１のプリチャージ信号ＳＰＲ１は、第１のローカルビット線ＬＲＢＬＡ［０］のプリチャージ制御用の信号であり、第１のローカルビット線ＬＲＢＬＡ［０］のプリチャージ時には、第１のプリチャージトランジスタＰ１１をオン制御し、第１のローカルビット線ＬＲＢＬＡ［０］のプリチャージを行う。また、第１のローカルブロック１のメモリセルＭＣからデータを読み出す際には、第１のプリチャージトランジスタＰ１１をオフ制御し、第１のローカルビット線ＬＲＢＬＡ［０］のプリチャージを解除させる。

【0020】

第２のローカルブロック２は、第２のローカルリードビット線（以下、省略して第２のローカルビット線という）ＬＲＢＬＢ［０］に接続された第２のメモリセルとしての複数のメモリセルＭＣと、電源ＶＤＤと第２のローカルビット線ＬＲＢＬＢ［０］との間に接続されたＰ型の第２のプリチャージトランジスタＰ１２とを備えている。

【0021】

第２のプリチャージトランジスタＰ１２のゲートには、第２のプリチャージ信号ＳＰＲ２が与えられている。第２のプリチャージ信号ＳＰＲ２は、第２のローカルビット線ＬＲＢＬＢ［０］のプリチャージ制御用の信号であり、第２のローカルビット線ＬＲＢＬＢ［０］のプリチャージ時には、第２のプリチャージトランジスタＰ１２をオン制御し、第２のローカルビット線ＬＲＢＬＢ［０］のプリチャージを行う。また、第２のローカルブロック２のメモリセルＭＣからデータを読み出す際には、第２のプリチャージトランジスタＰ１２をオフ制御し、第２のローカルビット線ＬＲＢＬＢ［０］のプリチャージを解除させる。

【0022】

そして、第１のローカルブロック１および第２のローカルブロック２は、リードローカルアンプ３を介してグローバルリードビット線ＧＲＢＬ（以下、省略してグローバルビット線ＧＲＢＬという）に接続されている。

【0023】

リードローカルアンプ３は、ゲート回路としてのＮＡＮＤ回路３１と、出力回路としてのＮ型の出力トランジスタＮ３３と、第１のトランジスタとしてのＰ型のトランジスタＰ３１，Ｐ３２とによって構成されている。トランジスタＰ３１，Ｐ３２は、第１のローカルビット線ＬＲＢＬＡ［０］と第２のローカルビット線ＬＲＢＬＢ［０］との間に、第１のノードＬ３１を介して直列に接続されている。また、トランジスタＰ３１，Ｐ３２のゲートには、ＮＡＮＤ回路３１の出力信号Ｇが与えられている。ここで、トランジスタＰ３１，Ｐ３２のサイズは、トランジスタＰ３１，Ｐ３２と、第１のプリチャージトランジスタＰ１１または第２のプリチャージトランジスタＰ１２とが導通された状態において、後述するリードドライブトランジスタＮ４５（図２参照）のリーク電流を補償でき、かつ、後述する“Ｌ”データの読み出し動作に係る速度遅延が起こらないようなサイズに設定されている。換言すると、トランジスタＰ３１，Ｐ３２のサイズは、上記リードドライブトランジスタＮ４５のリーク電流を補償するのに必要な駆動能力になるように、すなわち、上記リーク電流の補償が可能な範囲内において駆動能力を低く設定されている。

【0024】

ゲート回路は、第１のローカルビット線ＬＲＢＬＡ［０］および第２のローカルビット線ＬＲＢＬＢ［０］に出力される信号に応じた信号を出力する。具体的に、ゲート回路は、第１のローカルビット線ＬＲＢＬＡ［０］または第２のローカルビット線ＬＲＢＬＢ［０］のいずれかがプリチャージ状態から変化したときに、出力が変化するように構成されている。図１では、ゲート回路として２入力のＮＡＮＤ回路３１を用いた例を示しており、一方の入力端子に第１のローカルビット線ＬＲＢＬＡ［０］が、他方の入力端子に第２のローカルビット線ＬＲＢＬＢ［０］がそれぞれ接続されている。ＮＡＮＤ回路３１の出力信号Ｇは、出力トランジスタＮ３３のゲートおよびトランジスタＰ３１，Ｐ３２のゲートに接続されている。なお、ゲート回路は、ＮＡＮＤ回路３１以外のゲート回路や組み合わせ回路で実現されていてもよい。

【0025】

出力回路は、ゲート回路（ＮＡＮＤ回路３１）の出力に応じた信号をグローバルビット線ＧＲＢＬに出力する。図１では、出力回路としてＮ型の出力トランジスタＮ３３を用いた例を示している。出力トランジスタＮ３３は、グローバルビット線ＧＲＢＬとグランドＶＳＳとの間に接続されている。

【0026】

－メモリセルの構成－
図２はメモリセルＭＣの構成を示す図である。図２に示すように、メモリセルＭＣは、ライトワード線ＷＷＬ（図１のＷＷＬＡ［０］～［ｘ］，ＷＷＬＢ［０］～［ｘ］に対応）、リードワード線ＲＷＬ（図１のＲＷＬＡ［０］～［ｘ］，ＲＷＬＢ［０］～［ｘ］に対応）、１対のライトビット線ＷＢＬ，ＮＷＢＬ（図１のＷＢＬ［０］，ＮＷＢＬ［０］に対応）およびローカルビット線ＬＲＢＬ（図１のＬＲＢＬＡ［０］，ＬＲＢＬＢ［０］に対応）と接続されており、デュアルポート（Dual-Port：ＤＰ）ＳＲＡＭ（Static Random Access Memory）セルを構成している。

【0027】

メモリセルＭＣは、４個のトランジスタＰ４１，Ｐ４２，Ｎ４１，Ｎ４２からなる保持回路４１と、一対のライトアクセストランジスタＮ４３，Ｎ４４と、リードドライブトランジスタＮ４５と、リードアクセストランジスタＮ４６とによって構成されている。保持回路４１は、Ｐ型のトランジスタＰ４１及びＮ型のトランジスタＮ４１からなるインバータ回路およびＰ型のトランジスタＰ４２及びＮ型のトランジスタＮ４２からなるインバータ回路を含み、両インバータ回路の入出力が接続された構成である。一対のライトアクセストランジスタＮ４３，Ｎ４４、リードドライブトランジスタＮ４５およびリードアクセストランジスタＮ４６は、Ｎ型トランジスタである。

【0028】

ライトアクセストランジスタＮ４３，Ｎ４４は、ライトビット線ＷＢＬ，ＮＷＢＬと保持回路４１との間に接続されている。そして、ライドワード線ＷＷＬが“Ｈ（Ｈｉｇｈレベル）”になったときに、ライトビット線ＷＢＬ，ＮＷＢＬを保持回路４１に導通させるアクセスゲート（トランスファゲート）としての役割を有する。

【0029】

リードドライブトランジスタＮ４５およびリードアクセストランジスタＮ４６は、ローカルビット線ＬＲＢＬとグランドＶＳＳとの間に直列接続されている。リードドライブトランジスタＮ４５のゲートは、保持回路４１の入出力ノード４１ａに接続され、リードアクセストランジスタＮ４６のゲートは、リードワード線ＲＷＬに接続されている。そして、リードワード線ＲＷＬおよび保持回路４１の入出力ノード４１ａが“Ｈ”になったときに、ローカルビット線ＬＲＢＬを“Ｌ（Ｌｏｗレベル）”にするようになっている。

【0030】

図１に戻り、グローバルビット線ＧＲＢＬには、プリチャージ回路５が接続されている。プリチャージ回路５は、第１および第２のプリチャージ信号ＳＰＲ１，ＳＰＲ２に応じて、グローバルビット線ＧＲＢＬをプリチャージしたり、プリチャージを解除したりする。具体的に、プリチャージ回路５は、第１のローカルブロック１のメモリセルＭＣまたは第２のローカルブロック２のメモリセルＭＣからデータが読み出される際に、グローバルビット線ＧＲＢＬのプリチャージを解除させるように動作する。

【0031】

＝半導体記憶回路の動作＝
以下、半導体記憶回路Ａの動作について、図面を参照して説明する。

【0032】

図３は半導体記憶回路Ａの読み出し動作について示すタイミングチャートである。まず、第１のローカルブロック１の構成要素である、読み出し対象のメモリセルＭＣ（以下、第１のメモリセルＭＣ１という）からデータを読み出す場合の動作について説明する。

【0033】

なお、第１および第２のローカルブロック１，２ともに読み出しがされていない状態（以下、未読み出し状態という）において、第１および第２のプリチャージ信号ＳＰＲ１，ＳＰＲ２は、ともに“Ｌ”であり、第１および第２のローカルビット線ＬＲＢＬＡ［０］，ＬＲＢＬＢ［０］は、ともに“Ｈ”にプリチャージされている。同様に、グローバルビット線ＧＲＢＬは、プリチャージ回路５によって“Ｈ”にプリチャージされている。この未読み出し状態において、ＮＡＮＤ回路３１の両入力端子には“Ｈ”が入力されるので、出力信号Ｇは“Ｌ”となり、トランジスタＰ３１，Ｐ３２はともにオン制御され、第１のローカルビット線ＬＲＢＬＡ［０］と第２のローカルビット線ＬＲＢＬＢ［０］との間は導通状態となっている。

【0034】

－“Ｈ”データの読み出し（第１のローカルブロック）－
ここでは、第１のメモリセルＭＣ１から“Ｈ”データの読み出し、すなわち、第１のメモリセルＭＣ１に含まれる保持回路４１の入出力ノード４１ａから“Ｌ”データが出力されている場合の読み出しについて説明する。

【0035】

まず、第１のプリチャージトランジスタＰ１１に“Ｈ”の第１のプリチャージ信号ＳＰＲ１が与えられ、第１のローカルビット線ＬＲＢＬＡ［０］のプリチャージが解除される。また、それと同時にグローバルビット線ＧＲＢＬのプリチャージが解除される。このとき、第２のプリチャージ信号ＳＰＲ２は、“Ｌ”のままであり、第２のローカルビット線ＬＲＢＬＢ［０］は“Ｈ”にプリチャージされている。その後、または、ほぼ同時に、第１のメモリセルＭＣ１に接続されたリードワード線ＲＷＬＡ［ｋ］（ｋはメモリセルＭＣ１のロウ方向のアドレスであり、０≦ｋ≦ｘを満たす整数）が“Ｈ”に駆動され、リードアクセストランジスタＮ４６がオン状態になる。一方で、保持回路４１の入出力ノード４１ａは、“Ｌ”なので、リードドライブトランジスタＮ４５はオフ状態である。

【0036】

ここで、前述のとおり、トランジスタＰ３１，Ｐ３２はオン状態であり、第１のローカルビット線ＬＲＢＬＡ［０］と第２のローカルビット線ＬＲＢＬＢ［０］間は導通状態になっている。

【0037】

また、第２のプリチャージトランジスタＰ１２がオン制御されているので、電源ＶＤＤから、第２のプリチャージトランジスタＰ１２およびトランジスタＰ３２，Ｐ３１を経由する回路（以下、第１の接続経路ＰＳ１ともいう。図１の太線参照）が導通されている。これにより、第１のローカルビット線ＬＲＢＬＡ［０］が“Ｈ”に保持され、ビットラインキーパーとしてのハイレベルラッチ動作が実現されている。したがって、仮にリードドライブトランジスタＮ４５にリーク電流が流れるような場合においても、第１のローカルビット線ＬＲＢＬＡ［０］が“Ｈ”に保持される。これにより、出力トランジスタＮ３３はオフ状態のままであり、グローバルビット線ＧＲＢＬに“Ｈ”データが読み出される。

【0038】

グローバルビット線ＧＲＢＬへの“Ｈ”データの読み出し後、第１のメモリセルＭＣ１に接続されたリードワード線ＲＷＬＡ［ｋ］及び第１のプリチャージ信号ＳＰＲ１が“Ｌ”に戻る。これにより、第１のローカルビット線ＬＲＢＬＡ［０］は、第１のプリチャージトランジスタＰ１１を介して再び“Ｈ”にプリチャージされ、未読出し状態に戻る。

【0039】

－“Ｌ”データの読み出し（第１のローカルブロック）－
次に、第１のメモリセルＭＣ１からの“Ｌ”データの読み出し、すなわち、第１のメモリセルＭＣ１に含まれる保持回路４１の入出力ノード４１ａから“Ｈ”データが出力されている場合の読み出しについて説明する。なお、（１）第１のローカルビット線ＬＲＢＬＡ［０］およびグローバルビット線ＧＲＢＬのプリチャージの解除動作、（２）第２のローカルビット線ＬＲＢＬＢ［０］の“Ｈ”のプリチャージ動作、（３）リードアクセストランジスタＮ４６のオン制御動作、に関しては、上記「“Ｈ”データ読み出し」と同様であり、その詳細な説明を省略する。

【0040】

“Ｌ”データ読み出しでは、第１のメモリセルＭＣ１の保持回路４１の入出力ノード４１ａが“Ｈ”なので、リードアクセストランジスタＮ４６に加えてリードドライブトランジスタＮ４５もオン状態となり、第１のローカルビット線ＬＲＢＬＡ［０］が“Ｌ”に駆動される。前述のとおり、トランジスタＰ３１，Ｐ３２の駆動能力が低く設定されているので、ＮＡＮＤ回路３１の出力信号Ｇが“Ｌ”から“Ｈ”に変わる。これにより、トランジスタＰ３１，Ｐ３２がオフ状態となり、第１のローカルビット線ＬＲＢＬＡ［０］と第２のローカルビット線ＬＲＢＬＢ［０］との接続（第１の接続経路ＰＳ１）が遮断される。また、出力トランジスタＮ３３がオン状態となり、グローバルビット線ＧＲＢＬに“Ｌ”データが読み出される。このように、“Ｌ”データ読み出しにおいては第１の接続経路ＰＳ１は“Ｌ”データ読み出しを妨げないような動作が実現されている。なお、図３では、第１のローカルビット線ＬＲＢＬＡ［０］の波形において、点線により、トランジスタＰ３１，Ｐ３２の駆動能力が十分に低く設定されていない場合の例を示している。このような場合、ＬＲＢＬＡ［０］の変化が遅くなることにより、出力信号Ｇの変化も遅くなり、グローバルリードビット線ＧＲＢＬへの読み出し速度が低下する原因となる場合がある。

【0041】

－第２のローカルブロックの読み出し動作－
次に、第２のローカルブロック２の構成要素である、読み出し対象のメモリセルＭＣ（以下、第２のメモリセルＭＣ２という）からデータを読み出す場合の動作について説明する。なお、第２のメモリセルＭＣ２からの“Ｈ”データおよび“Ｌ”データの読み出しにおいて、機能する構成要素が異なる場合があるが、基本的な動作は、第１のメモリセルＭＣ１の場合と同様である。したがって、ここでは第１のメモリセルＭＣ１からのデータ読み出し動作との相違点を中心に説明する。

【0042】

まず、第２のプリチャージトランジスタＰ１２に“Ｈ”の第２のプリチャージ信号ＳＰＲ２が与えられ、第２のローカルビット線ＬＲＢＬＢ［０］のプリチャージが解除される。また、それと同時にグローバルビット線ＧＲＢＬのプリチャージが解除される。

【0043】

一方で、第１のプリチャージ信号ＳＰＲ１は、“Ｌ”のままであり、第１のローカルビット線ＬＲＢＬＡ［０］は“Ｈ”にプリチャージされる。その後、または、ほぼ同時に、第２のメモリセルＭＣ２に接続されたリードワード線ＲＷＬＢ［ｍ］（ｍはメモリセルＭＣ２のロウ方向のアドレスであり、０≦ｍ≦ｘを満たす整数）が“Ｈ”に駆動され、第２のメモリセルＭＣ２の保持回路４１からのデータが第２のローカルビット線ＬＲＢＬＢ［０］に読み出される。

【0044】

“Ｈ”データの読み出しの場合、トランジスタＰ３１，Ｐ３２および第１のプリチャージトランジスタＰ１１がオン制御されているので、電源ＶＤＤから第１のプリチャージトランジスタＰ１１およびトランジスタＰ３１，Ｐ３２を経由する回路（以下、第２の接続経路ＰＳ２ともいう。図４の太線参照）が導通され、第２のローカルビット線ＬＲＢＬＢ［０］が“Ｈ”に保持され、ビットラインキーパーとしてのハイレベルラッチ動作が実現される。これにより、仮にリードドライブトランジスタＮ４５にリーク電流が流れるような場合においても、第２のローカルビット線ＬＲＢＬＢ［０］が“Ｈ”に保持される。これにより、出力トランジスタＮ３３はオフ状態のままであり、グローバルビット線ＧＲＢＬに“Ｈ”データが読み出される。

【0045】

“Ｌ”データの読み出しの場合、第２のローカルビット線ＬＲＢＬＢ［０］が“Ｌ”に駆動されると、前述のとおり、トランジスタＰ３１，Ｐ３２の駆動能力が低く設定されているので、ＮＡＮＤ回路３１の出力信号Ｇが“Ｌ”から“Ｈ”に変わる。これにより、トランジスタＰ３１，Ｐ３２がオフ状態となり、第１のローカルビット線ＬＲＢＬＡ［０］と第２のローカルビット線ＬＲＢＬＢ［０］との接続（第２の接続経路ＰＳ２）が遮断される。また、出力トランジスタＮ３３がオン状態となり、グローバルビット線ＧＲＢＬに“Ｌ”データが読み出される。

【0046】

以上のように、本実施形態によると、第１のローカルビット線ＬＲＢＬＡ［０］からのデータ読み出しの際には、第１の接続経路ＰＳ１に配置されたトランジスタＰ３１，Ｐ３２，Ｐ１２により、第１のローカルビット線ＬＲＢＬＡ［０］のハイレベルラッチ動作を実現している。同様に、第２のローカルビット線ＬＲＢＬＢ［０］からのデータ読み出しの際には、第２の接続経路ＰＳ２に配置されたトランジスタＰ３１，Ｐ３２，Ｐ１１によりハイレベルラッチ動作を実現している。

【0047】

ここで、非特許文献に記載されているように、ビットラインキーパーにおいて、ハイレベルラッチ動作を実現するためのトランジスタを単一のトランジスタで構成する場合、前述のとおり、リーク電流の補償に必要な駆動能力を満たしつつ低い駆動能力に設定する観点から、トランジスタのゲート長を大きくする等の必要があるため、ビットラインキーパーの機能を実現するためのトランジスタの専有面積が大きくなるという問題がある。

【0048】

これに対し、本実施形態では、第１のローカルビット線ＬＲＢＬＡ［０］および第２のローカルビット線ＬＲＢＬＢ［０］のハイレベルラッチ動作に、直列接続されたトランジスタＰ３１，Ｐ３２を使用している。このトランジスタＰ３１，Ｐ３２は直列接続されているため、従来技術（例えば、非特許文献に記載）のように、駆動能力を低下させるために、各トランジスタＰ３１，Ｐ３２の専有面積を大きくする必要がない。さらに、上記ハイレベルラッチ動作において、半導体記憶回路Ａが備えているプリチャージトランジスタＰ１１、Ｐ１２を、トランジスタＰ３１，Ｐ３２に直列接続されたトランジスタとして使用することができる。これにより、駆動能力を低下させつつ、従来技術と比較して、トランジスタＰ３１，Ｐ３２の専有面積をさらに小さくすることできる。または、トランジスタＰ３１，Ｐ３２の一方のみとプリチャージトランジスタＰ１１，Ｐ１２のみで駆動能力が十分小さければ、図５のように、トランジスタＰ３１，Ｐ３２の一方を削除することができる。図５では、トランジスタＰ３１，Ｐ３２のうち、トランジスタＰ３２を省いた例を示している。

【0049】

さらに、トランジスタＰ３１，Ｐ３２は、第１および第２のローカルビット線ＬＲＢＬＡ［０］，ＬＲＢＬＢ［０］のハイレベルラッチ動作で共用されるので、それぞれに対して１つずつビットラインキーパーを挿入する場合と比較して、リードローカルアンプ３の回路面積を大幅に削減することができる。具体的には、従来技術と比較して、リードローカルアンプ３周りの回路面積について、数十％程度の面積削減効果を得ることができる。

【0050】

（半導体記憶回路（リードローカルアンプ）の他の構成例）
図６は第１実施形態における半導体記憶回路の他の構成例を示す図である。

【0051】

図６の半導体記憶回路では、リードローカルアンプ３は、トランジスタＰ３１，Ｐ３２の間に直列接続された第２のトランジスタとしてのＰ型のトランジスタＰ３３，Ｐ３４とを含む。トランジスタＰ３３，Ｐ３４は、ゲートがグランドＶＳＳに接続され、常にオン状態になっている。トランジスタＰ３３，Ｐ３４は、第１の接続経路ＰＳ１または第２の接続経路ＰＳ２における回路の駆動能力を下げる機能を有する。これにより、図１の構成と比較して、トランジスタＰ３１，Ｐ３２の専有面積を小さくすることができる。例えば、微細プロセスでは、他のトランジスタと比較してゲート長が大きなトランジスタを配置する場合、レイアウトの制約等に起因して、ゲート長を大きくすることによるトランジスタの専有面積の増加に加えたさらなる面積の増加が必要となる。このような傾向は、ＦｉｎＦＥＴやナノワイヤＦＥＴのような三次元構造のトランジスタにおいて特に顕著である。このような場合に、トランジスタＰ３１，Ｐ３２の間に複数のトランジスタ（図５では２つのトランジスタＰ３３，Ｐ３４）を直列接続することにより、これらのトランジスタＰ３１～Ｐ３４のサイズを他のトランジスタに応じたサイズ（例えば、同じゲート長）にすることができる。

【0052】

さらに、トランジスタＰ３３，Ｐ３４は、トランジスタＰ３１，Ｐ３２と同様に、第１のローカルブロック１のためのビットラインキーパーと、第２のローカルブロック２のためのビットラインキーパーとの両方で機能させることができるようになっている。これにより、各ローカルブロック１，２に対応させてビットラインキーパーを用意する場合と比較して、回路面積を小さくすることができる。半導体記憶装置（半導体記憶回路）において、ローカルブロックの数は非常に膨大であり、トランジスタの共用化により大幅な面積削減が可能である。

【0053】

なお、本構成例において、トランジスタＰ３１，Ｐ３２の間に直列接続するトランジスタの数は、２つに限定されない。例えば、トランジスタＰ３３，Ｐ３４のうちのいずれか一方であってもよいし、３つ以上のトランジスタを直列に接続するようにしてもよい。さらに、トランジスタＰ３３，Ｐ３４が接続される位置は、トランジスタＰ３１とトランジスタＰ３２の間に限られず、例えば、ローカルビット線ＬＲＢＬＡ［０］とトランジスタＰ３１の間にトランジスタＰ３３を、ローカルビット線ＬＲＢＬＢ［０］とトランジスタＰ３２の間にトランジスタＰ３４を接続してもよい。また、トランジスタＰ３１，Ｐ３２の間にトランジスタを直列接続する場合において、直列に接続されるトランジスタの一部が並列接続され、直並列回路になっていてもよい。このような直列に接続または直並列に接続するトランジスタの数は、例えば、他のトランジスタとゲート長を揃えることができるように決定される。

【0054】

また、図７に示すように、リードローカルアンプ３のＰ型のトランジスタＰ３１，Ｐ３２のうちの一方（図７ではトランジスタＰ３１）のゲートが、ＮＡＮＤ回路３１の出力信号Ｇに代えて、グランドＶＳＳに接続されていてもよい。このとき、トランジスタＰ３１は、常にオン状態になっている。この場合においても、トランジスタＰ３１，Ｐ３２は、第１の接続経路ＰＳ１または第２の接続経路ＰＳ２における回路の駆動能力を下げる機能を有し、図１の構成と同様の効果を得ることができる。

【0055】

＜第２実施形態＞
＝半導体記憶回路の構成＝
図８は第２実施形態に係る半導体記憶装置の要部の構成例を示す図である。本実施形態では、グローバルビット線ＧＲＢＬに対して、複数の半導体記憶回路Ａが接続されている場合について説明する。具体的に、図８では、カラム方向に並べて配置された２つの半導体記憶回路Ａがグローバルビット線ＧＲＢＬに接続されている例を示している。２つの半導体記憶回路Ａは、回路構成が実質的に同じである。一方で、２つの半導体記憶回路Ａで接続先の信号が異なる部分が含まれている。なお、図８において、Ｇ１は、図面左側の半導体記憶回路Ａの複合ゲート回路３２の出力信号を示している。同様に、Ｇ２は、図面右側の半導体記憶回路Ａの複合ゲート回路３２の出力信号を示している。図９についても同様である。

【0056】

なお、具体的な図示は省略するが、半導体記憶装置は、図１のような構成の半導体記憶回路Ａがカラム方向および／またはロウ方向に複数段設けられており、少なくともその一部の半導体記憶回路Ａがリードローカルアンプ３を介してグローバルビット線ＧＲＢＬに接続された構成を有している。また、本実施形態に係る半導体記憶装置および半導体記憶回路Ａは、第１実施形態と共通の構成要素を含んでおり、ここでは相違点を中心に説明し、第１実施形態との共通部分に関して説明を省略する場合がある。例えば、各半導体記憶回路Ａは、第１実施形態と共通構成の第１のローカルブロック１及び第２のローカルブロック２と、第１実施形態と異なる構成を含むリードローカルアンプ３とを備えている。

【0057】

図８の半導体記憶回路Ａにおいて、リードローカルアンプ３は、ゲート回路としての複合ゲート回路３２と、出力回路としての出力トランジスタＮ３３と、第１のトランジスタとしてのＰ型のトランジスタＰ３１，Ｐ３２によって構成されている。

【0058】

複合ゲート回路３２には、第１のローカルビット線ＬＲＢＬＡ［０］および第２のローカルビット線ＬＲＢＬＢ［０］に加えて、カラムアドレス信号ＣＡ［１：０］が入力されている。そして、複合ゲート回路３２は、対応するカラムアドレス信号ＣＡ［１：０］がアクティブなときに、第１のローカルビット線ＬＲＢＬＡ［０］および第２のローカルビット線ＬＲＢＬＢ［０］に出力される信号に応じた信号を出力する。具体的に、複合ゲート回路３２は、対応するカラムアドレス信号ＣＡ［１：０］がアクティブな場合において、第１のローカルビット線ＬＲＢＬＡ［０］または第２のローカルビット線ＬＲＢＬＢ［０］のいずれかがプリチャージ状態から変化したときに、出力が変化する。なお、図８では、カラムアドレス信号ＣＡ［１：０］が“Ｌ”のとき、対応する半導体記憶回路Ａがアクティブになる回路構成例を示している。

【0059】

なお、カラム数は２カラムに限定されず、４，８，１６カラム構成等の他のカラム数であっても同様の構成で実現することができる。具体的に、カラム数に応じたビット数のカラムアドレス信号ＣＡを用いて、各半導体記憶回路Ａの複合ゲート回路３２に与えればよい。

【0060】

＝半導体記憶回路の動作＝
本実施形態において、“Ｈ”データおよび“Ｌ”データの読み出しにおける基本的な動作は、第１実施形態と同様である。したがって、ここでは第１実施形態のデータ読み出し動作と異なる点を中心に説明する。

【0061】

まず、読み出し対象となるメモリセルが含まれた半導体記憶回路Ａを示すカラムアドレス信号ＣＡ［１：０］が出力される。例えば、図面左側の半導体記憶回路Ａ（以下、半導体記憶回路Ａ１という）に読み出し対象となるメモリセル（以下、第３のメモリセルＭＣ３という）が含まれている場合、半導体記憶回路Ａ１のカラムアドレス信号ＣＡ［０］が“Ｌ”に設定され、図面右側の半導体記憶回路Ａ（以下、半導体記憶回路Ａ２という）のカラムアドレス信号ＣＡ［１］が“Ｈ”に設定される。

【0062】

次に、半導体記憶回路Ａ１において、第３のメモリセルＭＣ３が含まれているメモリセル群の読み出し動作が実施される。例えば、第３のメモリセルＭＣ３が第１のローカルブロック１に含まれる場合、第１実施形態の第１のメモリセルＭＣ１の読み出し動作と、第３のメモリセルＭＣ３が第２のローカルブロック２に含まれる場合、第１実施形態の第２のメモリセルＭＣ２の読み出し動作と同様の読み出し動作が行われる。

【0063】

一方で、半導体記憶回路Ａ２では、半導体記憶回路Ａ１の第３のメモリセルＭＣ３と同じリードワード線に接続されたメモリセルから第１または第２のローカルビット線ＬＲＢＬＡ［１］，ＬＲＢＬＢ［１］にデータが読み出される。例えば、第３のメモリセルＭＣ３が第１のローカルブロック１に含まれる場合、リードワード線ＲＷＬＡ［ｎ］（ｎは第３のメモリセルＭＣ３のロウ方向のアドレスであり、０≦ｎ≦ｘを満たす整数）に接続されたメモリセルＭＣから第１のローカルビット線ＬＲＢＬＡ［１］にデータが読み出される。同様に、例えば、第３のメモリセルＭＣ３が第２のローカルブロック２に含まれる場合、リードワード線ＲＷＬＢ［ｎ］に接続されたメモリセルＭＣから第２のローカルビット線ＬＲＢＬＢ［１］にデータが読み出される。しかしながら、カラムアドレス信号ＣＡ［１］が“Ｈ”であるため、半導体記憶回路Ａ２の複合ゲート回路３２の出力は変化せず、出力トランジスタＮ３３が駆動されることもない。

【0064】

これにより、グローバルビット線ＧＲＢＬには、半導体記憶回路Ａ１のデータのみが読み出される。

【0065】

以上のように、半導体記憶装置が、共通のグローバルビット線ＧＲＢＬに接続された複数の半導体記憶回路Ａ（図８では２つの半導体記憶回路Ａ１，Ａ２の場合を例示）を有する場合においても、各半導体記憶回路Ａにおいて、第１および第２のローカルビット線ＬＲＢＬＡ［１：０］，ＬＲＢＬＢ［１：０］のハイレベルラッチ動作に、トランジスタＰ３１，Ｐ３２を共有することができる。これにより、第１および第２のローカルビット線ＬＲＢＬＡ［１：０］，ＬＲＢＬＢ［１：０］のそれぞれに対して１つずつビットラインキーパーを挿入する場合と比較して、回路面積を小さくすることができる。

【0066】

なお、共通のグローバルビット線ＧＲＢＬに接続される半導体記憶回路Ａの数は、図８に示した２つに限定されず、３つ以上の半導体記憶回路Ａが接続されていてもよい。この場合、カラムアドレス信号ＣＡ［ｙ：０］（ｙは２以上の整数）のビット数を増加させるとともに、上記（第２実施形態）の説明と同様の構成を有する半導体記憶回路Ａを共通のグローバルビット線ＧＲＢＬに接続し、上記の説明と同様に動作させることで同様の効果が得られる。

【0067】

（半導体記憶回路（リードローカルアンプ）の他の構成例）
図９は第２実施形態における半導体記憶装置の要部の他の構成例を示す図である。なお、基本的な構成は、図８と同様であるため、ここでは、図８との相違点を中心に説明する。

【0068】

図９の半導体記憶回路Ａ１，Ａ２において、リードローカルアンプ３は、トランジスタＰ３１，Ｐ３２の間に直列接続された第２のトランジスタとしてのＰ型のトランジスタＰ３３，Ｐ３４とを含む。トランジスタＰ３３は、ゲートがグランドＶＳＳに接続され、常にオン状態になっている。トランジスタＰ３４は、ゲートに複合ゲート回路３２と同じカラムアドレス信号ＣＡ［１：０］が与えられている。具体的には、半導体記憶回路Ａ１のトランジスタＰ３４には、カラムアドレス信号ＣＡ［０］が与えられ、半導体記憶回路Ａ２のトランジスタＰ３４には、カラムアドレス信号ＣＡ［１］が与えられている。

【0069】

これにより、読み出し対象となるメモリセルＭＣが含まれている半導体記憶回路Ａでは、Ｐ型のトランジスタＰ３３，Ｐ３４がともにオン制御される。例えば、半導体記憶回路Ａ１に読み出し対象となるメモリセルが含まれている場合、図６の場合と同様に、半導体記憶回路Ａ１のトランジスタＰ３３，Ｐ３４は、第１の接続経路ＰＳ１（図１参照）または第２の接続経路ＰＳ２（図４参照）における回路（トランジスタ）の駆動能力を下げる機能を有する。

【0070】

一方で、読み出し対象となるメモリセルＭＣが含まれていない半導体記憶回路Ａ（例えば、半導体記憶回路Ａ２）では、Ｐ型のトランジスタＰ３４がオフ制御される。これにより、半導体記憶回路Ａ２において、半導体記憶回路Ａ１のデータ読み出しの際に、半導体記憶回路Ａ１のビットラインキーパーとしての機能を実現するための補償電流に対応する電流が半導体記憶回路Ａ２に流れることを防ぐことができる。具体的には、図９において、半導体記憶回路Ａ１と半導体記憶回路Ａ２とは、共通のプリチャージ信号ＳＰＲ１、ＳＰＲ２を使用してプリチャージを制御するとともに、共通のリードワード線ＲＷＬを使用している。したがって、半導体記憶回路Ａ２では、半導体記憶回路Ａ１のデータ読み出しの際に、半導体記憶回路Ａ１でオン制御されたトランジスタと対応するトランジスタがオン制御される。これにより、半導体記憶回路Ａ１と同様に、上記補償電流に対応する第１または第２の接続経路ＰＳ１，ＰＳ２における第１または第２のプリチャージトランジスタＰ１１，Ｐ１２、および、リードアクセストランジスタＮ４６がオン制御される。そこで、カラムアドレス信号ＣＡ［１］に基づいて、半導体記憶回路Ａ２のトランジスタＰ３４をオフ制御することにより、上記補償電流に対応する余分な貫通電流が流れないようにすることができる。

【0071】

なお、図９において、トランジスタＰ３１，Ｐ３２，Ｐ３４および第１または第２のプリチャージトランジスタＰ１１，Ｐ１２により、各接続経路ＰＳ１，ＰＳ２の全体の駆動能力が十分に低い場合、トランジスタＰ３３はなくてもかまわない。一方で、トランジスタＰ３１とトランジスタＰ３２の間に接続される第２のトランジスタの数を３個以上にしてもよい。さらに、第１実施形態と同様に、半導体記憶回路Ａ１，Ａ２において、トランジスタＰ３３，Ｐ３４が接続される位置は、トランジスタＰ３１とトランジスタＰ３２の間に限られず、例えば、ローカルビット線ＬＲＢＬＡ［０］とトランジスタＰ３１の間にトランジスタＰ３３を、ローカルビット線ＬＲＢＬＢ［０］とトランジスタＰ３２の間にトランジスタＰ３４を接続してもよい。

【0072】

また、第１実施形態において「半導体記憶回路の他の構成例」に記載した半導体記憶回路Ａを、本実施形態に適用してもよい。例えば、図８の半導体記憶回路Ａに代えて、図５～図７の半導体記憶回路Ａを適用してもよく、同様の効果が得られる。

【0073】

＜その他の実施形態＞
なお、上記の実施形態では、メモリセルＭＣから“Ｈ”データを読み出す際に、読み出し対象となるメモリセルＭＣが接続されたローカルビット線ＬＲＢＬがハイインピーダンスになる構成について説明したが、本開示に係る技術は、メモリセルＭＣから“Ｌ”データを読み出す際に、上記ローカルビット線ＬＲＢＬがハイインピーダンスになる構成であってもよい。この場合、半導体記憶回路Ａを構成する第１導電型としてのＰ型トランジスタの極性を反転させて、Ｎ型トランジスタとすればよい。具体的に、第１および第２のプリチャージトランジスタＰ１１，Ｐ１２をＮ型トランジスタに置き換え、このＮ型トランジスタのソースの接続先を電源ＶＤＤからグランドＶＳＳに変更する。また、トランジスタＰ３１，Ｐ３２をＮ型トランジスタに置き換える。加えて、図６では、トランジスタＰ３３，Ｐ３４をＮ型トランジスタに置き換え、置き換えたＮ型トランジスタのゲートの接続先をグランドＶＳＳから電源ＶＤＤに変更する。そして、図１および図４～図７では、ゲート回路の構成を、ＮＡＮＤ回路３１から、２入力のＮＯＲ回路に置き換えて一方の入力端子に第１のローカルビット線ＬＲＢＬＡ［０］を、他方の入力端子に第２のローカルビット線ＬＲＢＬＢ［０］を接続するようにすればよい。同様に、図８および図９では、ゲート回路の構成を、２入力ＡＮＤとＮＯＲの複合ゲート回路３２から、２入力ＯＲとＮＡＮＤの複合ゲート回路に変更すればよい。そして、プリチャージ信号ＳＰＲ１，ＳＰＲ２およびカラムアドレス信号ＣＡ［１：０］の極性を反転させるとよい。また、図２では、リードドライブトランジスタＮ４５およびリードアクセストランジスタＮ４６の極性を反転させてＰ型とし、リードドライブトランジスタＮ４５のソースの接続先をグランドＶＳＳから電源ＶＤＤに変更するとともに、リードワード線ＲＷＬを“Ｌ”アクティブ動作となるように変更する。

【0074】

また、上記実施形態では、メモリセルＭＣがデュアルポートＳＲＡＭセルである例を示したが、これに限定されない。例えば、メモリセルがＲＯＭセルＲＭＣであってもよい。図１０では、メモリセルがＲＯＭセルである構成例を示しており、図１０（ａ）が“Ｈ”データが記憶されたメモリセル、図１０（ｂ）が“Ｌ”データが記憶されたメモリセルを示している。図１０に示すように、ＲＯＭセルＲＭＣにはＮ型トランジスタＮ５が備えられており、ゲートがワード線ＷＬ，ドレインがビット線ＢＬに接続されている。そして、ソースは“Ｈ”データが記憶されたメモリセルはフローティング状態になっており、“Ｌ”データが記憶されたメモリセルはグランドＶＳＳに接続されている。そして、例えば、図１のメモリセルＭＣに代えてＲＯＭセルＲＭＣを配置し、ビット線ＢＬを第１のローカルビット線ＬＲＢＬＡ［０］または第２のローカルビット線ＬＲＢＬＢ［０］に、ワード線ＷＬをリードワード線ＲＷＬに接続することにより、第１実施形態と同様の作用効果を得ることができる。

【産業上の利用可能性】

【0075】

本開示によると、階層ビット線構造を有しており、ビットラインキーパーの機能を備えた半導体記憶回路を、小面積で実現することが可能になるので、半導体記憶回路及び半導体記憶回路を有する半導体記憶装置の性能向上に有用である。

【符号の説明】

【0076】

Ａ 半導体記憶回路
ＭＣ メモリセル
３１ ＮＡＮＤ回路（ゲート回路）
Ｎ３３ 出力トランジスタ（出力回路）
Ｐ１１ 第１のプリチャージトランジスタ
Ｐ１２ 第２のプリチャージトランジスタ
Ｐ３１ トランジスタ（第１のトランジスタ）
Ｐ３２ トランジスタ（第１のトランジスタ）
ＬＲＢＬＡ［０：１］ 第１のローカルリードビット線
ＬＲＢＬＢ［０：１］ 第２のローカルリードビット線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】