特許 7057990 クロック同期式シリアルデータ受信回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-04-13

(45)【発行日】2022-04-21

(54)【発明の名称】クロック同期式シリアルデータ受信回路

(51)【国際特許分類】

   H04L 25/40 20060101AFI20220414BHJP

   H04L 7/00 20060101ALI20220414BHJP

【ＦＩ】

H04L25/40 R

H04L7/00 080

【請求項の数】 2

(21)【出願番号】P 2017040321

(22)【出願日】2017-03-03

(65)【公開番号】P2018148338

(43)【公開日】2018-09-20

【審査請求日】2019-11-01

【前置審査】

(73)【特許権者】

【識別番号】596048581

【氏名又は名称】株式会社ジャパン・アイディー

(73)【特許権者】

【識別番号】598044464

【氏名又は名称】株式会社ピーエーネット技術研究所

(73)【特許権者】

【識別番号】504228634

【氏名又は名称】株式会社ナック企画

(74)【代理人】

【識別番号】100095337

【弁理士】

【氏名又は名称】福田 伸一

(72)【発明者】

【氏名】坂本 博之

(72)【発明者】

【氏名】高橋 裕司

【審査官】白井 亮

(56)【参考文献】

【文献】特開昭５９－１７６８１２（ＪＰ，Ａ）

【文献】特開２０１１－１９７９８１（ＪＰ，Ａ）

【文献】特開平０８－１８５３６３（ＪＰ，Ａ）

【文献】特開２００５－２６７５８０（ＪＰ，Ａ）

【文献】特開２００３－０８５１２３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ２５／４０

Ｈ０４Ｌ ７／００

(57)【特許請求の範囲】

【請求項1】

少なくとも、シリアルデータ信号、シリアルクロック信号、セレクト信号の３つの信号入力端子を有し、前記セレクト信号がアクティブになっている間に、前記シリアルデータ信号を前記シリアルクロック信号の変化タイミングで取り込み、１ビットのデータを受信する毎にシフトして基準ビット数のパラレルデータに変換するモジュール構造のクロック同期式シリアルデータ受信回路において、
前記セレクト信号がアクティブになっている間に検出した前記シリアルクロック信号の数を計数し、その計数値が前記基準ビット数の自然数倍になると、取込タイミング判定信号を出力し、その計数値が前記基準ビット数の自然数倍＋１になると、前記取込タイミング判定信号を停止する取込タイミング判定手段と、
前記取込タイミング判定手段により前記取込タイミング判定信号が出力されている期間内に、前記セレクト信号がインアクティブになった場合に限り、前記パラレルデータを受信データとして確定する受信データ確定手段と、
を備えることを特徴とするクロック同期式シリアルデータ受信回路。

【請求項2】

前記シリアルデータ信号を前記基準ビット数だけシフトさせた次段用シリアルデータ信号を出力可能としたことを特徴とする請求項１に記載のクロック同期式シリアルデータ受信回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、少なくとも、シリアルデータ信号、シリアルクロック信号、セレクト信号の３つの信号入力を有し、前記セレクト信号がアクティブになっている間に、シリアルデータ信号をシリアルクロック信号の変化タイミングで取り込み、１ビットのデータを受信する毎にシフトして基準ビット数のパラレルデータに変換するクロック同期式シリアルデータ受信回路と、このクロック同期式シリアルデータ受信回路を複数能動的に接続するバスシステムに関する。

【背景技術】

【0002】

各種コンピュータシステム、遊技機等の機械装置における部品間、あるいは、基板間のデータ転送に、クロック同期式シリアルデータ転送方式が広く使われている。このクロック同期式シリアルデータ転送方式では、データ信号線にて送信されるシリアルデータから、クロック信号のクロック（例えば、立ち上がりタイミング）に合わせて１ビットずつデータ受信するものである。

【0003】

そして、クロック同期式シリアルデータ転送方式において、ノイズ等の影響により偶発的に生じるデータの伝送誤りについては、システム全体の設計方針により、その取り扱いが決められる。一般的に、伝送誤りが生じた際は、伝送誤りが生じたことを相手方に通知して再送信を要求する、という処理を行う。しかしながら、遊技機のように劣悪なノイズ環境下にて動作する機械装置の場合、通信エラーが少なからず生じるため、その都度、再送信要求を行っていたのでは、スループット低下の要因となり、迅速な遊技進行に支障を来す可能性が有り、好ましくない。

【0004】

なお、短い間隔で定期的にデータが転送される場合、一部の受信データに誤りがあっても、再送信の要求を行わないで、単にその誤りのあるデータを無視して受け取らず、次のデータを待つだけで、再送信と同じ効果が得られる場合がある。例えば、特許文献１に記載の遊技機においては、Ｎ×Ｍ個のランプを高速度で繰り返し駆動するために、演出制御基板からランプ接続基板へ、２ｍＳ程度の短周期で描画データを送信するので、描画データにビット化けが生じていたら、その描画データを破棄してランプ駆動を行わせないのである。このように、異常な描画データによるランプ駆動を破棄しても、人間の視覚とランプ点灯周期との関係から、全体として何ら問題になることはない。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２００９－２７９２５２号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１に記載された発明では、異常検出回路が受信データの異常を検出する根拠が、受け取るデータの内容（コモンデータＣＯＭ１～ＣＯＭ４のいずれか１ビットのみ１になるのが正常で、それ以外は異常）に依存しており、汎用的なクロック同期式シリアルデータ転送回路に応用することは難しい。すなわち、このように単純な判定条件による異常検知ができなければ、短期間に定期的に送信される描画データの破棄を適切に行う事は難しいのである。

【0007】

また、一般的に、ノイズの影響でビット化けが生じるということは、クロック信号の立ち上り、又は、立ち下がり（以下「エッジ」と言う。）においてシリアルデータ信号にノイズが乗り、本来Ｈレベルと認識すべきところＬレベル（あるいは、その逆）と誤認識することであるが、ノイズは一般的に非常に短い時間の電圧変化であるので、丁度クロック信号のエッジのタイミングでシリアルデータ信号にノイズが乗ることはまれである。

【0008】

一方、クロック信号にノイズが乗った場合、短い時間の電圧変化であっても、電子回路としてはエッジとして認識してしまうため、シリアルデータのビット位置がずれるというデータ異常が生じてしまうことになる。しかもクロック信号のどの部分にノイズが乗ってもデータ異常が発生してしまうので、こちらの発生頻度の方が高いのである。

【0009】

このようなノイズによるビット位置のずれが生じた場合、特許文献１に記載の発明における異常検出回路では検出できず、ビット位置が本来の位置からずれたままのランプ演出を実行してしまい、不自然なランプ演出を実行してしまう危険性がある。

【0010】

本発明は上記事情に鑑みてなされたものであり、ノイズの影響でクロック信号を誤認識した場合、簡単にその伝送誤りを検出し、そのデータを無視するクロック同期式シリアルデータ受信回路と、このクロック同期式シリアルデータ受信回路を複数能動的に接続するバスシステムを提供することを目的とする。

【課題を解決するための手段】

【0011】

上記の課題を解決するために、請求項１に係る発明は、少なくとも、シリアルデータ信号、シリアルクロック信号、セレクト信号の３つの信号入力端子を有し、前記セレクト信号がアクティブになっている間に、前記シリアルデータ信号を前記シリアルクロック信号の変化タイミングで取り込み、１ビットのデータを受信する毎にシフトして基準ビット数のパラレルデータに変換するモジュール構造のクロック同期式シリアルデータ受信回路において、前記セレクト信号がアクティブになっている間に検出した前記シリアルクロック信号の数を計数し、その計数値が前記基準ビット数の自然数倍になると、取込タイミング判定信号を出力し、その計数値が前記基準ビット数の自然数倍＋１になると、前記取込タイミング判定信号を停止する取込タイミング判定手段と、前記取込タイミング判定手段により前記取込タイミング判定信号が出力されている期間内に、前記セレクト信号がインアクティブになった場合に限り、前記パラレルデータを受信データとして確定する受信データ確定手段と、を備えることを特徴とする。

【0012】

また、請求項２に係る発明は、前記請求項１に記載のクロック同期式シリアルデータ受信回路において、前記シリアルデータ信号を前記基準ビット数だけシフトさせた次段用シリアルデータ信号を出力可能としたことを特徴とする。

【0013】

また、請求項３に係る発明は、マスター側デバイスから、少なくとも、前記基準ビット数×Ｍ（Ｍは２以上の自然数）の前記シリアルデータ信号、前記シリアルクロック信号、前記セレクト信号が供給され、前記請求項２に記載のクロック同期式シリアルデータ受信回路がＭ段カスケード接続されるスレーブ側デバイスに設けられ、前記Ｍ段の前記クロック同期式シリアルデータ受信回路でそれぞれ確定された前記受信データから、「基準ビット数×Ｍ」のパラレルデータが得られるように、前記Ｍ段の前記クロック同期式シリアルデータ受信回路を能動的に接続するバスシステムであって、前記シリアルデータ信号を予め定めた初段の前記クロック同期式シリアルデータ受信回路におけるシリアルデータ信号入力端子のみに供給するシリアルデータ信号線と、前記シリアルクロック信号を全ての前記クロック同期式シリアルデータ受信回路におけるシリアルクロック信号入力端子に供給するシリアルクロック信号線と、前記セレクト信号を全ての前記クロック同期式シリアルデータ受信回路におけるセレクト信号入力端子に供給するセレクト信号線と、ｎ段目（１≦ｎ＜Ｍ）の前記クロック同期式シリアルデータ受信回路における次段用シリアルデータ信号出力端子と、ｎ＋１段目の前記クロック同期式シリアルデータ受信回路におけるシリアルデータ信号入力端子とを接続する次段用シリアルデータ信号線と、を含むことを特徴とする。

【発明の効果】

【0014】

本発明に係るクロック同期式シリアルデータ受信回路によれば、ノイズの影響でクロック信号を誤認識した場合、簡単にその伝送誤りを検出し、そのデータを無視することができる。また、本発明に係るバスシステムによれば、Ｍ個のクロック同期式シリアルデータ受信回路をカスケード接続して、基準ビット数のＭ倍のビット数に対応するクロック同期式シリアルデータ受信機能を実現できる。

【図面の簡単な説明】

【0015】

【図1】本発明に係るクロック同期式シリアルデータ受信回路を備える遊技機の概略構成図である。

【図2】本発明に係るクロック同期式シリアルデータ受信回路の実施形態を示す回路構成図である。

【図3】本実施形態のクロック同期式シリアルデータ受信回路で正常な通信データを受信したときのタイミングチャートである。

【図4】本実施形態のクロック同期式シリアルデータ受信回路で異常な通信データを受信したときのタイミングチャートである。

【図5】４つのクロック同期式シリアルデータ受信回路をカスケード接続可能なバス構造を備えたスレーブ側デバイスの概略構成図である。

【発明を実施するための形態】

【0016】

以下、本発明に係るクロック同期式シリアルデータ受信回路の実施形態を、添付図面に基づいて詳細に説明する。

【0017】

図１に例示する遊技機１００は、遊技球を用いた弾球遊技を行えるぱちんこ式遊技機である。遊技機１００における主な遊技進行の制御等を担う主制御基板２００は、各種の遊技機能装置を制御する。遊技機１００の適所に設けられた液晶表示装置や装飾ランプ等による演出制御を主として行う副制御基板３００は、例えば、ランプ接続基板４００へランプ駆動用の指令信号を送信し、これを受けたランプ接続基板４００から各種ランプ１１０へ駆動信号が出力され、ランプ演出が実行される。

【0018】

ここで、副制御基板３００は、クロック同期式シリアルデータを送信するマスター側デバイスであり、ランプ接続基板４００は、クロック同期式シリアルデータを受信するスレーブ側デバイスである。そして、ランプ接続基板４００には、受信したクロック同期式シリアルデータをパラレルデータに変換して出力するクロック同期式シリアルデータ受信回路１を備える。このクロック同期式シリアルデータ受信回路１は、パチンコ式遊技機に限らず、回胴式遊技機であっても、マスター側デバイスからスレーブ側デバイスへクロック同期式シリアルデータを送信する場合には、スレーブ側デバイスに用いることができる。

【0019】

図２は、上述したクロック同期式シリアルデータ受信回路１の実施形態を示す回路構成図である。このクロック同期式シリアルデータ受信回路１は、シフトレジスタ１１、ラッチ１２、カウンタ１３を主要な構成とし、その外、アンド回路１４、負論理のオア回路１５ａ、ノット回路１５ｂを用いる。このクロック同期式シリアルデータ受信回路１への入力信号は、シリアルデータ信号ＳＤ、シリアルクロック信号ＳＣＫ、セレクト信号ＳＥＬ、及び、クリア信号ＣＬＲである。

【0020】

クリア信号ＣＬＲは、通常時にＨレベルの負論理信号であり、ラッチ１２のＣＬＲ端子、オア回路１５ａを介してシフトレジスタ１１およびカウンタ１３のＣＬＲ端子に、それぞれ入力される。よって、クリア信号ＣＬＲがＬレベルになると、シフトレジスタ１１、ラッチ１２、カウンタ１３が初期化される。

【0021】

セレクト信号ＳＥＬは、通常時にＨレベルの負論理信号であり、ノット回路１５ｂおよびオア回路１５ａを介してシフトレジスタ１１およびカウンタ１３のＣＬＲ端子にそれぞれ入力される。セレクト信号ＳＥＬがＨレベルの通常時は、シフトレジスタ１１およびカウンタ１３は初期状態のまま動作を停止している。一方、セレクト信号ＳＥＬがＬレベルになると、シフトレジスタ１１およびカウンタ１３のＣＬＲ端子がＨレベルとなり、動作できる状態となる。

【0022】

また、セレクト信号ＳＥＬが一方の入力端子に与えられるアンド回路１４の出力は、後述するカウンタ１３のＱ３出力がＨレベルに反転して、且つセレクト信号ＳＥＬがＨレベルになるまで、Ｌレベルのまま変動しない。よって、アンド回路１４の出力がＨレベルに変わって、ラッチ１２のＣＫ端子に入力されるまで、ラッチ１２の出力（例えば、８ビット）は前回ラッチした出力を保持した状態である。

【0023】

シフトレジスタ１１は、ＣＫ端子に入力されたシリアルクロック信号ＳＣＫの立ち上りのタイミングで、Ｄ端子に入力されたシリアルデータ信号ＳＤの信号レベルをＱＡ端子に出力する。同じタイミングで、ＱＢ端子にはＱＡ端子に出力されていた信号レベルが出力される。以下同様に、ＱＨ端子まで隣の端子の信号がシフトされる。

【0024】

このシフトレジスタ１１によるシリアルクロック信号の受信タイミングを図３および図４に基づき説明する。先ず、図３に基づき、シリアルデータ信号を正常に受信した場合を説明する。

【0025】

セレクト信号ＳＥＬがＬレベルの間、シフトレジスタ１１は動作可能になるので、シリアルクロック信号ＳＣＫ（Ｔ１～Ｔ８まで８つのクロックパルス信号を含む）における各クロックパルスの立ち上がりエッジのタイミングで、シリアルデータ信号ＳＤのデータを取り込み、ＱＡからＱＨまでシフトしていく。具体的には、第１クロックパルスＴ１の立ち上がりエッジでシリアルデータ信号ＳＤから第１ビットのデータ「１」をＱＡにレジストする。続いて、第２クロックパルスＴ２の立ち上がりエッジでシリアルデータＳＤから第２ビットのデータ「１」をＱＡにレジストし、既にＱＡにレジストされていた第１ビットのデータ「１」はＱＢにシフトする。同様に、第３クロックパルスＴ３～第８クロックパルスＴ８まで第３～第８ビットのデータ「０」「０」「１」「０」「１」「０」を受信し、ＱＡ～ＱＨまでに８ビット分のデータをストアする。

【0026】

なお、シフトレジスタ１１のＱＡ～ＱＨにそれぞれストアされたビットデータは、ラッチ１２のデータ入力端子Ｄ０～Ｄ７に与えられるが、アンド回路１４の出力信号（後に詳述）がラッチ１２のＣＫ端子に入力されるまで、ラッチ１２の出力端子Ｑ０～Ｑ７にラッチされることはない。また、シフトレジスタ１１のＱＨは、クロック同期式シリアルデータ受信回路１の外部へ取り出せるようにしてある。このＱＨより得られる信号は、シリアルデータ信号ＳＤを８ビットシフトしたシリアルデータ信号であり、次段用シリアルデータ信号（後に詳述）として用いることができる。

【0027】

一方、セレクト信号ＳＥＬがＬレベルになって、カウンタ１３が動作を開始したときは初期状態なので、Ｑ０～Ｑ３端子の出力はＬレベルのままである。その後に入力されるシリアルクロック信号ＳＣＫの立ち上りのタイミングでカウント値をインクリメントし、その結果を２進数でＱ０からＱ３に出力する。このカウンタ１３において、ビット３に該当するＱ３端子の出力信号ＴＰ１は、シリアルクロック信号ＳＣＫの８つ目パルス（第８クロックパルスＴ８）の立ち上がりタイミングでＨレベルになる。

【0028】

また、カウンタ１３におけるＱ３端子の出力信号ＴＰ１は、自らのＬＤ端子に入力されている。ＬＤ端子がＨレベルのときに入力されたＣＫ端子の立ち上りのタイミングで、Ｄ０からＤ３の入力信号がＱ０からＱ３に出力される。本構成例のカウンタ１３では、Ｄ０はＨレベル、Ｄ１からＤ３は全てＬレベルに接続されているので、Ｑ０～Ｑ３出力のカウント値は再び「１」に戻ることとなる。すなわち、Ｑ３端子の出力信号ＴＰ１は、ＣＬＲ端子がＨレベルになった後のＣＫ端子の立ち上りの数８ｎ個目で（ｎは任意の自然数）、ＬレベルからＨレベルになり、８ｎ＋１個目で再びＬレベルになることになる。

【0029】

したがって、このカウンタ１３は、「セレクト信号がアクティブになっている間に検出したシリアルクロック信号の数を計数し、その計数値が基準ビット数（例えば、８）の自然数倍になると、取込タイミング判定信号を出力する取込タイミング判定手段」として機能するものである。なお、本実施形態のクロック同期式シリアルデータ受信回路１においては、パラレルデータとして出力する基準ビット数を８としたので、転送するデータのビット数が８になったと考えられるタイミング（シリアルクロック信号ＳＣＫのクロックパルスを８個まで計数したタイミング）で、カウンタ１３の出力であるＱ３端子の出力信号ＴＰ１をＨレベルにするが、基準ビット数が１６や３２の場合でも同様に、シリアルクロック信号ＳＣＫのクロックパルスを１６あるいは３２までカウントしたタイミングでＱ３端子の出力信号ＴＰ１をＨレベルにするよう構成しておけば良い。

【0030】

上述したカウンタ１３のＱ３出力ＴＰ１は、アンド回路１４でセレクト信号ＳＥＬとＡＮＤされて、ラッチ１２のＣＫ端子に入力されている。したがって、クロック同期式シリアルデータ受信回路１に入力されたシリアルクロック信号ＳＣＫのクロックパルスが８ｎ個となった後、８ｎ＋１個になる前に、セレクト信号ＳＥＬがＨレベルになった場合に限り、アンド回路１４の出力信号ＴＰ２はＨレベルとなり、ラッチ１２のＣＫ端子に入力されることとなる。ラッチ１２は、ＣＫ端子に立ち上り信号（アンド回路１４の出力信号ＴＰ２の立ち上がりエッジ）が入力されると、Ｄ０からＤ７の入力信号をラッチしてＱ０からＱ７端子に出力する。すなわち、最初に送信された第１ビット（最下位ビットＬＳＢ）がＱ７端子に、第２ビットがＱ６端子に、第３ビットがＱ５端子に、第４ビットがＱ４端子に、第５ビットがＱ３端子に、第６ビットがＱ２端子に、第７ビットがＱ１端子に、最後に送信された第８ビット（最上位ビットＭＳＢ）がＱ０端子に、それぞれラッチされ、８ビットのパラレル信号を得ることができる。

【0031】

したがって、アンド回路１４は、「取込タイミング判定手段（カウンタ１３）により取込タイミング判定信号（Ｑ３端子の出力信号ＴＰ１）が出力されている期間内に、セレクト信号ＳＥＬがインアクティブになった場合に限り、パラレルデータを受信データとして確定する受信データ確定手段」として機能するものである。なお、セレクト信号ＳＥＬがＨレベルになると、カウンタ１３のＣＬＲ端子への入力がＬレベルとなって動作停止するため、Ｑ３端子の出力信号ＴＰ１がＬレベルとなってしまう。このため、アンド回路１４の出力信号ＴＰ２がＨレベルでいる期間は短い（図３を参照）が、ラッチ１２によるＱ０端子～Ｑ７端子へのラッチ動作は、ＣＫ端子への立ち上りエッジ検出タイミングで動作するので支障ない。

【0032】

次に、図４に基づき、シリアルデータ信号を正常に受信できなかった場合を説明する。

【0033】

シリアルクロック信号ＳＣＫにノイズが乗り、このノイズをクロックパルスＴ５と誤認識したため、本来なら５個目のパルスをクロックパルスＴ６、６個目のパルスをクロックパルスＴ７、７個目のパルスをクロックパルスＴ８、８個目のクロックパルスをＴ９としてカウントしてしまうこととなる。なお、ノイズは、図４のように非常に狭い幅の信号であることが多いが、幅の狭い信号であっても、クロック信号のように立ち上がりエッジに基づいて回路が動作する場合、正常な信号と誤認してしまうのである。

【0034】

上記のように、ノイズによるクロックパルスの誤検知が起きると、セレクト信号ＳＥＬがインアクティブであるＨレベルになったタイミングで、シフトレジスタ１１の出力端子ＱＡ～ＱＨからは、「０１０１１００１」という誤ったデータが出力されており、これをラッチ１２が出力端子Ｑ０～Ｑ７に取り込んでしまうと、通信エラーとなり、誤ったパラレル信号による機器動作が実行され、装置自体の信頼性を損なう危険性がある。

【0035】

しかして、本実施形態に係るクロック同期式シリアルデータ受信回路１は、取込タイミング判定手段としてのカウンタ１３と、受信データ確定手段としてのアンド回路１４を備えているので、誤ったデータをラッチ１２の出力端子Ｑ０～Ｑ７に取り込ませることを防止できる。すなわち、本来なら７個目のパルスをクロックパルスＴ８とカウントしてしまうために、カウンタ１３のＱ３端子の出力信号ＴＰ１は、クロックパルスＴ８の立ち上がりエッジ検出でＨレベルになった後、クロックパルスＴ９の立ち上がりエッジ検出でＬレベルに戻ることから、その後にセレクト信号ＳＥＬがＨレベルに立ち上がっても、アンド回路１４の出力信号ＴＰ２はＨレベルにならず、ラッチ１２のＣＫ端子はＬレベルのまま変化しないので、ラッチ１２の出力端子Ｑ０～Ｑ７に誤ったデータがラッチされることはない。

【0036】

このように、セレクト信号ＳＥＬがＬレベルの間の、どのタイミングでシリアルクロック信号ＳＣＫにノイズが乗っても、ノイズをクロックパルスと誤検知するようなエラーを生じる危険性はあるが、本実施形態のクロック同期式シリアルデータ受信回路１においては、どのようなタイミングでクロックパルスの誤検知が生じた場合でも、ラッチ１２の出力端子Ｑ０～Ｑ７に誤ったデータをラッチすることを防げる。なお、セレクト信号ＳＥＬがＬレベルの間に、シリアルデータ信号ＳＤにノイズが乗って、データの内容自体に誤りが生ずる可能性もある。しかしながら、極めて時間幅の短いノイズが、ちょうどシリアルクロック信号ＳＣＫのクロックパルス立ち上がりエッジと同タイミングで生じる可能性は極めて低いので、実用上、問題ないと考えられる。

【0037】

以上説明したように、本実施形態に係るクロック同期式シリアルデータ受信回路１によれば、ノイズの影響でクロック信号を誤認識した場合、簡単にその伝送誤りを検出し、そのデータを無視することで、誤りデータによる機器動作が実行されてしまうことを未然に防止し、装置自体の信頼性を損なう危険性を回避できる。

【0038】

なお、本実施形態に係るクロック同期式シリアルデータ受信回路１単独では、予め定めた基準ビット数のパラレル信号出力にしか対応できない。しかしながら、複数のクロック同期式シリアルデータ受信回路１を機能的に接続すると、基準ビット数の自然数倍のビット数にも対応できる。図５に基づいて、複数のクロック同期式シリアルデータ受信回路１を機能的に接続するためのバスシステム２について説明する。

【0039】

マスター側デバイス３０１は、クロック同期式シリアルデータの送信元で有り、ワイヤハーネス等を介して、スレーブ側デバイス４０１にシリアルデータ信号ＳＤ、シリアルクロック信号ＳＣＫ、セレクト信号ＳＥＬ、クリア信号ＣＬＲが供給される。これらの信号を受けるスレーブ側デバイス４０１の入力側にバスシステム２を設けてある。また、本実施形態で示すバスシステム２は、クロック同期式シリアルデータ受信回路１を最大４つまで機能的に接続できる構造で、モジュール化したクロック同期式シリアルデータ受信回路１を装着可能な第１ソケット２１、第２ソケット２２、第３ソケット２３、第４ソケット２４を備える。

【0040】

なお、複数のクロック同期式シリアルデータ受信回路１を取り付ける場合、第１ソケット２１から順に装着する必要がある。また、クロック同期式シリアルデータ受信回路１を取り付けるソケットの数は、特に限定されるものではなく、Ｍ段（Ｍは２以上の自然数）カスケード接続するためには、Ｍ個のソケットを設けておけば良い。図５に示すバスシステム２においては、第１ソケット２１と第２ソケット２２にだけモジュール化したクロック同期式シリアルデータ受信回路１を装着し、第３ソケット２３と第４ソケット２４は空きのままで用いるものとした。この場合、空きの第３，第４ソケット２３，２４にダミーモジュールなどを装着する必要は無く、第１，第２ソケット２１，２２に装着した２つのクロック同期式シリアルデータ受信回路１だけで、シリアルデータの受信ポートとして機能させることができる。

【0041】

マスター側デバイス３０１からのシリアルデータ信号を受けるシリアルデータ信号線Ｌ１は、初段である第１ソケット２１に装着した第１クロック同期式シリアルデータ受信回路１Ａにおけるシリアルデータ信号入力端子のみに接続する。

【0042】

一方、マスター側デバイス３０１からのシリアルクロック信号ＳＣＫを受けるシリアルクロック信号線Ｌ２は、第１～第４ソケット１２～２４に装着される第１～第４クロック同期式シリアルデータ受信回路１Ａ～１Ｄの各シリアルクロック信号入力端子に接続する。マスター側デバイス３０１からのセレクト信号ＳＥＬを受けるセレクト信号線Ｌ３は、第１～第４ソケット１２～２４に装着される第１～第４クロック同期式シリアルデータ受信回路１Ａ～１Ｄの各セレクト信号入力端子に接続する。マスター側デバイス３０１からのクリア信号ＣＬＲを受けるクリア信号線Ｌ４は、第１～第４ソケット１２～２４に装着される第１～第４クロック同期式シリアルデータ受信回路１Ａ～１Ｄの各クリア信号入力端子に接続する。すなわち、シリアルクロック信号ＳＣＫ、セレクト信号ＳＥＬ、クリア信号ＣＬＲは、同じタイミングで第１～第４クロック同期式シリアルデータ受信回路１Ａ～１Ｄに供給されることとなる。

【0043】

初段の第１クロック同期式シリアルデータ受信回路１Ａにおける次段用シリアルデータ信号出力端子ＱＨは、第２段用シリアルデータ信号線Ｌ５１によって、２段目の第２クロック同期式シリアルデータ受信回路１Ｂにおけるシリアルデータ信号入力端子と接続され、次段用シリアルデータ信号が第１クロック同期式シリアルデータ受信回路１Ａから第２クロック同期式シリアルデータ受信回路１Ｂへ供給される。この次段用シリアルデータ信号は、マスター側デバイス３０１からのシリアルデータ信号ＳＤを８ビットシフトしたシリアルデータ信号であるから、第８クロックパルスの立ち上がりエッジ検出でシリアルデータ信号ＳＤの第１ビットが第２クロック同期式シリアルデータ受信回路１Ｂのシリアルデータ信号入力端子へ供給されるようになり、第９クロックパルスの立ち上がりエッジ検出で、第２クロック同期式シリアルデータ受信回路１Ｂ内のシフトレジスタ１１の出力端子ＱＡにシリアルデータ信号ＳＤの第１ビットがレジストされる。

【0044】

すなわち、セレクト信号ＳＥＬがＬレベルになっている間に、シリアルデータ信号ＳＤによって１６ビットのシリアルデータが送信され、シリアルクロック信号ＳＣＫの１６個のクロックパルスで１６ビットのデータを取り込むと、第１ビット～第８ビットが第２クロック同期式シリアルデータ受信回路１Ｂの出力信号線Ｌ６Ｂより出力され、第９ビット～第１６ビットが第１クロック同期式シリアルデータ受信回路１Ａの出力信号線Ｌ６Ａより出力されるので、第１クロック同期式シリアルデータ受信回路１Ａと第２クロック同期式シリアルデータ受信回路１Ｂをカスケード接続すると、基準ビット数（８）の２倍のビット数（１６）のシリアルデータに対応させることができる。

【0045】

同様に、第３クロック同期式シリアルデータ受信回路１Ｃを第３ソケット２３にセットすれば、第３段用シリアルデータ信号線Ｌ５２によって、第２クロック同期式シリアルデータ受信回路１Ｂにおける次段用シリアルデータ信号出力端子ＱＨと第３クロック同期式シリアルデータ受信回路１Ｃにおけるシリアルデータ信号入力端子とが接続され、第１ビット～第８ビットが第３クロック同期式シリアルデータ受信回路１Ｃの出力信号線Ｌ６Ｃより出力され、第９ビット～第１６ビットが第２クロック同期式シリアルデータ受信回路１Ｂの出力信号線Ｌ６Ｂより出力され、第１７ビット～第２４ビットが第１クロック同期式シリアルデータ受信回路１Ａの出力信号線Ｌ６Ａより出力されるので、第１～第３クロック同期式シリアルデータ受信回路１Ａ～１Ｃをカスケード接続すると、基準ビット数（８）の３倍のビット数（２４）のシリアルデータに対応させることができる。

【0046】

更に、第４クロック同期式シリアルデータ受信回路１Ｃを第４ソケット２４にセットすれば、第４段用シリアルデータ信号線Ｌ５３によって、第３クロック同期式シリアルデータ受信回路１Ｃにおける次段用シリアルデータ信号出力端子ＱＨと第４クロック同期式シリアルデータ受信回路１Ｄにおけるシリアルデータ信号入力端子とが接続され、第１ビット～第８ビットが第２クロック同期式シリアルデータ受信回路１Ｄの出力信号線Ｌ６Ｄより出力され、第９ビット～第１６ビットが第３クロック同期式シリアルデータ受信回路１Ｃの出力信号線Ｌ６Ｃより出力され、第１７ビット～第２４ビットが第２クロック同期式シリアルデータ受信回路１Ｂの出力信号線Ｌ６Ｂより出力され、第２５ビット～第３２ビットが第１クロック同期式シリアルデータ受信回路１Ａの出力信号線Ｌ６Ａより出力されるので、第１～第４クロック同期式シリアルデータ受信回路１Ａ～１Ｄをカスケード接続すると、基準ビット数（８）の４倍のビット数（３２）のシリアルデータ転送に対応させることができる。

【0047】

すなわち、Ｍ個のクロック同期式シリアルデータ受信回路１をカスケード接続する場合、ｎ段目（１≦ｎ＜Ｍ）のクロック同期式シリアルデータ受信回路１における次段用シリアルデータ信号出力端子ＱＨと、ｎ＋１段目のクロック同期式シリアルデータ受信回路１におけるシリアルデータ信号入力端子とを接続してゆけば、基準ビット数×Ｍのシリアルデータ転送に対応させることができる。このようなバスシステム２によれば、スレーブ側デバイス４０１に接続される被駆動デバイス（例えば、装飾ランプなど）の数が増えても、シリアルデータのビット数を増やすことで簡単に対応できる。よって、マスター側デバイス３０１からの信号を増加させるような設計変更の必要がなく、設計の手間が軽減され、組み立て作業での工程変更も必要ない。

【0048】

以上、本発明に係るクロック同期式シリアルデータ受信回路およびバスシステムの実施形態を添付図面に基づいて説明したが、本発明は、この実施形態に限定されるものではなく、特許請求の範囲に記載の構成を変更しない範囲で、公知既存の等価な技術手段を転用することにより実施しても構わない。

【符号の説明】

【0049】

１ クロック同期式シリアルデータ受信回路
１１ シフトレジスタ
１２ ラッチ
１３ カウンタ
１４ アンド回路
１５ａ オア回路
１５ｂ ノット回路

【図1】

【図2】

【図3】

【図4】

【図5】